特許 7196000 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-16

(45)【発行日】2022-12-26

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221219BHJP

   H01L 29/06 20060101ALI20221219BHJP

   H01L 21/336 20060101ALI20221219BHJP

   H01L 29/41 20060101ALI20221219BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 652M

H01L29/78 652P

H01L29/78 652F

H01L29/78 658A

H01L29/06 301D

H01L29/06 301V

H01L29/06 301F

H01L29/44 Y

【請求項の数】 11

(21)【出願番号】P 2019070450

(22)【出願日】2019-04-02

(65)【公開番号】P2020170762

(43)【公開日】2020-10-15

【審査請求日】2021-09-10

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】長瀬 仙一郎

(72)【発明者】

【氏名】可知 剛

(72)【発明者】

【氏名】星野 義典

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特表２０１０－５０５２７０（ＪＰ，Ａ）

【文献】特表２０１１－５１２６７７（ＪＰ，Ａ）

【文献】特開２０１２－０５９９４３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１主面および第２主面を有する第１導電型の半導体基板と、
前記半導体基板における前記第１主面の側に形成された第１電極と、
前記半導体基板における前記第２主面の側に形成された第２電極と、
前記第１電極と電気的に接続され、前記半導体基板における前記第１主面の側から第１深さにわたりそれぞれ形成された複数の柱状導電体と、
複数の前記柱状導電体のそれぞれに対して、前記柱状導電体を取り囲む態様で、前記半導体基板における前記第１主面の側から前記第１深さよりも浅い第２深さにわたり形成され、前記第１電極と電気的に接続された第２導電型の第１不純物領域と、
前記半導体基板における前記第１主面の側から前記第２深さよりも浅い第３深さにわたり形成され、前記第１電極と電気的に接続された第２導電型の第２不純物領域と、
前記第２不純物領域における前記第１主面の側から、前記第３深さよりも浅い第４深さにわたり形成され、前記第１電極と電気的に接続された第１導電型の第３不純物領域と、
前記第３不純物領域および前記第２不純物領域を貫く態様で前記第１主面から第１導電型の前記半導体基板の部分に達するゲートトレンチ内に、ゲート絶縁膜を介在させて形成されたゲート電極と
を備え、
前記第１不純物領域は、第１導電型の前記半導体基板の部分と前記第２不純物領域とにそれぞれ接し、
複数の前記柱状導電体のそれぞれは、第１導電型の前記半導体基板の部分とは絶縁膜を介在させて、前記半導体基板における前記第１主面の側から前記第２深さよりも浅い第５深さから前記第１深さにわたり形成されたフィールドプレートを含み、
前記第５深さと前記第２深さとの間では、前記フィールドプレートと前記第１不純物領域とが、前記絶縁膜を介在させて対向し、
前記第２深さと前記第１深さとの間では、前記フィールドプレートと第１導電型の前記半導体基板とが、前記絶縁膜を介在させて対向し、
前記第１不純物領域における前記第５深さから前記第２深さまでの長さは、前記フィールドプレートの前記第５深さから前記第１深さまでの半分の長さに相当する長さに設定された、半導体装置。

【請求項2】

複数の前記柱状導電体のそれぞれは、前記第３不純物領域および前記第２不純物領域を貫く態様で、前記第１主面から第１導電型の前記半導体基板の部分に達するディープトレンチ内に形成されており、
前記フィールドプレートは、前記ディープトレンチ内に前記絶縁膜を介在させて配置されており、
前記第１不純物領域は、前記ディープトレンチの側壁面に沿って形成されるとともに、前記側壁面から、第１導電型の前記半導体基板の前記部分および前記第２不純物領域に向かって形成された、請求項１記載の半導体装置。

【請求項3】

複数の前記柱状導電体のそれぞれは、前記半導体基板における前記第１主面の側から前記第５深さにわたり前記ディープトレンチ内に形成され、前記フィールドプレートに接触するとともに、前記第１不純物領域に接するプラグを含む、請求項２記載の半導体装置。

【請求項4】

複数の前記柱状導電体のうち、隣り合う第１柱状導電体と第２柱状導電体とを含む、前記第１柱状導電体と前記第２柱状導電体とが配置されている方向に沿った断面において、
前記第５深さよりも深く前記第２深さよりも浅い位置を第６深さとし、
前記第１柱状導電体の側の前記第１不純物領域における前記第６深さに位置する部分の第２導電型の不純物量と、前記第２柱状導電体の側の前記第１不純物領域における前記第６深さに位置する部分の第２導電型の不純物量とを合わせた不純物量をＱｐとし、
前記第１柱状導電体の側の前記第１不純物領域と、前記第２柱状導電体の側の前記第１不純物領域との間に位置する第１導電型の前記半導体基板の領域における前記第６深さに位置する部分の第１導電型の不純物量をＱｎとすると、
Ｑｐ＝Ｑｎ、
である、請求項１記載の半導体装置。

【請求項5】

前記第１不純物領域は、
第１不純物濃度を有する第１部と、
前記第１部に対して前記第１主面の側に形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する第２部と
を含む、請求項１記載の半導体装置。

【請求項6】

第１導電型の前記半導体基板は、
第３不純物濃度を有する第１層と、
前記第１層に対して前記第１主面の側に形成され、前記第３不純物濃度よりも低い第４不純物濃度を有する第２層と
を含み、
前記柱状導電体は、前記第１層に達するように形成され、
前記ゲート電極は、前記第２層に達するように形成された、請求項１記載の半導体装置。

【請求項7】

前記ゲートトレンチ内に形成された前記ゲート電極は、第１方向に延在する部分と、前記第１方向と交差する第２方向に延在する部分とを含む、請求項１記載の半導体装置。

【請求項8】

前記柱状導電体は、矩形、円形および八角形のいずれかの平面形状を有する、請求項１記載の半導体装置。

【請求項9】

第１主面および第２主面を有する第１導電型の半導体基板を用意する工程と、
前記半導体基板における前記第１主面に、所定の深さのゲートトレンチを形成し、前記ゲートトレンチ内にゲート絶縁膜を介在させてゲート電極を形成する工程と、
前記半導体基板における前記第１主面に、前記ゲート電極とは距離を隔てて、前記ゲートトレンチよりも深い第１深さを有するディープトレンチを形成する工程と、
前記ディープトレンチの側壁面に、第２導電型の不純物を注入することによって、前記半導体基板の前記第１主面から、前記第１深さよりも浅い第２深さにわたり第２導電型の第１不純物領域を形成する工程と、
前記ディープトレンチ内を充填する態様で、前記側壁面を覆う絶縁膜を介在させて導電性膜を形成する工程と、
前記第１不純物領域に接する態様で、前記半導体基板における前記第１主面の側から前記ゲートトレンチの底よりも浅い第３深さにわたり、第２導電型の第２不純物領域を形成する工程と、
前記ディープトレンチの前記側壁面に達する態様で、前記第２不純物領域における前記第１主面の側から前記第３深さよりも浅い第４深さにわたり、第１導電型の第３不純物領域を形成する工程と、
前記第３不純物領域および前記第１不純物領域を露出する態様で、前記ディープトレンチ内の前記第１主面の側から前記第２深さよりも浅く前記第３深さよりも深い第５深さにわたり位置する前記絶縁膜の部分および前記導電性膜の部分を除去し、残された前記導電性膜の部分をフィールドプレートとして形成する工程と、
前記ディープトレンチ内に、前記第５深さに達し前記フィールドプレートに接するとともに、前記第３不純物領域および前記第１不純物領域に接するプラグを形成する工程と、
前記半導体基板の前記第１主面の側に、前記プラグに電気的に接続される第１電極を形成する工程と、
前記半導体基板の前記第２主面の側に、第２電極を形成する工程と
を備えた、半導体装置の製造方法。

【請求項10】

前記第１不純物領域を形成する工程は、
第１不純物濃度を有する第２導電型の第１不純物を、第１入射角度をもって前記ディープトレンチの前記側壁面に注入する工程と、
前記第１不純物濃度よりも高い第２不純物濃度を有する第２導電型の第２不純物を、前記第１入射角度よりも小さい第２入射角度をもって前記ディープトレンチの前記側壁面に注入する工程と
を含む、請求項９記載の半導体装置の製造方法。

【請求項11】

第１導電型の前記半導体基板を用意する工程は、
第１導電型の基板本体に、第１導電型の第１不純物濃度を有する第１半導体層を形成する工程と、
前記第１半導体層を覆うように、第１導電型の前記第１不純物濃度よりも低い第２不純物濃度を有する第２半導体層を形成する工程と
を含み、
前記ゲートトレンチを形成する工程では、前記ゲートトレンチは前記第２半導体層に形成され、
前記ディープトレンチを形成する工程では、前記ディープトレンチは前記第２半導体層を貫通して、前記第１半導体層に達するように形成される、請求項９記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、たとえば、フィールドプレート構造とスーパージャンクション構造とを備えた半導体装置に好適に利用できるものである。

【背景技術】

【0002】

パワー系の半導体装置では、低い導通抵抗（オン抵抗）と高い耐圧とを得る構造として、フィールドプレート構造がある。フィールドプレート構造を備えた半導体装置を開示した特許文献として、たとえば、特許文献１および特許文献２がある。

【0003】

パワー系の半導体装置において、オン抵抗を下げるには、ドリフト層の不純物濃度（たとえば、ｎ型）を高くする必要がある。ところが、ドリフト層の不純物濃度を高くすると、耐圧が低下するという課題がある。フィールドプレート構造の半導体装置では、電界強度が上げられて、ドリフト層の不純物濃度を高くすることなく、耐圧を向上させることができる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１２－０５９９４３号公報

【文献】特表２０１１－５１２６７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

パワー系の半導体装置では、さらなる高耐圧化と低オン抵抗化が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態に係る半導体装置は、第１導電型の半導体基板と第１電極と第２電極と複数の柱状導電体と第２導電型の第１不純物領域と第２導電型の第２不純物領域と第１導電型の第３不純物領域とゲート電極とを備えている。半導体基板は、第１主面および第２主面を有し、第１主面の側に第１電極が形成され、第２主面の側に第２電極が形成されている。複数の柱状導電体は、第１電極と電気的に接続され、半導体基板における第１主面の側から第１深さにわたりそれぞれ形成されている。第２導電型の第１不純物領域は、複数の柱状導電体のそれぞれに対して、柱状導電体を取り囲む態様で、半導体基板における第１主面の側から第１深さよりも浅い第２深さにわたり形成され、第１電極と電気的に接続されている。第２導電型の第２不純物領域は、半導体基板における第１主面の側から第２深さよりも浅い第３深さにわたり形成され、第１電極と電気的に接続されている。第１導電型の第３不純物領域は、第２不純物領域における第１主面の側から、第３深さよりも浅い第４深さにわたり形成され、第１電極と電気的に接続されている。ゲート電極は、第３不純物領域および第２不純物領域を貫く態様で第１主面から第１導電型の半導体基板の部分に達するゲートトレンチ内に、ゲート絶縁膜を介在させて形成されている。第１不純物領域は、第１導電型の半導体基板の部分と第２不純物領域とにそれぞれ接している。複数の柱状導電体のそれぞれは、第１導電型の半導体基板の部分とは絶縁膜を介在させて、半導体基板における第１主面の側から第２深さよりも浅い第５深さから第１深さにわたり形成されたフィールドプレートを含む。第５深さと第２深さとの間では、フィールドプレートと第１不純物領域とが、絶縁膜を介在させて対向している。第２深さと第１深さとの間では、フィールドプレートと第１導電型の半導体基板とが、絶縁膜を介在させて対向して
いる。第１不純物領域における第５深さから第２深さまでの長さは、フィールドプレートの第５深さから第１深さまでの半分の長さに相当する長さに設定されている。

【0007】

他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。第１主面および第２主面を有する第１導電型の半導体基板を用意する。半導体基板における第１主面に、所定の深さのゲートトレンチを形成し、ゲートトレンチ内にゲート絶縁膜を介在させてゲート電極を形成する。半導体基板における第１主面に、ゲート電極とは距離を隔てて、ゲートトレンチよりも深い第１深さを有するディープトレンチを形成する。ディープトレンチの側壁面に、第２導電型の不純物を注入することによって、半導体基板の第１主面から、第１深さよりも浅い第２深さにわたり第２導電型の第１不純物領域を形成する。ディープトレンチ内を充填する態様で、側壁面を覆う絶縁膜を介在させて導電性膜を形成する。第１不純物領域に接する態様で、半導体基板における第１主面の側からゲートトレンチの底よりも浅い第３深さにわたり、第２導電型の第２不純物領域を形成する。ディープトレンチの側壁面に達する態様で、第２不純物領域における第１主面の側から第３深さよりも浅い第４深さにわたり、第１導電型の第３不純物領域を形成する。第３不純物領域および第１不純物領域を露出する態様で、ディープトレンチ内の第１主面の側から第２深さよりも浅く第３深さよりも深い第５深さにわたり位置する絶縁膜の部分および導電性膜の部分を除去し、残された導電性膜の部分をフィールドプレートとして形成する。ディープトレンチ内に、第５深さに達しフィールドプレートに接するとともに、第３不純物領域および第１不純物領域に接するプラグを形成する。半導体基板の第１主面の側に、プラグに電気的に接続される第１電極を形成する。半導体基板の第２主面の側に、第２電極を形成する。

【発明の効果】

【0008】

一実施の形態に係る半導体装置によれば、高耐圧化と低オン抵抗化との双方を図ることができる。

【0009】

他の実施の形態に係る半導体装置によれば、高耐圧化と低オン抵抗化との双方を図ることができる半導体装置を製造することができる。

【図面の簡単な説明】

【0010】

【図1】各実施の形態に係る半導体装置の平面パターンの一例を示す平面図である。

【図2】実施の形態１に係る半導体装置の、図１に示す断面線ＩＩ－ＩＩにおける断面図である。

【図3】同実施の形態において、図１に示す断面線ＩＩ－ＩＩに対応する断面線における半導体装置の断面斜視図である。

【図4】同実施の形態において、半導体装置の平面パターンの一例を示す部分拡大平面図である。

【図5】同実施の形態において、図４に示す断面線Ｖ－Ｖにおける部分断面図である。

【図6】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。

【図7】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。

【図8】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。

【図9】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。

【図10】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。

【図11】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。

【図12】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。

【図13】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。

【図14】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。

【図15】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。

【図16】同実施の形態において、実施の形態１に係る半導体装置のシミュレーションによる評価を説明するための初期状態を示す部分断面図である。

【図17】比較例に係る半導体装置のシミュレーションによる評価を説明するための初期状態を示す部分断面図である。

【図18】同実施の形態において、実施の形態１に係る半導体装置のシミュレーションによる評価を説明するための電界強度の分布を示す部分断面図である。

【図19】比較例に係る半導体装置のシミュレーションによる評価を説明するための電界強度の分布を示す部分断面図である。

【図20】同実施の形態において、ゲート電極直下におけるｎ型ドリフト層の深さ方向と電界強度との関係を示すグラフである。

【図21】同実施の形態において、ｐ型不純物層の深さと耐圧との関係を示すグラフである。

【図22】同実施の形態において、ｐ型不純物層のピーク濃度と耐圧との関係を示すグラフである。

【図23】同実施の形態において、ｐ型不純物層とｎ型ドリフト層とのチャージバランスを説明するための断面図である。

【図24】同実施の形態において、図２３に示す断面線ＸＸＩＶ－ＸＸＩＶにおけるｐ型不純物層およびｎ型ドリフト層のそれぞれの不純物濃度のプロファイルの一例を示す図である。

【図25】同実施の形態において、図２３に示す断面線ＸＸＶ－ＸＸＶにおけるｐ型不純物層およびｎ型ドリフト層のそれぞれの不純物濃度のプロファイルの一例を示す図である。

【図26】各実施の形態において、ゲート電極の配置の平面配置パターンの変形例を示す部分平面図である。

【図27】各実施の形態において、フィールドプレートを含む柱状導電体の平面形状の第１変形例を示す部分平面図である。

【図28】各実施の形態において、フィールドプレートを含む柱状導電体の平面形状の第２変形例を示す部分平面図である。

【図29】各実施の形態において、フィールドプレートを含む柱状導電体の平面形状の第３変形例を示す部分平面図である。

【図30】実施の形態２に係る半導体装置の、図１に示す断面線ＩＩ－ＩＩに対応する断面線における断面図である。

【図31】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。

【図32】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。

【図33】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。

【図34】同実施の形態において、ゲート電極直下におけるｎ型ドリフト層の深さ方向と電界強度との関係を示すグラフである。

【図35】実施の形態３に係る半導体装置の、図１に示す断面線ＩＩ－ＩＩに対応する断面線における断面図である。

【図36】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。

【図37】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。

【図38】同実施の形態において、ゲート電極直下におけるｎ型ドリフト層の深さ方向と電界強度との関係を示すグラフである。

【発明を実施するための形態】

【0011】

実施の形態１
実施の形態１に係る半導体装置の一例について説明する。半導体装置ＰＳＤの平面構造について説明する。図１に示すように、半導体装置ＰＳＤでは、半導体基板ＳＵＢの一方の主面（第１主面）の側に、ゲート電極パッドＧＥＰとソース電極パッドＳＥＰが形成されている。半導体基板ＳＵＢの他方の主面（第２主面）の側に、ドレイン電極パッドＤＥＰが形成されている（図２参照）。

【0012】

半導体装置ＰＳＤの平面構造と断面構造とについて、より詳しく説明する。図２および図３に示すように、半導体基板ＳＵＢは、ｎ＋型基板ＮＰＳＢとｎ型エピタキシャル層ＮＥＬとを含む。ｎ型エピタキシャル層ＮＥＬは、ｎ型ドリフト層ＮＤＬになる。半導体基板ＳＵＢの第１主面の側から、ｎ型エピタキシャル層ＮＥＬにおける所定の深さ（第１深さ）にわたり、複数の柱状導電体ＣＣＢが形成されている。

【0013】

複数の柱状導電体ＣＣＢのそれぞれは、ディープトレンチＤＴＣ内に形成されている。複数の柱状導電体ＣＣＢのそれぞれは、タングステンのプラグＰＵＧとフィールドプレートＦＰとを備えている。フィールドプレートＦＰと半導体基板ＳＵＢとの間には、絶縁膜ＦＩＦが介在する。

【0014】

複数の柱状導電体ＣＣＢのそれぞれに対して、平面視的に柱状導電体ＣＣＢを取り囲む態様で、ｐ型不純物層ＰＩＬ（第１不純物領域）が、半導体基板ＳＵＢの第１主面の側から所定の深さ（第２深さ）にわたり形成されている。ｐ型不純物層ＰＩＬは、ディープトレンチＤＴＣの側壁面から、ｎ型エピタキシャル層ＮＥＬ等の側に向かって形成されている。ｐ型不純物層ＰＩＬは、プラグＰＵＧを介してソース電極パッドＳＥＰと電気的に接続されている。

【0015】

半導体基板ＳＵＢの第１主面の側から所定の深さ（第３深さ）にわたり、ｐ型ベース拡散層ＢＤＬ（第２不純物領域）が形成されている。ｐ型ベース拡散層ＢＤＬの表面からｐ型ベース拡散層ＢＤＬの底よりも浅い所定の深さ（第４深さ）にわたり、ｎ＋型ソース拡散層ＳＤＬ（第３不純物領域）が形成されている。

【0016】

ｎ＋型ソース拡散層ＳＤＬとｐ型ベース拡散層ＢＤＬを貫く態様で、半導体基板ＳＵＢの第１主面の側からｎ型エピタキシャル層ＮＥＬの部分に達するゲートトレンチＧＴＣが形成されている。そのゲートトレンチＧＴＣ内に、ゲート絶縁膜ＧＩＦを介在させてゲート電極ＴＧＥＬが形成されている。ゲート電極ＴＧＥＬ、ｎ＋型ソース拡散層ＳＤＬおよびｎ型ドリフト層ＮＤＬによって、ＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタが構成される。

【0017】

半導体基板ＳＵＢの第１主面を覆うように、層間絶縁膜ＩＬＦが形成されている。その層間絶縁膜ＩＬＦに接するように、ソース電極パッドＳＥＰが形成されている。複数の柱状導電体ＣＣＢのそれぞれは、プラグＰＵＧを介してソース電極パッドＳＥＰに電気的に接続されている。ｎ＋型ソース拡散層ＳＤＬおよびｐ型不純物層ＰＩＬのそれぞれは、プラグＰＵＧに接するように形成されている。ｐ型不純物層ＰＩＬを含む柱状導電体ＣＣＢの平面視的な形状（パターン）として、たとえば、正方形状が設定されている。

【0018】

上述した半導体装置ＰＳＤでは、ｐ型不純物層ＰＩＬは、半導体基板ＳＵＢの第１主面の側から所定の深さ（第２深さ）にわたり形成されている。プラグＰＵＧの底（第５深さ）とｐ型不純物層ＰＩＬの底（第２深さ）との間では、フィールドプレートＦＰとｐ型不純物層ＰＩＬとが絶縁膜ＦＩＦを介在させて位置する。この構造を、セミスーパージャンクション構造と称する。

【0019】

フィールドプレートＦＰは、ｐ型不純物層ＰＩＬの底（第２深さ）よりも浅いプラグＰＵＧの底（第５深さ）からディープトレンチＤＴＣの底（第１深さ）にわたり形成されている。ｐ型不純物層ＰＩＬの底（第２深さ）とフィールドプレートＦＰの底（第１深さ）との間では、フィールドプレートＦＰと半導体基板ＳＵＢのｎ型ドリフト層ＮＤＬとが、絶縁膜ＦＩＦを介在させて位置する。この構造を、フィールドプレート構造と称する。

【0020】

フィールドプレートＦＰは、プラグＰＵＧ介してソース電極パッドＳＥＰに電気的に接続されている。また、ｎ＋型ソース拡散層ＳＤＬとｐ型不純物層ＰＩＬとが、プラグＰＵＧ介してソース電極パッドＳＥＰに電気的に接続されている。

【0021】

ゲート電極ＴＧＥＬは、ゲート配線ＧＩＣ（図４参照）を経てゲート電極パッドＧＥＰ（図１参照）と電気的に接続されている。図４および図５に示すように、ゲート電極ＴＧＥＬが形成されるゲートトレンチＧＴＣは、一方向に延在する部分と、一方向と交差する他の方向に延在する部分とを含む。半導体基板ＳＵＢの第１主面の側における所定の領域において、ゲート電極ＴＧＥＬはゲートコンタクトＧＣＮを介してゲート配線ＧＩＣと電気的に接続されている。ゲート配線ＧＩＣは、ゲート電極パッドＧＥＰ（図１参照）に繋がっている。

【0022】

次に、上述した半導体装置の製造方法の一例について説明する。まず、図６に示すように、ｎ＋型基板ＮＰＳＢの表面に、エピタキシャル成長法によってｎ型エピタキシャル層ＮＥＬが形成される。ｎ＋型基板ＮＰＳＢとｎ型エピタキシャル層ＮＥＬとによって、半導体基板ＳＵＢが形成される。

【0023】

次に、半導体基板ＳＵＢに所定の写真製版処理およびエッチング処理を行うことによってゲートトレンチ（図示せず）が形成される。次に、熱酸処理を行うことによって、ゲート絶縁膜となる熱酸化膜（図示せず）が形成される。次に、ゲートトレンチを埋め込むように、たとえば、ポリシリコン膜（図示せず）が形成される。

【0024】

次に、エッチバック処理が行われる。これにより、図７に示すように、半導体基板ＳＵＢの上面上に位置するポリシリコン膜の部分および熱酸化膜の部分が除去されて、ゲートトレンチＧＴＣ内に、ゲート絶縁膜ＧＩＦを介在させてゲート電極ＴＧＥＬが形成される。なお、エッチバック処理に替えて、化学的機械研磨処理を行ってもよい。

【0025】

次に、半導体基板ＳＵＢを覆うように、ディープトレンチを形成するための保護膜ＩＰＦ（図８参照）が形成される。保護膜として、たとえば、シリコン窒化膜とシリコン酸化膜との積層膜が形成される。このとき、シリコン窒化膜は下層膜とされる。次に、写真製版処理を行うことによって、ディープトレンチのパターンに対応したフォトレジストパターン（図示せず）が形成される。

【0026】

次に、そのフォトレジストパターンをエッチングマスクとして、半導体基板ＳＵＢ（ｎ型エピタキシャル層ＮＥＬ）にエッチング処理が行われる。その後、フォトレジストパターンが除去される。これにより、図８に示すように、ディープトレンチＤＴＣが形成される。

【0027】

次に、保護膜ＩＰＦを注入マスクとして、斜めイオン注入によって、ディープトレンチＤＴＣの側壁面にｐ型の不純物が注入される。これにより、図９に示すように、ディープトレンチＤＴＣの側壁面にｐ型不純物層ＰＩＬが形成される。ｐ型不純物層ＰＩＬは、半導体基板ＳＵＢ（ｎ型エピタキシャル層ＮＥＬ）の第１主面から所定の深さ（第２深さ）にわたって形成される。

【0028】

次に、熱酸処理を行うことにより、ディープトレンチＤＴＣの側壁面等に熱酸化膜（図示せず）が形成される。次に、その熱酸化膜等を覆うように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜が形成される。こうして、図１０に示すように、ディープトレンチＤＴＣの側壁面を含む、半導体基板ＳＵＢの第１主面を覆うように、絶縁膜ＴＩＦが形成される。

【0029】

次に、図１１に示すように、ディープトレンチＤＴＣ内を埋め込む態様で、半導体基板ＳＵＢの第１主面を覆うようにポリシリコン膜ＰＳＦが形成される。次に、化学的機械研磨処理を行うことによって、半導体基板ＳＵＢの上面上に位置する、ポリシリコン膜ＰＳＦの部分、絶縁膜ＴＩＦの部分および保護膜ＩＰＦが除去される。

【0030】

このとき、保護膜ＩＰＦのシリコン窒化膜が、化学的機械研磨処理のストッパになる。次に、そのシリコン窒化膜が、ウェットエッチング処理によって除去される。こうして、図１２に示すように、ディープトレンチＤＴＣ内に、絶縁膜ＴＩＦとポリシリコン膜ＰＳＦとを残して、半導体基板ＳＵＢ（ｎ型エピタキシャル層ＮＥＬ）の表面が露出する。次に、露出した半導体基板ＳＵＢの表面に、保護膜（図示せず）が形成される。

【0031】

次に、半導体基板ＳＵＢの第１主面の側からｐ型の不純物が注入される。次に、ｎ型の不純物が注入される。これにより、図１３に示すように、半導体基板ＳＵＢの第１主面から所定の深さ（第３深さ）にわたり、ｐ型ベース拡散層ＢＤＬが形成される。ｐ型ベース拡散層ＢＤＬのｐ型の不純物濃度（オーダー）は、たとえば、～１０^１７／ｃｍ^３程度である。ｐ型ベース拡散層ＢＤＬの表面から所定の深さ（第４深さ）にわたり、ｎ＋型ソース拡散層ＳＤＬが形成される。

【0032】

ｎ＋型ソース拡散層ＳＤＬのｎ型の不純物濃度（オーダー）は、たとえば、～１０^２０／ｃｍ^３程度である。このとき、半導体基板ＳＵＢの第１主面側に位置するｐ型不純物層ＰＩＬの部分は、ｎ型の不純物濃度の高い不純物が注入されることで、ｎ＋型ソース拡散層ＳＤＬの一部に置き換えられることになる。

【0033】

次に、半導体基板ＳＵＢの第１主面を覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＩＬＦ（図１４参照）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことによって、ディープトレンチＤＴＣの第１主面側から所定の深さにわたって位置するポリシリコン膜ＰＳＦの部分と絶縁膜ＦＩＦの部分とが除去される。

【0034】

これにより、図１４に示すように、ディープトレンチＤＴＣの一部を露出する開口部ＳＯＰが形成される。開口部ＳＯＰは、第１主面の側から、ｐ型不純物層ＰＩＬの底（第２深さ）よりも浅く、ｐ型ベース拡散層ＢＤＬの底（第３深さ）よりも深い位置（第５深さ）にまで形成される。

【0035】

次に、たとえば、ＣＶＤ法によって、開口部ＳＯＰを埋め込む態様で、層間絶縁膜ＩＬＦを覆うように、たとえば、タングステン膜（図示せず）が形成される。次に、タングステン膜に、たとえば、化学的機械研磨処理を行うことによって、開口部ＳＯＰ内に位置するタングステン膜の部分を残して、層間絶縁膜ＩＬＦの上面上に位置するタングステン膜の部分が除去される。

【0036】

これにより、図１５に示すように、ディープトレンチＤＴＣ内に、タングステンのプラグＰＵＧが形成される。プラグＰＵＧの下方に残されたポリシリコン膜の部分は、フィールドプレートＦＰとなる。プラグＰＵＧは、ｎ＋型ソース拡散層ＳＤＬ、ｐ型不純物層ＰＩＬおよびフィールドプレートＦＰのそれぞれと接触することになる。

【0037】

次に、たとえば、スパッタ法によって、層間絶縁膜ＩＬＦ等を覆うようにアルミニウム膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理が行われれる。これにより、図１５に示すように、ソース電極パッドＳＥＰが形成される。ソース電極パッドＳＥＰと同時に、ゲート配線ＧＩＣおよびゲート電極パッドＧＥＰ（図１、図および図５参照）が形成される。その後、半導体基板ＳＵＢの第２主面を覆うように、ドレイン電極パッドＤＥＰが形成される。こうして、半導体装置ＰＳＤの主要部分が完成する。

【0038】

上述した半導体装置ＰＳＤでは、まず、フィールドプレート構造を備えている。これにより、半導体装置ＰＳＤの高耐圧化と低オン抵抗化とを図ることができる。上述した半導体装置ＰＳＤでは、そのフィールドプレート構造に加えて、セミスーパージャンクション構造を備えている。これにより、耐圧をさらに向上させることができる。これについて、発明者らが行ったシミュレーションによる評価とその結果について説明する。

【0039】

はじめに、シミュレーションの初期条件（初期状態）について説明する。シミュレーションでは、隣り合うディープトレンチのうちの一方のディープトレンチ内の絶縁膜と他方のディープトレンチ内の絶縁膜との間のＭＯＳ型の電界効果トランジスタを含む領域を設定した。

【0040】

上述した半導体装置の初期状態を実施例として図１６に示す。図１６に示すように、実施例に係る半導体装置では、ｐ型不純物層を含むセミスーパージャンクション構造と、フィールドプレート構造とが設定されている。図１６では、ｎ型の不純物濃度の高低関係と、ｐ型の不純物濃度の高低関係とが、ハッチングの向きとハッチングの密度とによって模式的に示されている。

【0041】

次に、比較例に係る半導体装置の初期状態を図１７に示す。図１７に示すように、比較例に係る半導体装置では、ｐ型不純物層に対応する不純物層を設定せず、一般的なフィールドプレート構造だけを設定した。図１７では、ｎ型の不純物濃度の高低関係と、ｐ型の不純物濃度の高低関係とが、ハッチングの向きとハッチングの密度とによって模式的に示されている。

【0042】

次に、ｎ＋型ソース拡散層に耐圧を評価するための所定の電圧を印加した場合の電界強度分布について説明する。実施例に係る半導体装置における電界強度分布を図１８に示す、比較例に係る半導体装置における電界強度分布を図１９に示す。図１８および図１９のそれぞれでは、図面の煩雑さを避けるために、電界強度の等高線だけを示す。算出された電界強度分布から、Ｙ＝０の座標におけるゲート電極（ゲート絶縁膜）の直下の位置から深さ方向（下向き矢印参照）の電界強度を抽出した。その電界強度のグラフを図２０に示す。

【0043】

図２０では、実施例に係る半導体装置の電界強度のグラフが、実施例１として実線で示されている。比較例に係る半導体装置の電界強度のグラフは、比較例として点線で示されている。図２０に示されているように、実施例に係る半導体装置では、ｐ型不純物層が形成されていることで、Ｘの値がおよそ２～６μｍの範囲で電界強度が、比較例に係る半導体装置の電界強度よりも高くなっていることがわかる。耐圧は、電界強度の深さ方向の積分値として算出される。発明者らは、この電界強度のグラフから、比較例に係る半導体装置よりも、半導体装置としての耐圧を向上させることができると結論付けた。

【0044】

次に、発明者らは、ｐ型不純物層の深さと耐圧との関係について、シミュレーションによる評価を行った。そのグラフを図２１に示す。横軸は、図１６に示すディープトレンチ内の絶縁膜の上端、すなわち、フィールドプレートの上端からｐ型不純物層の下端までの長さｄである。縦軸は耐圧である。図２１に示すように、フィールドプレートの上端からｐ型不純物層の下端までの長さｄを、フィールドプレートの長さ（深さ）の半分の長さに設定することで、耐圧が向上することがわかった。なお、フィールドプレートの長さの半分とは、厳密に半分を意図するものではなく、製造上のばらつきとして±１０％の誤差を含む。

【0045】

フィールドプレートの上端からｐ型不純物層の下端までの長さｄがフィールドプレートの長さに比べて短くなると、耐圧が急激に下がることがわかる。これは、長さｄが短くなると、半導体装置の構造としては、ｐ型不純物層を有していない比較例に係る半導体装置の構造と似てくるために、耐圧の改善効果が少なくなるためであると考えられる。

【0046】

一方、フィールドプレートの上端からｐ型不純物層の下端までの長さｄが長くなると、耐圧が徐々に下がることがわかる。図２０に示されるように、比較例に係る半導体装置におけるフィールドプレートの下端部の近傍の電界強度（電界強度Ａ）は、フィールドプレートの深さ方向の中央付近の電界強度よりも高くなっている。このため、長さｄを比較的長く設定した場合におけるフィールドプレートＦＰの下端部の近傍の電界強度は、比較例に係る半導体装置の電界強度Ａとの差が小さく、耐圧の改善効果は少ないことがいえる。

【0047】

すなわち、耐圧の改善には、比較例に係る半導体装置の電界強度の分布において、電界強度が相対的に低いところの電界強度が引き上げられるように、ｐ型不純物層を所定の深さにまで形成することが望ましいことがわかった。ここでは、長さｄを、フィールドプレートの長さ（深さ）の半分の長さに設定することが、耐圧の改善に効果があることがわかった。なお、上記のように、この長さｄには、製造上のばらつきとして±１０％の誤差を含む。

【0048】

次に、発明者らは、ｐ型不純物層の不純物濃度と耐圧との関係について、シミュレーションによる評価を行った。そのグラフを図２２に示す。横軸は、ｐ型不純物層のピーク濃度である。縦軸は耐圧である。ｐ型不純物層の長さｄ（深さ）は、２μｍに設定した。図２２に示すように、ｐ型不純物層の不純物濃度（ピーク濃度）が、約２．６×１０^１７／ｃｍ^３の場合に、耐圧が最も高くなることがわかった。

【0049】

次に、ｐ型不純物層ＰＩＬの不純物量とｎ型ドリフト層ＮＤＬの不純物量とのチャージバランスについて説明する。ここでは、図２３に示すように、隣り合う柱状導電体ＣＣＢが配置されている方向に沿った断面において、一の深さ位置（断面線ＸＸＩＶ－ＸＸＩＶ）と他の深さ位置（断面線ＸＸＶ－ＸＸＶ）とにおけるｐ型不純物層ＰＩＬの不純物量とｎ型ドリフト層ＮＤＬの不純物量とについて説明する。

【0050】

まず、断面線ＸＸＩＶ－ＸＸＩＶに沿った不純物濃度のプロファイルを図２４に示す。横軸は、図２３に示すゲート電極の中心をＹ＝０とした位置（座標）である。縦軸は不純物濃度である。図２４では、一方の柱状導電体ＣＣＢ側のｐ型不純物層ＰＩＬＡ、他方の柱状導電体ＣＣＢ側のｐ型不純物層ＰＩＬＢ、および、ｐ型不純物層ＰＩＬＡとｐ型不純物層ＰＩＬＢとの間に位置するｎ型ドリフト層ＮＤＬのそれぞれの一の深さ位置における不純物濃度のプロファイルが示されている。

【0051】

ここで、一の深さ位置におけるｐ型不純物層ＰＩＬＡの不純物濃度に基づく不純物量を（Ｑｐ１）／２とする。一の深さ位置におけるｐ型不純物層ＰＩＬＢの不純物濃度に基づく不純物量を（Ｑｐ１）／２とする。一の深さ位置におけるｎ型ドリフト層ＮＤＬの不純物濃度に基づく不純物量をＱｎ１とする。それぞれの不純物量は、対応する不純物濃度のプロファイルの面積に相当する。

【0052】

そうすると、ｐ型の不純物量の総和は、（Ｑｐ１）／２＋（Ｑｐ１）／２＝Ｑｐ１となる。半導体装置ＰＳＤでは、ｐ型の不純物量の総和Ｑｐ１は、ｎ型の不純物量Ｑｎ１と等しくなるように、ｐ型不純物層ＰＩＬおよびｎ型ドリフト層ＮＤＬのそれぞれの不純物濃度が設定されている。

【0053】

次に、断面線ＸＸＶ－ＸＸＶに沿った不純物濃度のプロファイルを図２５に示す。横軸は、図２３に示すゲート電極の中心をＹ＝０とした位置である。縦軸は不純物濃度である。図２５では、一方の柱状導電体ＣＣＢ側のｐ型不純物層ＰＩＬＡ、他方の柱状導電体ＣＣＢ側のｐ型不純物層ＰＩＬＢ、および、ｐ型不純物層ＰＩＬＡとｐ型不純物層ＰＩＬＢとの間に位置するｎ型ドリフト層ＮＤＬのそれぞれの他の深さ位置における不純物濃度のプロファイルが示されている。

【0054】

ここで、他の深さ位置におけるｐ型不純物層ＰＩＬＡの不純物濃度に基づく不純物量を（Ｑｐ２）／２とする。他の深さ位置におけるｐ型不純物層ＰＩＬＢの不純物濃度に基づく不純物量を（Ｑｐ２）／２とする。他の深さ位置におけるｎ型ドリフト層ＮＤＬの不純物濃度に基づく不純物量をＱｎ２とする。それぞれの不純物量は、対応する不純物濃度のプロファイルの面積に相当する。

【0055】

そうすると、ｐ型の不純物量の総和は、（Ｑｐ２）／２＋（Ｑｐ２）／２＝Ｑｐ２となる。半導体装置ＰＳＤでは、ｐ型の不純物量の総和Ｑｐ２は、ｎ型の不純物量Ｑｎ２と等しくなるように、ｐ型不純物層ＰＩＬおよびｎ型ドリフト層ＮＤＬのそれぞれの不純物濃度が設定されている。なお、Ｑｐ２＝Ｑｎ２は、Ｑｐ２とＱｎ２が厳密に等しいことを意図するものではなく、製造上のばらつきとして±１０％の誤差を含む。

【0056】

図２４および図２５に示されているように、一の深さ位置におけるｐ型不純物層ＰＩＬおよびｎ型ドリフト層ＮＤＬのそれぞれの不純物濃度と、他の深さ位置におけるｐ型不純物層ＰＩＬおよびｎ型ドリフト層ＮＤＬのそれぞれの不純物濃度とは、同じ不純物濃度ではなく、異なっている。

【0057】

しかしながら、一の深さ位置においては、ｐ型の不純物量の総和Ｑｐ１は、ｎ型の不純物量Ｑｎ１と等しくなっている。また、他の深さ位置においては、ｐ型の不純物量の総和Ｑｐ２は、ｎ型の不純物量Ｑｎ２と等しくなっている。こうして、半導体装置ＰＳＤでは、チャージバランスが図られていることで、最も高い耐圧を確保することができる。

【0058】

なお、上述した半導体装置では、ゲート電極ＴＧＥＬが形成されるゲートトレンチＧＴＣの平面パターンとしては、図３または図４に示されているピッチをずらしたメッシュパターンを例に挙げて説明した。ゲートトレンチＧＴＣの平面パターンとしては、図２６に示すように、ピッチを揃えたメッシュパターンでもよい。また、柱状導電体ＣＣＢの平面形状として、正方形状を例に挙げて説明した。柱状導電体ＣＣＢの平面形状としては、たとえば、図２７に示すように、長方形であってもよい。また、図２８に示すように、八角形でもよいし、図２９に示すように、円形であってもよい。

【0059】

実施の形態２
実施の形態２に係る半導体装置の一例について説明する。図３０に示すように、複数の柱状導電体ＣＣＢのそれぞれに対して、ｐ型不純物層ＰＩＬが、半導体基板ＳＵＢの第１主面の側から所定の深さ（第２深さ）にわたり形成されている。ｐ型不純物層ＰＩＬは、ｐ型不純物層ＰＩＬＨとｐ型不純物層ＰＩＬＭとｐ型不純物層ＰＩＬＬとを含む。

【0060】

ｐ型不純物層ＰＩＬＬの不純物濃度は、たとえば、～１０^１７／ｃｍ^３程度である。ｐ型不純物層ＰＩＬＭの不純物濃度は、ｐ型不純物層ＰＩＬＬの不純物濃度よりも高く、たとえば、～１０^１８／ｃｍ^３程度である。ｐ型不純物層ＰＩＬＨの不純物濃度は、ｐ型不純物層ＰＩＬＭの不純物濃度よりも高く、たとえば、～１０^１９／ｃｍ^３程度である。なお、これ以外の構成については、図２等に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

【0061】

次に、上述した半導体装置の製造方法の一例について説明する。まず、図６から図８に示す工程と実質的に同様の工程を経た後、図３１に示すように、第１の注入角度と第１のドーズ量をもって、ディープトレンチＤＴＣの側壁面にｐ型の不純物が注入される。これにより、ｐ型不純物層ＰＩＬＬとなる部分が形成される。

【0062】

次に、図３２に示すように、第２の注入角度と第２のドーズ量をもって、ディープトレンチＤＴＣの側壁面にｐ型の不純物が注入される。第２の注入角度は、第１の注入角度よりも大きい。第２のドーズ量は第１のドーズ量よりも高い。これにより、ｐ型不純物層ＰＩＬＬの一部を残して、ｐ型不純物層ＰＩＬＭとなる部分が形成される。

【0063】

次に、図３３に示すように、第３の注入角度と第３のドーズ量をもって、ディープトレンチＤＴＣの側壁面にｐ型の不純物が注入される。第３の注入角度は、第２の注入角度よりも大きい。第３のドーズ量は第２のドーズ量よりも高い。これにより、ｐ型不純物層ＰＩＬＬの一部とｐ型不純物層ＰＩＬＭの一部とを残して、ｐ型不純物層ＰＩＬＨが形成される。その後、図１０～図１５に示す工程と同様の工程を経て、図３０に示す半導体装置の主要部分が完成する。

【0064】

上述した半導体装置ＰＳＤでは、ｐ型不純物層ＰＩＬは、ｐ型不純物層ＰＩＬＨ、ｐ型不純物層ＰＩＬＭおよびｐ型不純物層ＰＩＬＬを含む。ｐ型不純物層ＰＩＬＬの不純物濃度よりも、ｐ型不純物層ＰＩＬＭの不純物濃度が高い。ｐ型不純物層ＰＩＬＭの不純物濃度よりも、ｐ型不純物層ＰＩＬＨの不純物濃度が高い。

【0065】

発明者らは、実施の形態１に係る半導体装置ＰＳＤについて行ったシミュレーションによる評価結果を踏まえて、上述した、３つの異なる不純物濃度を有するｐ型不純物層ＰＩＬを備えた半導体装置ＰＳＤでは、図２０において説明した電界強度として、３つのピークが出現すると考えた。すなわち、図３４に示すように、ｐ型不純物層ＰＩＬＬに対応する電界強度のピークに加えて、ｐ型不純物層ＰＩＬＭに対応する電界強度のピークと、ｐ型不純物層ＰＩＬＨに対応する電界強度のピークとが出現すると考えた（実施例２の実線参照）。

【0066】

発明者らは、このような電界強度のピークが加わることで、電界強度の深さ方向の積分値が、実施の形態１において説明した半導体装置の場合（実施例１参照）の積分値に比べて大きくなり、その結果、耐圧がより向上すると考えた。

【0067】

さらに、上述した半導体装置では、アバランシェ破壊に対する耐性（アバランシェ耐性）が向上することがわかった。このことについて説明する。アバランシェ破壊とは、たとえば、誘導負荷でのスイッチングオフ動作時に発生するフライバック電圧等によって、スパイク電圧がＭＯＳトランジスタのドレイン定格耐圧を超えてブレークダウン領域に入って破壊するモードである。

【0068】

ゲート電極ＴＧＥＬの周辺の電界が強くなっているところでブレークダウンが起こると、キャリアが発生し、ホールは、ソース電極パッドＳＥＰ側へ抜け、電子はドレイン電極パッドＤＥＰ側へ抜ける。このとき、ホールがｎ型ドリフト層ＮＤＬからｐ型ベース拡散層ＢＤＬを流れる際に、抵抗により電位差が生じ、ｎ＋型ソース拡散層ＳＤＬからｐ型ベース拡散層ＢＤＬへ電子が注入されると、寄生バイポーラトランジスタが動作する。すなわち、ｎ＋型ソース拡散層ＳＤＬとｐ型ベース拡散層ＢＤＬとｎ型ドリフト層ＮＤＬとからなる寄生のｎｐｎバイポーラトランジスタが動作し、ドレイン電極パッドＤＥＰからソース電極パッドＳＥＰへ向かって電流が流れることになる。

【0069】

上述した半導体装置ＰＳＤでは、ｐ型不純物層ＰＩＬは、ディープトレンチＤＴＣの側面に沿って形成されている。ｐ型不純物層ＰＩＬは、ディープトレンチＤＴＣの側壁面においてプラグＰＵＧに接触するとともに、ｎ型ドリフト層ＮＤＬおよびｐ型ベース拡散層ＢＤＬと、深さ方向において接触している。この配置構造により、ソース電極パッドＳＥＰに電気的に接続されたプラグＰＵＧとｐ型不純物層ＰＩＬとの接触面積が十分に確保される。ｎ型ドリフト層ＮＤＬおよびｐ型ベース拡散層ＢＤＬとｐ型不純物層ＰＩＬとの接触面積が十分に確保される。しかも、ｐ型不純物層ＰＩＬでは、不純物濃度が比較的高いｐ型不純物層ＰＩＬＨが、ｐ型ベース拡散層ＢＤＬとプラグＰＵＧとに接触している。

【0070】

このため、ブレークダウンが起こった際に、ｎ型ドリフト層ＮＤＬからｐ型ベース拡散層ＢＤＬに流れ込んだホールのうち、ｐ型ベース拡散層ＢＤＬからｐ型不純物層ＰＩＬＨを流れてプラグＰＵＧへ流れ込むホールの成分が多くなる。また、ｎ型ドリフト層ＮＤＬからｐ型不純物層ＰＩＬを流れてプラグＰＵＧに流れ込むホールの成分が多くなる。これにより、ゲート電極ＴＧＥＬの近傍を流れるホールの成分が少なくなる。その結果、ｎ＋型ソース拡散層ＳＤＬからｐ型ベース拡散層ＢＤＬへ注入される電子が少なくなり、寄生のｎｐｎバイポーラトランジスタが動作するのを抑制することができる。こうして、アバランシェ耐性を向上させることができる。

【0071】

実施の形態３
実施の形態３に係る半導体装置の一例について説明する。図３５に示すように、半導体基板ＳＵＢは、ｎ＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｎ－型エピタキシャル層ＮＥＬＬを含む。ｎ型エピタキシャル層ＮＥＬの不純物濃度は、たとえば、～１０^１６／ｃｍ^３程度である。ｎ－型エピタキシャル層ＮＥＬＬの不純物濃度は、たとえば、～１０^１５／ｃｍ^３程度である。

【0072】

ｎ型エピタキシャル層ＮＥＬは、ｎ型ドリフト層ＮＤＬになる。ｎ－型エピタキシャル層ＮＥＬＬは、ｎ－型ドリフト層ＮＤＬＬになる。半導体基板ＳＵＢの第１主面の側から、ｎ－型エピタキシャル層ＮＥＬＬを貫通してｎ型エピタキシャル層ＮＥＬにおける所定の深さ（第１深さ）にわたり、複数の柱状導電体ＣＣＢが形成されている。なお、これ以外の構成については、図２等に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

【0073】

次に、上述した半導体装置の製造方法の一例について説明する。まず、図３６に示すように、ｎ＋型基板ＮＰＳＢの表面に、エピタキシャル成長法によってｎ型エピタキシャル層ＮＥＬが形成される。そのｎ型エピタキシャル層ＮＥＬの表面に、エピタキシャル成長法によってｎ－型エピタキシャル層ＮＥＬＬが形成される。ｎ－型エピタキシャル層ＮＥＬＬの不純物濃度は、ｎ型エピタキシャル層ＮＥＬの不純物濃度よりも低い。ｎ＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｎ－型エピタキシャル層ＮＥＬＬによって、半導体基板ＳＵＢが形成される。その後、図７～図１５に示す工程と同様の工程を経て、図３５に示す半導体装置の主要部分が完成する。

【0074】

また、上述した半導体装置の製造方法の他の例として、以下のように製造してもよい。図６～図８に示す工程と同様の工程を経た後、図３７に示すように、ディープトレンチＤＴＣの側壁等からｐ型の不純物が注入される。その後、熱処理が行われる。これにより、ｎ型エピタキシャル層ＮＥＬの表面から所定の深さにわたって位置する、ｎ型エピタキシャル層ＮＥＬのｎ型の不純物が、ｐ型の不純物によって相殺されて、ｎ型エピタキシャル層ＮＥＬの不純物濃度よりも低い不純物濃度を有するｎ－型エピタキシャル層ＮＥＬＬが形成される。その後、図９～図１５に示す工程と同様の工程を経て、図３５に示す半導体装置の主要部分が完成する。

【0075】

上述した半導体装置ＰＳＤでは、ｎ型ドリフト層ＮＤＬの不純物濃度よりも低い不純物濃度を有するｎ－型ドリフト層ＮＤＬＬが形成されている。半導体基板ＳＵＢの第１主面の側から、ｎ－型エピタキシャル層ＮＥＬＬを貫通してｎ型エピタキシャル層ＮＥＬに達するディープトレンチＤＴＣ内に、それぞれフィールドプレートＦＰを含む複数の柱状導電体ＣＣＢが形成されている。そのディープトレンチＤＴＣの側壁面に沿って、ｐ型ベース拡散層ＢＤＬとｎ－型ドリフト層ＮＤＬＬ（ｎ－型エピタキシャル層ＮＥＬＬ）とに接するｐ型不純物層ＰＩＬが形成されている。

【0076】

発明者らは、実施の形態１に係る半導体装置ＰＳＤについて行ったシミュレーションによる評価結果を踏まえて、上述した、ｐ型不純物層ＰＩＬに接するｎ－型ドリフト層ＮＤＬＬを備えた半導体装置ＰＳＤでは、ｎ－型ドリフト層ＮＤＬＬが位置する深さ方向において、電界強度が上昇すると考えた。すなわち、図３８に示すように、ｎ－型ドリフト層ＮＤＬＬが位置する領域の電界強度のベースが、実施の形態１において説明した半導体装置ＰＳＤの電界強度のベースよりも高くなると考えた（実施例３の実線参照）。

【0077】

発明者らは、電界強度のベースが上昇することで、電界強度の深さ方向の積分値が、実施の形態１において説明した半導体装置ＰＳＤの場合（実施例１参照）の積分値に比べて大きくなり、その結果、耐圧がさらに向上すると考えた。

【0078】

なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。また、その実施態様に応じた請求項の従属関係も予定される。

【0079】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0080】

ＰＳＤ 半導体装置、ＧＥＰ ゲート電極パッド、ＳＥＰ ソース電極パッド、ＤＥＰ ドレイン電極パッド、ＧＩＣ ゲート配線、ＣＣＢ 柱状導電体、ＮＰＳＢ ｎ＋型基板、ＮＤＬ ｎ型ドリフト層、ＮＤＬＬ ｎ－型ドリフト層、ＢＤＬ ｐ型ベース拡散層、ＳＤＬ ｎ＋型ソース拡散層、ＮＥＬ ｎ型エピタキシャル層、ＮＥＬＬ ｎ－型エピタキシャル層、ＧＴＣ ゲートトレンチ、ＧＩＦ ゲート絶縁膜、ＴＧＥＬ ゲート電極、ＧＣＮ ゲートコンタクト、ＤＴＣ ディープトレンチ、ＦＩＦ フィールドプレート絶縁膜、ＦＰ フィールドプレート、ＰＩＬ、ＰＩＬＡ、ＰＩＬＢ、ＰＩＬＨ、ＰＩＬＭ、ＰＩＬＬ ｐ型不純物層、ＩＬＦ 層間絶縁膜、ＰＵＧ プラグ、ＩＰＦ 保護絶縁膜、ＴＩＦ 絶縁膜、ＰＳＦ ポリシリコン膜、ＳＯＰ 開口部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】