特許 7196044 半導体装置および電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-16

(45)【発行日】2022-12-26

(54)【発明の名称】半導体装置および電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20221219BHJP

   H02M 7/48 20070101ALI20221219BHJP

【ＦＩ】

H02M1/08 A

H02M7/48 M

【請求項の数】 10

(21)【出願番号】P 2019163149

(22)【出願日】2019-09-06

(65)【公開番号】P2021044871

(43)【公開日】2021-03-18

【審査請求日】2021-10-26

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】坂野 順一

(72)【発明者】

【氏名】白石 正樹

【審査官】佐藤 匡

(56)【参考文献】

【文献】特開２００３－２１８６７５（ＪＰ，Ａ）

【文献】特開２０１９－０３３１４４（ＪＰ，Ａ）

【文献】特開２０１６－０８６４９０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／０８

Ｈ０２Ｍ ７／４８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体スイッチング素子と、
前記半導体スイッチング素子のゲート端子、およびソース端子またはエミッタ端子に接続され、前記半導体スイッチング素子をオン、オフ制御する制御回路を備え、
前記制御回路は、前記ゲート端子、およびソース端子またはエミッタ端子間の制御端子電圧を検知する判定回路と、前記制御端子電圧の電圧値を制御可能なゲート駆動回路を有し、
前記判定回路により検知した制御端子電圧の上昇値が所定の閾値を超えた場合、当該検知した制御端子電圧よりもさらに高い制御端子電圧に増加させ、
前記半導体スイッチング素子は、絶縁ゲート型スイッチング素子と、前記絶縁ゲート型スイッチング素子と並列接続され、当該絶縁ゲート型スイッチング素子の耐圧より耐圧が低いダイオードとを有し、
前記ダイオードの漏れ電流が前記ゲート端子に流入することで、制御端子電圧を増加させることを特徴とする半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記絶縁ゲート型スイッチング素子は、MOSFETまたはIGBTであることを特徴とする半導体装置。

【請求項3】

請求項１に記載の半導体装置であって、
前記制御回路は、前記判定回路が検知した制御端子電圧の電圧の勾配が所定の閾値を超えた状態が一定時間継続した場合、制御端子電圧を増加させることを特徴とする半導体装置。

【請求項4】

請求項１に記載の半導体装置であって、
前記制御回路は、前記半導体スイッチング素子のオフ制御時に前記制御端子電圧の上昇値が所定の閾値を超えた場合、前記ゲート駆動回路に接続された電源から電流を供給する制御および前記半導体スイッチング素子のゲートから電荷を放電する放電回路の抵抗値を上昇させる制御の少なくともいずれかの制御を行うことで前記制御端子電圧の電圧値を増加させることを特徴とする半導体装置。

【請求項5】

請求項１に記載の半導体装置であって、
前記半導体スイッチング素子は、トレンチゲート電極を有し、
前記ダイオードは、前記トレンチゲート電極のチャネル幅方向の一部に形成されており、その部位のチャネル拡散層とドリフト層の境界に、ｎ型もしくはｐ型の電導型の高濃度の拡散層を有することを特徴とする半導体装置。

【請求項6】

請求項１に記載の半導体装置であって、
前記ダイオードは、ゲートパッド電極の下部に配置されていることを特徴とする半導体装置。

【請求項7】

請求項１に記載の半導体装置であって、
前記半導体スイッチング素子と前記制御回路が同一の実装構造内に集積化されていることを特徴とする半導体装置。

【請求項8】

請求項７に記載の半導体装置であって、
前記制御回路の電源を前記半導体スイッチング素子の端子電圧から生成する電源回路が同一の実装構造内に集積化されていることを特徴とする半導体装置。

【請求項9】

半導体スイッチング素子と、
前記半導体スイッチング素子のゲート端子、およびソース端子またはエミッタ端子に接続され、前記半導体スイッチング素子をオン、オフ制御する制御回路を備え、
前記制御回路は、前記ゲート端子、およびソース端子またはエミッタ端子間の制御端子電圧を検知する判定回路と、前記制御端子電圧の電圧値を制御可能なゲート駆動回路を有し、
前記判定回路により検知した制御端子電圧の上昇値が所定の閾値を超えた場合、当該検知した制御端子電圧よりもさらに高い制御端子電圧に増加させ、
前記判定回路は、前記半導体スイッチング素子のソース端子－ドレイン端子間またはエミッタ端子－コレクタ端子間の主端子電圧を検知し、
前記制御回路は、前記判定回路が検知した主端子電圧が所定の電圧範囲内であり、かつ、前記判定回路が検知した制御端子電圧が所定の閾値を超えた場合、制御端子電圧を増加させることを特徴とする半導体装置。

【請求項10】

請求項１から９のいずれか１項に記載の半導体装置を用いることを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の構成とその制御に係り、特に、電力変換装置に搭載される電力用半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

DC-DCコンバータやインバータをはじめとする電力変換装置で用いられる電力用半導体スイッチング素子では、信頼性や破壊防止の観点から、印加可能な最大電圧が規定されている。

【0003】

このような、電力変換装置では主半導体スイッチング素子のオン、オフの駆動によるスイッチング動作で電流値が変化する。例えば、電流を遮断するターンオフ動作の場合を例に説明すると、制御端子への制御指令で主半導体スイッチング素子が電流を遮断する際に、その単位時間の電流変化量に応じて、回路内のインダクタンスに起電圧が発生するため、電力を制御する主端子間に電源電圧以上の電圧が印加される。

【0004】

このとき、この起電圧が過大になると、主端子間に素子の耐圧を越えた過電圧が印加され、素子内で耐圧降伏現象が発生し、漏れ電流が過大に増加することになる。このため、こうした状況を回避するよう、ある程度スイッチング動作速度を低く制限し、起電圧を抑えることが一般的である。しかし、単純にスイッチング速度を低く設定すると、過電圧が生じない条件においても、スイッチング速度が低くなるため、スイッチング損失が高くなる傾向にある。

【0005】

このような問題を回避する目的で、過電圧が発生する条件においてのみスイッチング速度を低くする方式として、アクティブクランプが広く用いられている。アクティブクランプ（能動クランプ回路）の例としては、例えば、特許文献１のような技術がある。

【0006】

この方式は、主端子間にある一定以上の電圧が印加された場合に、制御端子の電圧をオン方向に変化させ、素子に電流を流すことで、スイッチングによる電流の単位時間当たりの変化率を低下、もしくはある一定の値を超えないように制限し、インダクタンスの起電圧を一定の値以下に抑えることで過電圧を防ぐものである。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２００１－２４５４６６号公報

【文献】特開平７－２３５６７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

上記特許文献１のような方式では、過電圧を検出する回路が必要で、主半導体スイッチング素子の外部に定電圧ダイオードを組み合わせる回路構成などが用いられる。しかしこうした場合、過電圧の判定電圧ばらつきや、さらに主半導体スイッチング素子の耐圧のばらつきを考慮する必要があり、マージン確保のため、実際の主半導体スイッチング素子で過度な電圧が印加されリーク電流が上昇する電圧に対して、より低い電圧レベルに過電圧を抑制する必要がある。この場合、スイッチング速度は過度に低く設定され、損失が増加することになる。

【0009】

このため、電力変換装置においては、実際の素子耐圧に至るまでに過電圧を抑制する場合に比べ、スイッチング損失が増加してしまう。そして、スイッチング損失による発熱を抑えるため、導通損失が低いより大面積の主半導体スイッチング素子を用いて全損失を低減する、若しくは、より低熱抵抗の冷却装置により温度上昇を抑制するなどの措置が必要となり、電力変換装置の小型化や効率向上が困難となる。

【0010】

このような、耐圧ばらつきの影響を低減し、過電圧を抑制しつつ損失を低減する手法としては、例えば、特許文献２のような方式が知られている。この方式では、過電圧により主半導体スイッチング素子の接合終端領域が降伏して生じた漏れ電流を利用し、オン状態にすることで過電圧保護を行うものである。

【0011】

主半導体スイッチング素子内に過電圧を検出する部位が設けられているため、主半導体スイッチング素子のチップの厚みや不純物濃度など、耐圧の変動に対して過電圧判定する電圧が同様の傾向で変動するため、ばらつきの影響が少なく、主半導体スイッチング素子への耐圧に対する過電圧判定し保護する電圧の余裕を低く設定することができる。

【0012】

しかしながら、特許文献２のような方式の場合、過電圧保護のための制御端子へのオン駆動と、主半導体スイッチング素子のオン、オフの状態を制御する制御回路からのオフ出力とが相反するため、オン状態とするために大きな漏れ電流が必要となる。このため、オン状態とするまでの遅延時間が長くなり、オン駆動が間に合わず過電圧の抑制が困難となる。

【0013】

また、この遅延を防ぐには過大な漏れ電流が必要となるため、この漏れ電流により、高エネルギーの電荷が発生し、素子のゲート酸化膜などへ注入され、主半導体スイッチング素子の信頼性を低下させてしまう可能性がある。

【0014】

また、補助駆動回路を用いてこうした問題を改善する方式も開示されているが、補助駆動回路を搭載することによる素子面積の増大や、補助駆動回路の電源に大電流が必要となるなどの別の課題が生じるため、その適用が困難である。

【0015】

そこで、本発明の目的は、半導体スイッチング素子のスイッチング時に素子内に発生する起電圧を抑制可能な信頼性および低損失性に優れた電力用半導体装置およびそれを用いた電力変換装置を提供することにある。

【課題を解決するための手段】

【0016】

上記課題を解決するために、本発明は、半導体スイッチング素子と、前記半導体スイッチング素子のゲート端子、およびソース端子またはエミッタ端子に接続され、前記半導体スイッチング素子をオン、オフ制御する制御回路を備え、前記制御回路は、前記ゲート端子、およびソース端子またはエミッタ端子間の制御端子電圧を検知する判定回路と、前記制御端子電圧の電圧値を制御可能なゲート駆動回路を有し、前記判定回路により検知した制御端子電圧の上昇値が所定の閾値を超えた場合、当該検知した制御端子電圧よりもさらに高い制御端子電圧に増加させ、前記半導体スイッチング素子は、絶縁ゲート型スイッチング素子と、前記絶縁ゲート型スイッチング素子と並列接続され、当該絶縁ゲート型スイッチング素子の耐圧より耐圧が低いダイオードとを有し、前記ダイオードの漏れ電流が前記ゲート端子に流入することで、制御端子電圧を増加させることを特徴とする。

【発明の効果】

【0017】

本発明によれば、半導体スイッチング素子のスイッチング時に素子内に発生する起電圧を抑制可能な信頼性および低損失性に優れた電力用半導体装置およびそれを用いた電力変換装置を実現することができる。

【0018】

これにより、電力変換装置の小型化・高効率化が図れる。

【0019】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0020】

【図1】本発明の実施例１に係る半導体装置の回路構成を示す図である。

【図2】図１の半導体装置の動作電圧および電流シーケンスを示す図である。

【図3】図１の主半導体スイッチング素子の断面構造を示す図である。

【図4】本発明の実施例２に係る主半導体スイッチング素子の断面構造を示す図である。

【図5】本発明の実施例３に係る半導体装置の構成を示す図である。

【図6】本発明の実施例４に係る電力変換装置の構成を示す図である。

【図7】本発明の実施例５に係る主半導体スイッチング素子の構成を示す図である。

【発明を実施するための形態】

【0021】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【実施例1】

【0022】

図１から図３を参照して、本発明の実施例１の半導体装置について説明する。図１は、本実施例における半導体装置の回路構成を示す図である。本実施例の半導体装置１は、主半導体スイッチング素子２と、その制御端子であるゲート端子G（６）ならびに、ソース端子S（４）に接続され、これをオン、オフ制御する制御回路３から構成されている。

【0023】

主半導体スイッチング素子２は、絶縁ゲート型スイッチング素子であるn-ch型のパワーMOSFET M1（１１）と、その同一半導体チップ内で、ドレイン端子D（５）とカソードを共通とするダイオードDi（１２）と、ダイオードDi（１２）のアノードとパワーMOSFET M1（１１）のゲート端子G（６）の間に、ダイオードDi（１２）とアノード端子を接続する方向で設けられたダイオード１４と、ダイオードDi（１２）のアノード端子とソース端子S（４）の間に接続された抵抗Rs（１３）により構成されている。

【0024】

さらに、ダイオードDi（１２）の耐圧は、パワーMOSFET M1（１１）の部分の耐圧に対し、一定量低くなるようにその構造を設定している。また、パワーMOSFET M1（１１）に内蔵されるゲート抵抗Rgin（１５）がパワーMOSFET M1（１１）のゲートとゲート端子G（６）の間に、寄生抵抗もしくは発振防止の制限抵抗のような形で設けられている。

【0025】

制御回路３は、入力回路２１、判定回路２２と、MOSFET M2（２３）、MOSFET M3（２４）、MOSFET M4（２５）、ディプレッション型MOSFET M5（２６）、及びゲート抵抗Rg（２７）からなるゲート駆動回路２８から構成されており、電源（Vcc）端子９とSsense端子８間へ印加される電源により動作し、信号入力端子IN７とSsense端子８間への入力信号で、パワーMOSFET M1（１１）のオン、オフを制御する。

【0026】

ここで、電力変換器などでのターンオフ動作により、パワーMOSFET M1（１１）のD-S間にダイオードDi（１２）の耐圧を越える電圧が印加された場合、ダイオードDi（１２）の漏れ電流が上昇し、その電流による抵抗Rsの電圧降下により、漏れ電流がダイオード１４を介してパワーMOSFET M1（１１）のゲートに流れ、ゲート端子G（６）の電位が増加する方向に変化する。

【0027】

このとき、制御回路３は、判定回路２２にて、制御端子であるゲート端子G（６）の電位の昇圧の量（「第１の量」）が一定以上であると判定された場合、ゲート駆動回路２８により、制御端子電圧Vgをさらに「第２の量」だけ追加で増加させるもう一つの昇圧構造を備えている。

【0028】

これにより、少ないダイオードDi（１２）の漏れ電流で、高速に制御端子電圧Vgを一定量まで上昇させることが可能となり、高速かつより高精度に過電圧を抑制することが可能となり、過電圧印加による信頼性の劣化を回避しつつ、素子の損失を低減することが可能となる。

【0029】

図２に、ターンオフ動作時の本実施例の半導体装置１の動作電圧および電流シーケンスを示す。図２に示すように、電流が遮断される際の制御端子Gの制御端子電圧Vgの減少中に、主端子電圧VdsがダイオードDi（１２）の耐圧Vds1を越えることで、制御端子電圧Vgがある一定量ΔV1上昇する。ここでΔV1は、ダイオードDi（１２）の漏れ電流が流れ込むことにより、制御回路３のオフ駆動回路に流れ込む電流Ishinkが上昇し、制御回路３の抵抗による電圧降下が上昇することで発生する。

【0030】

このΔV1を判定回路２２で検出し、ゲート駆動回路２８により制御端子電圧VgをさらにΔV2まで追加で増加させている。このとき、制御端子電圧Vgは図２のように増加するが、パワーMOSFET M1（１１）の内蔵ゲート抵抗Rgin（１５）の電圧降下があるため、半導体チップ内部のパワーMOSFET M1（１１）の真性のゲート電圧は、減少の勾配が緩やかとなりスイッチング速度が遅くなるものの、増加するまでは変化させない範囲としている。

【0031】

これにより、パワーMOSFET M1（１１）に流れる主電流Idの電流変化率、すなわち電流の勾配は図２中の破線のように減少して、過電圧が防止される。

【0032】

また、このΔV1により過電圧判定する際に、ソース端子S（４）－ドレイン端子D（５）間の主端子電圧VdsがダイオードDi（１２）の耐圧Vds1に対してある一定の範囲、例えばVds≧Vds1×0.8などのある条件を満たす場合にのみ、過電圧判定するように判定回路２２を設定すれば、ノイズなどの影響を排除してより高精度に過電圧判定し、低損失かつ高信頼に主端子に印加される過電圧を制限することが可能となる。

【0033】

なお、ΔV1の上昇を判定する判定回路２２の方式としては、例えばオフ動作時に微分回路で制御端子電圧Vgを微分してVgの勾配が上昇方向となることを検出し、その時点からの制御端子電圧Vgの変化量ΔVを、制御端子電圧Vgの微分値を積分回路で積分して求め、ΔV1の設定値と比較することで、判定するなどがある。

【0034】

また、これと等価で簡便な方法として、制御端子電圧Vgの微分値（「第１の量」）が一定値以上となる期間が、一定の時間を越えて継続したことを検知することで判定しても良い。

【0035】

制御端子電圧Vgをさらに「第２の量」だけ追加で増加させるゲート駆動回路２８の方式としては、制御端子電圧Vgの上昇量が一定以上であると判定された場合、ターンオフ制御時にパワーMOSFET M1（１１）のゲートから電荷を放電する電流Ishink1を流すMOSFET M3（２４）をオフし、MOSFET M4（２５）をオン状態とすることで、より低い電流Ishink2で放電するMOSFET M4（２５）、ディプレッション型MOSFET M5（２６）からなる電流経路のみに切替え、放電回路の抵抗を高めても良い。

【0036】

ここで、ディプレッション型MOSFET M5（２６）は，ディプレッション型MOSFETのゲート－ソース間を短絡したもので、定電流素子として機能し、Ishink2の経路の電流を制限するため、Vds≧Vds1の条件においてダイオードDi（１２）の漏れ電流を低減できる。

【0037】

また、ダイオードDi（１２）の漏れ電流をさらに少なくする方式としては、制御端子電圧Vgの上昇量が一定以上であると判定された場合にMOSFET M3（２４）をオフし、MOSFET M4（２５）をオンして、MOSFET M4（２５）およびディプレッション型MOSFET M5（２６）からなる電流経路のみに切替える動作に加え、MOSFET M2（２３）をオンさせることで、ダイオードDi（１２）からの漏れ電流の代わりに電源Vccから、制御端子電圧Vgを上昇する方向に電流を流し込むことで、制御端子電圧Vgをさらにある一定量追加で増加させても良い。

【0038】

つまり、制御回路３は、例えば主半導体スイッチング素子２のオフ制御時（オフ制御期間中）に制御端子電圧Vgの上昇値が所定の閾値を超えた場合、ゲート駆動回路２８に接続された電源（Vcc）から電流を供給する制御および半導体スイッチング素子２のゲートから電荷を放電する放電回路の抵抗値を上昇させる制御の少なくともいずれかの制御を行うことで制御端子電圧Vgの電圧値を増加させる機能を備えて構成される。

【0039】

なお、MOSFET M2（２３）をオンすることで、制御端子電圧Vgの上昇量が過大となる場合は、MOSFET M2（２３）M2の代わりに、より電流駆動能力の低いMOSFETによるオン側駆動回路を設けて、これにより昇圧しても良い。

【0040】

これらにより、少ないダイオードDi（１２）の漏れ電流で、より高速に制御端子電圧Vgを一定量まで上昇することが可能となり、より高速かつより高精度に過電圧を抑制することが可能で、信頼性と損失低減をさらに高度に実現することが可能となる。

【0041】

図３は、図１に示す本実施例の半導体装置１内の主半導体スイッチング素子２の部分断面図であり、パワーMOSFETを例に示している。

【0042】

主半導体スイッチング素子３２は、ソース電極４２、ドレイン電極４３、ゲート電極（トレンチゲート電極）４１からなる主MOSFET部と、これと共通のドレイン電極とゲート電極に加え、独立のセンス電極５１を備えた図１のダイオードDi（１２）に相当する部位５４を備えている。

【0043】

主MOSFET部は、この例ではストライプ構造のトレンチゲートMOSFETとなっており、基板ｎ+層４４上のドリフト層であるｎ-層４５に、pチャネル拡散層４６、ソース拡散層（ｎ+層）４７、pチャネル拡散層４６へのソース電極コンタクト部にｐ+層４８を備え、トレンチゲート電極４１が、ゲート酸化膜４９を介して設けられている。

【0044】

これに対して、ダイオードDiとなる部位５４は、ｐチャネル拡散層４６とは直接は接していないｐ拡散層ps５２、センス電極５１とｐ拡散層ps５２のコンタクト部となる高濃度のｐ+層５７を備える。

【0045】

なお、ｐ拡散層ps５２は、pチャネル拡散層４６と分離（絶縁）されていれば良く、同一工程でチップ上でのレイアウトパターンを分けて形成しても問題ない。また、トレンチゲート電極も設けられているが、これは主MOSFET部と接続、若しくは、独立して設けられているが、ゲート電位は共通、若しくは、ダイオードDiとなる部位５４ではセンス電極５１と同電位にしても良い。抵抗Rs５５、ダイオード５６は絶縁膜上に堆積したポリシリコンなどを用いて形成すればよい。

【0046】

ここで、ダイオードDiとなる部位５４にはドリフト層（n-層）４５より濃度の高いｎ拡散層５３がｐ拡散層ps５２とドリフト層（n-層）４５の境界に設けられている。

【0047】

このような構成とすることで、ｎ層による電界強度の上昇で、n層を有さない主MOSFET部に対し、ダイオードDiとなる部位５４の耐圧は一定量低下し、ドリフト層（n-層）４５の厚みや、その濃度などの変動で主MOSFET部の耐圧が変動しても、高精度に一定量耐圧を低く設定できる。

【0048】

また、この部位５４の耐圧を越えた電圧が印加され、漏れ電流が増加した場合でも、ｎ層近傍で漏れ電流が流れるため、漏れ電流による高エネルギーの電子若しくはホールがトレンチゲート電極のゲート酸化膜４９に注入され難いため、ダメージを受け難く、高い信頼性が得られる。

【0049】

なお、ダイオードDiとなる部位５４の耐圧を一定量低下させるために、ｎ層の代わりに、ｐ型の拡散層を設けても良い。

【0050】

また、本実施例では、主半導体スイッチング素子にn-ch型のパワーMOSFET M1（１１）を用いる例を示したが、実施例４および実施例５で後述するように、IGBT（絶縁ゲート型バイポーラトランジスタ）を用いても良い。この場合、制御回路３はIGBTのゲート端子とエミッタ端子に接続される。

【0051】

以上説明したように、本実施例の半導体装置１は、主半導体スイッチング素子２と、主半導体スイッチング素子２のゲート端子G（６）、およびソース端子S（４）（またはエミッタ端子）に接続され、主半導体スイッチング素子２をオン、オフ制御する制御回路３を備え、制御回路３は、ゲート端子G（６）、およびソース端子S（４）（またはエミッタ端子）間の制御端子電圧Vgを検知する判定回路２２と、制御端子電圧Vgの電圧値を制御可能なゲート駆動回路２８を有し、判定回路２２により検知した制御端子電圧Vgの上昇値が所定の閾値を超えた場合、当該検知した制御端子電圧Vgよりも高い制御端子電圧に増加させる。

【0052】

また、判定回路２２は、主半導体スイッチング素子２（パワーMOSFET M1（１１））のソース端子S（４）－ドレイン端子D（５）間（またはエミッタ端子－コレクタ端子間）の主端子電圧Vdsを検知し、制御回路３は、判定回路２２が検知した主端子電圧Vdsが所定の電圧範囲内であり、かつ、判定回路２２が検知した制御端子電圧Vgが所定の閾値を超えた場合、制御端子電圧Vgを増加させる。

【0053】

これにより、半導体スイッチング素子のスイッチング時に素子内に発生する起電圧を抑制可能な信頼性および低損失性に優れた電力用半導体装置を実現することができる。

【実施例2】

【0054】

図４を参照して、本発明の実施例２の半導体装置について説明する。図４は本発明による半導体装置の主半導体スイッチング素子の断面構造の別の実施形態を示している。

【0055】

本実施例では、図４に示すように、主半導体スイッチング素子３４のダイオードDiとなる部位６２が、MOSFETのトレンチゲート電極４１をワイヤボンディングなどで実装接続するためのゲートパッド電極６１の下に絶縁膜６３を挟んで、高濃度のｐ+層６５、ｐ拡散層（ｐｓ層）６４を設けて形成されている。

【0056】

なお、図４では、ダイオードDiとなる部位６２の配線電極のコンタクト部は省略している。本実施例では、ダイオードDiとなる部位６２にトレンチゲート電極が形成されていないため、トレンチゲート電極による電界緩和が生じないため、主MOSFET部より耐圧が一定量低下することを利用して、ダイオードDiとなる部位６２の耐圧を調整している。もちろん、ｎ層などを設けて耐圧を調整しても良いのは言うまでも無い。

【0057】

また、ダイオードDiとなる部位６２の形成領域にトレンチゲート電極が設けられていないため、漏れ電流によるトレンチゲート酸化膜へのダメージも生じない。

【0058】

さらに、通常は素子を設けないゲートパッド電極下にダイオードDiとなる部位６２を設けるため、素子面積の増加が無く、チップサイズを小型化できる。また、高濃度のｐ+層６５を設けることで、ダイオードDiとなる部位６２の直列抵抗が低減し、ゲートパッド電極下の広い面積で均一に漏れ電流を流すことができる。

【0059】

これにより、漏れ電流の集中による過大な温度上昇に起因する過電圧検出レベル変動や、局所電流集中による配線の劣化などが防止でき、より高精度かつ高信頼に低損失化が実現できる。

【0060】

なお、言うまでも無いが、本実施例のMOSFETのドレイン部（ドレイン電極４３）の構造を、IGBTのコレクタ構造に変更し、ソース部（ソース電極４２）の構造を、IGBTのエミッタ構造に変更することで、IGBTの場合においても同様の効果が期待できる。

【実施例3】

【0061】

図５を参照して、本発明の実施例３の半導体装置について説明する。図５は、本発明による半導体装置７１の実装の一例であり、主半導体スイッチング素子７２にMOSFETを用いた場合を例に、３端子のパッケージに本発明の半導体装置を実装したものである。

【0062】

主半導体スイッチング素子７２のソース端子S（７７）に接続された回路パターン７５上に、制御回路７３と電源回路７４を集積化したICチップ８１が配置され、さらに、ボンディングワイヤ７６により、ドレイン端子D（７８）の電位が制御回路７３および電源回路７４に供給される構成となっている。

【0063】

ここで、電源回路７４は主半導体スイッチング素子７２のドレイン－ソース間電圧から制御回路７３への電源電圧を生成する回路である。

【0064】

本実施例の半導体装置７１は、ゲート端子G（７９）への信号印加で、主電流がオン、オフ制御される。このような構成とすることで、広く用いられている従来素子と同一の構成および機能の使い勝手の良い３端子の形態で、本発明の目的とする機能を提供できる。

【0065】

また、主半導体スイッチング素子７２、制御回路７３、電源回路７４を同一パッケージに実装することで、寄生の配線インダクタンスによるノイズの影響を避け、高精度に制御端子電圧Vgの電圧上昇量を判定でき、本発明の機能を高精度に実現できる。

【実施例4】

【0066】

図６を参照して、本発明の実施例４の電力変換装置について説明する。図６は本発明による半導体装置を用いた電力変換装置の実施形態である。実施例５（図７）で後述するように、主半導体スイッチング素子１３１にIGBTを用いた場合の３相インバータ１０１を例に示している。

【0067】

本実施例の電力変換装置（３相インバータ）１０１は、論理部１０２の指令により、DC電源１０５から負荷１０６に電力を供給するU相１０７、V相１０８、W相１０９の主回路からなるインバータであり、U相１０７の主回路でその詳細を示すように、本発明の半導体装置１１１および１２１が上下アームに設けられた構成である。

【0068】

この半導体装置１１１，１２１の基本的な構成と機能は、先に説明したパワーMOSFETを用いた場合と同様であるが、主半導体スイッチング素子１１２，１２２がIGBTのため、漏れ電流により過電圧を検出するためのIGBT内に設けられたダイオードDi１４１には、直列にIGBTのコレクタ側ｐｎ接合によるダイオード１４５がそのカソードを対向させて接続されている。

【0069】

この場合も、ダイオードDi１４１の耐圧をIGBT部よりもある一定量だけ低く設定すれば、パワーMOSFETを用いた場合と同様の効果が得られる。また、この場合、IGBTに並列接続されるダイオードDi１３６の耐圧も、ダイオードDi１４１の耐圧より高く設定することで、IGBTに並列接続されるダイオードへの過電圧印加も防止できる。

【実施例5】

【0070】

図７を参照して、本発明の実施例５の半導体装置について説明する。図７は、主半導体スイッチング素子１３１を構成するIGBT、ダイオードDi、抵抗素子の全てを１チップに集積した例である。

【0071】

なお、図７に示すように、全てを１チップに集積することも可能であるが、IGBT１３５とダイオードDi１４１の部分は同一チップに集積化されている必要が有るものの、その他の部位は一部を別の素子と組み合わせて構成することも可能である。

【0072】

図７のような構成とすることで、ターンオフしたIGBT１３５に印加される主回路の寄生インダクタンスLs（図６参照）の起電圧サージや、ターンオンしたIGBT１３５の対アームのIGBTに並列に設けられたダイオードの逆回復動作時の寄生インダクタンスLsの起電圧サージ、さらには負荷短絡や、上下アーム短絡発生時の保護動作による大電流遮断での電圧サージ、などの過電圧が印加される場合に、より少ない半導体スイッチング素子の漏れ電流で高精度に過電圧を検出し、制御端子電圧Vgを適切な量上昇させることで、主半導体スイッチング素子への過電圧印加を防止できる。

【0073】

このように、本発明の半導体装置を用いることで、スイッチング時に主回路の寄生インダクタンスLs１０３（図６）で発生する起電圧が、電圧を適切な範囲となるよう、高速かつ高精度にスイッチング動作を制御でき、簡素な構成でありながら、より信頼性が高く、低損失で小型な電力変換装置を提供することが可能となる。

【0074】

以上、本発明による半導体装置ならびにそれを用いた電力変換装置における、主半導体スイッチング素子の過電圧を低損失かつ適切に制御する方式を説明した。言うまでも無いが、本方式は上記で説明した以外の他の種類の電力用スイッチング素子や、他の電力変換システムにおいても適用可能である。例えば、DC-DCコンバータに適用する場合には、電流をオン、オフするスイッチング素子に加え、ダイオード整流動作を低損失する際に広く用いられる、同期整流回路のMOSFETの逆回復動作等においても同様の効果が期待できる。

【0075】

なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。

【符号の説明】

【0076】

１，３１，７１，１１１，１２１…半導体装置
２，３２，３４，７２，１１２，１２２，１３１…主半導体スイッチング素子
３，３３，７３，１１３，１２３…制御回路
４，７７…ソース端子S
５，７８…ドレイン端子D
６，７９，１３４…ゲート端子G
７…信号入力端子
８…Ssense端子
９…電源（Vcc）端子
１１…パワーMOSFET
１２，５４，６２，１４１…ダイオード（Di）
１３，５５，１４２…抵抗
１４，５６，１４３…ダイオード
１５，１４４…内蔵ゲート抵抗
２１…入力回路
２２…判定回路
２３，２４，２５…MOSFET
２６…ディプレッション型MOSFET
２７…ゲート抵抗Rg
２８…ゲート駆動回路
４１…ゲート電極（トレンチゲート電極）
４２…ソース電極
４３…ドレイン電極
４４…基板ｎ+層
４５…ドリフト層（n-層）
４６…ｐチャネル拡散層
４７…ソース拡散層（ｎ+層）
４８，５７，６５…ｐ+層
４９…ゲート酸化膜
５１…センス電極
５２，６４…ｐ拡散層（ｐｓ層）
５３…ｎ拡散層
６１…ゲートパッド電極
６３…絶縁膜
７４…電源回路
７５…回路パターン
７６…ボンディングワイヤ
８１…ICチップ
１０１…電力変換装置（３相インバータ）
１０２…論理部
１０３…（主回路の）寄生インダクタンスLs
１０４…平滑コンデンサ
１０５…DC電源
１０６…負荷
１０７，１０８，１０９…インバータ主回路（U相，V相，W相）
１３２…エミッタ端子
１３３…コレクタ端子
１３５…IGBT
１３６…並列ダイオード
１４５…コレクタ側ｐｎダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】