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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-19
(45)【発行日】2022-12-27
(54)【発明の名称】絶縁ゲート型半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20221220BHJP
H01L 29/78 20060101ALI20221220BHJP
H01L 29/12 20060101ALI20221220BHJP
H01L 29/739 20060101ALI20221220BHJP
【ＦＩ】
H01L29/78 658E
H01L29/78 652E
H01L29/78 652J
H01L29/78 652K
H01L29/78 652M
H01L29/78 652T
H01L29/78 653A
H01L29/78 655A
H01L29/78 658A
【請求項の数】
10
(21)【出願番号】P 2018152425
(22)【出願日】2018-08-13
(65)【公開番号】P2020027894
(43)【公開日】2020-02-20
【審査請求日】2021-07-14
【前置審査】
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100161562
【弁理士】
【氏名又は名称】阪本 朗
(72)【発明者】
【氏名】磯野 美紀
(72)【発明者】
【氏名】寺尾 豊
(72)【発明者】
【氏名】広瀬 隆之
(72)【発明者】
【氏名】藤井 健志
(72)【発明者】
【氏名】辻 英徳
【審査官】上田 智志
(56)【参考文献】
【文献】特開２０１１－１４６５８０（ＪＰ，Ａ）
【文献】国際公開第２００５／０１０９７４（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１４／０１４５２１１（ＵＳ，Ａ１）
【文献】国際公開第２０１４／１５５６５１（ＷＯ，Ａ１）
【文献】特開２０１６－０６３１１１（ＪＰ，Ａ）
【文献】特開２０１９－１６９４８７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６、２９／１２、
２９／７３９、２９／７８
(57)【特許請求の範囲】
【請求項1】
炭化シリコンからなる一導電型のチャネル形成領域の上面に炭素原子の数に比べてシリコン原子の数が多い相対シリコン過剰層を形成する工程と、前記相対シリコン過剰層をＶ族元素からなる置換原子を含むガスで熱処理して、前記置換原子を前記相対シリコン過剰層の余剰シリコンと結合させた終端層を形成する工程と、
前記チャネル形成領域の上方に前記終端層あるいは前記相対シリコン過剰層を介してゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、前記チャネル形成領域の表面ポテンシャルを制御するゲート電極を形成する工程と、
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項2】
反対導電型の輸送領域の上部の一部に、前記チャネル形成領域の前記上面が前記輸送領域の上面と共通の面となるように、前記チャネル形成領域を埋め込む工程と、前記チャネル形成領域の上部の一部に、前記輸送領域よりも高不純物密度で反対導電型の主電極領域を埋め込む工程と
を更に含むことを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項3】
前記相対シリコン過剰層は、大気圧の水素ガス雰囲気中、１３００℃以上、１５００℃以下の範囲での熱処理により炭素原子が格子位置から抜けた空格子点を有することを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項4】
前記相対シリコン過剰層は、前記炭素原子の数に対する前記シリコン原子の数の比率が１．２以上、１．５以下であることを特徴とする請求項１～３のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項5】
前記相対シリコン過剰層は、前記チャネル形成領域の前記上面にシリコン原子層を堆積して形成されることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項6】
前記置換原子が窒素原子であり、前記ゲート絶縁膜を形成する前に、前記相対シリコン過剰層を大気圧の窒素ガス雰囲気中、１２００℃以上、１５００℃以下の範囲で熱処理して、前記終端層が形成されることを特徴とする請求項１～５のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項7】
前記終端層の上面に単結晶の窒化アルミニウムを堆積して界面保護層を形成することを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項8】
前記置換原子が窒素原子であり、前記ゲート絶縁膜を形成した後に、前記相対シリコン過剰層を大気圧の一酸化窒素ガス雰囲気中、１３００℃以上、１５００℃以下の範囲で熱処理して前記終端層が形成されることを特徴とする請求項１～５のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項9】
前記置換原子の９０％以上が前記シリコン原子と３配位の結合状態を取ることを特徴とする請求項１～８のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項10】
前記チャネル形成領域の前記上面の面方位が、（０００１）面、（０００－１）面、（１１－２０）面、及び（１－１００）面のいずれかであることを特徴とする請求項１～９のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、絶縁ゲート型半導体装置の製造方法に係り、特に炭化シリコン（ＳｉＣ）を用いた絶縁ゲート型半導体装置の製造方法に関する。
【背景技術】
【0002】
ＳｉＣを用いたＭＯＳ電界効果トランジスタ（ＦＥＴ）では、半導体層上にゲート絶縁膜を形成する際に、高密度の界面準位ができる。そのため、チャネルの移動度が低くなり、ＭＯＳＦＥＴのオン抵抗等の電気的特性が劣化するという課題がある。これに対して、イオン注入に由来する炭素（Ｃ）欠陥が生じた界面を低圧プラズマ窒化によって窒素（Ｎ）で終端することで界面準位密度を低減する方法が特許文献１にて提案されている。
【0003】
特許文献１では、表面のシリコン（Ｓｉ）又は炭素（Ｃ）をＮで置換した３配位構造は界面準位を持たないことを第一原理計算から明らかにしている。しかし、実際の表面処理においては複雑な反応が起こり、３配位以外の界面準位を持つ構造も形成される。そのため、界面準位密度の低減が困難で、チャネルの移動度が減少する。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１４‐６７９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上記問題点を鑑み、界面準位密度の低減ができ、半導体装置の電気的特性の劣化を抑制することが可能な絶縁ゲート型半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本発明の一態様は、（ａ）炭化シリコンからなる一導電型のチャネル形成領域の上面に炭素原子の数に比べてシリコン原子の数が多い相対シリコン過剰層を形成する工程と、（ｂ）相対シリコン過剰層をＶ族元素からなる置換原子を含むガスで熱処理して、置換原子を相対シリコン過剰層の余剰シリコンと結合させた終端層を形成する工程と、（ｃ）チャネル形成領域の上方に終端層あるいは相対シリコン過剰層を介してゲート絶縁膜を形成する工程と、（ｄ）ゲート絶縁膜の上に、チャネル形成領域の表面ポテンシャルを制御するゲート電極を形成する工程と、を含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0008】
本発明によれば、界面準位密度の低減ができ、半導体装置の電気的特性の劣化を抑制することが可能な絶縁ゲート型半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【0009】
【図1】本発明の第１実施形態に係る絶縁ゲート型半導体装置の一例を示す断面概略図である。
【図2】ＳｉＣ半導体層の最表面の構造の一例を説明する結晶格子の概略図である。
【図3】第1実施形態に係る絶縁ゲート型半導体装置の製造方法の工程の一例を説明するための断面概略図である。
【図9】比較例１による絶縁ゲート型半導体装置を示す断面概略図である。
【図10】比較例２による絶縁ゲート型半導体装置を示す断面概略図である。
【図11】実施例１および比較例１，２の半導体装置の評価結果を示す表である。
【図12】第１実施形態に係る絶縁ゲート型半導体装置の製造方法の工程の他の例を説明するための断面概略図である。
【図14】第２実施形態に係る絶縁ゲート型半導体装置の一例を示す断面概略図である。
【図15】第２実施形態に係る絶縁ゲート型半導体装置の製造方法の工程の一例を説明するための断面概略図である。
【図18】比較例の半導体装置の一例を示す断面概略図である。
【図19】第２実施形態に係る絶縁ゲート型半導体装置の移動度の評価結果を示す表である。
【図20】第３実施形態に係る絶縁ゲート型半導体装置の一例を示す断面概略図である。
【図21】第３実施形態に係る絶縁ゲート型半導体装置の製造方法の工程の一例を説明するための断面概略図である。
【図24】第３実施形態に係る絶縁ゲート型半導体装置の評価結果を示す表である。
【図25】その他の実施形態に係る絶縁ゲート型半導体装置の一例を示す断面概略図である。
【図26】その他の実施形態に係る絶縁ゲート型半導体装置の他の例を示す断面概略図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0011】
本明細書においてＭＩＳトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主電極領域（第１主電極領域）」である。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のサイリスタにおいては、一方の主電極領域はカソード領域として選択可能である。ＭＩＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主電極領域（第２主電極領域）」である。本明細書において単に「主電極領域」と言うときは、当業者の技術常識から妥当な第１主電極領域又は第２主電極領域のいずれかを意味する。
【0012】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、一導電型がｐ型、これと反対となる反対導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、一導電型をｎ型、反対導電型をｐ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
【0013】
（第１実施形態）
本発明の第１実施形態に係る絶縁ゲート型半導体装置は、ＭＩＳトランジスタに属するプレーナゲート型ＭＯＳＦＥＴである。図１に示すように一導電型（ｐ型）のチャネル形成領域（ベース領域）３を備え、チャネル形成領域３の表面に反転チャネルを形成する。反対導電型（ｎ-型）の輸送領域（ドリフト領域）２を更に備え、チャネル形成領域３は輸送領域２の上部に設けられている。輸送領域２はチャネル形成領域３の表面に形成された反転チャネルを介して注入されたキャリア（電子）がドリフト電界で輸送される領域である。図１の断面図上、輸送領域２は逆Ｔ字型をなしている。そして逆Ｔ字型の上部を挟むように、チャネル形成領域３が、輸送領域２の上部の左右に対向して配置されている。チャネル形成領域３の上面と、逆Ｔ字型をなす輸送領域２の最上面は、同一の面をなしている。それぞれのチャネル形成領域３の上部には、輸送領域２よりも高不純物密度のｎ+型のソース領域（第１主電極領域）４が選択的に設けられる。左右のソース領域４を跨いでチャネル形成領域３及び輸送領域２の上面に、Ｖ族元素で終端された終端層８を介して絶縁ゲート型電極構造（９，１０）が設けられる。絶縁ゲート型電極構造（９，１０）は、酸化膜等からなるゲート絶縁膜９及びゲート絶縁膜９上のゲート電極（制御電極）１０で構成される。ゲート電極１０は、チャネル形成領域３の表面ポテンシャルを、ゲート絶縁膜９を介して静電的に制御して、チャネル形成領域３の表面に反転チャネルを形成する。
本発明の第１実施形態に係る絶縁ゲート型半導体装置は、ＭＩＳトランジスタに属するプレーナゲート型ＭＯＳＦＥＴである。図１に示すように一導電型（ｐ型）のチャネル形成領域（ベース領域）３を備え、チャネル形成領域３の表面に反転チャネルを形成する。反対導電型（ｎ-型）の輸送領域（ドリフト領域）２を更に備え、チャネル形成領域３は輸送領域２の上部に設けられている。輸送領域２はチャネル形成領域３の表面に形成された反転チャネルを介して注入されたキャリア（電子）がドリフト電界で輸送される領域である。図１の断面図上、輸送領域２は逆Ｔ字型をなしている。そして逆Ｔ字型の上部を挟むように、チャネル形成領域３が、輸送領域２の上部の左右に対向して配置されている。チャネル形成領域３の上面と、逆Ｔ字型をなす輸送領域２の最上面は、同一の面をなしている。それぞれのチャネル形成領域３の上部には、輸送領域２よりも高不純物密度のｎ+型のソース領域（第１主電極領域）４が選択的に設けられる。左右のソース領域４を跨いでチャネル形成領域３及び輸送領域２の上面に、Ｖ族元素で終端された終端層８を介して絶縁ゲート型電極構造（９，１０）が設けられる。絶縁ゲート型電極構造（９，１０）は、酸化膜等からなるゲート絶縁膜９及びゲート絶縁膜９上のゲート電極（制御電極）１０で構成される。ゲート電極１０は、チャネル形成領域３の表面ポテンシャルを、ゲート絶縁膜９を介して静電的に制御して、チャネル形成領域３の表面に反転チャネルを形成する。
【0014】
終端層８を終端するＶ族元素として、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）等が用いられる。ＭＯＳトランジスタのゲート絶縁膜９であるシリコン酸化膜（ＳｉＯ2膜）の他ＭＩＳトランジスタの場合は、ゲート絶縁膜９としてシリコン酸窒化（ＳｉＯＮ）膜が採用可能である。ゲート絶縁膜９としてストロンチウム酸化物（ＳｒＯ）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜等の誘電体膜を用いてもよい。更に、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ2）膜、ビスマス酸化物（Ｂｉ2Ｏ2）膜等の誘電体膜も採用可能である。又、これら誘電体膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等を用いても良い。ゲート電極１０の材料としては、例えば燐（Ｐ）等の不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。
【0015】
ゲート電極１０上には層間絶縁膜１１を介してソース電極（表面電極）１４が配置される。層間絶縁膜１１としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのＳｉＯ2膜が採用可能である。しかし、層間絶縁膜１１としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ3Ｎ4）膜等でもよい。
【0016】
層間絶縁膜１１の間に露出したソース領域４及びチャネル形成領域３に物理的に接するようにソースコンタクト層１２が設けられる。層間絶縁膜１１及びソースコンタクト層１２を覆うようにバリアメタル層１３が設けられる。ソース電極１４は、バリアメタル層１３及びソースコンタクト層１２を介してソース領域４及びチャネル形成領域３にオーミック接続されている。例えば、ソースコンタクト層１２がニッケルシリサイド（ＮｉＳｉx）膜、バリアメタル層１３が窒化チタン（ＴｉＮ）膜、ソース電極１４がアルミニウム（Ａｌ）膜で構成できる。ソース電極１４は、ゲート表面電極（図示省略）と分離して配置されている。
【0017】
輸送領域２の下面には、図１に示すように、輸送領域２に接してｎ+型のドレイン領域（第２主電極領域）１が配置されている。ドレイン領域１の下面には、ドレイン電極（裏面電極）１５が配置されている。ドレイン電極１５としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能である。更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を積層してもよい。
【0018】
ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈである。室温における禁制帯幅は３Ｃ－ＳｉＣでは２．２３ｅＶ、４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶの値が報告されている。本発明の実施形態では、４Ｈ－ＳｉＣを用いて説明する。第１実施形態に係る絶縁ゲート型半導体装置においては、ドレイン領域１はＳｉＣからなる半導体基板（ＳｉＣ基板）を用いる。ＳｉＣ基板を用いた場合、輸送領域２はＳｉＣからなるエピタキシャル層（ＳｉＣ層）で構成された構造を例示する。ＳｉＣ基板の面方位は、（１－１００）面（ｍ面）を用いて説明するが、（１１－２０）面（ａ面）、（０００－１）面（Ｃ 面）、及び（０００１）面（Ｓｉ面）を用いてもよい。
【0019】
図１に示すように、第１実施形態に係る絶縁ゲート型半導体装置では、ゲート電極１０に電圧を印加してゲート絶縁膜９とチャネル形成領域３との界面にチャネルとなる反転層を形成する。このとき、ソース電極１４とドレイン電極１５間に電圧を印加することで、ソース領域４からキャリア（電子）がチャネルに注入される。注入されたキャリアは、輸送領域２を走行してドレイン領域１に流れ込む。
【0020】
通常、ゲート絶縁膜９に用いるＳｉＯ2膜を熱酸化法等で形成すると、ＳｉＯ2膜とＳｉＣ半導体層の界面にＣ原子が残留し、高密度の界面準位が形成される。界面準位に電子が捕獲されると、クーロン散乱等により電子移動度が低下する。ＳｉＯ2膜とＳｉＣ半導体層の界面をＮ原子で終端することで、界面準位密度を低減する方法が提案されている（特許文献１参照）。特許文献１では、ＳｉＣ表面のＳｉ原子又はＣ原子をＮ原子で置換した３配位構造が界面準位を持たないことを第１原理計算から明らかにしている。また、界面に導入するＮ原子の総量を多くして、Ｎ原子による終端構造を増加させることも提案されている。
【0021】
しかし、実際の表面終端処理においては、複雑な反応が起こり、３配位以外の構造も形成される。例えば、ＣＮ構造が界面準位を作ることが第１原理計算から判明しており、Ｎ原子の総量だけでなく、終端構造の化学種まで制御することが必要である。
【0022】
第１実施形態に係る絶縁ゲート型半導体装置では、後述するように、終端処理の前に、チャネル層が表面に形成されるチャネル形成領域３の最表面でのＣ原子数に対するＳｉ原子数のＳｉ／Ｃ比率を１．２以上、１．５以下にしている。図２（ａ）に示すように、通常の水素（Ｈ）終端した表面ではＳｉ／Ｃ比率は略１であり、窒化処理を行っても界面準位を作るＣＮ構造等も形成される。一方、図２（ｂ）に示すように、Ｓｉ／Ｃ比率を略１．２以上１．５以下とすることで、Ｃ欠損、即ちＣ原子の空格子点をＮ原子が置換することが容易となる。そのため、Ｎ原子の９０％以上がＳｉ原子と３配位の結合状態（Ｓｉ3Ｎ）を取るようにすることができる。その結果、界面準位密度を低減し、チャネルの移動度の低下を防止することが可能となる。
【0023】
（第１実施形態に係る絶縁ゲート型半導体装置の製造方法）
次に、図３～図８に示す工程図を用いて、第１実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図３～図８に示す工程図を用いて、第１実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0024】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型のＳｉＣ基板（基板）１ｓを用意する。基板１ｓは４Ｈ－ＳｉＣ基板であり、面方位が（１－１００）面（ｍ面）である。基板１ｓの上面に、ｎ－型の輸送領域（ドリフト領域）２をエピタキシャル成長させる。輸送領域２の上面側から、フォトリソグラフィ技術及び多段イオン注入技術などにより、Ａｌ等のｐ型不純物を選択的に注入する。熱処理を行うことにより注入されたｐ型不純物イオンを活性化させ、図３に示すように、輸送領域２の上部にｐ型のチャネル形成領域（ベース領域）３を選択的に形成する。
【0025】
次に、チャネル形成領域３の上面に、フォトリソグラフィ技術及び多段イオン注入技術等を用いて、Ｎ等のｎ型不純物イオンを選択的に注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させる。この結果、図４に示すように、チャネル形成領域３の上面にｎ+型のソース領域４が選択的に埋め込まれる。
【0026】
次に、大気圧の水素（Ｈ2）ガス中、１３００℃以上１５００℃以下の温度で１分～５分間の熱処理を行う。この熱処理により、チャネル形成領域３、輸送領域２及びソース領域４の露出面においてＣ原子が格子位置から抜け空格子点が生成される。この結果、図５に示すように、露出面の最表面層にＳｉ原子がＣ原子に比べ相対的に多い相対シリコン過剰層７が形成される。Ｃ原子数に対するＳｉ原子数の比率は、１．２以上１．５以下である。このように、相対シリコン過剰層７には余剰Ｓｉ原子が存在する。なお、Ｓｉ原子の脱出を抑制するため、Ｈ2ガスに微量、例えば１％以下のシラン（ＳｉＨ4）を添加したガスを用いて熱処理を行ってもよい。
【0027】
引き続き、大気圧のＮ2ガス中、１２００℃以上１５００℃以下の温度で５分～６０分間、望ましくは１０分～１５分間の窒化処理を行う。窒化処理により、図６に示すように、Ｃ原子が抜けた空格子点に置換原子のＮが置換した終端層８が形成される。終端層８では、Ｎ原子は、９０％以上が余剰Ｓｉ原子と３配位の結合状態を取るようにしている。
【0028】
窒化処理後、化学気相成長法（ＣＶＤ法）等により、図７に示すように、終端層８の上面にゲート絶縁膜９を堆積する。堆積条件は、例えば減圧下でＳｉＨ4及び酸素（Ｏ2）を用い、４００℃以上７００℃以下の温度であり、堆積厚さは、例えば１００ｎｍ程度である。
【0029】
ＣＶＤ法等により、ゲート絶縁膜９の上面にＰ等の不純物を高濃度で添加したドープドポリシリコン層を堆積する。引き続き、フォトリソグラフィ技術及びドライエッチング等により、ドープドポリシリコン層及びゲート絶縁膜９の一部を選択的に除去する。この段階でゲート絶縁膜９が除去された部分の終端層８も同時に除去される。ただし、ウェットエッチングを用いて終端層８を残すプロセスでもよい。その結果、図８に示すように、ソース領域４の一部、チャネル形成領域３及び輸送領域２の上面に堆積されたゲート絶縁膜９、及びドープドポリシリコン層からなるゲート電極１０を有する絶縁ゲート型電極構造（９，１０）が形成される。
【0030】
次に、ＣＶＤ法等により、ゲート電極１０及びゲート絶縁膜９からなる絶縁ゲート型電極構造（９，１０）の上面に絶縁膜を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、堆積した絶縁膜を選択的に除去する。この結果、図１に示したように、層間絶縁膜１１にソースコンタクトホール及びゲートコンタクトホールが開孔される。次いで、スパッタリング法又は蒸着法等により、Ｎｉ膜等の金属層を堆積し、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等を用いて、金属層をパターニングする。その後、高速熱処理（ＲＴＡ）で例えば１０００℃で熱処理をすることでソースコンタクト層１２を形成する。次に、スパッタリング法等により、ＴｉＮ膜及び（Ｔｉ）／ＴｉＮ／Ｔｉ積層膜等の金属層を堆積し、フォトリソグラフィ技術及びＲＩＥ等を用いて、金属層をパターニングしてバリアメタル層１３を形成する。この結果、図１に示すように、ソースコンタクト層１２がチャネル形成領域３及びソース領域４の上面に形成される。また、バリアメタル層１３が層間絶縁膜１１及びソースコンタクト層１２を被覆するように形成される。
【0031】
次に、スパッタリング法等によりＡｌ膜等の金属層を堆積して、ソース電極１４を形成する。次いで、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１５を形成する。このようにして、図１に示した第１実施形態に係る絶縁ゲート型半導体装置半導体装置が完成する。
【0032】
第１実施形態に係る絶縁ゲート型半導体装置の製造方法では、大気圧のＨ2熱処理により、チャネル形成領域３の最表面にＳｉ／Ｃ比率が１．２以上１．５以下の相対シリコン過剰層７を形成している。また、窒化処理を、酸素を含まない大気圧のＮ2ガス雰囲気で行っている。そのため、界面に残留するＣ原子を低減することができる。また、Ｃ原子の空格子点をＮ原子が置換することが容易となり、Ｎ原子の９０％以上がＳｉ原子と３配位の結合状態（Ｓｉ3Ｎ）を取るようにすることができる。その結果、界面準位密度を低減し、チャネルの移動度の低下を防止することが可能となる。
【0033】
第１実施形態に係る絶縁ゲート型半導体装置について、電界移動度の評価を行った。実施例１の試料は、図１の構成である。比較例１の試料では、図９に示すように、相対シリコン過剰層を形成する大気圧のＨ2熱処理を行わず、半導体層３０の上面を直接窒化処理して終端層１８を形成している。比較例２の試料では、図１０に示すように、半導体層３０の上面を減圧下、１５００℃で５分間加熱処理してＳｉ原子が抜けた欠陥層を窒化処理して終端層１８ａを形成している。
【0034】
図１１には、各半導体装置の輸送領域２の表面をＸ線光電子分光分析法（ＸＰＳ）で評価した結果を示す。表面Ｓｉ／Ｃ比は、ＸＰＳスペクトルにおいて、検出角度を１５°以下で測定したＳｉ２ｐとＣ１ｓの信号のピーク面積比から算出した。Ｎ量及びＳｉ3Ｎ量は、ＸＰＳスペクトルにおいて、Ｎ１ｓピーク面積と、そのスペクトルをピーク分離したＳｉ3Ｎピーク面積の比から算出した。
【0035】
図１１の表に示すように、実施例１の試料は、Ｓｉ／Ｃ比が１．２、Ｎ量が４．２×１０14ｃｍ-2、Ｓｉ3Ｎ量が４．２×１０14ｃｍ-2であり、Ｓｉ3Ｎ比率が１００％である。実施例１の試料では、Ｃ原子が少ない相対シリコン過剰層が形成され、窒化処理により、終端層８においてＮ原子のほとんどがＳｉ原子と３配位結合していることが確認できる。一方、比較例１の試料は、Ｓｉ／Ｃ比が１．０、Ｎ量が３．２×１０14ｃｍ-2、Ｓｉ3Ｎ量が２．１×１０14ｃｍ-2であり、Ｓｉ3Ｎ比率が６７％である。比較例１の試料では、Ｃ原子が少ない相対シリコン過剰層を形成していないので、窒化処理により、終端層１８でのＮ原子の量も減少し、３配位結合構造も減少している。比較例２の試料は、Ｓｉ／Ｃ比が０．８３、Ｎ量が４．２×１０14ｃｍ-2、Ｓｉ3Ｎ量が３．２×１０14ｃｍ-2であり、Ｓｉ3Ｎ比率が７５％である。比較例２の試料では、Ｓｉ原子の欠損が見られ、終端層１８ａでのＮ原子の量は実施例１の試料と同等ではあるが、Ｓｉ3Ｎ量が減少している。比較例２の試料では、Ｓｉ原子が抜けた空格子点にＮが置換し、ＣＮ結合構造が生成されていることを示している。
【0036】
図１１には、各半導体装置を用いて評価した電界移動度の結果も示している。実施例１の電界移動度は８１ｃｍ2／Ｖｓであるのに対し、比較例１，２の試料はそれぞれ７０ｃｍ2／Ｖｓ、６８ｃｍ2／Ｖｓであり、いずれも実施例１よりも減少している。このように、第１実施形態に係る絶縁ゲート型半導体装置では、チャネルの移動度の低下を防止することができる。
【0037】
このように、第１実施形態に係る絶縁ゲート型半導体装置では、窒化処理の前に、チャネル形成領域３の最表面でのＣ原子数に対するＳｉ原子数のＳｉ／Ｃ比率を１．２以上、１．５以下にした相対シリコン過剰層７を形成している。そのため、相対シリコン過剰層７においてＣ原子の空格子点をＮ原子が置換することが容易となり、Ｎ原子の９０％以上がＳｉ原子と３配位の結合状態（Ｓｉ3Ｎ）を取るようにすることができる。その結果、界面準位密度を低減し、チャネルの移動度の低下を防止することが可能となる。
【0038】
なお、図５に示したように、相対シリコン過剰層７の形成は、ソース領域４の形成後に大気圧のＨ2ガスによる熱処理で行っているが限定されない。例えば、輸送領域２をエピタキシャル成長後に相対シリコン過剰層７を形成してもよい。この場合、相対シリコン過剰層７を形成に引き続き、チャネル形成領域３及びソース領域４が形成される。また、熱処理に代えて、エピタキシャル成長により、相対シリコン過剰層７を形成してもよい。例えば、輸送領域２をエピタキシャル成長後、輸送領域２の上面に、Ｃを含むガスが供給律速となるような低Ｃ／Ｓｉ比で数ｎｍの厚さでエピタキシャル成長してもよい。この場合のエピタキシャル成長条件は、例えば、ＳｉＨ4ガスとプロパン（Ｃ3Ｈ8）ガスを用いる場合、通常の成長条件よりもＣ3Ｈ8の分圧を３０％～８０％程度低減し、１５００℃で０．５分ほど成長すればよい。
【0039】
【0040】
図１２に示すように、相対シリコン過剰層７を形成後に、ＬＰＣＶＤ等により、相対シリコン過剰層７の上面にゲート絶縁膜９を堆積する。その後、図１３に示すように、ゲート絶縁膜９の上から相対シリコン過剰層７を窒化して終端層８を形成する。この場合、Ｎ2ガスでは窒化処理はできず、一酸化窒素（ＮＯ）ガスを用い、１３００℃以上１５００℃以下の温度で、３０分間程度窒化処理を行うことで、界面準位密度を低減することができる。
【0041】
（第２実施形態）
本発明の第２実施形態に係る絶縁ゲート型半導体装置は、図１４に示すように、チャネル形成領域３の上に設けられた終端層８ａ及び終端層８ａの上に設けられたゲート絶縁膜９を備える。終端層８ａは、図１５に示す、Ｓｉ／Ｃ比率が１．２以上、１．５以下となるように過剰なＳｉ原子を有する相対シリコン過剰層１７を窒化することで形成される。第２実施形態に係る絶縁ゲート型半導体装置は、相対シリコン過剰層１７の作製方法が第１実施形態と異なる。他の構成は第１実施形態と同様であるので重複する記載は省略する。
本発明の第２実施形態に係る絶縁ゲート型半導体装置は、図１４に示すように、チャネル形成領域３の上に設けられた終端層８ａ及び終端層８ａの上に設けられたゲート絶縁膜９を備える。終端層８ａは、図１５に示す、Ｓｉ／Ｃ比率が１．２以上、１．５以下となるように過剰なＳｉ原子を有する相対シリコン過剰層１７を窒化することで形成される。第２実施形態に係る絶縁ゲート型半導体装置は、相対シリコン過剰層１７の作製方法が第１実施形態と異なる。他の構成は第１実施形態と同様であるので重複する記載は省略する。
【0042】
第２実施形態に係る絶縁ゲート型半導体装置では、過剰なＳｉ原子を有する相対シリコン過剰層１７をチャネル形成領域（ベース領域）３の最表面に設け、Ｓｉ／Ｃ比率を１．２以上、１．５以下にしている。そのため、Ｓｉ原子の間の空格子点をＮ原子が置換することが容易となる。そのため、Ｎ原子の９０％以上がＳｉ原子と３配位の結合状態（Ｓｉ3Ｎ）を取るようにすることができる。その結果、界面準位密度を低減し、チャネルの移動度の低下を防止することが可能となる。
【0043】
（第２実施形態に係る絶縁ゲート型半導体装置の製造方法）
次に、図１５～図１７に示す工程図を用いて、第２実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図１５～図１７に示す工程図を用いて、第２実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0044】
まず、図３に示したように、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型のＳｉＣ基板（基板）１ｓを用意する。基板１ｓは４Ｈ－ＳｉＣ基板であり、面方位が（１－１００）面（ｍ面）である。基板１ｓの上面に、ｎ－型の輸送領域（ドリフト領域）２をエピタキシャル成長させる。輸送領域２の上面側から、フォトリソグラフィ技術及びイオン注入技術などにより、Ａｌ等のｐ型不純物を選択的に注入する。熱処理を行うことにより注入されたｐ型不純物イオンを活性化させ、輸送領域２の上部にｐ型のチャネル形成領域３を選択的に形成する。
【0045】
図４に示したように、チャネル形成領域３の上面に、フォトリソグラフィ技術及びイオン注入技術等を用いて、Ｎ等のｎ型不純物イオンを選択的に注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させる。この結果、チャネル形成領域３の上面にｎ+型のソース領域４が選択的に埋め込まれる。
【0046】
次に、減圧Ｈ2雰囲気中、１５００℃程度で平坦化処理を行う。引き続き、分子線エピタキシ法（ＭＢＥ）等により、真空中、２０℃以上１００℃以下の温度でＳｉ分子線をチャネル形成領域３、輸送領域２及びソース領域４の上面に照射し、Ｓｉを１原子層～２原子層程度の厚さで堆積する。引き続き、真空中、８００℃以上１１００℃以下の温度で熱処理を行い、図１５に示すように、Ｓｉ原子が過剰な相対シリコン過剰層１７を形成する。水素による平坦化処理でＳｉ原子が抜けるがＭＢＥで堆積したＳｉ原子によって補充することができる。また、Ｓｉ原子は、Ｓｉ／Ｃ比率が１．２以上１．５以下となるように堆積する。
【0047】
次に、大気圧のＮ2ガス中、１２００℃以上１５００℃以下の温度で５分～６０分間、望ましくは１０分～１５分間の窒化処理を行う。窒化処理により、図１６に示すように、Ｓｉ原子の間の空格子点に置換原子のＮが置換した終端層８ａが形成される。終端層８ａでは、Ｎ原子の９０％以上が余剰Ｓｉ原子と３配位の結合状態を取るようにしている。
【0048】
窒化処理後、ＬＰＣＶＤ等により、終端層８ａの上面にゲート絶縁膜９を堆積する。堆積条件は、例えばＳｉＨ4及びＯ2を用い、４００℃以上７００℃以下の温度であり、堆積厚さは、例えば１００ｎｍ程度である。引き続き、ＣＶＤ等により、ゲート絶縁膜９の上面にポリシリコン層を堆積する。フォトリソグラフィ技術及びドライエッチング等により、ポリシリコン層及びゲート絶縁膜９の一部を選択的に除去する。この段階でゲート絶縁膜９が除去された部分の終端層８も同時に除去される。その結果、図１７に示すように、ソース領域４の一部、チャネル形成領域３及び輸送領域２の上面に終端層８ａを介して堆積されたゲート絶縁膜９、及びポリシリコン層からなるゲート電極１０を有する絶縁ゲート型電極構造（９，１０）が形成される。
【0049】
ＣＶＤ法等により、ゲート電極１０及びゲート絶縁膜９からなる絶縁ゲート型電極構造（９，１０）の上面に図１４に示した層間絶縁膜１１を形成する。次いで、スパッタリング法又は蒸着法等により、Ｎｉ膜等の金属層を堆積し、フォトリソグラフィ技術、ＲＩＥ及びＲＴＡ等を用いて、ソースコンタクト層１２を形成する。次に、スパッタリング法等により、ＴｉＮ膜及び（Ｔｉ）／ＴｉＮ／Ｔｉ積層膜等の金属層を堆積し、フォトリソグラフィ技術及びＲＩＥ等を用いて、バリアメタル層１３を形成する。更に、スパッタリング法等によりＡｌ膜等の金属層を堆積して、ソース電極１４を形成する。次いで、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１５を形成する。このようにして、図１４に示した第２実施形態に係る絶縁ゲート型半導体装置が完成する。
【0050】
第２実施形態に係る絶縁ゲート型半導体装置では、過剰なＳｉ原子を有する相対シリコン過剰層１７をチャネル形成領域３の最表面に設け、Ｓｉ／Ｃ比率を１．２以上、１．５以下にしている。そのため、Ｓｉ原子の間の空格子点をＮ原子が置換することが容易となる。そのため、Ｎ原子の９０％以上がＳｉ原子と３配位の結合状態（Ｓｉ3Ｎ）を取るようにすることができる。その結果、界面準位密度を低減し、チャネルの移動度の低下を防止することが可能となる。
【0051】
実施例２の試料として、図１４に示した半導体装置を用い、電界移動度の評価を行っている。比較例３の試料として、図１８に示すように、Ｓｉ原子が過剰な相対シリコン過剰層１７を形成せずに窒化処理を行った終端層１８ｂを有する半導体装置を準備した。窒化処理及びゲート絶縁膜９の条件は、実施例２の試料と同様である。
【0052】
図１９に、移動度の評価結果を示す。図１９の表に示すように、実施例２の試料の電界移動度が８２ｃｍ2／Ｖｓであるのに対し、比較例３の試料は６５ｃｍ2／Ｖｓと減少している。このように、第２実施形態に係る絶縁ゲート型半導体装置では、チャネルの移動度の低下を防止することができる。
【0053】
一般的に、ＳｉＣを用いるＭＯＳＦＥＴでは、ゲート絶縁膜界面でのラフネス散乱等のキャリア散乱により移動度が低下する。ゲート絶縁膜をＣＶＤ等で堆積して形成する場合、従来では犠牲酸化や水素熱処理などを経て、ゲート絶縁膜が成膜される。よって、成膜前の表面形状がラフネス散乱に影響する。比較例３の試料での前処理では界面のＳｉＣの組成が炭素過剰となる。その結果、比較例３の試料では、ミクロな表面荒れが発生し、ラフネス散乱を低減することが難しい。一方、実施例２の試料では、ＭＢＥによりＳｉ原子を堆積しているので、界面の平坦化ができる。更に、界面がＳｉ過剰の組成となり、表面のあれを抑制することが可能となる。
【0054】
（第３実施形態）
本発明の第３実施形態に係る絶縁ゲート型半導体装置は、図２０に示すように、チャネル形成領域（ベース領域）３の上に設けられた終端層８、終端層８の上に設けられた界面保護層２７、及び界面保護層２７の上に設けられたゲート絶縁膜９を備える。界面保護層２７には、禁制帯幅が６．２ｅＶの窒化アルミニウム（ＡｌＮ）が用いられる。第３実施形態に係る絶縁ゲート型半導体装置は、終端層８とゲート絶縁膜９との間に界面保護層２７が設けられる点が第１及び第２実施形態に係る絶縁ゲート型半導体装置と異なる。他の構成は第１及び第２実施形態に係る絶縁ゲート型半導体装置と同様であるので重複する記載は省略する。
本発明の第３実施形態に係る絶縁ゲート型半導体装置は、図２０に示すように、チャネル形成領域（ベース領域）３の上に設けられた終端層８、終端層８の上に設けられた界面保護層２７、及び界面保護層２７の上に設けられたゲート絶縁膜９を備える。界面保護層２７には、禁制帯幅が６．２ｅＶの窒化アルミニウム（ＡｌＮ）が用いられる。第３実施形態に係る絶縁ゲート型半導体装置は、終端層８とゲート絶縁膜９との間に界面保護層２７が設けられる点が第１及び第２実施形態に係る絶縁ゲート型半導体装置と異なる。他の構成は第１及び第２実施形態に係る絶縁ゲート型半導体装置と同様であるので重複する記載は省略する。
【0055】
ＳｉＣ半導体層の表面を窒化処理した後に酸化膜を形成する場合、酸化膜形成過程で、窒化処理した半導体層表面のＮ原子の面密度が減少する可能性があり、界面特性の向上が限定的になる。第３実施形態では、窒化処理して形成した終端層８の上面にＡｌＮ等からなる界面保護層２７を堆積する。チャネル形成領域３の上面に形成される終端層８が界面保護層２７で覆われる。そのため、終端層８のＮ原子の面密度の減少を防止することができ、界面特性、特に界面準位密度を低減することが可能となる。なお、ＡｌＮとＳｉＣとの間の格子不整合は、略０．９％であり、堆積するＡｌＮ膜の厚さは、５ｎｍ以上３０ｎｍ以下が望ましい。また、窒化ボロンアルミニウムガリウム（ＢxＡｌ1-x-yＧａyＮ）層（ｘ＜０．４、ｙ＜０．４）等の混晶を用いてもよい。混晶の組成を調整することによりＳｉＣ層との格子整合を取ることができる。
【0056】
（第３実施形態に係る絶縁ゲート型半導体装置の製造方法）
次に、図２１～図２３に示す工程図を用いて、第３実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図２１～図２３に示す工程図を用いて、第３実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0057】
まず、図３に示したように、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型のＳｉＣ基板（基板）１ｓを用意する。基板１ｓは４Ｈ－ＳｉＣ基板であり、面方位が（１－１００）面（ｍ面）である。基板１ｓの上面に、ｎ－型の輸送領域（ドリフト領域）２をエピタキシャル成長させる。輸送領域２の上面側から、フォトリソグラフィ技術及びイオン注入技術などにより、Ａｌ等のｐ型不純物を選択的に注入する。熱処理を行うことにより注入されたｐ型不純物イオンを活性化させ、輸送領域２の上部にｐ型のチャネル形成領域（ベース領域）３を選択的に形成する。
【0058】
図４に示したように、チャネル形成領域３の上面に、フォトリソグラフィ技術及びイオン注入技術等を用いて、Ｎ等のｎ型不純物イオンを選択的に注入する。その後、熱処理を行うことにより注入されたｎ型不純物イオンを活性化させる。この結果、チャネル形成領域３の上面にｎ+型のソース領域４が選択的に埋め込まれる。
【0059】
次に、大気圧の水素（Ｈ2）ガス中、１３００℃以上１５００℃以下の温度で１分～５分間の熱処理を行う。この熱処理により、チャネル形成領域３、輸送領域２及びソース領域４の露出面においてＣ原子が格子位置から抜け空格子点が生成される。この結果、図５に示したように、露出面の最表面層にＣ原子がＳｉ原子に比べ相対的に少ない相対シリコン過剰層が形成される。Ｃ原子数に対するＳｉ原子数の比率は、１．２以上１．５以下である。このように、相対シリコン過剰層７には余剰Ｓｉ原子が存在する。なお、Ｓｉ原子の脱出を抑制するため、Ｈ2ガスに微量、例えば１％以下のシラン（ＳｉＨ4）を添加したガスを用いて熱処理を行ってもよい。
【0060】
次に、大気圧のＮ2ガス中、１２００℃以上１５００℃以下の温度で５分～６０分間、望ましくは１０分～１５分間の窒化処理を行う。窒化処理により、図２１に示すように、Ｓｉ原子の間の空格子点に置換原子のＮが置換した終端層８が形成される。終端層８では、Ｎ原子の９０％以上が余剰Ｓｉ原子と３配位の結合状態を取るようにしている。
【0061】
窒化処理後、減圧有機金属化学気相成長法（ＬＰＭＯＣＶＤ）等により、図２２に示すように、終端層８の上面に、ＡｌＮからなる界面保護層２７を堆積する。堆積条件は、例えばトリメチルアルミニウム（ＴＭＡ）及びアンモニア（ＮＨ3）を用い、３００℃以上５００℃以下の温度であり、堆積厚さは、５ｎｍ以上３０ｎｍ以下である。なお、ＬＰＭＯＣＶＤによる原子層堆積法（ＡＬＤ）は、原子層単位で成膜できるので、好ましい。
【0062】
ＡｌＮ堆積後、ＬＰＣＶＤ等により、界面保護層２７の上面にゲート絶縁膜９を堆積する。堆積条件は、例えばＳｉＨ4及びＯ2を用い、４００℃以上７００℃以下の温度であり、堆積厚さは、例えば１００ｎｍ程度である。引き続き、ＣＶＤ等により、ゲート絶縁膜９の上面にポリシリコン層を堆積する。フォトリソグラフィ技術及びドライエッチング等により、ポリシリコン層、ゲート絶縁膜９及び界面保護層２７の一部を選択的に除去する。この段階で界面保護層２７が除去された部分の終端層８も同時に除去される。その結果、図２３に示すように、ソース領域４の一部、チャネル形成領域３及び輸送領域２の上面に、界面保護層２７及び終端層８を介して堆積されたゲート絶縁膜９、及びポリシリコン層からなるゲート電極１０を有する絶縁ゲート型電極構造が形成される。
【0063】
ＣＶＤ法等により、ゲート電極１０及びゲート絶縁膜９からなる絶縁ゲート型電極構造の上面に図２０に示した層間絶縁膜１１を形成する。次いで、スパッタリング法又は蒸着法等により、Ｎｉ膜等の金属層を堆積し、フォトリソグラフィ技術、ＲＩＥ及びＲＴＡ等を用いて、ソースコンタクト層１２を形成する。次に、スパッタリング法等により、ＴｉＮ膜及び（Ｔｉ）／ＴｉＮ／Ｔｉ積層膜等の金属層を堆積し、フォトリソグラフィ技術及びＲＩＥ等を用いて、バリアメタル層１３を形成する。更に、スパッタリング法等によりＡｌ膜等の金属層を堆積して、ソース電極１４を形成する。次いで、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面にＡｕ等からなるドレイン電極１５を形成する。このようにして、図２０に示した第３実施形態に係る絶縁ゲート型半導体装置が完成する。
【0064】
第３実施形態に係る絶縁ゲート型半導体装置では、窒化処理して形成した終端層８の上面にＡｌＮ等からなる界面保護層２７を堆積する。チャネル形成領域３の上面に形成される終端層８は、ゲート絶縁膜９の形成時には界面保護層２７で覆われる。そのため、終端層８のＮ原子の面密度の減少を防止することができる。その結果、界面準位密度を低減し、チャネルの移動度の低下を防止することが可能となる。
【0065】
第３実施形態に係る絶縁ゲート型半導体装置に係る半導体装置を、実施例３の試料として作製し、電界移動度の評価を行った。比較のために、上面に終端層８を設け、界面保護層２７は設けていない実施例１の試料も同時に評価した。
【0066】
図２４には、各半導体素子の電界移動度及び表面窒素面密度の評価結果を示す。Ｎ原子の面密度については、電界移動度の測定後に絶縁ゲート型電極構造をフッ酸（ＨＦ）等によりウェットエッチングで除去してＸＰＳで評価した。
【0067】
図２４の表に示すように、実施例３の試料は、電界移動度が９０ｃｍ2／Ｖｓであり、実施例１の試料よりも大きい。また、半導体層３０の表面におけるＮ原子の面密度は、実施例３の試料が１．２×１０15ｃｍ-2である。実施例１の試料のＮ原子の面密度は、４．２×１０14ｃｍ-2である。実施例３の試料に比べて、実施例１の試料では終端層８のＮ原子面密度が減少している。
【0068】
ＳｉＣ半導体層３０の最表面のＳｉ原子又はＣ原子の面密度は、１．２２×１０15ｃｍ-2である。Ｎ原子が最表面のＳｉ原子を終端した場合、Ｎ原子の面密度は１．２２×１０15ｃｍ-2程度となる。図２４の表から、実施例３の試料では、半導体層３０の最表面のＳｉ原子を窒化した終端構造が維持されていることが理解できる。これに対し、界面保護層２７がないと、実施例１の試料に見られるように、窒化した終端構造は維持することが困難となることがわかる。
【0069】
このように、第３実施形態に係る絶縁ゲート型半導体装置では、窒化処理して形成した終端層８の上面にＡｌＮ等からなる界面保護層２７を堆積する。そのため、終端層８のＮ原子の面密度の減少を防止することができる。その結果、界面準位密度を低減し、チャネルの移動度の低下を防止することが可能となる。
【0070】
（その他の実施形態）
上記のように、本発明の第１～第３実施形態に係る絶縁ゲート型半導体装置を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明の第１～第３実施形態に係る絶縁ゲート型半導体装置を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0071】
上述のように、第１～第３実施形態に係る絶縁ゲート型半導体装置に係る半導体装置においては、４Ｈ－ＳｉＣを用いたプレーナゲート型ＭＯＳＦＥＴを例示したが、６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣを用いた半導体装置に適用することも可能である。更に、トレンチゲート型ＭＯＳＦＥＴにも適用することも可能である。例えば、図２５に示すように、ソース領域４の上面から、ソース領域４及びチャネル形成領域３を貫通して輸送領域２に達するようにトレンチ６を設ける。トレンチ６の底面及び側面を窒化して終端層８を設ける。トレンチ６の底面及び側面に終端層８を介してゲート絶縁膜９が設けられる。トレンチ６内にはゲート絶縁膜９を介してゲート電極１０が埋め込まれ、絶縁ゲート型電極構造（９，１０）が構成される。また、図２６に示すように、終端層８とゲート絶縁膜９の間に界面保護層２７を設けてもよい。
【0072】
図１等では逆Ｔ字型をなす輸送領域２の上部を挟むように１対のベース領域がチャネル形成領域３として左右に対向して配置された構造を示したが、例示に過ぎない。半導体基板そのものをチャネル形成領域３とし、チャネル形成領域３の一部を挟むように第１及び第２の主電極領域を互いに対峙させた構造でもよい。第１及び第２の主電極領域が半導体基板の上面に対峙する構造の場合も、チャネル形成領域の上面には、最表面層のシリコン原子がＶ族元素の置換原子と結合した終端層が設けられる。また、この終端層の上面に、単結晶の窒化アルミニウムからなる界面保護層を設けてもよい。更に、この終端層又は界面保護層の上面にゲート絶縁膜を介してゲート電極が配置されることにより絶縁ゲート型半導体装置が構成できる。ゲート電極は、チャネル形成領域の表面ポテンシャルを、ゲート絶縁膜を介して静電的に制御して、チャネル形成領域３の表面に反転チャネルを形成する。
【0073】
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0074】
１…ドレイン領域（第２主電極領域）
１ｓ…基板
２…輸送領域（ドリフト領域）
３…チャネル形成領域（ベース領域）
４…ソース領域（第１主電極領域）
６…トレンチ
７…相対シリコン過剰層
８、８ａ、１８、１８ａ、１８ｂ…終端層
９…ゲート絶縁膜
１０…ゲート電極（制御電極）
１１…層間絶縁膜
１２…ソースコンタクト層
１３…バリアメタル層
１４…表面電極（ソース電極）
１５…裏面電極（ドレイン電極）
２７…界面保護層
３０…半導体層
４０…表面電極
４１…裏面電極
１ｓ…基板
２…輸送領域（ドリフト領域）
３…チャネル形成領域（ベース領域）
４…ソース領域（第１主電極領域）
６…トレンチ
７…相対シリコン過剰層
８、８ａ、１８、１８ａ、１８ｂ…終端層
９…ゲート絶縁膜
１０…ゲート電極（制御電極）
１１…層間絶縁膜
１２…ソースコンタクト層
１３…バリアメタル層
１４…表面電極（ソース電極）
１５…裏面電極（ドレイン電極）
２７…界面保護層
３０…半導体層
４０…表面電極
４１…裏面電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】