(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-19
(45)【発行日】2022-12-27
(54)【発明の名称】駆動信号生成回路、電源回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20221220BHJP
H02M 7/12 20060101ALI20221220BHJP
【FI】
H02M3/155 H
H02M3/155 F
H02M7/12 Q
(21)【出願番号】P 2018247173
(22)【出願日】2018-12-28
【審査請求日】2021-11-15
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000176
【氏名又は名称】一色国際特許業務法人
(72)【発明者】
【氏名】山田 隆二
【審査官】麻生 哲朗
(56)【参考文献】
【文献】特開2005-229757(JP,A)
【文献】特開2005-039976(JP,A)
【文献】特開2009-261040(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 3/155
H02M 7/12
(57)【特許請求の範囲】
【請求項1】
交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路であって、
前記インダクタ電流の基準となる基準電流を出力する基準電流出力部と、
前記インダクタ電流が前記基準電流より小さい場合、前記インダクタ電流を増加させ、前記インダクタ電流が前記基準電流より大きい場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記指令値を遅延させる遅延部と、
前記出力電圧のレベルを目的レベルとなるよう、前記指令値に基づいて、前記駆動信号を出力する駆動信号出力部と、
を備え、
前記基準電流出力部は、
前記出力電圧のレベル及び前記目的レベルの第1誤差に応じた値に、前記遅延部から出力される前記指令値を乗算し、前記基準電流として出力する乗算部であること、
を特徴とする駆動信号生成回路。
【請求項2】
請求項
1に記載の駆動信号生成回路であって、
前記指令値出力部は、
前記インダクタ電流と、前記基準電流との第2誤差に応じた値を出力する出力部と、
前記遅延部の出力から、前記第2誤差に応じた値を減算し、減算結果を前記指令値として出力する第1減算部と、
を含むことを特徴とする駆動信号生成回路。
【請求項3】
交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路であって、
前記インダクタ電流の基準となる基準電流を出力する基準電流出力部と、
前記インダクタ電流が前記基準電流より小さい場合、前記インダクタ電流を増加させ、前記インダクタ電流が前記基準電流より大きい場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記指令値に含まれる、前記インダクタ電流のリップル成分を抑制して出力するフィルタ
と、
前記出力電圧のレベルを目的レベルとなるよう、前記指令値に基づいて、前記駆動信号を出力する駆動信号出力部と、
を備え、
前記基準電流出力部は、
前記
出力電圧のレベル及び前記目的レベルの第1誤差に応じた値に、前記フィルタから出力された値を乗算し、前記基準電流として出力する乗算部であること、
を特徴とする駆動信号生成回路。
【請求項4】
請求項
3に記載の駆動信号生成回路であって、
前記指令値出力部は、
前記インダクタ電流と、前記基準電流との第2誤差に応じた値を出力する出力部と、
前記フィルタの出力から、前記第2誤差に応じた値を減算し、減算結果を前記指令値として出力する第1減算部と、
を含むことを特徴とする駆動信号生成回路。
【請求項5】
請求項1~
4の何れか一項に記載の駆動信号生成回路であって、
前記駆動信号出力部は、
前記指令値に応じた電圧と、所定周波数の発振電圧とを比較する比較部と、
前記指令値に応じた電圧が前記発振電圧より高い場合、前記トランジスタをオフし、前記指令値に応じた電圧が前記発振電圧より低い場合、前記トランジスタをオンする前記駆動信号を出力する出力部と、
を含むことを特徴とする駆動信号生成回路。
【請求項6】
請求項1~
4の何れか一項に記載の駆動信号生成回路であって、
前記指令値に含まれる、前記出力電圧のリップル成分を抑制する電圧抑制部を更に含み、
前記駆動信号出力部は、
前記電圧抑制部の出力に基づいて、前記駆動信号を出力すること、
を特徴とする駆動信号生成回路。
【請求項7】
請求項
6に記載の駆動信号生成回路であって、
前記電圧抑制部は、前記指令値を前記出力電圧に応じた値で除算する除算部であること、
を特徴とする駆動信号生成回路。
【請求項8】
請求項
6に記載の駆動信号生成回路であって、
前記電圧抑制部は、前記指令値から前記出力電圧に応じた値を減算する第2減算部であること、
を特徴とする駆動信号生成回路。
【請求項9】
請求項
6~
8の何れか一項に記載の駆動信号生成回路であって、
前記駆動信号出力部は、
前記電圧抑制部から出力される電圧と、所定周波数の発振電圧とを比較する比較部と、
前記電圧抑制部から出力される電圧が前記発振電圧より高い場合、前記トランジスタをオフし、前記電圧抑制部から出力される電圧が前記発振電圧より低い場合、前記トランジスタをオンする前記駆動信号を出力する出力部と、
を含むことを特徴とする駆動信号生成回路。
【請求項10】
請求項1~
9の何れか一項に記載の駆動信号生成回路であって、
前記基準電流出力部、前記指令値出力部、及び前記駆動信号出力部の夫々は、所定のプログラムを実行するデジタル信号処理回路、またはハードウェア回路で実現されること、
を特徴とする駆動信号生成回路。
【請求項11】
交流電圧を整流する整流回路と、前記整流回路からの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路と、を含み、前記交流電圧から目的レベルの出力電圧を生成する電源回路であって、
前記駆動信号生成回路は、
前記インダクタ電流の基準となる基準電流を出力する基準電流出力部と、
前記インダクタ電流が前記基準電流より小さい場合、前記インダクタ電流を増加させ、前記インダクタ電流が前記基準電流より大きい場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、
前記指令値を遅延させる遅延部と、
前記出力電圧のレベルを前記目的レベルとなるよう、前記指令値に基づいて、前記駆動信号を出力する駆動信号出力部と、
を含み、
前記基準電流出力部は、
前記出力電圧のレベル及び前記目的レベルの第1誤差に応じた値に、前記遅延部から出力される前記指令値を乗算し、前記基準電流として出力する乗算部であること、
を特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、駆動信号生成回路、および電源回路に関する。
【背景技術】
【0002】
一般的な力率改善回路(以下、PFC(Power Factor Correction)回路と称する。)は、PFC回路に含まれるインダクタに流れるインダクタ電流を、交流電圧を整流した整流電圧と相似形にすることにより、電源の力率を改善している(例えば、特許文献1)。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1に開示されたPFC回路では、整流電圧を抵抗で分圧した電圧に基づいて、整流電圧に相似するインダクタ電流を生成している。このような回路では、PFC回路が動作していない場合であっても、整流電圧を分圧する抵抗で電力が消費されるため、PFC回路の消費電力の増大を招くことになる。
【0005】
本発明は、上記のような従来の問題に鑑みてなされたものであって、PFC回路の消費電力を抑制可能な駆動信号生成回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
前述した課題を解決する主たる本発明は、交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをオンオフさせるための駆動信号を生成する駆動信号生成回路であって、前記インダクタ電流の基準となる基準電流を出力する基準電流出力部と、前記インダクタ電流が前記基準電流より小さい場合、前記インダクタ電流を増加させ、前記インダクタ電流が前記基準電流より大きい場合、前記インダクタ電流を減少させる指令値を出力する指令値出力部と、前記出力電圧のレベルを目的レベルとなるよう、前記指令値に基づいて、前記駆動信号を出力する駆動信号出力部と、を備え、前記基準電流出力部は、前記出力電圧のレベル及び前記目的レベルの第1誤差に応じた値と、前記指令値出力部から出力された前記指令値と、に基づいて、前記基準電流を出力すること、を特徴とする。
【発明の効果】
【0007】
本発明によれば、PFC回路の消費電力を抑制可能な駆動信号生成回路を提供することができる。
【図面の簡単な説明】
【0008】
【
図1】AC-DCコンバータ10の一例を示す図である。
【
図2】昇圧チョッパー回路200の構成を示す図である。
【
図3】昇圧チョッパー回路200の動作を説明するための図である。
【
図4】昇圧チョッパー回路201の構成を示す図である。
【
図5】昇圧チョッパー回路201の主要な波形を示す図である。
【発明を実施するための形態】
【0009】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【0010】
=====本実施形態=====
<<<AC-DCコンバータ10の概要>>>
図1は、本発明の一実施形態であるAC-DCコンバータ10の構成を示す図である。AC-DCコンバータ10は、商用電源の交流電圧Vacから目的レベルの出力電圧Voutを生成する昇圧チョッパー型の電源回路である。
【0011】
AC-DCコンバータ10(電源回路)は、全波整流回路20、コンデンサ21,22、インダクタ23、ダイオード24、力率改善IC25、NMOSトランジスタ26、及び抵抗30~32を含んで構成される。
【0012】
全波整流回路20は、入力される所定の交流電圧Vacを全波整流し、入力電圧Vrecとして、コンデンサ21及びインダクタ23に出力する。なお、交流電圧Vacは、例えば、実効値が140~240V、周波数が50~60Hzの電圧である。なお、以下、本実施形態では、基本的に電圧は基準点(図中のGND)に対する電位差であるが、交流電圧Vacは、端子間電圧を示す。
【0013】
コンデンサ21は、入力電圧Vrecを平滑化し、コンデンサ22は、インダクタ23、ダイオード24、及びNMOSトランジスタ26とともに昇圧チョッパー回路を構成する。このため、コンデンサ22の充電電圧が直流の出力電圧Voutとなる。なお、コンデンサ22、インダクタ23、ダイオード24、及びNMOSトランジスタ26で構成される回路を、昇圧チョッパー回路200とする。
【0014】
力率改善IC25(駆動信号生成回路)は、AC-DCコンバータ10の力率を改善しつつ、出力電圧Voutのレベルが目的レベル(例えば、400V)となるよう、NMOSトランジスタ26のスイッチングを制御する集積回路である。具体的には、力率改善IC25は、インダクタ23に流れるインダクタ電流IL、及び出力電圧Voutに基づいて、NMOSトランジスタ26を駆動する。力率改善IC25の詳細については後述するが、力率改善IC25には、端子CS,FB,OUTが設けられている。なお、本実施形態では、力率改善IC25の端子CS等以外の他の端子は便宜上、省略されている。
【0015】
NMOSトランジスタ26は、AC-DCコンバータ10の負荷11への電力を制御するためのスイッチング素子である。なお、本実施形態では、NMOSトランジスタ26は、N型のMOS(Metal Oxide Semiconductor)トランジスタであることとしたが、例えば、バイポーラトランジスタ、またはIGBT(Insulated Gate Bipolar Transistor)であっても良い。また、NMOSトランジスタ26のゲート電極は、端子OUTに接続されている。
【0016】
抵抗30,31は、出力電圧Voutを分圧する分圧回路を構成し、NMOSトランジスタ26をスイッチングする際に用いられる帰還電圧Vfbを生成する。なお、抵抗30,31が接続されるノードに生成される帰還電圧Vfbは、端子FBに印加される。
【0017】
抵抗32は、インダクタ電流ILを検出するための抵抗であり、一端は、NMOSトランジスタ26のソース電極に接続され、他端は、端子CSに接続されている。
【0018】
<<<昇圧チョッパー回路200について>>>
==入力電圧及び出力電圧が一定の場合==
図2は、入力電圧及び出力電圧が一定の場合の昇圧チョッパー回路200の動作を説明するための図である。
図2において、
図1と同じ回路素子には、同じ符号が付されている。ただし、ここでは、入力電圧を“Ei”とし、出力電圧を“Eo”とする。また、NMOSトランジスタ26のドレイン電極と、インダクタ23と、ダイオード24とが接続されるノードの電圧を、電圧Vswとする。
【0019】
図3は、NMOSトランジスタ26がスイッチングされている際の電圧Vswの変化の一例を示す図である。ここで、NMOSトランジスタ26は、例えば、所定周期、かつ所定デューティ比の駆動信号Vgでスイッチングされている。
【0020】
NMOSトランジスタ26がオフの際には、電圧Vswは、出力電圧Eoとなり、NMOSトランジスタ26がオンの際には、電圧Vswは、接地電圧(0V)となる。ここで、NMOSトランジスタ26の駆動信号Vgの1周期のうち、NMOSトランジスタ26がオンされる期間を“Ton”、NMOSトランジスタ26がオフされる期間を“Toff”とすると、電圧Vswの平均電圧Vsw(ave)は、式(1)となる。
【0021】
Vsw(ave)=(Toff/(Ton+Toff))×Eo・・・(1)
また、オン期間Tonにおけるインダクタ23の電流増加量と、オフ期間Toffにおけるインダクタ23の電流減少量が同じ状態、すなわち電流の直流ないし低周波成分(以下、単に「直流成分」と称する。)が一定である定常状態では、インダクタ23の両端の電圧平均値は、ほぼ等しくなる。つまり、このような場合には、電圧Vswの平均値と、入力電圧Eiとは、ほぼ等しくなり、式(2)が成立する。
【0022】
Ei≒Vsw(ave)=Doff×Eo・・・(2)
ここで、Toff/(Ton+Toff)は、所定周波数の駆動信号Vgにおけるオフ期間のデューティ比“Doff”としている。
【0023】
したがって、昇圧チョッパー回路200においては、入力電圧Ei、出力電圧Eoが一定の場合、NMOSトランジスタ26がオフするデューティ比Doffは、一意的に定まることになる。
【0024】
また、定常状態においては、コンデンサ22に並列接続された負荷(不図示)の大きさに応じて、インダクタ23にはある値の直流電流(例えば、1Aや5A)が流れる。この際、昇圧チョッパー回路200の抵抗成分(例えば、インダクタ23の巻線抵抗)や、NMOSトランジスタ26またはダイオード24の電圧降下を無視すると、直流電流がいかなる値であっても定常状態においては式(2)が成立する。つまり、インダクタ電流ILの直流成分が、1Aの場合であっても、10Aの場合であっても、定常状態においては、式(2)が成立する。
【0025】
また、昇圧チョッパー回路200で、コンデンサ22の電圧変化が無視できる程度の短時間内であれば、インダクタ電流ILの直流成分を任意に制御することが可能である。具体的には、式(2)においてEi>Vsw(ave)=Doff×Eoとなるようデューティ比Doffを小さくすれば、インダクタ電流ILの直流成分は増加する。一方、Ei<Vsw(ave)=Doff×Eoとなるようデューティ比Doffを大きくすれば、インダクタ電流ILの直流成分は減少する。そして、インダクタ電流ILが所望の値になった時点でEi=Vsw(ave)とすればインダクタ電流ILの直流成分は一定値に保たれる。より、詳細な説明は後述するが、これが、PFC回路において入力電流波形を制御する方法である。
【0026】
ここで、
図2に示す昇圧チョッパー回路200が
図1の回路の中で、後述するインダクタ電流ILを交流電圧Vacの整流波形と相似形の正弦半波に制御する動作を行う場合、NMOSトランジスタ26は、例えば数10kHz以上と、交流電圧Vacの周波数(50~60Hz)より高い周波数でスイッチングされる。このような場合、インダクタ23のインダクタンスは小さな値でよいため、低周波に対するインダクタ23のインピーダンスは極めて小さいのが一般的である。したがって、上述のようにEi>Vsw(ave)、あるいはEi<Vsw(ave)とした場合にも、実際には、入力電圧Eiと、平均電圧Vsw(ave)との差電圧、すなわち交流電圧Vacの周波数またはその近傍の周波数成分は小さく(たとえば入力電圧Eiの1%に満たない値)、概略値としてはEi≒Vsw(ave)とみなして差し支えない。
【0027】
このように、定常状態においては、平均電圧Vsw(ave)が、入力電圧Eiと等しくなる。このため、昇圧チョッパー回路200においては、平均電圧Vsw(ave)を把握することにより、入力電圧Eiを直接検出することなく、入力電圧Eiを把握することができる。
【0028】
また、例えば、インダクタ電流ILを定常状態にするには、インダクタ電流ILが所定値になるよう制御することにより実現できる。したがって、インダクタ電流ILが所定値となるよう制御されている状態においては、平均電圧Vsw(ave)を把握することにより、入力電圧Eiを直接検出することなく、入力電圧Eiを把握することができる。
【0029】
==入力電圧が変化し出力電圧が一定の場合==
図4は、入力電圧が変化し、出力電圧が一定の場合の昇圧チョッパー回路201の動作を説明するための図である。
図4において、
図1及び
図2と同じ符号の付された回路素子は同じである。ここでは、入力電圧を、
図1で示した、交流電圧Vacが整流された入力電圧Vrecとする。また、
図4には、NMOSトランジスタ26を駆動する駆動回路300が描かれている。駆動回路300は、発振回路310、制御回路311,コンパレータ312、及びゲートドライバ313を含んで構成される。
【0030】
発振回路310は、三角波状に変化する所定周波数の発振電圧Voscを出力し、制御回路311は、帰還ループとして、電圧ループと、電流ループとを含む電流モード制御方式の制御回路である。なお、「電流モード制御方式」とは、例えば、インダクタ電流ILを内部で生成される目標値(いわゆる、基準電流の電流値)に一致させることにより、出力電圧Voutを所望のレベルとする制御方式である。そして、制御回路311は、例えば出力電圧Vout及びインダクタ電流ILに基づいて、出力電圧Voutを所望のレベルとするための指令電圧Vxを出力する。
【0031】
コンパレータ312は、発振電圧Voscと、駆動信号Vgのデューティ比の基準となる指令電圧Vxとを比較する。具体的には、コンパレータ312は、発振電圧Voscが指令電圧Vxより高いと、ハイレベル(以下、“Hレベル”とする。)の信号を出力し、発振電圧Voscが指令電圧Vxより低いと、ローレベル(以下、“Lレベル”とする。)の信号を出力する。
【0032】
ゲートドライバ313は、コンパレータ312から、Hレベルの信号が出力されると、NMOSトランジスタ26をオンし、Lレベルの信号が出力されると、NMOSトランジスタ26をオフする駆動信号Vgを出力する。
【0033】
ここで、制御回路311は、インダクタ電流ILを目標値に一致させる電流モード制御方式の制御回路である。また、上述のように、一般にインダクタ23の巻線抵抗等は小さい。このため、インダクタ電流ILが目標値となるよう制御されている状態では、入力電圧Vrecと、平均電圧Vsw(ave)とは等しい。
【0034】
したがって、昇圧チョッパー回路201において、インダクタ電流ILが制御されている場合には、平均電圧Vsw(ave)を把握することにより、入力電圧Vrecに関する情報を得ることができる。
【0035】
また、昇圧チョッパー回路201の入力電圧Vrecと、出力電圧Voutとの間には、以下の式(3)の関係が成立する。
【0036】
Vrec=Doff×Vout・・・(3)
さらに、インダクタ電流ILが制御され、目標値となっている状態においては、平均電圧Vsw(ave)と、入力電圧Vrecはほぼ等しい。このため、以下の式(4)の関係が成立する。
【0037】
Vrec≒Vsw(ave)=Doff×Vout・・・(4)
そして、昇圧チョッパー回路201では、出力電圧Voutは所望レベルとなるよう、フィードバック制御されている。このため、制御回路311を用いて昇圧チョッパー回路201を動作させる場合、デューティ比Doff(より具体的には、デューティ比Doffを定めるための指令電圧Vx)と、平均電圧Vsw(ave)は、入力電圧Vrecと同様に変化する。
【0038】
したがって、このような場合、平均電圧Vsw(ave)の代わりに、デューティ比Doff、つまり指令電圧Vxを把握することにより、入力電圧Vrecを推定することができる。
【0039】
ここで、
図5を参照しつつ、入力電圧Vrecと同様に変化する指令電圧Vxについて説明する。入力電圧Vrecは、交流電圧Vacが全波整流された電圧であるため、その瞬時値は例えば0Vから240×√2=339Vまで変化する。このような入力電圧Vrecに対し、昇圧チョッパー回路201の制御回路311が、一定の出力電圧Voutを生成し続けるためには、式(3)から明らかなように、入力電圧Vrecの上昇に応じて、オフ期間のデューティ比Doffが大きくなる必要がある。したがって、制御回路311は、入力電圧Vrecと同様に変化する指令電圧Vxを出力することになる。
【0040】
また、仮に、インダクタ電流ILの目標値を、指令電圧Vxに応じて変化させることができれば、インダクタ電流ILは、入力電圧Vrecと同様に変化することになる。詳細は後述するが、本実施形態の力率改善IC25は、インダクタ電流ILの目標値を、入力電圧Vrecと同様に変化する指令電圧Vxとしている。このため、インダクタ電流ILも、入力電圧Vrecと相似形の正弦波整流波形になり、電源の力率が改善される。以下、入力電圧Vrecと同様に変化する指令電圧Vxを用い、電源の力率改善を行っている力率改善IC25の詳細を説明する。
【0041】
<<<力率改善IC25について>>>
==力率改善IC25の構成==
図6は、力率改善IC25の構成を示す図である。力率改善IC25は、ADコンバータ(ADC:Analog-to-Digital Converter)40,41、デジタル信号処理回路(DSP:Digital Signal Processor)42、駆動信号出力回路43を含んで構成される。
【0042】
ADコンバータ40は、帰還電圧Vfbをデジタル値に変換し、ADコンバータ41は、抵抗32で検出されたインダクタ電流ILを示す電圧を、デジタル値に変換する。なお、本実施形態では、DSP42において処理されるインダクタ電流ILを示す電圧を、便宜上、インダクタ電流ILと称する。
【0043】
DSP42は、帰還電圧Vfb、インダクタ電流ILに基づいて、駆動信号Vgの基準となる指令電圧VDを生成する回路である。
【0044】
DSP42は、DSPコア50と、DSPコア50が実行するプログラムや各種情報を記憶するメモリ51とを含む。なお、詳細は後述するが、DSPコア50は、プログラムを実行することにより、DSP42に、加算器、減算器、乗算器、除算器、フィルタ、増幅器等の様々な機能を実現させる。
【0045】
駆動信号出力回路43(駆動信号出力部)は、指令電圧VDに基づいて、NMOSトランジスタ26をオンオフさせる駆動信号Vgを端子OUTに出力する。
【0046】
駆動信号出力回路43は、DAコンバータ(DAC:Digital-to-Analog Converter)55、発振回路56、コンパレータ57、及びゲートドライバ58を含んで構成される。
【0047】
DAC55は、デジタル値である指令電圧VDを、アナログ値に変化し、指令電圧Vx(=VD)として出力する。
【0048】
発振回路56は、三角波状に変化する所定周波数の発振電圧Voscを出力し、コンパレータ57(比較部)は、指令電圧Vxが発振電圧Voscより高い場合には、Lレベルの信号を出力し、指令電圧Vxが発振電圧Voscより低い場合には、Hレベルの信号を出力する。
【0049】
ゲートドライバ58は、コンパレータ57からのHレベルの信号に基づいて、NMOSトランジスタ26をオンし、Lレベルの信号に基づいて、NMOSトランジスタ26をオフする駆動信号Vgを端子OUTに出力する。したがって、本実施形態では、指令電圧VD(または指令電圧Vx)が高くなると、NMOSトランジスタ26のオフデューティーDoffが増加する。
【0050】
==DSP42a==
図7は、DSP42の一実施形態であるDSP42aに実現される機能ブロックによる処理フロー(いわゆる、シグナルフロー図)の一例である。DSP42aは、帰還電圧Vfb、インダクタ電流ILに基づいて、駆動信号Vdの基準となる指令電圧VDを生成する。なお、本実施形態では、帰還電圧Vfbは、ADコンバータ40から出力される出力電圧帰還値であるが、便宜上、単に帰還電圧Vfbと称する。
【0051】
DSP42aは、減算器60,63,65、電圧調整器(AVR:Automatic Voltage Regulator)61、乗算器62、電流調整器64(ACR:Automatic Current Regulator)、遅延器66、及び除算器67を含んで構成される。
【0052】
減算器60は、目的レベルの出力電圧Vout(例えば、400V)の基準となる基準電圧Vrefから帰還電圧Vfbを減算し、基準電圧Vrefと、帰還電圧Vfbとの誤差E1(第1誤差)を算出する。
【0053】
電圧調整器61は、帰還電圧Vfbのレベルを基準電圧Vrefのレベルに一致させるための指令電圧VAを、誤差E1に応じて出力する。なお、減算器60及び電圧調整器61は、例えば、誤差E1を増幅、積分等する、いわゆる誤差増幅回路に相当する。
【0054】
乗算器62(基準電流出力部)は、指令電圧VAと、後述する遅延器66からの出力と、を乗算し、乗算結果を、インダクタ電流ILの基準となる基準電流Irefとして出力する。なお、本実施形態では、基準電流Irefは、乗算器62(乗算部)から出力される電流指令値であるが、便宜上、単に基準電流Irefと称する。
【0055】
減算器63は、基準電流Irefからインダクタ電流ILを減算し、基準電流Irefと、インダクタ電流ILとの誤差E2(第2誤差)を算出する。
【0056】
電流調整器64は、インダクタ電流ILの電流値を基準電流Irefの電流値に一致させるための指令電圧VBを、誤差E2に応じて出力する。なお、本実施形態の電流調整器64は、基準電流Irefがインダクタ電流ILより大きい場合、正の指令電圧VBを出力し、基準電流Irefがインダクタ電流ILより小さい場合、負の指令電圧VBを出力する。また、減算器63及び電流調整器64は、例えば、誤差を増幅、積分等する、いわゆる誤差増幅回路に相当する。
【0057】
減算器65(第1減算部)は、遅延器66の出力から、指令電圧VBを減算し、指令電圧VCを計算する。また、詳細は後述するが、遅延器66の出力は、時間的に前の指令電圧VCである。
【0058】
遅延器66(遅延部)は、指令電圧VCを、所定の時間(例えば、DSP42aの1サンプルあたりの時間)だけ遅延させて出力する。
【0059】
ここで、電流調整器64及び減算器65は、インダクタ電流ILの電流値を基準電流Irefの電流値に一致させるための指令電圧VC(指令値)を出力する。具体的には、電流調整器64及び減算器65は、インダクタ電流ILが基準電流Irefより小さい場合、インダクタ電流ILを増加させ、インダクタ電流ILが基準電流Irefより大きい場合、インダクタ電流ILを減少させる指令電圧VCを出力する。
【0060】
また、減算器65は、1サンプル前の指令電圧VCに対し、インダクタ電流ILを基準電流Irefに一致させるために必要な指令電圧VBを減算(指令電圧VBが負であれば加算)して、新な指令電圧VCとして出力する。このような構成とすることで、電流調整器64が指令電圧VBを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上する。なお、電流調整器64及び減算器65が、指令値出力部に相当する。
【0061】
除算器67(電圧抑制部)は、指令電圧VCを、出力電圧Voutを分圧した電圧(例えば、帰還電圧Vfb)で除算するブロックである。なお、ここでは、減算器63、電流調整器64、減算器65が、指令値出力部に相当する。
【0062】
==DSP42aを用いた力率改善IC25の動作==
DSP42aを用いた力率改善IC25の動作について説明する。なお、ここでは、力率改善IC25の帰還ループのうち、電流ループ及び電圧ループに関する動作について最初に説明する。
【0063】
<<<電流ループ>>>
例えば、力率改善IC25の動作が開始されると、DSP42aの電圧調整器61は、誤差E1に応じた指令電圧VAを出力し、乗算器62は、指令電圧VAに応じた基準電流Irefを出力する。
【0064】
ここで、例えば、基準電流Irefがインダクタ電流ILより大きい場合、正の指令電圧VBが電流調整器64から出力される。この結果、減算器65では、正の指令電圧VBが、時間的に前の指令電圧VCから減算されるため、減算器65からの指令電圧VCは低下する。また、除算器67(除算部)では、指令電圧VCが、例えば帰還電圧Vfbで除算されるため、指令電圧VDも低下する。なお、除算器67が除算処理を実行する期間(例えば、DSP42aの1サンプルに相当する時間)においては、帰還電圧Vfbはほぼ一定である。
【0065】
この結果、電圧Vxも低下するため、デューティ比Doffは小さくなり(つまり、NMOSトランジスタ26がオンされる時間は長くなり)、結果的にインダクタ電流ILは、基準電流Irefとなるよう増加する。なお、この状態は、上述した
図2において、Ei>Vsw(ave)=Doff×Eoの状態に相当し、インダクタ電流ILが増加して基準電流Irefに近づくことと同じである。
【0066】
一方、例えば、基準電流Irefがインダクタ電流ILより小さい場合、負の指令電圧VBが電流調整器64から出力される。この結果、減算器65では、指令電圧VBが、時間的に前の指令電圧VCに加算され、指令電圧VCは上昇する。この結果、指令電圧VD、及び指令電圧Vxも上昇するため、デューティ比Doffは大きくなり(つまり、NMOSトランジスタ26がオンされる時間は短くなり)、結果的にインダクタ電流ILは、基準電流Irefとなるよう減少する。なお、この状態は、
図2において、Ei<Vsw(ave)=Doff×Eoの状態に相当し、インダクタ電流ILが増加して基準電流Irefに近づくことと同じである。
【0067】
つまり、力率改善IC25においては、インダクタ電流ILが基準電流Irefとなるよう、電流ループが形成されている。そして、インダクタ電流ILを、目標値である基準電流Irefに一致させる動作は、基準電流Irefの瞬時値レベルで行われる。このため、詳細は後述するが、基準電流Irefが正弦波整流波形であれば、インダクタ電流ILも同様の波形となる。
【0068】
<<<電圧ループ>>>
つぎに、力率改善IC25の帰還ループのうち、電圧ループに関する動作について説明する。仮に、入力電圧Vrecの平均値が一定の際に、出力電圧Voutが目的レベル(例えば、400V)から上昇すると、帰還電圧Vfbも高くなる。そして、帰還電圧Vfbの上昇に応じて、指令電圧VAが低下すると、基準電流Irefの平均値も低下する。この結果、インダクタ電流ILの平均値も小さくなり、コンデンサ22の充電量が減少するため、出力電圧Voutは低下する。
【0069】
一方、入力電圧Vrecの平均値が一定の際に、出力電圧Voutが目的レベルから低下すると、帰還電圧Vfbも低くなる。そして、帰還電圧Vfbの低下に応じて、指令電圧VAが上昇すると、基準電流Irefの平均値も上昇する。この結果、インダクタ電流ILの平均値も大きくなり、コンデンサ22の充電量が増加するため、出力電圧Voutは上昇する。
【0070】
このように、力率改善IC25では、出力電圧Voutが目的レベルとなるよう、フィードバック制御がされている。
【0071】
<<力率改善について>>
上述したように、DSP42aを用いた力率改善IC25では、帰還ループとして、電流ループと、電圧ループとが形成されている。つまり、力率改善IC25は、電流モード制御方式の制御回路である。
【0072】
ここで、電流モード制御方式の制御回路では、インダクタ電流ILの直流成分の値が何であれ、基準電流Irefに近い値に制御される。つまり、
図4の昇圧チョッパー回路201で説明した、「概略値としてはVrec≒Vsw(ave)とみなして差し支えない」という原理が利用できる。
【0073】
また、上述したように、昇圧チョッパー回路201において、出力電圧Voutが一定との条件では、平均電圧Vsw(ave)の代わりに、デューティ比Doff、つまり指令電圧Vxを把握することにより、入力電圧Vrecを推定することができる。これと同様に、出力電圧Voutが一定に制御される、DSP42aを用いた力率改善IC25においても、入力電圧Vrecと、指令電圧VC,VDとは相似形になる。
【0074】
本実施形態では、入力電圧Vrecと相似形になる指令電圧VCを、乗算器62に入力している。そして、乗算器62は、指令電圧VAと、指令電圧VCとの乗算結果を、基準電流Irefとしている、この結果、基準電流Irefの波形も、入力電圧Vrecと相似形の正弦波整流波形となるため、電源の力率が改善されることになる。
【0075】
ところで、ここでは、出力電圧Voutを一定として説明したが、実際には、コンデンサ22でダイオード24からの電圧を平滑する際のリップル電圧の影響を受け、出力電圧Voutの瞬時値が一定とみなせない場合がある。具体的には、本実施形態の出力電圧Voutには、商用電源である交流電圧Vacによるリップル成分(リップル電圧)が含まれる。このため、出力電圧Voutを分圧した帰還電圧Vfbによって生成された指令電圧VCも、交流電圧Vacのリップル成分が含まれることになる。
【0076】
また、指令電圧VCが、帰還電圧Vfbで除算される際の動作について、具体的に説明する。例えば、交流電圧Vacのリップル成分により、出力電圧Vout、及び帰還電圧Vfbが平均値より10%大きくなることがある。この、帰還電圧Vfbが、平均値の1.1倍のタイミングにおいて、除算器67が、指令電圧VCを、“1.1”で除算すると、指令電圧VDは、VD=VC×(1/1.1)となる。この結果、オフ期間のデューティ比“Doff”も“1/1.1”倍となる。
【0077】
しかしながら、この際、電圧Vswの振幅も、出力電圧Voutと同様に、1.1倍になっているため、平均電圧Vsw(ave)は、出力電圧Voutが所望のレベルの際と同じになる。したがって、指令電圧VCと入力電圧Vrecの比例関係は保たれる。
【0078】
このように、除算器67は、指令電圧VCを、例えば、帰還電圧Vfbで除算するため、指令電圧VCにおけるリップル成分は抑制される。なお、
図8は、除算器67から出力される指令電圧VCの波形を説明するための図である。
図8に示すように、除算器67からは、出力電圧Voutのリップル成分が除去された指令電圧VCが出力されることになる。
【0079】
そして、指令電圧VCの波形は、入力電圧Vrecと相似形になるため、基準電流Irefの波形も、入力電圧Vrecと相似形になる。この結果、本実施形態では、出力電圧Voutがリップル成分の影響を受ける場合であっても、電源の力率が改善されることになる。
【0080】
<<<DSPの他の実施形態について>>>
==DSP42bの構成==
図9は、DSP42の一実施形態であるDSP42bに実現される機能ブロックの一例である。DSP42bは、DSP42aと同様に、帰還電圧Vfb、インダクタ電流ILに基づいて、駆動信号Vdの基準となる指令電圧VDを生成する。
【0081】
DSP42bは、減算器60,63,65,71、電圧調整器61、乗算器62、電流調整器64、及び低域通過フィルタ(LPF:Low Pass Filter)70を含んで構成される。なお、
図9と、
図7とで、同じ符号の付されたブロックは同じである。DSP42bでは、
図7のDSP42aで用いられた遅延器66の代わりに、低域通過フィルタ70が設けられ、除算器67の代わりに減算器71が設けられている。このため、ここでは、低域通過フィルタ70、及び減算器71について説明する。
【0082】
低域通過フィルタ70は、指令電圧VCに含まれる、インダクタ電流ILのリップル成分に応じた電圧を抑制するフィルタである。なお、インダクタ電流ILのリップル成分とは、NMOSトランジスタ26がスイッチングされることにより、スイッチング周波数で変化するインダクタ電流ILの成分である。ここで、指令電圧VCは、インダクタ電流ILに応じて変化するため、指令電圧VCには、インダクタ電流ILのリップル成分が含まれる。本実施形態では、インダクタ電流ILのリップル成分に応じた電圧が抑制されるよう、低域通過フィルタ70のカットオフ周波数(例えば、10kHz)は、スイッチング周波数(例えば、100kHz)より低くなるよう設定されている。
【0083】
また、低域通過フィルタ70は、例えば、連続するn個の指令電圧VCの値(サンプル値)の移動平均を演算して出力する。このため、低域通過フィルタ70からは、結果として、指令電圧VCが遅延され、リップル成分が抑制されて出力される。したがって、低域通過フィルタ70は、遅延器66と同様に、時間的に前の指令電圧VCを減算器65に出力する。したがって、減算器65は、時間的に前の指令電圧VCに対し、インダクタ電流ILを基準電流Irefに一致させるために必要な指令電圧VBを減算(指令電圧VBが負であれば加算)して、新な指令電圧VCとして出力する。このような構成とすることで、電流調整器64が指令電圧VBを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上する。
【0084】
減算器71(第2減算部)は、指令電圧VCから交流電圧Vacのリップル成分を除去すべく、指令電圧VCから、交流電圧Vacのリップル成分と同様に変化する帰還電圧Vfbに応じた電圧(例えば、帰還電圧Vfb×α(α:所定の係数))を減算する。このような減算器71が用いる場合であっても、除算器67と同様に、指令電圧VCからリップル成分の影響を抑制することができる。
【0085】
このように、上述した低域通過フィルタ70及び減算器71を、遅延器66及び除算器67の代わりに用いた場合であっても、DSP42bは、DSP42aと同様に動作する。このため、DSP42bを用いた場合であっても、指令電圧VCを、入力電圧Vrecと相似形にすることができるため、電源の力率が改善されることになる。
【0086】
===まとめ===
以上、本実施形態のAC-DCコンバータ10について説明した。AC-DCコンバータ10の力率改善IC25は、入力電圧Vrecを抵抗等で検出することなく、インダクタ電流ILを入力電圧Vrecと相似形にすることができる。したがって、力率改善IC25は、AC-DCコンバータ10の消費電力を抑制することが可能である。
【0087】
また、乗算器62には、指令電圧VCが遅延等されて入力されることとしたがこれに限られない。例えば、乗算器62には、減算器65が出力する指令電圧VCが直接入力され、指令電圧VAと乗算されても良い。このような場合であっても、基準電流Irefは、入力電圧Vrecと相似形になるため、本実施形態の力率改善IC25と同様に、AC-DCコンバータ10の力率を改善することができる。
【0088】
また、乗算器62は、遅延器66で遅延された指令電圧VCと、指令電圧VAとを乗算しても良い。
【0089】
また、例えば減算器65を用いず、電流調整器64の指令電圧VBのみに基づいて、インダクタ電流ILを基準電流Irefに一致させることも可能である。しかしながら、このような場合、一般に、インダクタ電流ILを基準電流Irefに一致させる際の時間が長くなる。DSP42aでは、減算器65は、遅延器66からの指令電圧VCに対し、指令電圧VBを減算(指令電圧VBが負であれば加算)し、指令電圧VCとして出力する。このように、DSP42aでは、時間的に前の指令電圧VCを基準に、インダクタ電流ILを基準電流Irefに一致させるための新たな指令電圧VCが計算されている。したがって、DSP42aでは、電流調整器64が指令電圧VBを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上し、インダクタ電流ILを基準電流Irefに一致させるまでの時間を短くできる。
【0090】
また、DSP42bでは、遅延器66の代わりに低域通過フィルタ70を用いている。これにより、指令電圧VCに含まれる、インダクタ電流のリップル成分を抑制できるため、より指令電圧VCを、入力電圧Vrecに近い形にすることができる。
【0091】
また、DSP42bの減算器65は、低域通過フィルタ70からの指令電圧VCに対し、指令電圧VBを減算(指令電圧VBが負であれば加算)し、指令電圧VCとして出力する。このように、
DSP42bでは、時間的に前の指令電圧VCを基準に、インダクタ電流ILを基準電流Irefに一致させるための新な指令電圧VCが計算されている。したがって、電流調整器64が指令電圧VBを大きく変化させる必要がなくなるため、電流フィードバックループにおける制御特性が向上する。
【0092】
また、力率改善IC25では、駆動信号出力回路43は、指令電圧VDに基づいて、駆動信号Vgを端子OUTに出力する。なお、本実施形態では、入力電圧Vrecが上昇に応じて指令電圧VDも高くなり、NMOSトランジスタ26のデューティ比Doffが大きくなる。
【0093】
また、本実施形態では、指令電圧VCに含まれる出力電圧Voutのリップル成分が抑制され、指令電圧VDとして出力される。このため、NMOSトランジスタ26は、指令電圧VCと比べ、より入力電圧Vrecに相似する指令電圧VDで駆動される。この結果、電源の力率がより改善される。
【0094】
また、除算器67は、出力電圧Voutのリップル成分の影響が抑制されるよう、指令電圧VCを、出力電圧Voutに応じた値(例えば、帰還電圧Vfbの電圧値)で除算する。このような構成により、指令電圧VDにおいて、出力電圧Voutのリップル成分の影響を十分に抑制できる。
【0095】
また、減算器71は、出力電圧Voutのリップル成分の影響が抑制されるよう、指令電圧VCから、出力電圧Voutに応じた値(例えば、帰還電圧Vfbの電圧値)を減算する。このような構成により、指令電圧VDにおいて、出力電圧Voutのリップル成分の影響を十分に抑制できる。
【0096】
なお、「~器」、「~回路」、「~部」の用語は、集積回路に実現される所定の機能を有するブロックに対して用いられている。例えば、2つの信号を乗算する機能を有するブロックに対しては、乗算器(multiplier)、乗算回路(multiplying circuit)、または乗算部(multiplying unit)が用いられている。
【0097】
<<他の実施形態>>
例えば、乗算器62へは、遅延器66または低域通過フィルタ70からの出力でなく、直接指令電圧VCを入力しても良い。このような構成であっても、本実施形態と同様の効果を得ることができる。
【0098】
また、力率改善IC25は、ADコンバータ40等でデジタル値に変化した帰還電圧Vfb等を、DSP42で処理することとしたが、これに限られない。例えば、DSP42のブロックと同様の機能を、オペアンプを用いた誤差増幅回路や加算・減算回路等を用いるアナログ回路で実現しても良い。なお、このような場合、指令電圧VA~VD等は、アナログ値となる。
【0099】
また、本実施形態では、減算器60等を、DSP42がプログラムを実行することにより実現することとしたが、これに限られない。例えば、DSP42の各ブロック(例えば、減算器60、電圧調整器61)の全てを、ソフトウェア(プログラム)を用いないハードウェア回路で実現しても良い。なお、ここで、「ハードウェア回路」とは、抵抗、コンデンサ、トランジスタ等の回路素子、論理回路等のデジタル回路、オペアンプ等のアナログ回路を含む回路である。
【0100】
また、DSP42bでは、低域通過フィルタ70を用いたが、インダクタ電流ILのリップル成分に応じた電圧を抑制するフィルタであれば、これに限られず、例えばバンドパスフィルタであっても良い。
【0101】
また、乗算器62には、指令電圧VCに基づく電圧が入力されたが、例えば、指令電圧VDが入力され、指令電圧VAと乗算されても良い。このような場合、遅延器66、または低域通過フィルタ70の出力は、減算器65のみに入力される。指令電圧VDは、入力電圧Vrecと相似形であるため、乗算器62が、指令電圧VD(指令値)と、指令電圧VAとを乗算することにより、基準電流Irefを、入力電圧Vrecと相似形にすることができる。したがって、このような場合であっても、本実施形態と同様に、電源の力率を改善することが可能となる。なお、この場合、減算器63、電流調整器64、減算器65及び除算器67(または、減算器71)が、指令値出力部に相当する。
【0102】
また、コンパレータ57からの出力や、駆動信号Vgも、指令電圧VC,VDと同様に変化する。このため、例えば、低域通過フィルタ(不図示)で、コンパレータ57からの出力や、駆動信号Vgを平滑化した後の信号を、乗算器62に入力させ、指令電圧VAと乗算させても良い。
【0103】
また、力率改善IC25は、ゲートドライバ58を含んでいるが、これに限られない。例えば、NMOSトランジスタ26の容量に応じて、力率改善IC25の外にゲートドライバ(不図示)を設けても良い。このような場合、ゲートドライバ58を含まない力率改善IC25が、駆動信号生成回路に相当する。
【0104】
また、DSP42aでは、遅延器66と、除算器67が設けられたが、これらの組み合わせに限られない。力率改善IC25においては、遅延器66及び低域通過フィルタ70(または上述したバンドパスフィルタ)のうち一方と、除算器67及び減算器71のうち一方とを任意に組み合わせても良い。
【0105】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【符号の説明】
【0106】
10 AC-DCコンバータ
11 負荷
20 全波整流回路
21,22,81 コンデンサ
23 インダクタ
24 ダイオード
25 力率改善IC
26 NMOSトランジスタ
30~32 抵抗
40,41 ADコンバータ
42 DSP
50 DSPコア
51 メモリ
55 DAコンバータ
56 発振回路
57 コンパレータ
58 ゲートドライバ
60,63,65,71 減算器
61 電圧調整器
62 乗算器
64 電流調整器
66 遅延器
67 除算器
70 低域通過フィルタ