特許 7201141 キャリア基板上のデバイスの製造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-26

(45)【発行日】2023-01-10

(54)【発明の名称】キャリア基板上のデバイスの製造

(51)【国際特許分類】

   H01L 21/02 20060101AFI20221227BHJP

   H01L 21/20 20060101ALI20221227BHJP

   H01L 21/205 20060101ALN20221227BHJP

【ＦＩ】

H01L21/02 C

H01L21/02 B

H01L21/20

H01L21/205

【請求項の数】 7

(21)【出願番号】P 2018537787

(86)(22)【出願日】2017-01-20

(65)【公表番号】

(43)【公表日】2019-03-14

(86)【国際出願番号】 SG2017050032

(87)【国際公開番号】W WO2017127026

(87)【国際公開日】2017-07-27

【審査請求日】2020-01-08

【審判番号】

【審判請求日】2022-02-25

(31)【優先権主張番号】62/280,861

(32)【優先日】2016-01-20

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】508144082

【氏名又は名称】マサチューセッツ インスティテュート オブ テクノロジー

(73)【特許権者】

【識別番号】507335687

【氏名又は名称】ナショナル ユニヴァーシティー オブ シンガポール

(73)【特許権者】

【識別番号】504161939

【氏名又は名称】ナンヤン・テクノロジカル・ユニバーシティー

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】リー、クァン ホン

(72)【発明者】

【氏名】ジャン、リ

(72)【発明者】

【氏名】チュア、ソー ジン

(72)【発明者】

【氏名】リー、エン キアン、ケネス

(72)【発明者】

【氏名】フィッツジェラルド、ユージーン エー．

(72)【発明者】

【氏名】タン、チュアン セン

【合議体】

【審判長】河本 充雄

【審判官】恩田 春香

【審判官】鈴木 聡一郎

(56)【参考文献】

【文献】特表２０１２－５１３１１３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０２８４６０９（ＵＳ，Ａ１）

【文献】特開２０１１－２０４９８０（ＪＰ，Ａ）

【文献】特表２０１１－５１９１８１（ＪＰ，Ａ）

【文献】特開２０１０－１９９６１７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H01L21/02

H01L21/20

H01L21/205

(57)【特許請求の範囲】

【請求項1】

キャリア基板上にデバイスを製造する方法であって、
第１基板を提供する段階と、
前記第１基板上でのエピタキシャル成長により、それぞれ異なる構成を有する複数のバッファ層を形成する段階と、
前記複数のバッファ層上に１又は複数のデバイス層を形成する段階と、
前記第１基板と反対側の前記１又は複数のデバイス層に第２基板を接着する段階と、
前記第１基板を除去する段階と、
前記複数のバッファ層及び前記１又は複数のデバイス層の第２の部分が前記第２基板上に残るように前記複数のバッファ層の第１の部分を除去して前記複数のバッファ層の厚さを減らすことにより、前記１又は複数のデバイス層のひずみを調整する段階と、
を備える方法。

【請求項2】

前記１又は複数のデバイス層の極性が、前記第２基板への前記接着する段階及び前記第１基板の前記除去する段階の結果として反転される、
請求項１に記載の方法。

【請求項3】

前記複数のバッファ層を形成する段階は、ＳｉＮｘマスキング段階を有する、
請求項１又は２に記載の方法。

【請求項4】

前記１又は複数のデバイス層の所望の極性を高歩留まりで達成すべく、エッチングストップ層を提供する段階と、前記エッチングストップ層を使用する段階とをさらに備える、
請求項１から３のいずれか一項に記載の方法。

【請求項5】

前記第２基板と反対側の前記１又は複数のデバイス層に第３基板を接着する段階と、前記第２基板を除去する段階とをさらに備える、
請求項１から４のいずれか一項に記載の方法。

【請求項6】

前記１又は複数のデバイス層の極性は、前記第３基板への前記接着及び前記第２基板の前記除去の結果として反転される、
請求項５に記載の方法。

【請求項7】

前記１又は複数のデバイス層の所望の極性を高歩留まりで達成すべく、別のエッチングストップ層を提供する段階と、前記別のエッチングストップ層を使用する段階とをさらに備える、
請求項５又は６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、キャリア基板上にデバイスを製造する方法に広く関し、キャリア基板上のデバイスに関する。

【背景技術】

【0002】

５０、１００、１５０，２００ｍｍ、又はさらに大きいＳｉ基板上のＩＩＩ－Ｎ材料（すなわち、ＧａＮ、ＡｌＮ及びＩｎＮならびにそれらの合金）の成長に関して、熱不整合に起因する引張りひずみは、ひずみ設計されたバッファにより注意深く補償されるが、ウェハは、さらなるプロセス処理中に壊れやすいことがしばしば見つけられている。壊れやすさは、例えば、ＧａＮ－ｏｎ－Ｓｉウェハが、熱処理（例えば、アニール、高温膜堆積／エッチングなど）及び機械的処理（例えば、化学機械研磨、ウェハ接着など）を伴うステップ中にかなり高い頻度で大きな破片に割れることに現れる。

【0003】

例えば、直径２００ｍｍで７２５μｍ厚のＧａＮ－ｏｎ－Ｓｉウェハの壊れやすさは、例えば、低温（ＬＴ）－ＡｌＮ堆積前の基板アニールステップ中のＳｉ基板におけるすべり線の形成によって主に引き起こされることが認められた。これは、２００ｍｍのＳｉ基板全体にわたる鉛直及び半径方向の温度変化の存在に起因すると考えられている。Ｓｉ結晶のすべりは、局部応力がＬＴ－ＡｌＮ成長前のアニール温度（１０５０°Ｃ）で降伏強度を超えた場合に起こる。ＭＯＣＶＤ成長におけるＳｉ基板には、２つの可能性のある主要な応力源が存在する。それらは、ウェハと、ウェハがサセプタと接触する箇所との間の接触応力と、ウェハ全体にわたる鉛直及び半径方向の温度の不均一性に起因する熱応力とである。すべり線は、ウェハのエッジから生じ、ウェハの中央の方に伝播する。ヒーターゾーンの設定の最適化によって成長中の２００ｍｍのＳｉウェハ全体にわたる半径方向の温度差を最小化することは、すべり形成及びウェハの壊れやすさを低減する１つの主要な方法であるが、熱だけがウェハの裏面に供給されることに起因して、ウェハを通して鉛直温度差を十分に取り除くことは可能でない。従って、ほぼ全ての場合において、Ｓｉエピタキシー上のＩＩＩ族－窒化物に関わる高成長温度に起因するウェハの壊れやすさが問題として残る。本発明の実施形態は、上記の課題のうち少なくとも１つに取り組もうとする。

【発明の概要】

【0004】

本発明の第１の態様によれば、キャリア基板上にデバイスを製造する方法が提供され、方法は、第１基板を提供する段階と、第１基板上に１又は複数のデバイス層を形成する段階と、第１基板と反対側のデバイス層に第２基板を接着する段階と、第１基板を除去する段階とを備える。

【0005】

本発明の第２の態様によれば、キャリア基板と、キャリア基板上の１又は複数のデバイス層とを備えるデバイスであって、デバイス層がキャリア基板とは異なる基板上に成長された、デバイスが提供される。

【図面の簡単な説明】

【0006】

本発明の実施形態は、例としてだけ以下の明細書から、及び図面と併用して、当業者にはより良く理解され、容易に明らかになるであろう。

【図1】例示的な実施形態によるＧａＮ／ＳｉのためのＳｉ（１１１）基板交換のステップを示す。

【図2】図１の第１接着及びＳｉ（１１１）除去後のＳｉ（１００）基板上のＧａＮ及びそのバッファ層の断面ＳＥＭ画像を示す。

【図3】例示的な実施形態によるＡｌＮ、ＡｌＧａＮバッファ及びＧａＮの一部が除去された後のＧａＮ－ｏｎ－ｉｎｓｕｌａｔｏｒ（ＧａＮ－ＯＩ）の断面ＳＥＭ画像を示す。

【図4】バッファ層／ＧａＮ除去の異なるステップにおける、５つのグレーデッド（ｇｒａｄｅｄ）ＡｌＧａＮ層のひずみ設計された例示的な実施形態に対するＧａＮの格子定数の解析の実験結果を示す。

【図5】バッファ層／ＧａＮ除去の異なるステップにおける、５つのグレーデッドＡｌＧａＮ層のひずみ設計された例示的な実施形態についてのウェハボウ（ｂｏｗ）の解析の実験結果を示す。

【図6】例示的な実施形態によるキャリア基板上にデバイスを製造する方法を説明するフローチャートを示す。

【発明を実施するための形態】

【0007】

グレーデッドＡｌＧａＮ層の例示的な実施形態において、例えば、８０％、５０％及び２０％のＡｌ含有量を有する３つのグレーデッドＡｌＧａＮ層（例えば、Ｓｉ（１１１）基板から開始する）が、１０５０°Ｃの温度でＡｌＮ／Ｓｉ構造上に成長された。例示的な実施形態は、ＧａＮ－ｏｎ－Ｓｉヘテロエピタキシーのひずみ補正方法を使用する。基本的なアイデアは、成長温度から室温に冷却する間に発生される熱不整合に起因した大きな引張りひずみを補償すべく、ＡｌＧａＮ材料系の面内格子不整合を用いることによりエピタキシャル成長中の圧縮ひずみを導入することである。ステップ・グレーデッド（ｓｔｅｐ－ｇｒａｄｅｄ）ＡｌＧａＮの応力進化は、基本的なひずみ設計原理に基づき詳細に論じられる。７２５μｍ厚で直径２００ｍｍのＳｉウェハに対するひずみ設計の困難さは、ウェハ湾曲度の変化から熱伝導性の変化を切り離す、形作られたサセプタを用いることにより低減され得るが、本発明の例示的な実施形態は、Ａｌ_０．２Ｇａ_０．８Ｎ層の厚さ調節及び好ましくはＳｉＮ_ｘその場（ｉｎ ｓｉｔｕ）マスキングを適用し、ＧａＮ－ｏｎ－Ｓｉウェハの最終的なボウを調整する。通常、より凸なウェハは、Ａｌ_０．２Ｇａ_０．８Ｎ層の厚さの増加から引き起こされ、貫通転位密度（ＴＤＤ）は一般的に、同様に良くなる。しかしながら、スクリュー及びエッジ貫通転位（ＴＤ）の構成は、Ａｌ_０．２Ｇａ_０．８Ｎ層の厚さによって変わる。通常、１．２μｍのＧａＮは、８０ｎｍのＧａＮ後に挿入されたＳｉＮ_ｘのその場マスキング層を用いて１０００℃で堆積され得る。ＳｉＮ_ｘのその場マスキングの場合には、それがＡｌ_０．２Ｇａ_０．８Ｎ層からＧａＮの圧縮ひずみを切り離し、その結果、ＧａＮ層は圧縮性が低い。ＴＤＤは、ＳｉＮ_ｘのカバレッジ（ｃｏｖｅｒａｇｅ）で単調に良くなる。好ましい実施形態において、Ａｌ_０．２Ｇａ_０．８Ｎ層の厚さ、及びＳｉＮ_ｘのその場マスキングの継続時間が組み合わされ、７２５μｍ厚で直径２００ｍｍのＳｉウェハに対して最小のＴＤＤでボウのないウェハを有利に作り出す。

【0008】

様々な実施形態において、他の例えば５０％及び８０％のＡｌ含有量のＡｌＧａＮバッファ層は、ひずみ設計においても有利に役立ち得ることは、留意されたい。しかしながら、例示的な実施形態によるステップ・グレーデッドバッファ系において、最も大きい圧縮ひずみを系に加え、従ってボウ制御に最大の影響を加える、最低の、例えばＡｌ含有量（すなわち２０％Ａｌ及び０％Ａｌ＝＝ＧａＮ）を有する層であることが期待される。

【0009】

本発明の例示的な実施形態は、すべりを含む最初の基板、例えばＳｉ（１１１）基板を、新たなすべりなしの基板、例えばＳｉ（１００）基板と置き換える方法を提供する。この方法によって、ひずみ設計のために使用されていた可能性がある厚いバッファ層も除去され得、Ｓｉ上の薄型デバイス層構造は、たとえバッファ層がひずみ設計のために使用されたとしても、実現され得る。さらに、例えば、ＧａＮの応力は、最終的なＧａＮの厚さを調節することにより操作され得る。追加的又は代替的に、Ｓｉ（１００）基板はまた、工業用のＣＭＯＳファウンドリにおいて容易に受け入れられ、処理されるという利点を有し得る。

【0010】

図１のａ）及び図１のｂ）は、例示的な実施形態による基板交換のためのステップシーケンスを示す。この実施形態において、上記に論じられたひずみ管理のためのグレーデッド層のアプローチが使用されているが、異なるひずみ設計方法は、異なる実施形態において、例えば、１又は複数のＧａＮデバイス層を含む、Ｓｉ（１１１）基板上の開始ＧａＮの形成において適用され得る。

【0011】

図１のａ）に示されるように、実際のエピタキシャル成長の前に、Ｓｉ（１１１）基板１０４は先ず、自然酸化物を除去すべくその場アニールされた。次に、２０ｎｍの低温（ＬＴ）ＡｌＮ核生成層１０６ａが９８０°Ｃで成長された。温度は、ＡｌＮの前駆体の流れが温度傾斜中（１０ｎｍのＡｌＮ堆積は、温度傾斜中に起こった）に維持されながら、高温（ＨＴ）－ＡｌＮ層１０６ｂを成長すべく上昇された。２１０ｎｍのＡｌＮ（１０６ａ／ｂ）の成長後、ステップ・グレーデッドＡｌ_ｘＧａ_１－ｘＮ層（２５０ｎｍの８０％Ａｌ層１０７、３１０ｎｍの４０％Ａｌ層１０８及び４４０ｎｍの２０％Ａｌ層１０９）が圧縮ひずみを導入すべく成長され、ウェハが成長後に冷却された場合にその後の成長ＧａＮ層中に高まる引張りひずみを補償する。通常、ＳｉＮ_ｘのマスキング層１１１を有する０．５から数μｍのｕ－ＧａＮ層１１０への成長は、デバイス層１１２の成長前に実行される。

【0012】

この例示的な実施形態において、エピタキシーはＧａ極性／金属極性であり、そのことは、当業者により認識されるようなより典型的な場合であることは、留意されたい。しかしながら、Ｎ極性のエピタキシーは、異なる実施形態において可能である。用語「Ｎ極性」及び「Ｇａ極性／金属極性」は、ウェハの上（アクセス可能）面での原子配置を指し、極性／配置は通常、様々な材料層の全体にわたって保持される。図１のａ）を参照して、ＧａＮデバイス層１１２の上（アクセス可能）面の極性は、この実施形態においてＧａ極性であり、従ってウェハは、Ｇａ極性面を有すると見なされ、それに対応してＧａＮデバイス層１１２の底部は、Ｎ極性を有することとなる。極性は、各層全体にわたって保持されているので、隣接するＧａＮ層１１０の上部は、再度Ｇａ極性面を有することとなる一方、ＧａＮ層１１０の底部は、Ｎ極性を有することとなることは、留意されるべきである。異なる実施形態においてＮ極性面を有する開始／成長ウェハについての極性全てに対して、逆のことが当てはまる。

【0013】

この例示的な実施形態において、図１のｂのステップ１を参照すると、ＳｉＯ_２１０２が次に、ウェハ１０３（すなわち、Ｓｉ（１１１）基板１０４、ＡｌＮ層１０６ａ／ｂ、８０％、５０％及び２０％のＡｌ含有量をそれぞれ有する３つのグレーデッドＡｌＧａＮバッファ層１０７－１０９、ＳｉＮ_ｘマスキング（図示せず）を有するＧａＮ層１１０であり、これらは、例示的な実施形態においてバッファ層と見なされ得、ＧａＮデバイス層１１２が続く）上に堆積され、次にＮ_２雰囲気下の高温（例えば、～６００^ｏＣ、数時間）で高密度化された。ＳｉＯ_２層１０２は、熱伝導性ならびに接着強度を改善すべく、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＡｌＮ（アルミニウム窒化物）、ＢＮ（ホウ素窒化物）及び異なる実施形態の他の誘電体（ならびに、異なる誘電体の組み合わせ、例えば、ＳｉＯ_２＋Ｓｉ_３Ｎ_４）により置き換えられ得る。融着の成功を達成するために、ウェハ表面のＲＭＳ粗さは、好ましくは＜１ｎｍである。それゆえ、例示的な実施形態において、ウェハ１０３は、誘電体堆積後、化学機械研磨（ＣＭＰ）を使用して研磨され、ＲＣＡ洗浄が続く。別のＳｉ（１００）基板／ウェハ１１４が、ドナーウェハとして使用され、役立てられた。

【0014】

例示的な実施形態において、接着前に、両方のウェハ（すなわち、誘電体堆積後のウェハ１０３及びＳｉ（１００）基板１１４）は、数秒間プラズマ暴露（例えば、Ｏ_２、Ｎ_２、Ｈ_２、Ａｒなど）を受け、脱イオン水ですすがれ、それからスピン乾燥された。プラズマ暴露は、誘電体（例えば、ＳｉＯ_２。層１０２）の表面親水性を増大し得る。すすぎステップは、ウェハ接着を開始する十分高い密度で水酸（ＯＨ）基を有するウェハの表面を終わらせる。この例示的な実施形態において、水素原子間のファンデルワールス力に基づく接着後、ウェハ対１０３／１１４は、さらに接着強度を高めるべく、大気のＮ_２雰囲気において３００^ｏＣで３時間アニールされた。接着は、任意の適当なＳｉ（１１１）ウェハ１０３の開始ボウ値、例えば、絶対ボウ＜１５０μｍで行われ得、最終的なウェハボウは、以下により詳細に説明されるように有利に最適化され、一般的に、最終的なウェハボウ＜５０μｍが、その後の製造処理の歩留まりを改善すべく望ましいことは、留意されたい。

【0015】

図１のｂ）のステップ２を参照すると、Ｓｉ（１１１）１０４の研削（この例示的な実施形態において５０μｍまで）が実行された。その後、Ｂｒｅｗｅｒ Ｓｃｉｅｎｃｅからの保護層１１６（酸性環境において残存することができる）が、Ｓｉ（１１１）１０４基板からのＳｉ除去プロセス中に保護層として役割を果たすべく、Ｓｉ（１００）１１２ドナーウェハの裏面上に堆積、例えば、スピンコーティングされた。この例示的な実施形態において、残留しているＳｉ（１１１）は、ウェハ接着対をＨＮＡ溶液（例えば、体積比でＨＦ：硝酸：酢酸＝１：１．５：３．７５であり、その比は、所望される異なるエッチングレートを達成すべく、変更され得ることに留意されたい）中に浸漬することにより除去される。Ｓｉに対するＡｌＮのエッチング選択比が、使用されるＨＮＡ溶液において高いので、ＡｌＮ１０６が、この例示的な実施形態においてエッチングストップ層として使用された。エッチングは、室温においてＳｉが完全に除去されるまで実行されたが、そのことは、エッチャント内の発泡がいつやむかに留意することにより決定され得る。保護層はアセトンにより除去され、図１のステップ３に示されるような構造になった。

【0016】

任意で、ＡｌＮ１０６、３つのＡｌＧａＮバッファ１０７－１０９及びＧａＮ層は次に、例えば、誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）又はＣＭＰプロセスにより除去され得る。通常、プロセス全体の終了時に、残る必要がある最小セットの層は、デバイス層１１２であることは、留意されたい。しかしながら、例えば、ボウ／ひずみ要件に起因して、バッファ層の一部が所望される可能性がある、又は、その全体が所望されない可能性がある。従って、Ｎ極性面を有するＧａＮデバイス層１１２が、図１のｂ）のステップ４に示されるようにもたらされ得る。これは、介在ステップ２においてウェハが鉛直に反転され、それで、ステップ１のＧａＮデバイス層１１２のＧａ極性の上（アクセス可能）面となるように使用されるものが、ここで（ステップ４において）底部層（ＳｉＯ２層１０２に接着される）であり、従って、新たな上（アクセス可能）面は、ＧａＮ層１１０（ステップ１において）に隣接したＧａＮデバイス層１１２の前のＮ極性面である、からである。良好なプロセス歩留まりを達成すべく、ステップ４のＩＣＰ－ＲＩＥ又はＣＭＰプロセスが、所望のＮ極性面となるべく、適当な深度で終了するような実施形態において適切なエッチング停止層（図示せず）を有することは、好適であり得る。

【0017】

この例示的な実施形態のプロセスの続きのステップ４からＧａ極性面を有するＧａＮ層１１２を実現すべく、ＳｉＯ_２層（又は他の誘電体、あるいは誘電体の組み合わせ）１１７が図１のｂのステップ４のウェハ上に堆積され、次に高密度化された。ＣＭＰプロセスは、接着の成功を達成すべく、ＳｉＯ_２膜１１７を滑らかにするために実行された。ＣＭＰプロセス後、図１のステップ５に示されるように、ウェハは、ＲＣＡ洗浄され、別のＳｉ（１００）ハンドル基板１１８に接着された。接着プロセスは、図１のｂ）のステップ１を参照して、上述のものと同様であった。接着後、ステップ２を参照してＳｉ（１１１）基板１０４の除去のために上記のような同じ研削と、テトラメチルアンモニウム水酸化物（ＴＭＡＨ）エッチングとが、Ｓｉ（１００）基板１１４の除去のために使用され、図１のｂ）のステップ６に示される、Ｇａ極性面付きのＧａＮ層１１２を有するウェハをもたらす。

【0018】

Ｇａ極性面が、ステップ４のエッチングの終了時に、上述の第２接着ステップなしで、所望される場合、それを実行する方法は、異なる実施形態によるＧａＮデバイス層１１２のＧａ極性の上（アクセス可能）面の代わりに、ＧａＮデバイス層１１２のＮ極性の上（アクセス可能）面を有する反転デバイスエピ構造（図１のａ）と比較）を成長するべきであろうことに、再度留意されたい。このことにより、露出された（ステップ４の層１１２）ＧａＮ面の極性はその時点でＧａ極性となるべく効果的に反転され、それにより、そのような実施形態においてＧａ極性デバイス層を得るためのステップ５（第２接着ステップ）及びステップ６の必要がなくなる。良好なプロセス歩留まりを達成すべく、そのような実施形態において、適切なエッチング停止層を有することは、前と同じように好適であり得、それにより、ステップ４のＩＣＰ－ＲＩＥ又はＣＭＰプロセスが所望のＧａ極性面となるべく、適当な深度で終了する。

【0019】

図２は、図１のステップ３、すなわち第１接着及びＳｉ（１１１）基板１０４除去後の構造の断面の走査電子顕微鏡（ＳＥＭ）画像を示す。

【0020】

図３は、図１のステップ４の構造、すなわちＩＣＰ－ＲＩＥを介したＡｌＮ１０６、ＡｌＧａＮバッファ１０７－１０９、ＧａＮ層１１０及びＧａＮ層１１２の一部の除去後の断面ＳＥＭ画像を示す。

【0021】

図４は、バッファ層／ＧａＮ除去の異なるステップで、すなわち、異なる「上部」層がウェハ周囲の雰囲気に露出された状態で、５つのグレーデッドＡｌＧａＮ層のひずみ設計された例示的な実施形態についてのＧａＮの格子定数の解析の実験結果を示す。

【0022】

図４に示される結果から分かるように、最終的なＧａＮ厚を制御することにより（サンプルＢとサンプルＣとのためのｔ_Ｂとｔ_Ｃとをそれぞれ比較）、ＧａＮの応力は、０．１４ＧＰａから０．３ＧＰａまで操作され得、より高い引張り応力も、はるかに薄いＧａＮに対して達成可能である。高度な引張りひずみのＧａＮ層は、例えば、電子移動度を増加し、それゆえ高電子移動度トランジスタ（ＨＥＭＴ）の性能を改善すべく所望され得る。有利には、例示的な実施形態において、壊れやすいＳｉ（１１１）基板が、Ｓｉ（１００）ドナー基板に置き換わられたので、ＧａＮ層の高い引張りひずみが、ウェハの割れを引き起こさない。

【0023】

図５は、バッファ層／ＧａＮ除去の異なるステップにおける、５つのグレーデッドＡｌＧａＮ層のひずみ設計された例示的な実施形態についてのウェハボウ解析の実験結果を示す。図５から分かるように、ＡｌＮ、ＡｌＧａＮバッファ、ｕ－ＧａＮ及びｎ－ＧａＮ層の一部の除去後の最終的なウェハボウ（－２０μｍ、数詞５００と比較）は、バッファ層を含む全ての層が存在するウェハボウ（－３０μｍ、数詞５０２と比較）と比較して小さくなっている。図５に示されるｎ－ＧａＮ層は、デバイス層を含み、デバイス層の所望されない部分などのデバイス層の一部も、除去され得ることは、留意されたい。図５から分かるように、最初のＧａＮ／バッファ／Ｓｉ（図４のサンプルＡと比較）のボウは、－３０μｍであり、ボウは、ＡｌＮバッファ層の除去後に－１１０μｍに増大され、ボウは、ＡｌＮ＋ＡｌＧａＮ１＋ＡｌＧａＮ２＋ＡｌＧａＮ３バッファの除去後に、－８５μｍに低減された。最終的に、ＧａＮ／ＳｉＯ２／Ｓｉのボウ（図４のサンプルＣと比較）は、バッファ層全てが除去された後、－２０μｍに低減された。

【0024】

図６は、例示的な実施形態によるキャリア基板上にデバイスを製造する方法を説明するフローチャート６００を示す。ステップ６０２で、第１基板が提供される。ステップ６０４で、１又は複数のデバイス層が、第１基板上に形成される。ステップ６０６で、第２基板は、第１基板と反対側のデバイス層に接着される。ステップ６０８で、第１基板は、除去される。

【0025】

デバイス層の極性は、第２基板への接着及び第１基板の除去の結果として反転され得る。

【0026】

デバイス層を形成する段階は、複数のバッファ層上にデバイス層を形成する段階の前に異なる構成を有する複数のバッファ層を形成する段階を備え得る。複数のバッファ層を形成する段階は、ＳｉＮｘマスキング段階を備え得る。複数のバッファ層及び／又はデバイス層は、エピタキシャル成長により成長され得る。方法はさらに、複数のバッファ層の少なくとも一部を除去する段階を備え得る。方法はさらに、デバイス層の一部を除去する段階を備え得る。方法はさらに、デバイス層の所望の極性を高歩留まりで達成すべく、エッチングストップ層を提供する段階と、エッチングストップ層を使用する段階とを備え得る。

【0027】

方法はさらに、第２基板と反対側のデバイス層の少なくとも一部に第３基板を接着する段階と、第２基板を除去する段階とを備え得る。デバイス層の極性は、第３基板への接着及び第２基板の除去の結果として反転され得る。方法はさらに、デバイス層の所望の極性を高歩留まりで達成すべく、別のエッチングストップ層を提供する段階と、他のエッチングストップ層を使用する段階とを備え得る。

【0028】

１つの実施形態において、デバイスは、キャリア基板と、キャリア基板上の１又は複数のデバイス層とを備え、デバイス層がキャリア基板とは異なる基板上に成長された。

【0029】

キャリア基板上のデバイス層の極性は、異なる基板上のデバイス層の極性と比較して反転され得る。

【0030】

キャリア基板上のデバイス層の極性は、異なる基板上のデバイス層の極性と同じであり得る。

【0031】

デバイスはさらに、キャリア基板と反対側のデバイス層の成長の間に使用されるバッファ層の少なくとも一部を備え得る。デバイスは、キャリア基板と反対側のデバイス層の成長の間に使用される異なる構成を有する１又は複数のバッファ層を備え得る。バッファ層は、ＳｉＮｘマスクを備え得る。デバイス層又はバッファ層の一部又は１もしくは複数のバッファ層のうち１つが、ある雰囲気に露出され得る。デバイス層及び／又はバッファ層の一部及び／又は１もしくは複数のバッファ層が、エピタキシャル成長により成長されていてよい。

【0032】

本発明の実施形態は、以下の特徴／利点のうち１又は複数を有し得る。
（ｉ）グレーデッド層、例えば、８０％、５０％及び２０％のＡｌ含有量を有する３ステップ・グレーデッドＡｌＧａＮ層が成長され、エピタキシャル成長中に圧縮ひずみを導入する。３ステップ・グレーデッドＡｌＧａＮ層及び５ステップ・グレーデッドＡｌＧａＮ層が、上記の説明において例として明らかにされたが、グレーデッド層の他の数も可能性があり、グレーデッド層の数は、通常約１－１０である。これは、引張りひずみは、成長プロセスの終了時に成長温度から室温への冷却中に導入されるので、有利である。それゆえ、圧縮ひずみ及び引張りひずみの両方が好ましくは、互いを補償することとなり、ウェハボウの最小変化につながる。ウェハ接着、リソグラフィなどのその後の処理に関して、ステップ・グレーディング（ｓｔｅｐ－ｇｒａｄｉｎｇ）プロファイル（すなわち、ステップ数、各ステップの厚さ、各ステップの合金組成）の調整が好ましくは、実行され得る。最終的なデバイスのヘテロ構造及び厚さに応じて、バッファ層内で所望される最適な応力プロファイルは、著しく変化し得ることに留意されたい。
（ｉｉ）ＳｉＮ_ｘその場マスクが使用され、圧縮ひずみを切り離し、ＳｉＮ_ｘその場マスク後にＧａＮ層が相対的に圧縮ひずみを小さくする。
（ｉｉｉ）壊れやすいＳｉ（１１１）基板は、Ｓｉ（１００）ウェハにより置き換えられる。
（ｉｖ）ＧａＮ及び最終的なデバイス層の応力も、最終的なＧａＮ厚を制御することにより操作され得る。高度に引張りひずみが入ったＧａＮ層は、例えば電子移動度を増加させ得、それゆえＨＥＭＴ性能を改善し得る。
（ｖ）薄型デバイス（ＨＥＭＴ又はＬＥＤ）層は、より良いデバイス性能（例えば、ＨＥＭＴ又は発光ダイオード（ＬＥＤ）デバイス等のより良い熱消散）のために厚いバッファ層を除去することにより達成可能である。
（ｖｉ）Ｎ極性のＧａＮ又はＧａ極性のＧａＮがもたらされ得る。
（ｖｉｉ）Ｓｉ（１００）ウェハは、Ｓｉ（１１１）基板と比較してファウンドリにより受け入れられ、処理されることがより容易である。

【0033】

多くの変形及び／又は変更が、広く説明される本発明の主旨又は範囲から逸脱することなく、具体的な実施形態に示されるように本発明に対してなされ得ることが、当業者により理解されるであろう。それゆえ、本実施形態はあらゆる点で、例示的であり、限定されずに考慮されるべきである。また、本発明は、特徴又は特徴の組み合わせが特許請求の範囲又は本実施形態に明らかに特定されていないとしても、特徴の任意の組み合わせ、特に特許請求の範囲の特徴の任意の組み合わせを含む。

【0034】

例えば、異なる実施形態において、本発明は、他の半導体材料系に対して含む、他のデバイス層に適用可能であり得る。例えば、Ｇｅ及びＧａＡｓバッファ付きのＳｉ上のヘテロエピタキシャルＩｎＧａＰにおける引張り熱不整合（例えば、発光デバイス（ＬＥＤ）に対する）は、ウェハに大きな凹のボウをもたせる。そのような実施形態において、元のＳｉ基板を置き換え、Ｇｅ及びＧａＡｓバッファを除去する方法はまた、ウェハ安定性を改善すべく適用され得る。

【0035】

また、ひずみ設計／制御のためのグレーデッド構造の使用が本明細書の例示的な実施形態において説明されているが、本発明は、異なる実施形態において異なるタイプのひずみ設計（例えば、超格子バッファなど）を用いてウェハに適用され得る。
本明細書によれば、以下の各項目に記載の構成もまた開示される。
［項目１］
キャリア基板上にデバイスを製造する方法であって、
第１基板を提供する段階と、
前記第１基板上に１又は複数のデバイス層を形成する段階と、
前記第１基板と反対側の前記１又は複数のデバイス層に第２基板を接着する段階と、
前記第１基板を除去する段階と
を備える方法。
［項目２］
前記１又は複数のデバイス層の極性が、前記第２基板への前記接着する段階及び前記第１基板の前記除去する段階の結果として反転される、
項目１に記載の方法。
［項目３］
前記１又は複数のデバイス層を形成する段階は、複数のバッファ層上に前記１又は複数のデバイス層を形成する段階の前に異なる構成を有する前記複数のバッファ層を形成する段階を備える、
項目１又は２に記載の方法。
［項目４］
前記複数のバッファ層を形成する段階は、ＳｉＮｘマスキング段階を有する、
項目３に記載の方法。
［項目５］
前記複数のバッファ層及び１又は前記複数のデバイス層のうち少なくとも一方は、エピタキシャル成長より成長される、
項目３又は４に記載の方法。
［項目６］
前記１又は複数のバッファ層の少なくとも一部を除去する段階をさらに備える、
項目３から５のいずれか一項に記載の方法。
［項目７］
前記１又は複数のデバイス層の一部を除去する段階をさらに備える、
項目６に記載の方法。
［項目８］
前記１又は複数のデバイス層の所望の極性を高歩留まりで達成すべく、エッチングストップ層を提供する段階と、前記エッチングストップ層を使用する段階とをさらに備える、
項目６又は７に記載の方法。
［項目９］
前記第２基板と反対側の前記１又は複数のデバイス層の少なくとも一部に第３基板を接着する段階と、前記第２基板を除去する段階とをさらに備える、
項目１から８のいずれか一項に記載の方法。
［項目１０］
前記１又は複数のデバイス層の極性は、前記第３基板への前記接着及び前記第２基板の前記除去の結果として反転される、
項目９に記載の方法。
［項目１１］
前記１又は複数のデバイス層の所望の極性を高歩留まりで達成すべく、別のエッチングストップ層を提供する段階と、前記別のエッチングストップ層を使用する段階とをさらに備える、
項目９又は１０に記載の方法。
［項目１２］
キャリア基板と、
前記キャリア基板上の１又は複数のデバイス層とを備えるデバイスであって、
前記１又は複数のデバイス層は、前記キャリア基板とは異なる基板上に成長された、
デバイス。
［項目１３］
前記キャリア基板上の前記１又は複数のデバイス層の極性は、前記異なる基板上の前記１又は複数のデバイス層の極性と比較して反転される、
項目１２に記載のデバイス。
［項目１４］
前記キャリア基板上の前記１又は複数のデバイス層の極性は、前記異なる基板上の前記１又は複数のデバイス層の極性と同じである、
項目１２に記載のデバイス。
［項目１５］
前記キャリア基板と反対側の前記１又は複数のデバイス層の前記成長の間に使用されるバッファ層の少なくとも一部をさらに備える、
項目１２から１４のいずれか一項に記載のデバイス。
［項目１６］
前記キャリア基板と反対側の前記１又は複数のデバイス層の前記成長の間に使用される異なる構成を有する複数のバッファ層を備える、
項目１５に記載のデバイス。
［項目１７］
前記バッファ層は、ＳｉＮｘマスクを有する、
項目１５又は１６に記載のデバイス。
［項目１８］
前記１又は複数のデバイス層又は前記バッファ層の前記一部又は前記１もしくは複数のバッファ層のうち１つが、ある雰囲気に露出される、
項目１５から１７のいずれか一項に記載のデバイス。
［項目１９］
前記１又は複数のデバイス層及び／又は前記バッファ層の前記一部及び／又は前記１もしくは複数のバッファ層がエピタキシャル成長により成長された、
項目１５から１８のいずれか一項に記載のデバイス。

【図1a)】

【図1b)】

【図2】

【図3】

【図4】

【図5】

【図6】