特許 7205033 キャッシュの割当方法と装置、記憶媒体、電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-01-06

(45)【発行日】2023-01-17

(54)【発明の名称】キャッシュの割当方法と装置、記憶媒体、電子装置

(51)【国際特許分類】

   G06F 12/084 20160101AFI20230110BHJP

   G06F 12/0806 20160101ALI20230110BHJP

   G06F 12/0811 20160101ALI20230110BHJP

【ＦＩ】

G06F12/084

G06F12/0806 100

G06F12/0811

【請求項の数】 10

(21)【出願番号】P 2021562299

(86)(22)【出願日】2020-04-30

(65)【公表番号】

(43)【公表日】2022-09-08

(86)【国際出願番号】 CN2020088364

(87)【国際公開番号】W WO2020259082

(87)【国際公開日】2020-12-30

【審査請求日】2021-10-22

(31)【優先権主張番号】201910580430.8

(32)【優先日】2019-06-28

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】516010548

【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】牛新偉

【審査官】後藤 彰

(56)【参考文献】

【文献】特表２０１９－５０２９９６（ＪＰ，Ａ）

【文献】特表２０１５－５１９６５４（ＪＰ，Ａ）

【文献】特表２０１３－５０２６４５（ＪＰ，Ａ）

【文献】特開２００９－２１１６４９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０１８９２３９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／０８４

Ｇ０６Ｆ １２／０８１１

Ｇ０６Ｆ １２／０８０６

(57)【特許請求の範囲】

【請求項1】

キャッシュの割当方法であって、
コアがフェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスし、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれることと、
前記第３レベルキャッシュに設置された計画ユニットは、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置することと、
前記計画ユニットは、前記コアへヒット応答を送信し、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられることと、を含むことを特徴とするキャッシュの割当方法。

【請求項2】

計画ユニットが前記複数のネットワークスライスに対して相応的なキャッシュを配置することは、
前記計画ユニットは、事前設定された分割ルールに従って、前記複数のネットワークスライスを複数のネットワークスライスグループに分割し、ここで、前記ネットワークスライスグループには1つ以上の前記ネットワークスライスを含むことと、
前記計画ユニットは、各前記ネットワークスライスグループにマーキング情報を設定することと、
前記計画ユニットは、前記マーキング情報に従って、複数の前記ネットワークスライスを有する前記ネットワークスライスグループにおける各ネットワークスライスに対してキャッシュリソースブロックを分割することと、を含むことを特徴とする請求項１に記載の方法。

【請求項3】

前記マーキング情報は第１マーキング情報と第２マーキング情報とを含み、前記計画ユニットが、前記マーキング情報に従って、複数の前記ネットワークスライスを有する前記ネットワークスライスグループにおける各ネットワークスライスに対してキャッシュリソースブロックを分割することは、
前記計画ユニットは、第１マーキング情報と第２マーキング情報に従って、前記各ネットワークスライスに対してキャッシュリソースブロックを分割することを含み、ここで、前記第１マーキング情報は、前記ネットワークスライスグループにおける前記ネットワークスライスの数を示すために使用され、前記第２マーキング情報は、前記ネットワークスライスが対応するアドレス情報をマークするために使用されることを特徴とする請求項２に記載の方法。

【請求項4】

前記計画ユニットが、前記ネットワークスライスグループにおける前記ネットワークスライスの優先度に従って、各前記ネットワークスライスのアドレス情報およびデータ情報を調整することをさらに含むことを特徴とする請求項３に記載の方法。

【請求項5】

前記コアが前記フェッチ命令を送信することによってアクセスされた前記第３レベルキャッシュの応答がミス応答であることを検出する場合、外部メモリにフェッチ命令を送信し、前記外部メモリよりフィードバックされたフェッチ結果を受信し、
前記計画ユニットは、前記フェッチ結果に応じて前記アドレス情報と前記データ情報を更新することを特徴とする請求項４に記載の方法。

【請求項6】

キャッシュにアクセスする場合、前記コアによって送信されるフェッチ命令の数はＮであり、ここで、Ｎは１以上の正の整数であることを特徴とする請求項１～５のいずれかの１項に記載の方法。

【請求項7】

キャッシュの割当装置であって、
コアに配置され、フェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスするように設置されたアクセスモジュールであり、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれることと、
前記第３レベルキャッシュに設置された計画ユニットに位置され、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置するように設置された割当モジュールと、
前記計画ユニットに位置され、前記コアへヒット応答を送信するように設置された応答モジュールであり、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられることと、を含むことを特徴とするキャッシュの割当装置。

【請求項8】

前記割当モジュールは、
事前設定された分割規則に従って、前記複数のネットワークスライスを複数のネットワークスライスグループに分割するように設置された第１分割ユニットであり、ここで、前記ネットワークスライスグループには、少なくとも一つの前記ネットワークスライスが含まれることと、
各前記ネットワークスライスグループにマーキング情報を設定するように設置された設定ユニットと、
前記マーキング情報に従って複数の前記ネットワークスライスを有する前記ネットワークスライスグループにおける各ネットワークスライスに対してキャッシュリソースブロックを分割するように設置された第２分割ユニットと、を含むことを特徴とする請求項７に記載の装置。

【請求項9】

記憶媒体であって、コンピュータプログラムが格納され、前記コンピュータプログラムは、実行する時に、請求項１～６のいずれかの１項に記載の前記方法を実行するように設置されることを特徴とする記憶媒体。

【請求項10】

電子装置であって、
メモリおよびプロセッサを含み、前記メモリにはコンピュータプログラムが格納され、前記プロセッサは、前記コンピュータプログラムを実行することで、請求項１～６のいずれかの１項に記載の前記方法を実行するように設置されることを特徴とする電子装置。

【発明の詳細な説明】

【クロス・リファレンス】

【0001】

本願は、２０１９年０６月２８日に中国特許庁へ出願された出願番号が２０１９１０５８０４３０．８である中国の特許の優先権を主張し、当該出願の全体内容は援用により本願に組み込まれるものとする。

【技術分野】

【0002】

本発明は、マルチコアネットワークプロセッサの分野に関して、たとえば、キャッシュの割当方法と装置、記憶媒体、電子装置に関する。

【背景技術】

【0003】

複数のネットワーク処理システムをメディア処理、データマイニング、財務分析などの分野で頻繁に行われるデータ交換とデータ共有の要件に満たすために、マルチコアネットワークプロセッサの命令とデータの共有構造とそのスケーラビリティを最適化する必要がある。

【0004】

プロセッサが従来のシングルコア時代からマルチコア時代に移行するにつれて、プロセッサ数の増加は、システムレベルチップのオンチップストレージアーキテクチャの設計に大きな課題をもたらす。一方では、コア数の増加によりチップの規模が急速に増加し、各コアの平均メモリアクセス遅延と最大アクセス遅延を上昇する。他方では、シングルコアシステムとは異なり、マルチコアシステムは、マルチコアアーキテクチャの処理リソースを最大限に活用するために、ネットワークアプリケーションに対してネットワークスライスの並行研究にも注意が払われる。したがって、関連技術において、コア数の増加によって引き起こされるメモリアクセス遅延および最大アクセス遅延の上昇、ならびにネットワークスライスの低い並行性という問題に対するより良い解決考案はない。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施形態は、関連技術におけるコア数の増加によって引き起こされるメモリアクセス遅延および最大アクセス遅延の上昇、ならびにネットワークスライスの低い並行性という問題を解決するために、キャッシュの割当方法と装置、記憶媒体、電子装置を提供する。

【課題を解決するための手段】

【0006】

本発明の一つの実施形態は、キャッシュの割当方法を提供し、コアがフェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスし、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれることと、前記第３レベルキャッシュに設置された計画ユニットは、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置することと、前記計画ユニットは、前記コアへヒット応答を送信し、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられることと、を含む。

【0007】

本発明の別の実施形態は、キャッシュの割当装置を提供し、コアに配置され、フェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスするように設置されたアクセスモジュールであり、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれることと、前記第３レベルキャッシュに設置された計画ユニットに位置され、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置するように設置された割当モジュールと、前記計画ユニットに位置され、前記コアへヒット応答を送信するように設置された応答モジュールであり、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられることと、を含む。

【0008】

本発明の別の実施形態は、記憶媒体をさらに提供し、前記記憶媒体にはコンピュータプログラムが格納され、前記コンピュータプログラムは、実行する時に、上記いずれかの方法実施形態におけるステップを実行するように設置される。

【0009】

本発明の別の実施形態は、電子装置をさらに提供し、メモリおよびプロセッサを含み、前記メモリにはコンピュータプログラムが格納され、前記プロセッサは、前記コンピュータプログラムを実行することで、上記いずれかの方法実施形態におけるステップを実行するように設置される。

【図面の簡単な説明】

【0010】

ここで説明する図面は、本発明を理解するために用いられ、本発明の一部を構成する。本発明の例示的な実施形態およびその説明は、本発明を説明するために用いられ、本発明を制限するものではない。図面において、

【図1】図１は、本発明の実施形態に係るキャッシュの割当方法のフローチャートである。

【図2】図２は、本発明の実施形態に係るマルチレベルキャッシュのモデルの概略図である。

【図3】図３は、本発明の実施形態に係る第３レベルキャッシュのアクセスフローの概略図である。

【図4】図４は、本発明の実施形態に係る第３レベルキャッシュのモジュールの概略図である。

【図5】図５は、本発明の実施形態に係る第３レベルキャッシュのデータ構造の概略図である。

【図6】図６は、本発明の実施形態に係るキャッシュの割当装置の構造ブロック図である。

【発明を実施するための形態】

【0011】

以下、本発明は、図面を参照して、実施形態と併せて説明する。

【0012】

本発明の明細書、特許請求の範囲及び上記図面における「第１」、「第２」などの用語は、類似な対象を区別するために使用され、必ずしも特定な配列または優先順位を説明するものではない。

【0013】

（実施例１）
本実施形態において、キャッシュの割当方法を提供する。図１は、本発明の実施形態に係るキャッシュの割当方法のフローチャートである。図１に示すように、当該プロセスは、以下のステップを含む。

【0014】

ステップＳ１０２：コアがフェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスし、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれる。

【0015】

ステップＳ１０４：前記第３レベルキャッシュに設置された計画ユニットは、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置する。

【0016】

ステップＳ１０６：前記計画ユニットは、前記コアへヒット応答を送信し、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられる。

【0017】

本発明が提供されたキャッシュの割当方法は、第３レベルキャッシュの計画ユニットを使用して、ネットワークスライス情報に従って複数のコアセットを複数のネットワークスライスに割り当て、且つ複数のネットワークスライスに対して相応的なキャッシュを配置するので、関連技術において、コア数の増加によって引き起こされるメモリアクセス遅延および最大アクセス遅延の上昇、ならびにネットワークスライスの低い並列性という問題を解決することで、大規模マルチコアネットワークプロセッサのオンチップストレージアーキテクチャとコアのメモリアクセス遅延が最適化され、オンチップストレージリソースの使用率を向上する。

【0018】

図２は、本発明の実施形態に係るマルチレベルキャッシュのモデルの概略図である。図２に示すように、図２における各コアは、一つの第１レベルキャッシュ（Ｌ１＿ｃａｃｈｅ）に対応する。また、一つのコアセット（ｓｅｔ）は、一つの第２レベルキャッシュ（Ｌ２＿ｃａｃｈｅ）に対応する。最後に、プロセッサ全体に対して、第３レベルキャッシュ（Ｌ３＿ｃａｃｈｅ）に対応することができる。当然、このモデルにおいて、外部メモリ（Ｍｅｍｏｒｙ、ＭＥＭ）のサポートも受けられる。

【0019】

本実施形態において、一つのコアがフェッチ命令を送信した後、まず、第１レベルキャッシュ（Ｌ１＿ｄａｃｈ）にアクセスし、ヒット（ｈｉｔ）すると、命令と第１レベルキャッシュにおけるデータを返す。その後、次の値を取ることを待つ。ミスする（ｍｉｓｓ）と、フェッチ（ＰＣ）、スレッド情報（ｔｈｒｅａｄ＿ｉｎｆｏ）、およびコア情報（ｃｏｒｅ＿ｉｎｆｏ）がキューＬ１＿ｃａｃｈｅ＿ｍｉｓｓ＿ｑに書き込む。次に、ポーリングして第２レベルキャッシュ（Ｌ２＿ｃａｃｈｅ）にアクセスする。

【0020】

次に、第２レベルキャッシュ（Ｌ２＿ｃａｃｈｅ）にアクセスする場合、同様に、ヒット（ｈｉｔ）すると、命令と第２レベルキャッシュにおけるデータを返す。その後、次の値を取ることを待つ。ミスする（ｍｉｓｓ）と、フェッチ（ＰＣ）、スレッド情報（ｔｈｒｅａｄ＿ｉｎｆｏ）、セット情報（ｓｅｔ＿ｉｎｆｏ）、およびネットワークスライス情報（ｓｌｉｃｅ＿ｉｎｆｏ）をキューＬ２＿ｃａｃｈｅ＿ｍｉｓｓ＿ｑに書き込む。

【0021】

一つの実施形態において、計画ユニットが、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置することは、前記計画ユニットは、事前設定された分割ルールに従って、前記複数のネットワークスライスを複数のネットワークスライスグループに分割し、ここで、前記ネットワークスライスグループには1つまたは複数の前記ネットワークスライスを含むことと、前記計画ユニットは、各前記ネットワークスライスグループにマーキング情報を設定することと、前記計画ユニットは、前記マーキング情報に従って、複数の前記ネットワークスライスを有する前記ネットワークスライスグループにおける各ネットワークスライスに対してキャッシュリソースブロックを分割することと、を含む。

【0022】

一つの実施形態において、前記計画ユニットが、前記マーキング情報に従って、複数の前記ネットワークスライスを有する前記ネットワークスライスグループにおける各ネットワークスライスに対してキャッシュリソースブロックを分割することは、前記計画ユニットは、第１マーキング情報と第２マーキング情報に従って、前記各ネットワークスライスに対してキャッシュリソースブロックを分割することを含み、ここで、前記第１マーキング情報は、前記ネットワークスライスグループにおける前記ネットワークスライスの数を示すために使用され、前記第２マーキング情報は、前記ネットワークスライスが対応するアドレス情報をマークするために使用される。

【0023】

一つの実施形態において、前記方法は、前記計画ユニットが、前記ネットワークスライスグループにおけるネットワークスライスの優先度に従って、各前記ネットワークスライスのアドレス情報およびデータ情報を調整することをさらに含む。

【0024】

一つの実施形態において、図３は、本発明の実施形態に係る第３レベルキャッシュのアクセスフローの概略図である。図３に示すように、Ｌ３＿ｃａｃｈｅにアクセスする場合、ネットワークスライス情報に基づいて、３２個のセット（ｓｅｔ）のフェッチ要求に対して収束して分類し、まず、フラグレジスタ（ｆｌａｇ＿ｕｎｉｔ）とタグランダムアクセスストレージ（ｔａｇ＿ｒａｍ）にアクセスして、Ｌ３＿ｃａｃｈｅにおける特定のアドレスにアクセスし、ヒット（ｈｉｔ）すると、命令とデータを返し、ミスする（Ｍｉｓｓ）と、最も外側のＭＥＭへフェッチする。

【0025】

図４は、本発明の実施形態に係る第３レベルキャッシュのモジュールの概略図である。図４に示すように、第３レベルｃａｃｈｅには計画ユニットｆｌａｇ＿ｕｎｉｔがあり、異なるネットワークスライスの集合ｓｅｔに対してサイズの大きさが配置可能なｃａｃｈｅを提供することを配置して計画することができるので、異なるネットワークスライスのストレージ管理性能を向上させる。ネットワークスライスがグループとして管理され、計画ユニットｆｌａｇ＿ｕｎｉｔを介してネットワークスライスのキャッシュリソースを配置し、複数のネットワークスライスの配置をサポートできる。デフォルトにおいて、ｆｌａｇがネットワークスライスグループｃａｃｈｅの中央位置にマークされ、複数のネットワークスライスのキャッシュのサイズは相違がない。ネットワークスライスの各グループは、Ｌ３＿ｃａｃｈｅにおける合計Ｘ個ブロック（ｂｌｏｃｋ）の一つのバンク（ｂａｎｋ）を専用的にアクセスし、一つのネットワークスライスグループにスライスが１つしか表示されない場合、当該グループのｆｌａｇは無効になり、当該ｂａｎｋのＸ個ｂｌｏｃｋリソースが当該スライスより専用する。一つのネットワークスライスグループに２つのスライスがある場合、ｆｌａｇに従って分割され、たとえば、ｓｌｉｃｅ０に４個のｂｌｏｃｋ、ｓｌｉｃｅ１にＸ－４個のｂｌｏｃｋを割り当て、ここで、Ｘは偶数で、毎回調整されｂｌｏｃｋの数も偶数である。図５は、本発明の実施形態に係る第３レベルキャッシュのデータ構造の概略図である。図５に示すように、ｆｌａｇ＿ｕｎｉｔには主にｖｌｄとｔａｇ＿ｒａｍの分割アドレスが含まれ、ｖｌｄがマークされた一つのネットワークスライスグループの数が２であるかどうかである。Ｌ３＿ｃａｃｈｅにおけるｔａｇとｄａｔａは同じ深さで、１対１の対応を持ち、スライスグループにおけるスライスの優先度が異なる場合、各スライスのｔａｇアドレスとデータ幅が調整される。

【0026】

一つの実施形態において、前記コアが、前記フェッチ命令を送信することによってアクセスされた前記第３レベルキャッシュの応答がミス応答であることを検出する場合、外部メモリにフェッチ命令を送信し、前記外部メモリよりフィードバックされたフェッチ結果を受信する。前記計画ユニットは、前記フェッチ結果に応じて前記アドレス情報と前記データ情報を更新する。

【0027】

本実施形態において、外部メモリは、フェッチ命令を受信した後、フェッチ命令を計画ユニットに送信する。

【0028】

本実施形態において、最も外側のＭＥＭに異なるネットワークスライスのデータが格納され、命令とデータを返すことが取得される場合、同時に、ｆｌａｇ情報に従ってＬ３＿ｃａｃｈを更新する。外部メモリＭＥＭは、大幅に拡張でき、低コストで、異なるネットワークスライスの命令とデータを順番に配置し、および異なるネットワークスライスで通用されるデータを第３レベルキャッシュに更新する。

【0029】

本実施形態において、フェッチＰＣの長さは、各ネットワークスライスにおける命令とデータの最大スペースに従って決定され、ＭＥＭにアクセスするとき、ネットワークスライス情報を追加する。

【0030】

同時に、最も外側のＭＥＭは、複数のネットワークスライスを簡単に拡張でき、複数のネットワークスライスのデータを順番に配置する必要があり、且つｆｌａｇ＿ｕｎｉｔとＬ３＿ｃａｃｈｅを同じ比率で拡張する。なお、ｆｌａｇ＿ｕｎｉｔユニットの数を増やし、比較ロジックを変更して、ネットワークスライスの粒度管理をより詳細にすることができ、たとえば、２つのスライスグループの４つのスライスが粒度管理として使用され、スライスグループ０における一つのスライスが、スライスグループ１のｃａｃｈｅリソースを占有させる。マルチコアネットワークシステムのコア計画に基づいて、同じネットワークスライスの異なるセットのコア実行のスライスサービスが完全に同じで、一定量の共有Ｌ２＿ｃａｃｈｅとＬ３＿ｃａｃｈｅを割り当て、リソースの再利用率を向上させる。

【0031】

一つの実施形態において、キャッシュにアクセスするとき、前記コアによって送信されるフェッチ命令の数はＮであり、ここで、Ｎは１以上の正の整数である。

【0032】

本実施形態において、コアのフェッチ遅延を隠すために、各コアは一度に複数の命令をフェッチし、それによってコアとコアとの間の競合遅延を隠す。

【0033】

本実施形態において、理解のために以下のシナリオも提供される。

【0034】

各コアｃｏｒｅには、第１レベルｃａｃｈｅとして１ｋのプライベートｃａｃｈｅがあり、１６個コアごとが一つの集合ｓｅｔとして、３２ｋの共有ｃａｃｈｅを有し、第２レベルｃａｃｈｅは１６個コアに対して完全に共有され、１６個セットは一つの１２８ｋのｃａｃｈｅを有し、第３レベルｃａｃｈｅとし、第３レベルｃａｃｈｅは、オフチップメモリＭＥＭに関連付けられる。ｃｏｒｅ０がフェッチすると、まず、第１レベルｃａｃｈｅにアクセスし、ヒットした場合、命令とデータをｃｏｒｅ０に返し、ミスした場合、第２レベルｃａｃｈｅにアクセスする。第２レベルｃａｃｈｅでヒットした場合、命令とデータをｃｏｒｅ０に返し、かつ第１レベルｃａｃｈｅを更新し、第２レベルｃａｃｈｅでミスした場合、第３レベルｃａｃｈｅにアクセスし、上記のステップ同じである。ネットワークスライスのフェッチＰＣは１０ｂｉｔｓであり、スライスグループにおけるスライスの優先度が同じである場合、上位６ｂｉｔｓがｔａｇ＿ａｄｄｒとし、下位４ｂｉｔｓがｔａｇ＿ｄａｔａとする。スライスグループ全体に対して、スライス０とスライス１の合計ｔａｇ＿ａｄｄｒは最大１２ｂｉｔｓである。スライスの重みに従って、スライス０のリソースは８個ｂｌｏｃｋ、スライス１のリソースは４個ｂｌｏｃｋに調整すると、スライス０のアドレスはＰＣ［７：０］に調整され、ｔａｇ＿ｄａｔａはＰＣ［１２：８］になり、これに対応して、スライス１のアドレスはＰＣ［３：０］に調整され、ｔａｇ＿ｄａｔａはＰＣ［１２：４］になる。アクセスするとき、まず、フェッチアドレスをｆｌａｇと比較してから、ｔａｇ＿ｒａｍにおけるデータを取得し、ｖｌｄとｔａｇ＿ｄａｔａに従って、ヒットかｍｉｓｓかを確定し、ヒットした場合、Ｌ３＿ｃａｃｈｅ ｄａｔａにおける命令を取得し、ミスした場合、外部ＭＥＭからフェッチする。ＭＥＭからフェッチバックの場合、一方ではコアに返し、他方ではそれをｆｌａｇ＿ｕｎｉｔと比較してから、ｔａｇ＿ｒａｍとｄａｔａ＿ｒａｍを更新する。

【0035】

上記実施形態の説明を通じて、当業者は、上記実施形態による方法が、ソフトウェアと通用なハードウェアプラットフォームによって実現でき、当然、ハードウェアによっても実現できることを理解することができる。この理解に基づいて、本発明の技術考案は、ソフトウェア製品の形で具体化することができる。当該コンピュータソフトウェア製品は、一つの記憶媒体（例えば、読み取り専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ 、ＲＯＭ）／ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ 、ＲＡＭ）、磁気ディスク、および光ディスク）に格納され、端末デバイス（携帯電話、コンピューター、サーバー、またはネットワーク装置などである）が本発明の複数の実施形態に記載された方法を実行できるための複数の命令を含む。

【0036】

（実施例２）
本実施形態において、上記実施例および実施形態を実現するために使用されるキャッシュの割当装置がさらに提供され、説明されたものは繰り返されない。以下で使用される「モジュール」という用語は、所定の機能を実現できるソフトウェアおよび／またはハードウェアの組み合わせである。以下の実施形態で説明される装置は、ソフトウェアによって実現することができるが、ハードウェア、またはソフトウェアとハードウェアの組み合わせも可能である。

【0037】

図６は、本発明の実施形態に係るキャッシュの割当装置の構造ブロック図である。図６に示すように、当該装置は、コアに配置され、フェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスするように設置されたアクセスモジュール６２であり、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれることと、前記第３レベルキャッシュに設置された計画ユニットに位置され、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置するように設置された割当モジュール６４と、前記計画ユニットに位置され、前記コアへヒット応答を送信するように設置された応答モジュール６６であり、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられることと、を含む。

【0038】

一つの実施形態において、前記割当モジュールは、事前設定された分割規則に従って、前記複数のネットワークスライスを複数のネットワークスライスグループに分割するように設置された第１分割ユニットであり、ここで、前記ネットワークスライスグループには、少なくとも一つの前記ネットワークスライスが含まれることと、各前記ネットワークスライスグループにマーキング情報を設定するように設置された設定ユニットと、前記マーキング情報に従って複数の前記ネットワークスライスを有する前記ネットワークスライスグループにおける各ネットワークスライスに対してキャッシュリソースブロックを分割するように設置された第２分割ユニットと、を含む。

【0039】

上記複数のモジュールは、ソフトウェアまたはハードウェアによって実現できる。後者の場合、次の方法で実現することができるが、これに限定されない。上記モジュールはすべて同じプロセッサに配置されるか、または、上記複数のモジュールは任意の組み合わせで異なるプロセッサに配置される。なお、上記複数のモジュールはすべて同じネットワーク処理システムに配置される。

【0040】

（実施例３）
本発明の実施形態は、コンピュータプログラムが格納される記憶媒体をさらに提供し、ここで、当該コンピュータプログラムは、実行する時に上記のいずれかの１つの方法実施形態におけるステップを実行するように設置される。

【0041】

選択できるように、本実施形態において、上記記憶媒体は、以下のステップを実行するためのコンピュータプログラムを記憶するように設置される。

【0042】

Ｓ１：コアがフェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスし、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれる。

【0043】

Ｓ２：前記第３レベルキャッシュに設置された計画ユニットは、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置する。

【0044】

Ｓ３：前記計画ユニットは、前記コアへヒット応答を送信し、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられる。

【0045】

選択できるように、本実施形態において、上記記憶媒体は、Ｕディスク、ＲＯＭ、ＲＡＭ、モバイルハードディスク、磁気ディスク、または光ディスクなどの多種多様なコンピュータプログラムを記憶することができる媒体を含むが、これらに限定されない。

【0046】

本発明の実施形態は、メモリおよびプロセッサを含む電子装置をさらに提供し、当該メモリにはコンピュータプログラムが格納され、当該プロセッサは、コンピュータプログラムを実行することで、前述のいずれかの１つの方法実施形態におけるステップを実行するように設置される。

【0047】

選択できるように、上記電子装置は、伝送設備および入出力設備をさらに含み、ここで、当該伝送設備は、上記プロセッサと接続され、当該入出力設備は、上記プロセッサと接続される。

【0048】

選択できるように、本実施形態において、上記プロセッサは、コンピュータプログラムを介して以下のステップを実行するように設置される。

【0049】

Ｓ１：コアがフェッチ命令を送信することによってアクセスされる第１レベルキャッシュおよび第２レベルキャッシュの応答がともにミス応答であることを検出した場合、第３レベルキャッシュにアクセスし、ここで、前記フェッチ命令は、アクセスされたキャッシュに命令とデータを返すことを要求することに用いられ、前記第１レベルキャッシュは前記コアのプライベートキャッシュであり、前記第２レベルキャッシュは前記コアが配置されたコアセットと対応するパブリックキャッシュであり、前記第３レベルキャッシュは複数のコアセットの間で共有されたパブリックキャッシュであり、前記第２レベルキャッシュのミス応答において、ネットワークスライス情報が含まれる。

【0050】

Ｓ２：前記第３レベルキャッシュに設置された計画ユニットは、前記ネットワークスライス情報に従って、前記複数のコアセットを複数のネットワークスライスに割り当て、且つ前記複数のネットワークスライスに対して相応的なキャッシュを配置する。

【0051】

Ｓ３：前記計画ユニットは、前記コアへヒット応答を送信し、ここで、前記ヒット応答は、前記コアが配置されたコアセットと対応するネットワークスライスのキャッシュにおけるデータを返すために用いられる。

【0052】

一つの実施形態において、本実施形態の特定の例について、上記実施例および実施形態で説明された例を参照することができ、本実施形態では再び説明されない。

【0053】

当然、当業者が分かるように、上記の本発明の複数のモジュールまたは複数のステップは、普通のコンピューティングデバイスによって実現でき、これらは、単一のコンピューティングデバイスに集中することもでき、複数のコンピューティングデバイスで構成されるネットワークに分散させることもできる。一つの実施形態において、上記複数のモジュールまたは複数のステップは、コンピューティングデバイスによって実行可能なプログラムコードによって実現でき、これによって、上記複数のモジュールまたは複数のステップをストレージデバイスに格納され、コンピューティングデバイスによって実行され、場合によっては、ここに示した順序と異なる順序で、示された又は記載されたステップを実行し、又は、上記複数のモジュールまたは複数のステップを複数の集積回路モジュールにそれぞれに作成し、又は、上記複数のモジュールまたは複数のステップにおける複数のモジュールまたはステップを単一の集積回路モジュールに作成することで実現する。このように、本発明は任意の特定のハードウェアとソフトウェアの組み合わせに限定されない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】