特許 7209134 動作検証システム及び動作検証装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2023-01-11

(45)【発行日】2023-01-19

(54)【発明の名称】動作検証システム及び動作検証装置

(51)【国際特許分類】

   G06F 30/34 20200101AFI20230112BHJP

【ＦＩ】

G06F30/34

【請求項の数】 20

(21)【出願番号】P 2022571824

(86)(22)【出願日】2022-07-08

(86)【国際出願番号】 JP2022027078

【審査請求日】2022-11-22

(31)【優先権主張番号】P 2021214375

(32)【優先日】2021-12-28

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2022027411

(32)【優先日】2022-02-25

(33)【優先権主張国・地域又は機関】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】591102095

【氏名又は名称】三菱電機ソフトウエア株式会社

(74)【代理人】

【識別番号】110002941

【氏名又は名称】弁理士法人ぱるも特許事務所

(72)【発明者】

【氏名】白石 忠明

【審査官】堀井 啓明

(56)【参考文献】

【文献】特開２０１１－３９７８１（ＪＰ，Ａ）

【文献】特開２０１７－１６２１３０（ＪＰ，Ａ）

【文献】特開２０１１－７６１９１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ３０／２０－３０／３９８

(57)【特許請求の範囲】

【請求項1】

回路がプログラムされたＦＰＧＡと、前記ＦＰＧＡの内部ＲＡＭと、前記内部ＲＡＭと外部とのデータとのやり取りに介在するバス回路と、前記バス回路を介して前記内部ＲＡＭから前記ＦＰＧＡのノード値が書き込まれる、前記ＦＰＧＡの外部メモリと、前記回路を模擬したシミュレータがインストールされた計算機と、前記バス回路を介して前記ＦＰＧＡと前記計算機とを接続する通信路と、を備え、
前記計算機は、前記シミュレータを動作させたときの内部状態値が書き込まれるシステムメモリと、前記通信路を介して、前記ＦＰＧＡを制御する制御部と、を備え、
前記制御部は、前記回路と前記シミュレータとを動作させる動作指示部と、前記外部メモリから得た、前記回路を動作させたときの前記ノード値と当該ノード値に対応する前記内部状態値とを比較して、前記ＦＰＧＡの動作を検証する比較部と、を有し、
前記動作指示部は、前記回路と前記シミュレータとを同時動作させる、
動作検証システム。

【請求項2】

前記比較部は、前記ノード値と前記内部状態値とを、前記外部メモリと前記システムメモリとのメモリベースで比較する、請求項１に記載の動作検証システム。

【請求項3】

前記比較部は、前記ノード値と前記内部状態値とを、前記システムメモリと前記外部メモリとから出力されたファイル同士で比較する、請求項１に記載の動作検証システム。

【請求項4】

前記比較部は、指定する前記ノード値と前記内部状態値とを比較する、請求項１から３のいずれか１項に記載の動作検証システム。

【請求項5】

前記比較部は、前記ノード値又は前記内部状態値の少なくとも一方の値の形式に合わせた変換が行われたもので比較する、請求項１から３のいずれか１項に記載の動作検証システム。

【請求項6】

前記比較部は、前記ノード値又は前記内部状態値の少なくとも一方の値の形式に合わせた変換が行われたもので比較する、請求項４項に記載の動作検証システム。

【請求項7】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項１から３のいずれか１項に記載の動作検証システム。

【請求項8】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項４項に記載の動作検証システム。

【請求項9】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項５項に記載の動作検証システム。

【請求項10】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項６項に記載の動作検証システム。

【請求項11】

回路がプログラムされたＦＰＧＡの動作を検証する動作検証装置において、
前記回路を模擬したシミュレータがインストールされた計算機を備え、
前記計算機は、前記シミュレータを動作させたときの内部状態値が書き込まれるシステムメモリと、前記ＦＰＧＡの内部ＲＡＭと外部とのデータとのやり取りに介在するバス回路を介して前記ＦＰＧＡと前記計算機とを接続する通信路を介して、前記ＦＰＧＡを制御する制御部と、を備え、
前記制御部は、前記回路と前記シミュレータとを動作させる動作指示部と、前記バス回路を介して前記内部ＲＡＭから前記ＦＰＧＡのノード値が書き込まれる、前記ＦＰＧＡの外部メモリから得た、前記回路を動作させたときの前記ノード値と当該ノード値に対応する前記内部状態値とを比較して、前記ＦＰＧＡの動作を検証する比較部と、を有し、
前記動作指示部は、前記回路と前記シミュレータとを同時動作させる、
動作検証装置。

【請求項12】

前記比較部は、前記ノード値と前記内部状態値とを、前記外部メモリと前記システムメモリとのメモリベースで比較する、請求項１１に記載の動作検証装置。

【請求項13】

前記比較部は、前記ノード値と前記内部状態値とを、前記システムメモリと前記外部メモリとから出力されたファイル同士で比較する、請求項１１に記載の動作検証装置。

【請求項14】

前記比較部は、指定する前記ノード値と前記内部状態値とを比較する、請求項１１から１３のいずれか１項に記載の動作検証装置。

【請求項15】

前記比較部は、前記ノード値又は前記内部状態値の少なくとも一方の値の形式に合わせた変換が行われたもので比較する、請求項１１から１３のいずれか１項に記載の動作検証装置。

【請求項16】

前記比較部は、前記ノード値又は前記内部状態値の少なくとも一方の値の形式に合わせた変換が行われたもので比較する、請求項１４項に記載の動作検証装置。

【請求項17】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項１１から１３のいずれか１項に記載の動作検証装置。

【請求項18】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項１４項に記載の動作検証装置。

【請求項19】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項１５項に記載の動作検証装置。

【請求項20】

前記比較部は、前記ノード値及び前記内部状態値との一致率を出力する、請求項１６項に記載の動作検証装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、動作検証システム及び動作検証装置に関するものである。

【背景技術】

【0002】

従来から、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの半導体回路の設計品質保証は、例えば、ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）シミュレーションにより行われる（例えば、特許文献１参照）。ＦＰＧＡは、設計した回路データをプログラムすることで、設計した回路の機能を実現できるものである（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特表２００３－５０３７９１号公報

【文献】特開２０００－１２２８９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＨＤＬシミュレーションは、ツールとして導入し易い。しかしながら、ＨＤＬシミュレーションは、シミュレーションの実行に時間を要し、回路規模にも依るが１万サイクル程度で数時間を要すると云う課題があった。この為、十分な検証が仕切れず不具合に繋がる問題がある。ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）エミュレータは、フルノード観測が可能で不具合の検出率は高くなるが、メモリ又は及びインターフェースが実速度で動作せず、高速動作ペリフェラルの検証適用が難しいうえに、検証の実行速度も実動作に対し１／５以下と遅く、更に、価格も数千万円を超え非常に高額である。

【0005】

本願明細書に開示される技術は、１０００万サイクルを超える検証であっても数分以下で完了し得る動作検証システム及び動作検証装置を得ることを目的とする。

【課題を解決するための手段】

【0006】

本願明細書に開示される一例の動作検証システムは、回路がプログラムされたＦＰＧＡと、ＦＰＧＡの内部ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、内部ＲＡＭと外部とのデータとのやり取りに介在するバス回路と、バス回路を介して内部ＲＡＭからＦＰＧＡのノード値が書き込まれる、ＦＰＧＡの外部メモリと、回路を模擬したシミュレータがインストールされた計算機と、バス回路を介してＦＰＧＡと計算機とを接続する通信路と、を備えている。計算機は、シミュレータを動作させたときの内部状態値が書き込まれるシステムメモリと、通信路を介して、ＦＰＧＡを制御する制御部と、を備えている。制御部は、回路とシミュレータとを動作させる動作指示部と、外部メモリから得た、回路を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して、ＦＰＧＡの動作を検証する比較部と、を有している。動作指示部は、回路とシミュレータとを同時動作させる。

【発明の効果】

【0007】

本願明細書に開示される一例の動作検証システムは、制御部が回路とシミュレータとを同時に動作させて、回路を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して回路検証を行うので、１０００万サイクルを超える検証であっても数分以下で完了できる。

【図面の簡単な説明】

【0008】

【図1】実施の形態１に係る動作検証システム及び動作検証装置の構成を示す図である。

【図2】図１の動作指示部の好適な例を示す図である。

【図3】図１の動作検証システム及び動作検証装置の動作の第一例を示すフローチャートである。

【図4】図１の動作検証システム及び動作検証装置の動作の第二例を示すフローチャートである。

【図5】図１の動作検証システム及び動作検証装置の状態遷移を示す図である。

【図6】図１の動作検証システム及び動作検証装置の状態遷移を示す図である。

【図7】図１のシミュレータ及び制御部の機能を実現するハードウェア構成例を示す図である。

【図8】実施の形態２に係る動作検証システム及び動作検証装置の構成を示す図である。

【図9】実施の形態３に係る動作検証システム及び動作検証装置を用いた協調設計システムを示すフロー図である。

【発明を実施するための形態】

【0009】

実施の形態１．
以下、実施の形態１に係る動作検証システム及び動作検証装置について、図１から図７を用いて説明する。図中、同一符号は、同一又は相当部分を示し、それらについての詳細な説明は省略する。

【0010】

図１は実施の形態１に係る動作検証システム及び動作検証装置の構成を示す図であり、図２は図１の動作指示部の好適な例を示す図である。図３は図１の動作検証システム及び動作検証装置の動作の第一例を示すフローチャートであり、図４は図１の動作検証システム及び動作検証装置の動作の第二例を示すフローチャートである。図５及び図６は、それぞれ図１の動作検証システム及び動作検証装置の状態遷移を示す図である。図７は、図１のシミュレータ及び制御部の機能を実現するハードウェア構成例を示す図である。実施の形態１に係る動作検証システム６０は、動作検証装置５０と、動作検証対象である回路２を備えた半導体回路の一例であるＦＰＧＡ１と、ＦＰＧＡ１に接続された外部メモリ５と、を備えている。図１では、動作検証装置５０が計算機６により実現されている例を示した。

【0011】

図１において、ＦＰＧＡ１は、動作検証対象である回路２がプログラムされたものである。内部ＲＡＭ３は、ＦＰＧＡ１の内蔵メモリブロックに形成された内部のＲＡＭである。バス回路４は、内部ＲＡＭ３と外部とのデータとのやり取りに介在するものである。外部メモリ５は、バス回路４を介して内部ＲＡＭ３からＦＰＧＡ１のノード値が書き込まれるものである。外部メモリ５は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリなどが好適である。通信路９は、バス回路４を介してＦＰＧＡ１と、計算機６とを接続するものである。通信路９は、ＵＳＢ（登録商標）３．ｘ、ＰＣＩ－Ｅｘｐｒｅｓｓ（登録商標）などで、超高速に接続することが好ましい。バス回路４は、計算機６から直接、ＦＰＧＡ１側のレジスタ、メモリブロック等にアクセス可能とするカスタムバス設計を行う。また、ＦＰＧＡ１側にも制御回路つまりＦＰＧＡ１側制御回路を準備しておくことが好ましい。

【0012】

ノードとノード値について説明する。外部回路に接続された特定の内部回路を特定内部回路と呼ぶことにする。外部回路に接続された特定内部回路における出力と異なり、特定内部回路以外の他の内部回路の出力は、通常外部に出力されない。ここでは、特定内部回路以外の他の内部回路をノードと呼び、ノードの状態値をノード値と呼ぶ。

【0013】

実施の形態１に係る動作検証装置５０は、計算機６に相当するものである。計算機６は、一般的なＰＣ（Ｐｅｒｓｏｎａｌ Cｏｍｐｕｔｅｒ）、ワークステーション等が好適である。計算機６は、ＦＰＧＡ１が搭載される製品に形成されたマイコンで構成してもよいし、ＦＰＧＡ１の内部に形成したマイコンで構成してもよい。図１において、計算機６は、回路２を模擬したシミュレータ７がインストールされたものである。詳しくは、回路２の機能を模擬したシミュレータ７が、インストールされたものが計算機６といえる。ソフトウェアの要求仕様に基づいて、回路２とシミュレータ７とがそれぞれ形成されるため、結果として、シミュレータ７は、回路２を模擬したものと同義になる。そのため、シミュレータ７が回路２を模擬したものとは、回路２の機能を模擬したものを省略して称しているといえる。システムメモリ８は、計算機６がシミュレータ７を動作させたときの内部状態値が書き込まれるものである。制御部１０は、通信路９を介して、計算機６によってＦＰＧＡ１を制御するものである。制御部１０は、動作指示部１１と比較部１２とを有している。動作指示部１１は、回路２とシミュレータ７とを動作させるものである。比較部１２は、回路２を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して、ＦＰＧＡ１の動作すなわち回路２の動作を検証するものである。

【0014】

図２に、実施の形態１に係る動作検証装置５０の動作指示部１１の好適な機能ブロックを示した。図２は、図１に示す動作指示部１１の好ましい詳細構成例を示している。動作指示部１１は、処理フェーズ管理部１３、シミュレータ制御部１４、システムメモリアクセス部１５、ＦＰＧＡ制御部１６、ＦＰＧＡ側メモリアクセス部１７を備えている。処理フェーズ管理部１３は、動作指示部１１の各処理フェーズを管理するものである。回路２を動作させるとき動作指示部１１は、処理フェーズ管理部１３がＦＰＧＡ制御部１６を制御して、ＦＰＧＡ側メモリアクセス部１７が通信路９を介してＦＰＧＡ１の回路２を起動し、動作させる。シミュレータ７を動作させるとき動作指示部１１は、処理フェーズ管理部１３がシミュレータ制御部１４を制御して、シミュレータ７を起動し、動作させる。シミュレータ制御部１４は、システムメモリアクセス部１５を介してシステムメモリ８へのアクセスも行う。また、ＦＰＧＡ側メモリアクセス部１７は、システムメモリアクセス部１５を介してシステムメモリ８とアクセスする。

【0015】

実施の形態１に係る動作検証システム６０及び動作検証装置５０において、比較部１２による比較は、メモリベースで行うが、必要であればファイルに落とす事は可能である。詳しくは、比較部１２は、ノード値と内部状態値とを、外部メモリ５とシステムメモリ８とのメモリベースで比較することができる。もちろん、比較部１２は、ノード値と内部状態値とを、システムメモリ８と外部メモリ５とからそれぞれ出力されたファイル同士で比較することも可能である。

【0016】

また、実施の形態１に係る動作検証システム６０及び動作検証装置５０では、シミュレータ７を上位制御する動作検証ソフトを開発し、ＦＰＧＡ１との具体的な比較方法を定義し実行することも可能である。シミュレータ７を上位制御する動作検証ソフトは、制御部１０に包含されるものであるといえる。さらに、動作指示部１１及び比較部１２を備えた制御部１０は、ＦＰＧＡ１の動作を指定の位置で止め、内部状態を確認するデバッグ機能を備えるようにすることで、解析効率を高めることも可能である。つまり、比較部１２は、指定するノード値と内部状態値とを比較することになる。

【0017】

このような動作指示部１１及び比較部１２を備えた制御部１０の制御動作を可能にするには、ＦＰＧＡ１側に、前述のＦＰＧＡ１側制御回路を組み込んでおくことが好ましい。混乱を生じさせない為に、これらの制御部１０、又は及びＦＰＧＡ１側制御回路について、標準化しルール化することで汎用性が高まる。さらに、動作指示部１１は、回路２とシミュレータ７とを同時動作させることで、リアル動作検証を実施することが可能である。そのため、数億サイクルの試験を数秒で終えることも可能である。

【0018】

動作検証対象である回路２が、ＹｏＬｏ（Ｙｏｕ ｏｎｌｙ Ｌｏｏｋ ｏｎｃｅ）などの物体検出ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）の場合、１枚の画像に対して１億回超の演算を行う必要がある。国際標準のデータセットでは２万枚を超える画像がある。パイソン（Ｐｙｔｈｏｎ）、テンソルフロー（ＴｅｎｓｏｒＦｌｏｗ）等で記述し評価されたＡＩアルゴリズムコードを、ＦＰＧＡ等の回路に実装するケースにおいて、その機能的等価性をどれだけ詳細に確認できるかが課題となる。理想的には、１億サイクル×２万枚の検証を、ＦＰＧＡ１内の全ての畳み込み結果に対し確認するのが望ましい。実施の形態１に係る動作検証システム６０及び動作検証装置５０は、その望ましいという条件の実現を現実的なものにすることができる。すなわち、計算機６をマスターに、ＦＰＧＡ１をスレーブにして実速度で動かし、シミュレータ７とＦＰＧＡ１とを同時に動作させ、その動作の違いを逐次比較することで実現可能である。計算機６とＦＰＧＡ１とをＵＳＢ３．ｘなどで高速に接続する。例えばＦＰＧＡ１を１００ＭＨｚで動作させた場合、毎秒１億サイクルとなる。

【0019】

次に、実施の形態１に係る動作検証方法、すなわち図１に示す実施の形態１に係る動作検証システム６０及び動作検証装置５０の動作について、図３、図４を用いて説明する。図３、図４において、ステップＳＴ１０は、ＦＰＧＡ１の回路２を動作検証するために、動作指示部１１及び比較部１２を備えた制御部１０を起動し、動作させる処理ステップである。すなわち、ステップＳＴ１０は、制御部１０が動作するステップである。図４の場合の最初のステップは、ステップＳＴ１１である。ステップＳＴ１１において、後述する動作検証の状態遷移を伴って、制御部１０が動作する。ステップＳＴ２１は、動作指示部１１がシミュレータ７を起動し、動作させる処理ステップである。ステップＳＴ２１において、シミュレータ７が動作する。ステップＳＴ２２は、動作指示部１１がＦＰＧＡ１の回路２を起動し、動作させる処理ステップである。ステップＳＴ２２において、ＦＰＧＡ１の回路２が動作する。この動作に、前述のＦＰＧＡ１側制御回路を用いてもよい。ステップＳＴ３１は、システムメモリ８が内部状態値を順次記憶する処理ステップである。ステップＳＴ３２は、内部ＲＡＭ３がノード値を順次記憶し、そのノード値を外部メモリ５が順次取得して記憶する処理ステップである。この動作に、前述のＦＰＧＡ１側制御回路を用いてもよい。

【0020】

図３、図４において、ステップＳＴ４０は、対応するノード値と内部状態値とを比較して、ＦＰＧＡ１の回路２の動作を検証する処理ステップである。ステップＳＴ５０は、全てのノード値と内部状態値とを比較する処理ステップを例示している。つまり、ステップＳＴ５０は、シミュレータ７と回路２との動作の違いを逐次比較している場合を例示している。図３では、ステップＳＴ５０において、比較対象の全ての比較が完了したかを判定し、全ての比較が完了していない場合はステップＳＴ４０に移動し、全ての比較が完了している場合は終了する。図４では、ステップＳＴ５０において、比較対象の全ての比較が完了したかを判定し、全ての比較が完了していない場合はステップＳＴ１１に移動し、全ての比較が完了している場合は終了する。もちろん、ＦＰＧＡ１の回路２の動作を指定の位置で止め、内部状態を確認するようにしてもよい。前述の通り、比較部１２は、指定するノード値と内部状態値とを比較することになる。

【0021】

図３と図４との違いを、例えば、ＦＰＧＡ１の回路２とシミュレータ７とがＡＩである場合を例に説明する。図４では１層毎に処理を止める場合を例示している。一方、図３では、全ての層に処理が終わるまで処理を続ける場合を例示している。つまり、図３のフローは、動作検証対象の動作を全て実行した後に、動作検証対象のノードとして予め指定されたノード値と内部状態値とを比較する例である。図４のフローは、動作検証対象の動作を予め設定された１層毎の処理等の停止ポイントまでにおいて、動作検証対象のノードとして予め指定されたノード値と内部状態値とを比較する。その後に次の停止ポイントまでシミュレータ７及び回路２を動作させて、前の停止ポイントから今回の停止ポイントまでにおいて、動作検証対象のノードとして予め指定されたノード値と内部状態値とを比較する例である。すなわち、図４のフローは、シミュレータ７及び回路２の動作と、ステップＳＴ４０の比較とを最後の停止ポイントである最終ポイントまで繰り返す例である。前述した動作検証の状態遷移は、停止ポイントの進行状態の遷移である。

【0022】

実施の形態１に係る動作検証方法においても、比較部１２による比較は、メモリベースで行うが、必要であればファイルに落とす事は可能である。また、動作指示部１１は、回路２とシミュレータ７とを同時動作させることで、リアル動作検証を実施することが可能である。そのため、数億サイクルの試験を数秒で終えることも可能である。

【0023】

図５、図６に、実施の形態１に係る動作検証システム６０及び動作検証装置５０の状態遷移を示した。図５、図６に示した状態遷移は、図４のフローに対応した例である。図５における矢印の下流側である最後のＡ、Ｂ、Ｃは、それぞれ図６におけるＡ、Ｂ、Ｃと同じである。すなわち、図５における最後のＡ、Ｂ、Ｃ以降は、それぞれ図６のＡ、Ｂ、Ｃ以降に続いている。図５では、ＦＰＧＡ１の回路２及びシミュレータ７は、ＡＩである場合の状態遷移を例示している。３層までの処理を例示している。制御部１０がシミュレータ７に動作開始を指示する開始指令ｃ１から始まる。制御部１０は、動作検証ソフトを使って、回路２とシミュレータ７とを同時動作させると、図５、図６に示すような状態遷移となる。適宜、ＦＰＧＡ１の回路２を単に回路２と表記する。

【0024】

詳しくは、１層目の処理として、制御部１０は、シミュレータ７を起動し動作させ、１層目処理して完了後に、シミュレータ７を一旦停止させる。次に、制御部１０は、回路２を起動し動作させ、１層目処理して完了後に、回路２を一旦停止させる。そして、２層目、３層目の処理として同じように、制御部１０がＦＰＧＡ１の回路２とシミュレータ７とを動作させる。このような動作を、動作指示部１１が、回路２とシミュレータ７とを同時動作させているという。つまり、回路２とシミュレータ７とが完全に時間的に同時に動作している必要はなく、動作指示部１１の制御、指示により回路２とシミュレータ７とが並列して動作するため、回路２とシミュレータ７とが同時に動作している時間帯は必ずあるという意味である。

【0025】

さらに詳しく説明する。図５、図６に示すシミュレータ７及びＦＰＧＡ１の回路２の各状態は、符号Ｓ０、Ｓ１、Ｓ１ａ、Ｓ２、Ｓ２ａ、Ｓ３、Ｓ４、Ｓ４ａ、Ｓ５、Ｓ５ａ、Ｓ６、Ｓ７、Ｓ７ａ、Ｓ８、Ｓ８ａ、Ｓ９を付している。状態Ｓ０、Ｓ１ａ、Ｓ２ａ、Ｓ４ａ、Ｓ５ａ、Ｓ７ａ、Ｓ８ａは、一旦停止の状態すなわちウエイト状態である。状態Ｓ１、Ｓ２が、それぞれシミュレータ７、回路２の１層目処理の動作を行っている状態である。状態Ｓ４、Ｓ５が、それぞれシミュレータ７、回路２の２層目処理の動作を行っている状態である。状態Ｓ７、Ｓ８が、それぞれシミュレータ７、回路２の３層目処理の動作を行っている状態である。状態Ｓ３、Ｓ６、Ｓ９は、制御部１０が比較部１２において、回路２のノード値とシミュレータ７の当該ノード値に対応する内部状態値とを比較する動作を行っている状態である。

【0026】

制御部１０がシミュレータ７に開始指令ｃ１を出力する。シミュレータ７は、状態Ｓ１の処理を実行し、完了後に完了報告ｒ１を制御部１０に出力する。シミュレータ７は、その後、状態Ｓ１ａになる。このとき、回路２は状態Ｓ０すなわちウエイト状態である。次に、制御部１０が回路２に開始指令ｃ２を出力する。回路２は、状態Ｓ２の処理を実行し、完了後に完了報告ｒ２を制御部１０に出力する。回路２は、その後、状態Ｓ２ａになる。制御部１０は、状態Ｓ３の処理を実行する。比較処理の完了後に、制御部１０がシミュレータ７に開始指令ｃ３を出力する。

【0027】

シミュレータ７は、状態Ｓ４の処理を実行し、完了後に完了報告ｒ３を制御部１０に出力する。シミュレータ７は、その後、状態Ｓ４ａになる。次に、制御部１０が回路２に開始指令ｃ４を出力する。回路２は、状態Ｓ５の処理を実行し、完了後に完了報告ｒ４を制御部１０に出力する。回路２は、その後、状態Ｓ５ａになる。制御部１０は、状態Ｓ６の処理を実行する。比較処理の完了後に、制御部１０がシミュレータ７に開始指令ｃ５を出力する。

【0028】

シミュレータ７は、状態Ｓ７の処理を実行し、完了後に完了報告ｒ５を制御部１０に出力する。シミュレータ７は、その後、状態Ｓ７ａになる。次に、制御部１０が回路２に開始指令ｃ６を出力する。回路２は、状態Ｓ８の処理を実行し、完了後に完了報告ｒ６を制御部１０に出力する。回路２は、その後、状態Ｓ８ａになる。制御部１０は、状態Ｓ９の処理を実行する。３層目処理が最後の場合は、図４のステップＳＴ５０において、全ての比較が完了した判定し、終了する。３層目処理が最後でない場合は、ステップＳＴ１１に移動し、ステップＳＴ１１からステップＳＴ５０までの処理を繰り返す。

【0029】

ＨＤＬシミュレーションは、ツールとして導入し易く、安価である。実施の形態１に係る動作検証システム６０及び動作検証装置５０は、一般的な計算機を用いて動作検証対象の回路２と回路２を模擬したシミュレータ７とを同時に動作させて、回路２を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して回路検証を行うので、一般的な設備で高速に容易に行うことができる。このため、実施の形態１に係る動作検証システム６０及び動作検証装置５０は、一般的な設備より高速で高価な設備を必要とせず安価に行うことができる。

【0030】

なお、図１では動作検証装置５０が計算機６により実現されている例を示したが、動作検証装置５０は計算機６以外により実現されてもよい。この場合には、動作検証装置５０のシミュレータ７及び制御部１０の機能は、図７に示すプロセッサ９８、メモリ９９により機能が実現されてもよい。シミュレータ７及び制御部１０は、プロセッサ９８がメモリ９９に記憶されたプログラムを実行することにより、実現される。また、複数のプロセッサ９８及び複数のメモリ９９が連携して各機能を実行してもよい。

【0031】

計算機６は、図７と同様に、プロセッサ９８、システムメモリ８を備えており、プロセッサ９８がシステムメモリ８に記憶されたプログラムを実行することにより、シミュレータ７及び制御部１０の機能が実現されている。

【0032】

以上のように、実施の形態１に係る動作検証システム６０は、回路２がプログラムされたＦＰＧＡ１と、ＦＰＧＡ１の内部ＲＡＭ３と、内部ＲＡＭ３と外部とのデータとのやり取りに介在するバス回路４と、バス回路４を介して内部ＲＡＭ３からＦＰＧＡ１のノード値が書き込まれる外部メモリ５と、回路２を模擬したシミュレータ７がインストールされた計算機６と、バス回路４を介してＦＰＧＡ１と計算機６とを接続する通信路９と、を備えている。計算機６は、シミュレータ７を動作させたときの内部状態値が書き込まれるシステムメモリ８と、通信路９を介して、ＦＰＧＡ１を制御する制御部１０と、を備えている。制御部１０は、回路２とシミュレータ７とを動作させる動作指示部１１と、回路２を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して、ＦＰＧＡ１の動作を検証する比較部１２とを有している。動作指示部１１は、回路２とシミュレータ７とを同時動作させる。実施の形態１に係る動作検証システム６０は、この構成により、制御部１０が回路２とシミュレータ７とを同時に動作させて、回路２を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して回路検証を行うので、１０００万サイクルを超える検証であっても数分以下で完了できる。

【0033】

以上のように、実施の形態１に係る動作検証装置５０は、回路２がプログラムされたＦＰＧＡ１の動作を検証する動作検証装置である。動作検証装置５０は、回路２を模擬したシミュレータ７がインストールされた計算機６を備えている。計算機６は、シミュレータ７を動作させたときの内部状態値が書き込まれるシステムメモリ８と、ＦＰＧＡ１の内部ＲＡＭ３と外部（外部メモリ５）とのデータとのやり取りに介在するバス回路４を介してＦＰＧＡ１と計算機６とを接続する通信路９を介して、ＦＰＧＡ１を制御する制御部１０と、を備えている。制御部１０は、回路２とシミュレータ７とを動作させる動作指示部１１と、バス回路４を介して内部ＲＡＭ３からＦＰＧＡ１のノード値が書き込まれる外部メモリ５から得た、回路２を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して、ＦＰＧＡ１の動作を検証する比較部１２と、を有している。動作指示部１１は、回路２とシミュレータ７とを同時動作させる。実施の形態１に係る動作検証装置５０は、この構成により、制御部１０が回路２とシミュレータ７とを同時に動作させて、回路２を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して回路検証を行うので、１０００万サイクルを超える検証であっても数分以下で完了できる。

【0034】

実施の形態１に係る動作検証装置５０において、計算機６が、ＦＰＧＡ１が搭載される製品に形成されたマイコンで構成する場合、ＦＰＧＡ１の内部に形成したマイコンで構成する場合ともに、ＦＰＧＡ１が搭載された製品において、動作検証の自己診断を行うことができる。このように構成する場合でも、自己診断前、例えば、製品出荷前の動作検証においては、製品の外部にある一般的なＰＣ、ワークステーション等で構成された計算機６を通信路９でＦＰＧＡ１に接続して動作検証を行ってもよい。もちろん、動作検証の自己診断においても、この手法で行ってもよい。なお、ＦＰＧＡ１が搭載される製品に形成されたマイコンで計算機６を構成する場合、ＦＰＧＡ１とマイコンとを接続する線路が通信路９に相当する。ＦＰＧＡ１の内部に形成したマイコンで計算機６を構成する場合、ＦＰＧＡ１の内部の回路が通信路９に相当する。よって、詳しくは、ＦＰＧＡ１と計算機６とを接続する通信路９は、ＦＰＧＡ１の回路２とＦＰＧＡ１のマイコンとを接続する回路といえる。

【0035】

実施の形態２．
以下、実施の形態２に係る動作検証システム６０及び動作検証装置５０について、図８を用いて説明する。図８は実施の形態２に係る動作検証システム及び動作検証装置の構成を示す図である。実施の形態２に係る動作検証システム６０及び動作検証装置５０は、値変換部１８又は値変換部１９の少なくとも一方が形成されていることが、実施の形態１に係る動作検証システム及び動作検証装置と異なる点である。実施の形態１と実施の形態２とが共通する部分については説明を省略する。図中、同一符号は、同一又は相当部分を示し、それらについての詳細な説明は省略する。

【0036】

図８において、値変換部１８は、ＦＰＧＡ１に形成され、ノード値を別の形式に変換するものである。値変換部１９は、計算機６に形成され、ノード値を別の形式に変換するものである。

【0037】

実施の形態２に係る動作検証システム６０及び動作検証装置５０は、比較部１２が、ノード値又は内部状態値の少なくとも一方の値の形式に合わせた変換が行われたもので比較することができる構成である。回路２の実行結果はメモリ情報として１／０のデータの羅列のノード値となる。一方、シミュレータ７の実行結果はメモリ情報として変数（数値型）の内部状態値となる。

【0038】

そのため、１／０のデータであるノード値を、格納アドレス位置、ビット長、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ／Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｙｔｅ）の情報を元に、値変換部１８によって、シミュレータ７側の形式に合せて型変換させることで、比較を容易することができる。つまり、比較部１２における数値型を合わせたノード値と内部状態値との比較においては、単純に一致か不一致だけを見るのでは無く、値がどの程度異なるのかの情報が有ると解析が容易となる。同じく、値変換部１９によって、変数（数値型）の内部状態値を１／０のデータに合せて型変換させることで、比較を容易することもできる。特に、ノード値、内部状態値の形式を合わせることで、人間が見て分かりやすい値とできる。なお、値変換部１８、値変換部１９を共に備える場合は、１／０のデータ、変数型のデータと異なる形式に変換される。

【0039】

このように、実施の形態２に係る動作検証システム６０及び動作検証装置５０では、ノード値と内部状態値との形式を合わせるので、比較部１２が、ノード値及び内部状態値との一致率を出力することが、より容易になる。よって、回路２とシミュレータ７との構造的な違いによる誤差範囲を規定し、一致においても完全一致／誤差範囲一致とを選べるようにすることが、より容易となる。

【0040】

以上のように、実施の形態２に係る動作検証システム６０及び動作検証装置５０は、比較部１２が、ＦＰＧＡ１のノード値又はシミュレータ７を動作させたときの内部状態値の少なくとも一方の値の形式に合わせた変換が行われたもので比較するので、実施の形態１に係る動作検証システム６０及び動作検証装置５０の効果を奏し、更にノード値と内部状態値との比較を高精度に行うことができる。また、実施の形態２に係る動作検証システム６０及び動作検証装置５０の比較部１２は、ノード値及び内部状態値との一致率を出力する。これにより具体的な一致率により、検証結果を容易に確認することができる。

【0041】

実施の形態３．
実施の形態３に係る動作検証システム６０及び動作検証装置５０は、協調設計システムを構成している例である。図９は、実施の形態３に係る動作検証システム及び動作検証装置を用いた協調設計システムを示すフロー図である。実施の形態３に係る動作検証システム６０及び動作検証装置５０は、協調設計システムにより検証されたシミュレータ７、シミュレータ７の検証結果による高位合成と要求仕様７１とに基づいて設計された回路２が実装されたFPGA１を備えている。以下、実施の形態３に係る動作検証システム６０及び動作検証装置５０について、図９を用いて説明する。実施の形態３に係る動作検証システム６０及び動作検証装置５０は、実施の形態１及び２に係る動作検証システム６０及び動作検証装置５０と同様の構成である。実施の形態１及び２と実施の形態３とが共通する部分については説明を省略する。図中、同一符号は、同一又は相当部分を示し、それらについての詳細な説明は省略する。

【0042】

まず、動作検証システム６０及び動作検証装置５０が有益である背景を説明する。半導体回路の開発においては、一般的に、ハードウェア構成を決定してからソフトウェア仕様を決め、開発を開始するが、それらの評価においては、先ずは、ＬＳＩ(Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ)を含めハードウェアが動作しないとソフトウェアの評価は進められない関係にある。

【0043】

開発に関わる人員も、一般にソフトウェア開発者の方が多人数である。このため、ハードウェアの開発不具合は、多人数のソフトウェア開発人員を待たせたり、変更を余儀なくさせたりするなど、製品開発全体に与える影響が大きい。一方、逆に、ソフトウェア開発の不具合が、ハードウェア開発に与える影響は小さく、それらの関係性より、自ずとハードウェアの開発品質は、ソフトウェアの開発品質よりも高精度が求められる。開発するハードウェアの中に、回路設計の伴うＬＳＩ開発が含まれる場合は、品質維持に向けた難易度が更に高まり、ＬＳＩの開発品質を如何に高めるかが重要な課題となる。

【0044】

そこで、図９に示す協調設計システムが有益となる。つまり、回路設計者の誤解又はミスを、如何に抑制排除するかの方策として、これまで説明してきたシミュレータ７を利用することができる。

【0045】

次に、図９に示す協調設計システムによる回路２の設計及び検証の流れを説明する。ステップＳＴ９１として、要求仕様７１に基づいてシミュレータ７を設計する。ステップＳＴ９２として、シミュレータ７とシステムソフトウェア７２とを比較して妥当性を検証する。ステップＳＴ９３として、検証した結果により要求仕様７１からの具体設計を確定させて、回路２の設計に高位合成する。ステップＳＴ９４として、シミュレータ７の検証結果による高位合成と要求仕様７１とに基づいて回路２を設計する。つまり、ステップＳＴ９１からステップＳＴ９３の流れでしっかりと具体的な機能設計を確定させて、回路２の設計を行う。

【0046】

そして、ステップＳＴ９５として、回路２をＦＰＧＡ１に実装するためのテストデータを作成する。ステップＳＴ９６として、このテストデータでＨＤＬシミュレーションを行う。ステップＳＴ９６のＨＤＬシミュレーションは、小規模な検証のため、本願の課題で説明したＨＤＬシミュレーションのような大規模なものではない。ステップＳＴ９７として、ステップＳＴ９６の結果を反映させて、回路２をＦＰＧＡ１へ実装する。これ以降のステップＳＴ９８、ステップＳＴ９９が動作検証システム６０又は動作検証装置５０の動作となる。

【0047】

ステップＳＴ９８として、制御部１０が動作指示部１１によって、回路２とシミュレータ７とを動作させる。ステップＳＴ９９として、制御部１０が比較部１２によって、回路２を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して、ＦＰＧＡ１の動作を検証する。ステップＳＴ９８、ステップＳＴ９９は、動作検証システム６０又は動作検証装置５０による検証であり、ステップＳＴ９６の検証に対して、大規模な検証といえる。なお、動作指示部１１は、回路２とシミュレータ７とを同時動作させる。

【0048】

このように、図９に示す協調設計システムは、頭で考えた事だけで全工程を流し最終段で確認した場合に、誤解が設計の最終工程まで行くのに対し、早い段階で、頭で考えた事を実際に形にして確認する事で誤解を検出し、手戻りのループを小さくする考え方である。なお、動作検証システム６０又は動作検証装置５０を構築する上で、ＨＤＬにより実現するよりも、ソフトウェアのシミュレータ７を作る方が遙かに容易であり、早期の事前確認に適している。もちろん、ＨＤＬにより実現するものは、ステップＳＴ９６のような小規模な検証ではなく、ステップＳＴ９８、ステップＳＴ９９のような大規模な検証を意味している。

【0049】

なお、動作検証システム６０、動作検証装置５０では、制御部１０がディスプレイ等を使って、比較部１２の比較結果を示したり、実行状況を示したりするようにしてもよい。例えば、２種類のログファイルをテキスト形式にて、検証の度に生成する。画像データである場合は、次のような例示となる。比較結果を示す場合は、比較不一致が有ったｊｐｇ写真のみ表示し、不一致内容を並べて分かり易く表示もし、全てのｊｐｇ写真で不一致が無い場合は、「ｎｎ ｊｐｇ Ｍｉｓｍａｔｃｈ Ｚｅｒｏ」を表示する。ここでｎｎは、試験実行したｊｐｇの枚数を指す。実行状況を示す場合は、どのｊｐｇ写真の、何層目までの処理を実行し、各層毎の比較結果と最終推論結果のＯＫ／ＮＧ（良／不良）を表示させる。このようにすれば、当該ｊｐｇ写真の問題の有無が一目で分かる。

【0050】

なお、本願は、実施の形態において様々な例示的な実施例が記載されているが、実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独でまたは様々な組み合わせで他の実施の形態又は他の実施例に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態又は他の実施例の構成要素と組み合わせる場合が含まれるものとする。

【符号の説明】

【0051】

１…ＦＰＧＡ、２…回路、３…内部ＲＡＭ、４…バス回路、５…外部メモリ、６…計算機、７…シミュレータ、８…システムメモリ、９…通信路、１０…制御部、１１…動作指示部、１２…比較部、１３…処理フェーズ管理部、１４…シミュレータ制御部、１５…システムメモリアクセス部、１６…ＦＰＧＡ制御部、１７…ＦＰＧＡ側メモリアクセス部、１８…値変換部、１９…値変換部

【要約】

動作検証システム（６０）及び動作検証装置（５０）は、回路（２）を模擬したシミュレータ（７）がインストールされた計算機（６）を備えている。計算機（６）によってＦＰＧＡ（１）を制御する制御部（１０）は、回路（２）とシミュレータ（７）とを動作させる動作指示部（１１）と、バス回路（４）を介して内部ＲＡＭ（３）からＦＰＧＡ（１）のノード値が書き込まれる外部メモリ（５）から得た、回路（２）を動作させたときのノード値と当該ノード値に対応する内部状態値とを比較して、ＦＰＧＡ（１）の動作を検証する比較部（１２）とを有する。動作指示部（１１）は、回路（２）とシミュレータ（７）とを同時動作させる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】