▶ アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-01-12
(45)【発行日】2023-01-20
(54)【発明の名称】カスコード複合スイッチスルーレート制御
(51)【国際特許分類】
H03K 17/16 20060101AFI20230113BHJP
H03K 17/687 20060101ALI20230113BHJP
【ＦＩ】
H03K17/16 H
H03K17/687 A
【請求項の数】
24
(21)【出願番号】P 2021522408
(86)(22)【出願日】2019-12-16
(65)【公表番号】
(43)【公表日】2022-02-09
(86)【国際出願番号】 EP2019085448
(87)【国際公開番号】W WO2020127117
(87)【国際公開日】2020-06-25
【審査請求日】2021-07-02
(31)【優先権主張番号】16/222,700
(32)【優先日】2018-12-17
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】519383544
【氏名又は名称】アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ヘゼキエル・ダクジュング・ランドルフ
(72)【発明者】
【氏名】マイケル・ジョージ・ネグレテ
【審査官】及川 尚人
(56)【参考文献】
【文献】特開２０１５－００８２２７（ＪＰ，Ａ）
【文献】米国特許第０７３４８８２６（ＵＳ，Ｂ１）
【文献】特表２００２－５２６９２９（ＪＰ，Ａ）
【文献】国際公開第２０１８／０９６２６３（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１６／００９４２１８（ＵＳ，Ａ１）
【文献】特開２０１７－１１８６３０（ＪＰ，Ａ）
【文献】特開２０１４－００３１１０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／００９１８５２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１０／００７８６９４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ １７／１６
Ｈ０３Ｋ １７／６８７
(57)【特許請求の範囲】
【請求項1】
スルーレート制御を提供する切り替え回路機構であって、スルーレート制御式カスコード複合スイッチであって、
ドレイン端子、ソース端子、およびゲート端子を含むノーマリオフ低電圧トランジスタ（ＬＶＴ）、および
前記複合スイッチを形成するように、前記ＬＶＴと直列にドレイン端子、ソース端子、およびゲート端子を含むノーマリオンカスコード高電圧トランジスタ（ＨＶＴ）を備える、スルーレート制御式カスコード複合スイッチと、
入力信号を受信するように結合された入力端子と、前記ＬＶＴの前記ゲート端子に結合された出力端子とを含む、第１のゲートドライバ回路と、
ゲートドライバ出力と前記ＨＶＴの前記ゲートとの間に結合されて、前記複合スイッチのターンオンまたはターンオフのうちの少なくとも１つの間に、前記ＨＶＴのドレイン―ゲート間容量を駆動し、前記複合スイッチにわたる切り替え信号のスルーレートを前記第１のゲートドライバ回路の駆動電流特性に制限させる、結合回路機構と、を備え、
前記結合回路機構は、前記ＬＶＴと前記ＨＶＴとのそれぞれのゲート間に制御式電気伝導結合路を設けるように、前記ＨＶＴの前記ゲートに結合された第１の伝導端子と、前記ＬＶＴの前記ゲートに結合された第２の伝導端子とを含む、結合トランジスタを含む、切り替え回路機構。
【請求項2】
前記結合回路機構が、前記ＬＶＴをオンにバイアスをかける前記ゲートドライバ出力における信号に応答して、前記ＨＶＴのゲート－ソース伝導を阻止するためのオフセット電圧を与えるように、前記ＨＶＴの前記ゲートに結合されたオフセット電圧回路を含む、請求項１に記載の切り替え回路機構。
【請求項3】
前記結合回路機構が、前記オフセット電圧を与える少なくとも１つのｐ－ｎ半導体接合を含む、請求項２に記載の切り替え回路機構。
【請求項4】
前記結合回路機構が、前記オフセット電圧を与える少なくとも１つまたは一連のダイオードを含む、請求項２または３に記載の切り替え回路機構。
【請求項5】
前記結合回路機構が、それぞれ前記ＨＶＴの前記ゲートに結合された逆並列の第１および第２のダイオードを備える、請求項１～４のいずれかに記載の切り替え回路機構。
【請求項6】
前記ＨＶＴがＪＦＥＴであり、前記ＬＶＴがＭＯＳＦＥＴである、請求項１～５のいずれか一項に記載の切り替え回路機構。
【請求項7】
前記結合回路機構が、前記ゲートドライバ出力に結合された異なる第１および第２の電流路を含み、そのうちの１つのみが、前記複合スイッチのターンオン移行またはターンオフ移行のうちの１つの間に有効になり前記ＨＶＴの前記ゲートに電荷を与える、請求項１～６のいずれかに記載の切り替え回路機構。
【請求項8】
前記結合回路機構が、前記ＨＶＴの前記ゲートを前記ゲートドライバ出力に結合するための少なくとも１つのトランジスタまたは少なくとも１つのダイオードのうちの少なくとも１つを含む、請求項１～７のいずれかに記載の切り替え回路機構。
【請求項9】
前記結合回路機構が、前記ゲートドライバ出力と前記ＨＶＴの前記ゲートとの間の結合トランジスタを含み、前記ＨＶＴの前記ゲートに結合された第２のゲートドライバを含む、請求項１～８のいずれかに記載の切り替え回路機構。
【請求項10】
より低い電圧トランジスタ（ＬＶＴ）と直列のより高い電圧トランジスタ（ＨＶＴ）を含むカスコード複合スイッチによって分けられた第１のノードと第２のノードとの間の電気伝導を制御するように切り替える方法であって、前記ＬＶＴのゲートを駆動する第１のゲートドライバ回路を使用することと、
トランジスタまたはダイオードのうちの少なくとも１つを使用して、前記ＨＶＴと前記ＬＶＴとのゲート間に制御式結合を提供する、前記第１および第２のノードのうちの１つの切り替えスルーレートを制限することと、
少なくとも１つの結合トランジスタを使用して、前記複合スイッチの切り替え移行中に前記ＬＶＴの前記ゲートを前記ＨＶＴの前記ゲートに選択的に結合し、そうでなければ前記ＬＶＴの前記ゲートを前記ＨＶＴの前記ゲートから隔離することとを含む、方法。
【請求項11】
前記切り替えスルーレートを制限することが、前記ゲートドライバ回路によって制限された電流によって前記ＨＶＴのゲート－ドレイン静電容量を充電するまたは放電することを含む、請求項１０に記載の方法。
【請求項12】
前記複合スイッチのターンオン切り替え移行またはターンオフ切り替え移行のうちの１つのみの間に、前記第１および第２のノードのうちの１つの前記切り替えスルーレートを制限することを含む、請求項１０または１１に記載の方法。
【請求項13】
前記複合スイッチのターンオン移行およびターンオフ移行に対して前記第１および第２のノードのうちの１つの前記切り替えスルーレートを非対称に制限することを含む、請求項１０、１１または１２に記載の方法。
【請求項14】
前記ＬＶＴにオンにバイアスをかけるゲートドライバ信号に応答して、前記ＨＶＴのゲート－ソース伝導を制限または阻止するように、前記ＬＶＴと前記ＨＶＴとのゲート間にオフセット電圧を与えることを含む、請求項１０～１３のいずれかに記載の方法。
【請求項15】
より低い電圧トランジスタ（ＬＶＴ）と直列により高い電圧トランジスタ（ＨＶＴ）を含むカスコード複合スイッチによって分けられた第１のノードと第２のノードとの間のスルーレート制限式切り替え方法であって、第１のゲートドライバ回路を使用して、前記ＬＶＴのゲートを駆動することと、
結合トランジスタを使用して、前記複合スイッチの切り替え移行中に前記ＬＶＴの前記ゲートを前記ＨＶＴの前記ゲートに選択的に結合し、そうでなければ前記ＬＶＴの前記ゲートを前記ＨＶＴの前記ゲートから隔離することと、を含む、方法。
【請求項16】
第２のゲートドライバ回路を使用して、前記ＨＶＴのゲートを駆動することをさらに含む、請求項１５に記載の方法。
【請求項17】
前記結合が、前記第１のゲートドライバ回路によって与えられ、かつ制限される電流を使用して、前記ＨＶＴのゲート－ドレイン静電容量を充電または放電する、請求項１５または１６に記載の方法。
【請求項18】
前記ＨＶＴの指定のオフセット電圧またはゲート電流の一部が、前記選択的結合中に前記ＬＶＴのゲートに結合される、請求項１５、１６、または１７に記載の方法。
【請求項19】
前記ＨＶＴの前記ゲートを前記駆動することが、前記ＨＶＴの前記ゲートを、前記ＨＶＴのソース電圧よりも正である電圧にすることを含む、請求項１５～１８のいずれかに記載の方法。
【請求項20】
前記ＨＶＴが、ＳｉＣ、ＧａＮ、または他のワイドバンドギャップトランジスタを含む、請求項１５～１９のいずれか一項に記載の方法。
【請求項21】
切り替え回路機構であって、カスコード複合スイッチであって、
ドレイン端子、ソース端子、およびゲート端子を含むノーマリオフ低電圧トランジスタ（ＬＶＴ）と、
前記複合スイッチを形成するように前記ＬＶＴと直列に、ドレイン端子、ソース端子、およびゲート端子を含むノーマリオンカスコード高電圧トランジスタ（ＨＶＴ）と、
第１の入力信号を受信するように結合された入力端子と、前記ＬＶＴの前記ゲート端子に結合された出力端子とを含む、第１のゲートドライバ回路と、
第２の入力信号を受信するように結合された入力端子と、前記複合スイッチのオン状態中に前記ＨＶＴの前記ゲートを前記ＨＶＴのソースよりも正の電圧にすることを可能にするように前記ＨＶＴの前記ゲートに結合された出力端子とを含む、第２のゲートドライバ回路と、
前記ＬＶＴと前記ＨＶＴとのそれぞれのゲート間に制御式電気伝導結合路を設けるように、前記ＨＶＴの前記ゲートに結合された第１の伝導端子と、前記ＬＶＴの前記ゲートに結合された第２の伝導端子とを含む、結合トランジスタを備える、切り替え回路機構。
【請求項22】
前記ＨＶＴの前記ゲートと前記ＬＶＴの前記ゲートとの間に結合されて、前記複合スイッチの前記切り替えオン移行中または切り替えオフ移行中に、それら間に所望の結合を提供する、結合回路機構をさらに備える、請求項２１に記載の切り替え回路機構。
【請求項23】
より低い電圧トランジスタ（ＬＶＴ）と直列のより高い電圧トランジスタ（ＨＶＴ）を含む、カスコード複合スイッチによって分けられた第１のノードと第２のノードとを切り替える方法であって、第１のゲートドライバ回路を使用して、前記ＬＶＴのゲートを駆動することと、
第２のゲートドライバ回路を使用して、前記複合スイッチのオン状態の間に、前記ＨＶＴの前記ゲートを前記ＨＶＴのソースよりも正の電圧にすることと、
少なくとも１つの結合トランジスタを使用して、前記ＬＶＴと前記ＨＶＴとのそれぞれのゲート間に制御式電気伝導結合路を設けることであって、前記結合トランジスタは、前記ＨＶＴの前記ゲートに結合された第１の伝導端子と、前記ＬＶＴの前記ゲートに結合された第２の伝導端子を備えることと、を含む、方法。
【請求項24】
前記少なくとも１つの結合トランジスタを使用して、前記複合スイッチの切り替え移行中に前記ＬＶＴの前記ゲートを前記ＨＶＴの前記ゲートに選択的に結合し、そうでなければ前記ＬＶＴの前記ゲートを前記ＨＶＴの前記ゲートから隔離することを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権の主張
本出願は、その全体が参照により本明細書に組み込まれる、２０１８年１２月１７日に出願された米国特許出願第１６／２２２，７００号に対する優先権を主張する。
本出願は、その全体が参照により本明細書に組み込まれる、２０１８年１２月１７日に出願された米国特許出願第１６／２２２，７００号に対する優先権を主張する。
【0002】
本明細書は、概して、ただし限定としてではなく、電子回路に関係し、より具体的には、ただし限定としてではなく、電磁両立性（ＥＭＣ）を必要とする高電圧（ＨＶ）切り替え用途用を含む、スルーレート制御を含み得るような、カスコード複合スイッチ動作のためのデバイス、回路機構、および方法に関係する。
【背景技術】
【0003】
電界効果トランジスタ（ＦＥＴ）または他のトランジスタは、その伝導端子にわたって印加された電圧にも関わらず、電流がほとんどトランジスタデバイスを流れていない「オフ」状態と、このようなトランジスタの伝導端子にわたって電圧が、このようなトランジスタの伝導端子間でトランジスタを流れる電流にも関わらず、極小さいことが望まれ得る「オン」状態とを非常に素早く移行することが可能であり得るスイッチとして使用され得る。トランジスタを動作させるこのようなスイッチ挙動は、ＦＥＴのゲート端子などのトランジスタの制御端子に印加される適正電圧を選択することによって制御され得る一方、ＦＥＴのドレイン端子およびソース端子などのＦＥＴの伝導端子は、理想的な導電性「オン」状態および非導電性「オフ」状態を提供する、切り替え動作を行うのを担っている。
【0004】
トランジスタは、例えば、切り替えモード電力変換器を使用した電力変換の目的で、または電動モータ制御の目的などで、「オン」状態と「オフ」状態とを素早く切り替え得るスイッチとして使用され得る。特定の高電力送達用途では、トランジスタの伝導端子（例えば、ＦＥＴドレイン端子およびＦＥＴソース端子）にわたって印加されている大きな電圧、および伝導端子にわたって電圧降下がほとんどない「オン」状態における大きな電流、にも関わらず、「オフ」状態で極小さな電流を伝導することができるはずである高電圧スイッチを使用する必要がある。
【発明の概要】
【0005】
この目的のために、１つの手法としては、大きな「オフ」状態電圧および大きな「オン」状態電流の目標を達成するように設計されたノーマリ「オン」高電圧トランジスタ（ＨＶＴ）と、ＨＶＴをその「オン」状態と「オフ」状態に変換するように設計された、ノーマリ「オフ」低電圧トランジスタ（ＬＶＴ）との直列の２つのスイッチから成る、カスコード複合スイッチを作り出すことである。これらの２つのトランジスタは、様々な材料から構築され得、ＨＶＴは、窒化ガリウム（ＧａＮ）または炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ（ＷＢＧ）半導体から構築され、ＬＶＴは、ケイ素（ＳｉＣ）などの低価格材料から構築される。
【0006】
残念ながら、このようなカスコード複合スイッチは、「オン」状態と「オフ」状態との切り替えの間、過度に素早い移行に悩まされることが多い。高スルーレートとしても知られるこれらの素早い移行は、望まぬ電磁干渉（ＥＭＩ）を引き起こす可能性があり、またはモータ駆動の場合、モータ巻線に使用される導電線間の絶縁に損傷を与える可能性がある。
【0007】
本発明者らは、数ある中でも、問題が多くの切り替え用途に、特に、例えば、電力変換の目的などで、１つ以上のトランジスタを非常に素早く切り替えることが望ましい場合がある高電圧切り替え用途に存在することを認識している。例えば、高電力送達では、ＦＥＴのドレイン端子およびソース端子などのこれらのスイッチ伝導端子にわたって印加されている大きな電圧にも関わらず、「オフ」状態におけるスイッチ伝導端子間にゼロ電流を伝導することができる高電圧トランジスタスイッチを使用する必要があり得る。 残念ながら、本発明者らが認識しているように、スイッチを素早く切り替えすぎると、回路から電磁エネルギーを放射させる可能性があり、これは、電磁干渉（ＥＭＩ）を引き起こす可能性があり、ひいては、それが、場合によっては、電磁放出に対する政府規制に背く可能性がある。具体的には、「オフ」状態と「オン」状態とで移行すると、切り替えデバイスの伝導端子（例えば、ドレインおよびソース）にわたって変化する電圧（Ｖｄｓ）により、寄生回路静電容量全体にわたって変位電流が生じる可能性がある。次に、このような変位電流は、縮小版のアンテナと同様の回路の物理的構造によってＥＭＩに変換される。この変位電流の大きさは、
【0008】
切り替えノードの時間に対する電圧の変化の比率（ｄＶ／ｄｔまたは「スルーレート」）に比例する。したがって、本発明者らが認識しているように、ある特定の用途では、切り替え中にこの変位電流を低減するようにｄＶ／ｄｔを制御することが対象となる場合があり、これが今度はＥＭＩを低減するのに役立ち得る。電動モータ制御などの他の用途では、ｄＶ／ｄｔを制御するかまたは切り替えのスルーレートを制限することは、モータ巻線間の絶縁を保護するのに役立ち得る。
【0009】
切り替えへの取り組みでは、ドライバ回路を使用してＭＯＳＦＥＴのゲート制御端子を駆動するなど、強化モード（例えば、印加正制御電圧のないノーマリ「オフ」）金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）もしくは他のＦＥＴまたは他のトランジスタスイッチが使用され得る。（注記：本明細書では、ＭＯＳＦＥＴに「金属」ゲートがなくてもよいことを認識し、例えば、ポリシリコンまたは他のこのようなゲートが、当業であれば理解しているように、ＭＯＳＦＥＴという用語に含まれることが意図されており、同様に、ＭＯＳＦＥＴに、ゲートに隣接する「酸化物」絶縁体がなくてもよく、例えば、窒化ケイ素または他のゲート絶縁体が、当業者であれば理解しているように、ＭＯＳＦＥＴという用語に含まれることが意図されている）。インバータ回路または他のゲートドライバ回路でＭＯＳＦＥＴを駆動する際、このようなＦＥＴのドレイン端子におけるある程度のｄＶ／ｄｔ制御が、ＦＥＴのドレイン対ゲート静電容量（Ｃｄｇ）によって自然に得られ得る。このドレイン対ゲート静電容量Ｃｄｇは、固有の「ミラー」静電容量として概念化され得、以下でより詳細に説明する通り、ＦＥＴを「オフ」から「オン」または「オン」から「オフ」に切り替える間など、ＦＥＴのドレイン端子におけるドレイン電圧が変化すると、ＦＥＴのゲートに変位電流を引き起こす。ゲートドライバ回路は、ＦＥＴのミラー静電容量Ｃｄｇのこの充電または放電に適合するように供給することができる電流量を制限するように「電流制限式」であるように設計され得、これは、ある程度のスルーレート（ｄＶ／ｄｔ）制御を提供することができ、今度はそれが、ＥＭＩを許容可能なレベルに制限することに役立ち得る。
【0010】
しかしながら、本発明者らが認識しているように、切り替えトランジスタと直列に別のトランジスタ（「カスコード」トランジスタ）を追加して、代わりに単一のトランジスタが切り替えに使用された場合よりも、複合スイッチが「オフ」であるときにより大きなドレイン電圧に耐える（「スタンドオフする」）ことができる「複合スイッチ」を形成することが望ましい場合があり、このような２トランジスタ複合スイッチには、切り替え低電圧トランジスタ（ＬＶＴ）およびカスコード高電圧トランジスタ（ＨＶＴ）が含まれ得る。例えば、電動自動車モータ制御を含む、多くのこのような高電圧（ＨＶ）切り替用途がある。ただし、本発明者らが認識しているように、複合スイッチにカスコードトランジスタを含めることは、ＨＶＴのミラー静電容量Ｃｄｇを、複合スイッチの切り替えトランジスタを駆動するゲートドライバ回路によって与えられるドライバ電流から隔離し、そのため、本技法の非存在下では、複合スイッチのスルーレート（ｄＶ／ｄｔ）がうまく制御されないことがあり、所望されるよりも多い電磁エネルギーを放出してしまうことがあり、政府規制または特定の用途の要件の面からは許容できない場合があるＥＭＩ問題を引き起こし得る。
【0011】
これらおよび他の問題に対処することに役立つように、本発明者らは、複合スイッチに、ＥＭＩ低減のために切り替え中に電磁エネルギー放射を制限し、電気モータ用途においてモータ巻線を保護するのに役立てるなど、複合スイッチのより良いスルーレート（ｄＶ／ｄｔ）制御を提供することに役立つ追加の回路機構が提供され得ることを認識している。追加のスルーレート制御回路機構は、本明細書でさらに説明する通り、複合スイッチの「オン」から「オフ」への移行、または「オフ」から「オン」への移行のうちの一方のみに対して、または両方の移行に対してスルーレート制御を提供するように構成され得る。スルーレート制御回路機構は、ダイオードまたはトランジスタ結合を含み得、複合スイッチを形成するカスコードおよび切り替えトランジスタデバイスの独立した制御を含み得る。スルーレート制御回路機構は、複合スイッチが「オフ」であるときに高スタンドオフ電圧を与える特定のＨＶ用途で有用であり得るような、複合スイッチ（または他のワイドバンドギャップ半導体カスコードスイッチ）の空乏モード（例えば、ノーマリ「オン」）接合型電界効果トランジスタ（ＪＦＥＴ）もしくは他のＦＥＴまたは他のカスコードトランジスタを制御するように構成され得る。
【0012】
さらに、本発明者らは、複合スイッチが「オン」状態であるときに「ノーマリオン」ＨＶＴに制御可能に順方向バイアスをかけることによって、効率およびオン状態抵抗を改善することができることも認識している。具体的には、ＨＶＴのゲートを「オン」状態で正にすることにより、その抵抗が低減され、その飽和電流が増加する。ＨＶＴが接合型電界効果トランジスタ（ＪＦＥＴ）である場合、このようなオン状態では、ＪＦＥＴのゲートソース接合電圧またはゲート電流を監視することなどによって、ＪＦＥＴの温度が監視され得る。このような温度情報は、制御、効率最適化、故障監視、または他の目的に使用され得る。
【0013】
この概要は、本特許出願の発明の主題の概要を提供することを意図している。本発明の排他的または網羅的な説明を提供することを意図するものではない。発明を実施するための形態は、本特許出願に関するさらなる情報を提供するために含まれている。
【図面の簡単な説明】
【0014】
必ずしも縮尺通りではない図面では、様々な図において同様の数字が同様の構成要素を記述し得る。同様の数字に付いている異なる文字接尾辞は、同様の構成要素の異なる例を表している場合がある。図面は、概して、例として、ただし限定としてではなく、本明細書に述べられている様々な実施形態を示す。
【図1A】複合スイッチとは対照的な、単トランジスタ手法の切り替えの例を示す。
【図1B】複合スイッチとは対照的な、別の単トランジスタ手法の切り替えの例を示す。
【図2】高電圧トランジスタ（ＨＶＴ）と直列の低電圧トランジスタ（ＬＶＴ）を含み得るような、複合スイッチを含み得る切り替え手法の例を示す。
【図3A】ＨＶＴの制御端子がＬＶＴの制御端子に電気接続されている複合スイッチを含み得るような、切り替え手法の例を示す。
【図4A】一方または両方の切り替え移行の独立したまたは非対称のスルーレート制御を提供するためなどに、複合スイッチを使用することができる様々な切り替え手法の代表的な例を示す。
【図4B】一方または両方の切り替え移行の独立したまたは非対称のスルーレート制御を提供するためなどに、複合スイッチを使用することができる様々な切り替え手法の代表的な例を示す。
【図4C】一方または両方の切り替え移行の独立したまたは非対称のスルーレート制御を提供するためなどに、複合スイッチを使用することができる様々な切り替え手法の代表的な例を示す。
【図6】結合回路機構が、様々な、別々の、または独立した制御電圧レベルが、結合トランジスタに使用可能であるか、またはＨＶＴに供給可能であるか、またはその両方である、所望される場合、切り替え移行中のみなど、複合スイッチのＬＶＴとＨＶＴとの制御端子間に所望の程度の結合を提供し得るような結合トランジスタを含み得る、切り替え手法の例を示す。
【図7】本スルーレート制御技法の図解例による動作方法の態様の例を示す。
【図8】本スルーレート制御技法の図解例による動作方法の態様の例を示す。
【図9A】図９Ａ（ＶＧＳ＝０Ｖ）および図９Ｂ（ＶＧＳ＞０Ｖ、ゲート－ソース接合ダイオード順方向バイアス）は、その動作のオーム領域におけるＪＦＥＴに対するゲートドライブ電圧の影響を示すＪＦＥＴの概念化断面図を示す。
【図9B】図９Ａ（ＶＧＳ＝０Ｖ）および図９Ｂ（ＶＧＳ＞０Ｖ、ゲート－ソース接合ダイオード順方向バイアス）は、その動作のオーム領域におけるＪＦＥＴに対するゲートドライブ電圧の影響を示すＪＦＥＴの概念化断面図を示す。
【図10A】図１０Ａ（ＶＧＳ＝０Ｖ）および図１０Ｂ（ＶＧＳ＞０Ｖ、ゲートソース接合ダイオード順方向バイアス）は、その動作の飽和領域におけるＪＦＥＴに対するゲートドライブ電圧の影響を示すＪＦＥＴの概念化断面図を示す。
【図10B】図１０Ａ（ＶＧＳ＝０Ｖ）および図１０Ｂ（ＶＧＳ＞０Ｖ、ゲートソース接合ダイオード順方向バイアス）は、その動作の飽和領域におけるＪＦＥＴに対するゲートドライブ電圧の影響を示すＪＦＥＴの概念化断面図を示す。
【図11】破曲線がＪＦＥＴのゲート－ソース接合ダイオードに順方向バイアスをかけた値におけるＶＧＳ＝０を示し、実曲線がその値におけるＶＧＳ＞０を示す、ゲート－ソース電圧ＶＧＳの異なる値ごとの概念化ＩＤＳ対ＶＤＳ特性曲線を示すグラフである。
【図12A】ＪＦＥＴのゲート－ソース間ＰＮ接合の概念化エネルギー帯域図を示す（ＶＧＳ＝０Ｖの場合）。
【図12B】ＪＦＥＴのゲート－ソース間ＰＮ接合の概念化エネルギー帯域図を示す（ＶＧＳ＞０Ｖの場合）。
【図13】カスコード複合スイッチが「オン」状態である場合にＪＦＥＴのゲート－ソース接合ダイオードに順方向バイアスをかけるように複合スイッチにバイアスがかけられ得る電流制御例を示す回路概略図である。
【図16A】閉ループフィードバックサーボ制御を必要とすることなく、固定電圧ＶＪＤＤを合成する技法の例を概念的に示す。
【図16B】閉ループフィードバックサーボ制御を必要とすることなく、固定電圧ＶＪＤＤを合成する技法の例を概念的に示す。
【発明を実施するための形態】
【0015】
本発明者らは、数ある中でも、高電圧（ＨＶ）複合スイッチには、望ましくないＥＭＩを引き起こす可能性のある切り替え中の電磁エネルギー放射を制限するためなどに、複合スイッチのより良いスルーレート（ｄＶ／ｄｔ）制御を提供することに役立つ追加の回路機構が提供され得る、ことを認識している。追加のスルーレート制御回路機構は、以下でさらに説明するように、複合スイッチの「オン」から「オフ」への移行もしくは「オフ」から「オン」への移行のうちの一方のみに、またはその両方にスルーレート制御を提供するように構成され得る。スルーレート制御回路機構は、ダイオードまたはトランジスタ結合を含み得、複合スイッチを形成するカスコードおよび切り替えトランジスタデバイスの独立した制御を含み得る。スルーレート制御回路機構は、複合スイッチが「オフ」である場合に、高スタンドオフ電圧を与えるある特定のＨＶ用途で有用であり得るような、複合スイッチ（または他のワイドバンドギャップ半導体カスコードスイッチ）の空乏モード（すなわち、ノーマリ「オン」）接合型電界効果トランジスタ（ＪＦＥＴ）もしくは他のＦＥＴまたは他のカスコードトランジスタを制御するように構成され得る。
【0016】
さらに、複合スイッチが「オン」状態である場合、「ノーマリオン」ＪＦＥＴに制御可能に順方向バイアスをかけることによって、効率およびオン状態抵抗を改善することができる。このようなオン状態では、ＪＦＥＴのゲート－ソース接合電圧またはゲート電流を監視することなどによって、ＪＦＥＴ温度が監視され得る。このような温度情報は、制御または他の目的に使用され得る。
【0017】
カスコード複合スイッチスルーレートの制御
図１Ａは、比較のために、複合スイッチとは対照的な、単トランジスタ手法１００の切り替えの例を示す。図１Ａでは、ＦＥＴ１０２を切り替える強化モード（ノーマリ「オフ」）は、制御またはゲート端子を含み得、第１および第２の伝導端子を含み得る。スイッチ伝導端子には、図１Ａに示すものなど、切り替えられるノード１０６に接続され得るドレイン端子と、接地または他の基準ノードに接続され得るソース端子と、が含まれ得る。切り替えＦＥＴ１０２は、ドライバ回路１０４によって駆動されるそのゲート端子Ｇを有し得る。ドライバ回路１０４には、例えば、インバータ回路、非反転バッファ回路などが含まれ得る。切り替えトランジスタのゲート－ドレイン静電容量Ｃｄｇが図１Ａに明確に示されているが、Ｃｄｇは、別個のコンデンサである必要はないが、代わりに、切り替えＦＥＴ１０２自体の固有のゲート－ドレイン静電容量であり得る。
図１Ａは、比較のために、複合スイッチとは対照的な、単トランジスタ手法１００の切り替えの例を示す。図１Ａでは、ＦＥＴ１０２を切り替える強化モード（ノーマリ「オフ」）は、制御またはゲート端子を含み得、第１および第２の伝導端子を含み得る。スイッチ伝導端子には、図１Ａに示すものなど、切り替えられるノード１０６に接続され得るドレイン端子と、接地または他の基準ノードに接続され得るソース端子と、が含まれ得る。切り替えＦＥＴ１０２は、ドライバ回路１０４によって駆動されるそのゲート端子Ｇを有し得る。ドライバ回路１０４には、例えば、インバータ回路、非反転バッファ回路などが含まれ得る。切り替えトランジスタのゲート－ドレイン静電容量Ｃｄｇが図１Ａに明確に示されているが、Ｃｄｇは、別個のコンデンサである必要はないが、代わりに、切り替えＦＥＴ１０２自体の固有のゲート－ドレイン静電容量であり得る。
【0018】
図１Ａの例では、ＦＥＴ１０２を切り替える場合、切り替えられるノード１０６のｄＶ／ｄｔスルーレート制御が自然に得られ得る。ＦＥＴ１０２のＣｄｇにより、ノード１０６にあるＦＥＴ１０２のドレインにおける電圧が、ＦＥＴ１０２のソースにおける安定した接地または他の基準電圧に対して変わると、ＦＥＴ１０２のゲートに変位電流が生じる。切り替え中のこの変位電流は、ゲートドライバ回路１０４によって提供される。ゲートドライバ回路１０４は、ドライバ回路１０４の出力に、また切り替えＦＥＴ１０２のゲート端子に、結合されているプルアップＦＥＴもしくはプルダウンＦＥＴまたはその両方の特定のプロセス相互コンダクタンスに相応の幅／長さサイズ決めを選択することによって確立され得るような、うまく制御され、限られた電流駆動能力を備えるように、「電流制限式」であるように構成され得る。ゲートドライバ回路１０４が電流制限式である場合、切り替えＦＥＴ１０２のノード１０６におけるドレインのｄＶ／ｄｔスルーレートは、「ミラーフィードバック」現象のために、以下のように電流によって直接制御され得る。
ｄＶ／ｄｔ＝Ｉｇａｔｅ／Ｃｄｇ 式１
ｄＶ／ｄｔ＝Ｉｇａｔｅ／Ｃｄｇ 式１
【0019】
図１Ｂは、複合スイッチとは対照的な、別の単トランジスタ手法１５０の切り替えの例を示す。図１Ｂの例では、電流を制御するように、ドライバ１０４とＦＥＴ１０２のゲートＧとの間に抵抗が加えられ得る。図１Ｂの例では、ドライバ１０４のソーシング電流は、ドライバ１０４の出力とＦＥＴ１０２のゲートＧとの間に置かれた抵抗Ｒｏｎによって制限される。ＲｏｎとＲｏｆｆとの並列組み合わせによってドライバ１０４のシンキング電流が制限される。図１Ｂの例では、ダイオードＤｏｆｆは、Ｒｏｆｆと直列しており、このＲｏｆｆとＤｏｆｆとの直列組み合わせは、抵抗Ｒｏｎと並列に配置されている。ダイオードＤｏｆｆは、高から低に１０２のゲートＧを切り替える一環で、ＦＥＴ１０２のゲートＧが低から高に切り替えられるとダイオードＤｏｆｆがオフになることから、Ｒｏｎのみによって制限されるドライバ１０４の電流ソーシングよりも低い抵抗（Ｒｏｆｆと並列のＲｏｎ）によってドライバ１０４の電流シンキングが制限され得るような、Ｒｏｆｆを通る並列路を提供する。このように、図１Ｂの例では、ゲートドライバ回路１０４の電流、したがってノード１０６のｄＶ／ｄｔは、切り替えＦＥＴ１０２のドレインとゲートとの間のＣｄｇミラーフィードバックに起因して起こる、切り替えＦＥＴ１０２の抵抗ＲｏｎおよびＲｏｆｆならびに「ミラープラトー」によって制御され得る。図１Ｂの例では、ノード１０６の正ｄＶ／ｄｔとノード１０６の負ｄＶ／ｄｔとは、上の説明の通り、Ｒｏｎによって、またＲｏｎとＲｏｆｆとの並列組み合わせによって確立されたソーシング電流とシンキング電流との異なる値に起因して、同じ値である必要はない。
【0020】
図２は、複合スイッチ２０１を含み得る切り替え手法２００の例を示す。複合スイッチは、カスコード空乏モード（ノーマリ「オン」）ＪＦＥＴ２０３または他のカスコードトランジスタ（例えば、ＭＯＳＦＥＴ、ＨＥＭＴ、または他の電界効果もしくは他のトランジスタなど）など、カスコード高電圧トランジスタ（ＨＶＴ）と直列の切り替えＦＥＴ２０２または他のトランジスタ（例えば、バイポーラ、電界効果など）などの強化モード（ノーマリ「オフ」）低電圧トランジスタ（ＬＶＴ）を含み得る。空乏モードＪＦＥＴ２０３または他の型の空乏モードＨＶＴは、複合スイッチのスタンドオフ電圧を改善することに役立ち得、すなわち、複合スイッチが２０２、２０３によって形成されている場合に、切り替えノード２０６と、切り替えＦＥＴ２０２のソースが結合されている接地または基準ノードとの間の電圧量が「オフ」状態である。空乏モードカスコードＪＦＥＴ２０３は、切り替えＦＥＴ２０２とは異なる型の半導体を使用して製造され得る。例えば、空乏モードカスコードＪＦＥＴ２０４は、空乏モードカスコードＪＦＥＴ２０３にわたる、ひいては、複合スイッチ２０１にわたるスタンドオフ電圧を改善することに役立つワイドバンドギャップ半導体材料を含み得る。ＪＦＥＴ２０３のこのようなワイドバンドギャップ半導体材料には、例えば、ＧａＮまたはＳｉＣなど、化合物半導体が含まれ得る。ワイドバンドギャップ半導体ＪＦＥＴは、空乏モードデバイスとして容易に使用可能であり、本明細書では、ＪＦＥＴに重点が置かれているが、他の型のトランジスタを使用することもできる。
【0021】
図２の例に示すように、高電圧ノーマリオンＪＦＥＴ２０３または他の高電圧ＦＥＴ（ＨＶＴ）もしくは他のＨＶＴと直列の低電圧強化モード（ノーマリ「オフ」）切り替えＦＥＴ２０２（ＬＶＴ）を使用するような、複合トランジスタスイッチ（「複合スイッチ」）２０１を構築することが望ましい場合がある。ＪＦＥＴ２０３は、そのオフ状態で大きな電圧に耐えることができるが、それがノーマリオン（例えば、負ゲート－ソース電圧がオフになることが必要となる）であるため、ノーマリオフ強化モードＭＯＳＦＥＴ切り替えＦＥＴ２０２が、ＪＦＥＴ２０３のソースと直列に含まれている。
【0022】
ＦＥＴ２０２がそのゲートＧにゼロボルトをセットすることによってオフになる場合、これにより、ＪＦＥＴ２０３が負ゲート－ソース電圧を受けることから、ノード２０８にあるＦＥＴ２０２のドレインは、ＪＦＥＴ２０３がオフになるのに必要な（正）電圧まで変わる。
【0023】
上の説明の通り、ＦＥＴ２０２とＪＦＥＴ２０３とのこの直列カスコード配置には、これらのデバイスのそれぞれに異なる半導体材料が使用されるのを可能にするという利点があり、それぞれがその特定の使用に合わせて選択または構成され得る。しかしながら、ＪＦＥＴ２０３のドレイン－ゲート間電荷は、ゲートドライバ回路１０４の出力に接続されているＦＥＴ２０２のゲートＧにフィードバックするのではなく、ＦＥＴ２０２のソース端子にある複合トランジスタ２０１のソースに直接分路される（図２に示す通り、ＦＥＴ２０２のソースへのＪＦＥＴ２０３のゲートの接続を介して）。このように、図２の例では、ＪＦＥＴ２０３が、ノード２０８にあるＦＥＴ２０２のドレインにおけるそのドレイン電圧からＦＥＴ２０２のゲートＧを遮蔽していると言える。したがって、図２に示すＦＥＴ２０２（ひいては、複合トランジスタ２０１）は、その切り替えノード２０６からゲートノードＧへのミラーフィードバックを経ることはない。これにより、切り替えノード２０６に制御が不十分な大きいｄＶ／ｄｔが生じる可能性があり、ドライバ回路１０４によって与えられたゲート電流が制御されるとしても結果としてＥＭＩをもたらす。
【0024】
図３Ａは、図２の例に示されているように、ＪＦＥＴ２０３のゲートがＦＥＴ２０２のソースにではなく、ＦＥＴ２０２のゲートＧに電気接続されている状態の複合スイッチ２０１を含み得るような切り替え手法３００の例を示す。図３Ａに示す切り替え手法３００は、図２に関して上に説明したものなど、切り替え手法２００の特定の問題を解決することに役立ち得る。図３Ａに示すように、切り替え中のＪＦＥＴ２０３のＣｇｄの充電または放電は、切り替えられたノード２０６のスルーレートｄＶ／ｄｔを制御するために図１Ａに関して述べられたミラーフィードバック挙動を活かすことができる、ＦＥＴ２０２を駆動するゲートドライバ１０４によって提供される。図１Ａに関して上述したように、図３Ａの例では、ＪＦＥＴ２０３のドレインノード２０６のｄＶ／ｄｔがＦＥＴ２０２のゲートＧに充電するドライバ回路１０４の出力からの同じゲートドライブ電流によって制限される。しかしながら、図３Ａの例では、ＦＥＴ２０２がオンである場合（ＦＥＴ２０２のゲートＧが負電圧にされる場合）、空乏モードＪＦＥＴ２０３のゲート－ソース接合ダイオードが、オンになり、ＪＦＥＴ２０３のゲートとソースとの間に電流を伝える。これには２つの望ましくない影響があり得る。第一に、大規模な電流引き込みおよび電力浪費を被る可能性がある。第二に、ゲートドライバ回路１０４に、ＦＥＴ２０２のゲートＧを完全に正に（例えば、ドライバ回路１０４に給電するのに供給される上部電源電圧に）することをできなくさせ、ＦＥＴ２０２に、ＦＥＴ２０２のノードＧにおける電圧がそのようには制限されない場合よりも大きな「オン」抵抗を持たせるようにし得る。これらの望ましくない影響により、図３Ａの手法は有用な用途を見つけることができない。
【0025】
図３Ｂは、図３Ａに示すものと同様であるが、ＪＦＴ２０３のＣｄｔがゲートドライバ回路１０４によって提供されるが、ＦＥＴ２０２のゲートノードＧにおける電圧とＪＦＥＴ２０３のゲートにおける電圧との電圧差を許容するのが望ましい場合があることが分かっている、切り替え手法３５０の例を示す。このような電圧差は、オフセット電圧（電圧ソースＶｇｇで図３Ｂに概念的に表される）を与えることができる結合回路機構を、ドライバ回路１０４の出力とＪＦＥＴ２０３のゲートとの間などに含めることによって提供され得る。オフセット電圧Ｖｇｇは、図３Ｂに示すように、ＦＥＴ２０２のゲートＧとＪＦＥＴ２０３のゲートとの間に現れる。
【0026】
オフセット電圧Ｖｇｇが十分に大きい場合、ＦＥＴ２０２のゲートＧは、複合スイッチ２０１がその「オン」状態であるときに空乏モードＪＦＥＴのゲート－ソース接合をオンにするのを回避するほど低くＪＦＥＴ２０３のゲートにおける電圧を維持しながら十分に正にされ得、過度の電流引き込みおよび電力消費を回避し、図３Ｂにおける複合スイッチ２０１がその「オン」状態であるときにＦＥＴ２０２の低「オン」抵抗を得るほどに、ＦＥＴ２０２のゲートＧが正であることを可能にする。さらに、図３Ｂの例では、ＪＦＥＴ２０３のミラーフィードバックにより、ノード２０６のスルーレートｄＶ／ｄｔが、図３Ａに関して上述した所望されない挙動を引き起こすことなく、ＥＭＩを低減することに役立ち得る電流制限式ドライバ回路１０４によって与えられるゲートドライブ電流によって十分に制御されることが可能になる。オフセット電圧Ｖｇｇを発生させる際、１つ以上のダイオード、トランジスタ、またはスイッチが本明細書でさらに説明するように使用され得る。オフセット電圧Ｖｇｇは、一定である必要はなく、オフセット電圧Ｖｇｇは、空乏モードＪＦＥＴ２０３のゲート－ソース接合ターンオンを回避するために、図３Ｂに示す複合スイッチ２０１の「オン」状態では必要とされるが、図３Ｂに示す複合スイッチ２０１の「オフ」状態では、異なるまたはゼロのオフセット電圧Ｖｇｇが与えられ得る。ドライバ回路１０４の出力とＦＥＴ２０２またはＪＦＥＴ２０３のうちの一方または両方との間の結合回路機構の相応の構成などによって、複合スイッチの「オン」状態と「オフ」状態とで、オフセット電圧が異なり得る例を含めて、さらなる例および説明を以下に提供する。
【0027】
図４Ａは、結合回路機構が第１のダイオードＤｏｆｆを含み得、第１のダイードＤｏｆｆでは、そのアノードがＪＦＥＴ２０３のゲートに電気接続されるか電気結合され、そのカソードがＦＥＴ２０２のゲートＧおよびドライバ回路１０４の出力に結合されている、複合スイッチ２０１を使用することができる切り替え手法４００の例を示す。結合回路機構は、第２のダイオードＤｏｎをさらに含み得、第２のダイオードＤｏｎでは、そのアノードがＦＥＴ２０２のソースに結合され、そのカソードがＪＦＥＴ２０３のゲートに結合されている。ＤｏｆｆまたはＤｏｎのうちの一方または両方は、所望の大きさのオフセット電圧Ｖｇｇを発生させるように、直列連鎖の１つ以上のダイオードを含み得る。図４Ａの切り替え手法４００では、複合スイッチ２０１のターンオフのみに、電流制限式ゲートドライバ１０４による２０６における切り替えノードの制御されたｄＶ／ｄｔがある一方、複合スイッチ２０１のターンオンでは、２０６における切り替えノードの制御されたｄＶ／ｄｔがない。
【0028】
図４Ａでは、複合スイッチ２０１がオフになると、ＪＦＥＴ２０３のゲートおよびＣｄｇを電流制限式電流ドライバ回路１０４の出力に結合するように、Ｄｏｆｆに順方向バイアスがかけられ、オンになり、それにより電流制限式ドライバ回路１０４の放電Ｃｇｄを介して、ノード２０６のスルーレート制限を提供する一方、Ｄｏｎでは、その切り替え移行中に逆バイアスがかけられ、オフのままである。
【0029】
図４Ａでは、複合スイッチ２０１がオンになると、Ｄｏｆｆに逆バイアスがかけられ、ＪＦＥＴ２０３のゲートがドライバ回路の出力から隔離される。この切り替え移行中、ＪＦＥＴ２０３のゲートがＦＥＴ２０２のソースに結合され、ＦＥＴ２０２のソースは、電流制限式ドライバ回路１０４を介してではなく、接地または他の基準ノードからＤｏｎを介して、ＪＦＥＴ２０３のＣｄｇが充電されるように、接地または他の基準ノードに接続されている。
【0030】
図４Ｂは、結合回路機構が第１のダイオードＤｏｆｆを含み得、第１のダイオードＤｏｆｆでは、そのアノードがＪＦＥＴ２０３のゲートに電気接続されるか電気結合され、そのカソードがドライバ回路１０４の出力に代わって、ＦＥＴ２０２のソースに結合されている、複合スイッチ２０１を使用することができる切り替え手法４２０の例を示す。結合回路機構は、一例では、１つ以上のダイオードを含み得るように、第２のダイオードＤｏｎをさらに含み得、第２のダイオードＤｏｎでは、そのアノードがＦＥＴ２０２のゲートＧに、またドライバ回路１０４の出力にも結合され、そのカソードがオフセット電圧発生器Ｖｇｇなどを通してＪＦＥＴ２０３のゲートに結合されている。ＤｏｆｆまたはＤｏｎのうちの一方または両方は、例えば、所望の電圧降下を生成するように、直列連鎖の１つ以上のダイオードを含み得る。図４Ｂの切り替え手法４２０では、複合スイッチ２０１のターンオンのみに、電流制限式ゲートドライバ１０４による２０６における切り替えノードの制御されたｄＶ／ｄｔがある一方、複合スイッチ２０１のターンオフでは２０６における切り替えノードの制御されたｄＶ／ｄｔがない。
【0031】
図４Ｂでは、複合スイッチ２０１がオンになると、ＪＦＥＴ２０３のゲートを電流制限式電流ドライバ回路１０４の出力に結合し、ＪＦＥＴ２０３のＣｄｇを放電させるようにＤｏｎに順方向バイアスがかけられ、オンになり、それにより、電流制限式ドライバ回路１０４を介してノード２０６のスルーレート制限を提供する一方、Ｄｏｆｆでは、その切り替え移行中に逆バイアスがかけられ、オフのままである。
【0032】
図４Ｂでは、複合スイッチ２０１がオフになると、Ｄｏｎに逆バイアスがかけられ、ＪＦＥＴ２０３のゲートがドライバ回路１０４の出力から隔離される。この切り替え移行中、ＪＦＥＴ２０３のゲートがＦＥＴ２０２のソースに順方向バイアスをかけられたＤｏｆｆを介して結合され、ＦＥＴ２０２のソースは、電流制限式電流ドライバ回路１０４を介してではなく、接地または他の基準ノードからＤｏｆｆを介して、ＪＦＥＴ２０３のＣｄｇが充電されるように、接地または他の基準ノードに接続されている。
【0033】
図４Ｃは、結合回路機構が第１のダイオードＤｏｆｆを含み得、第１のダイオードでＤｏｆｆでは、そのアノードがＪＦＥＴ２０３のゲートに電気接続されるか電気結合され、そのカソードがＦＥＴ２０２のゲートおよびドライバ回路１０４の出力に結合されている、複合スイッチ２０１を使用することができる切り替え手法４５０の例を示す。結合回路機構は、一例では、１つ以上のダイオードを含み得るように、第２のダイオードＤｏｎをさらに含み得、第２のダイオードＤｏｎでは、そのアノードがＦＥＴ２０２のゲートＧに、またドライバ回路１０４の出力にも結合され、そのカソードがオフセット電圧発生器Ｖｇｇを通してＪＦＥＴ２０３のゲートに結合されている。ＤｏｆｆまたはＤｏｎのうちの一方または両方は、例えば、所望の電圧降下を生成するように、直列連鎖の１つ以上のダイオードを含み得る。図４Ｃの切り替え手法４５０では、複合スイッチ２０１のターンオンおよびターンオフの両方には、電流制限式ゲートドライバ１０４による２０６における切り替えノードの制御されたｄＶ／ｄｔがある。
【0034】
図４Ｃでは、複合スイッチ２０１がオンになると、電流制限式電流ドライバ回路１０４の出力にＪＦＥＴ２０３のゲートを結合して、ＪＦＥＴ２０３のＣｄｇを放電させるように、Ｄｏｎに順方向バイアスがかけられ、オンになり、それにより、この切り替え移行中に、電流制限式ドライバ回路１０４を介してノード２０６のスルーレート制限を提供する一方、この切り替え移行中に、Ｄｏｆｆには、逆バイアスがかけられ、オフのままである。
【0035】
図４Ｃでは、複合スイッチ２０１がオフになると、ＪＥＦＴ２０３のゲートが順方向バイアスをかけられたＤｏｆｆを介してドライバ回路１０４の出力に結合されるように、またＪＥＦＴ２０３のＣｄｇが電流制限式電流ドライバ回路１０４から順方向バイアスをかけられたＤｏｆｆを介して充電されるように、Ｄｏｎに逆バイアスがかけられるがＤｏｆｆには順方向バイアスがかけられ、それにより、この切り替え移行中にノード２０６のスルーレートを制限する。
【0036】
上の説明の通り、複合スイッチ２０１が「オン」である場合に、空乏モードＪＦＥＴ２０３のゲート－ソースダイオードターンオンを阻止するように、オフセット電圧Ｖｇｇの量が選択されるかまたは確立され得、そうでなければ過度の電力を消費し、ＦＥＴ２０２、ひいては複合スイッチ２０１の低「オン」抵抗を得ることを妨げる可能性がある。
【0037】
図５は、結合回路機構が、図４Ａ、図４Ｂ、または図４Ｃの例に示す１つ以上のダイオードに加えてまたはその代替として、１つ以上のトランジスタを含み得る、切り替え手法５００の例を示す。図５の例では、ダイオードＤｏｆｆは、複合スイッチ２０１がオフになるときに電流制限式ドライバ回路１０４を介してノード２０６のスルーレートｄＶ／ｄｔ制御を提供するようになど、図４Ａおよび図４Ｃに関して図示し、上述したのと同様の配置で、そのアノードがＦＥＴ２０３のゲートに結合され、そのカソードが、ドライバ回路１０４の出力およびＦＥＴ２０２のゲートＧに結合されている。ｎｐｎバイポーラ接合トランジスタ（ＢＪＴ）Ｑｏｎなどのトランジスタが、図４ＣのダイオードＤｏｎに取って代わり、そのエミッタはＪＦＥＴ２０３のゲートに結合され、その集電器がドライバ回路１０４の出力およびＦＥＴ２０２のゲートＧに結合され、その基板が、ＦＥＴ２０２のソースに結合され、次に、ＦＥＴ２０２のソースが図５に示すものなどの接地または他の基準ノードに結合され得る。
【0038】
図５の例では、ＪＦＥＴ２０３のゲートは、ＦＥＴ２０２のソースに結合されているＢＪＴ Ｑｏｎの基板によって制御されるとき、ＪＦＥＴ２０３のゲート電圧がＦＥＴ２０２のソース電圧を下回った場合のみ、ＢＪＴ ＱｏｎによってＦＥＴ２０２のゲートＧに結合される。これにより、複合スイッチ２０１の「オン」状態で空乏モードＪＦＥＴ２０３のゲート－ソースダイオードをオンにすることなく、ＦＥＴ２０２のゲートＧを完全に正にすることができ、ＢＪＴ Ｑｏｎは、所要電圧を自動的にスタンドオフする。
【0039】
図５に示す例に対する変形形態には、Ｑｏｎの場合にはＭＯＳＦＥＴ、またはＢＪＴ、または別の型のトランジスタを使用し、プログラムされたもしくは他の指定の電圧または調整可能電圧でもＱｏｎの制御端子（例えば、ゲートまたは基板）を駆動することが含まれ得る。変形形態において、図５においてＱｏｎがＤｏｎに取って代わる際に示されたものに類似した同様の様態で、適切なトランジスタがダイオードＤｏｆｆに取って代わることができる。追加のまたは代替的な変形形態において、単一のＢＪＴもしくはＦＥＴまたは他のトランジスタが、電流制限式ドライバ回路１０４へのＪＦＥＴ２０３の選択的結合を提供することによって、ＪＦＥＴ２０３のＣｄｇの所望の充電または放電を提供し、今度はそれが切り替えノード２０６の所望のスルーレート制御されたｄＶ／ｄｔを提供するなど、ターンオンダイオードおよびターンオフダイオードの両方の役割を果たすのに使用され得る。これは、本明細書に説明の通り、ＥＭＩを阻止するのに役立つ可能性がある。追加の変形形態において、ドライバ１０４に結合されているＪＦＥＴ２０３ゲート電流の一部が、結合トランジスタＱｏｎの電流ゲイン（ベータ）を低減することによって、または半導体処理技法を採用することによってもしくは当業者にはよく知られている既存の「電流ミラー」型回路技法を使用して複数のトランジスタを使用する所望のベータのトランジスタを合成することなどによって、調整され得る。ベータの低減によって、ドライバ回路１０４によってではなく結合トランジスタＱｏｎのベース電流によってＪＦＥＴ２０３のゲート電流の取り当て増加を引き起こす。ベータが低減されたトランジスタは、バイポーラ接合トランジスタ、ＦＥＴ、または別のトランジスタ型を使用して合成され得る。
【0040】
図６は、結合回路機構が、ＪＦＥＴ２０３のゲートと、ＦＥＴ２０２のゲートＧにも接続されているＭＯＳＦＥＴドライバ回路１０４Ａの出力との間にその伝導端子が位置している可能性のある、結合ＦＥＴ６２５などの結合トランジスタを含み得る、切り替え手法６００の例を示す。複合スイッチ２０１の「オン」状態および「オフ」状態で、ＪＦＥＴ２０３のゲートを所望のそれぞれの電圧にするのに、別個のＪＦＥＴドライバ回路１０４Ｂが含まれ得る。別個のＪＦＥＴドライバ回路１０４Ｂは、ＭＯＳＥＦＴドライバ回路１０４Ａに設けられている電源とは異なる（例えば、電圧がより高いまたは電圧がより低い、上部供給レール）電源から給電され得る。ドライバ回路１０４Ａおよび１０４Ｂのうちの一方または両方は、ドライバ回路１０４Ａおよび１０４Ｂのうちの一方または両方内の出力プルアップまたはプルダウントランジスタのうちの一方または両方の適切な選択などによって、電流制限式であり得る。例えば、ＪＦＥＴドライバ回路１０４Ｂは、ＪＦＥＴ２０３のゲートにおけるその出力電圧がＪＦＥＴ２０３が許容するどのような特定の電圧でも帯びるような、電流制限式であるようにサイズが決められている出力プルアップトランジスタを含み得る。
【0041】
結合ＦＥＴ６２５は、図６の複合スイッチ２０１の「オン」から「オフ」へまたは「オフ」から「オン」への切り替え移行のうちの所望される一方または両方の間だけ「一瞬停止」または同様に短時間オンになりさえすればよく、このような状態への移行が達成された後の複合スイッチ２０１の「オン」状態または「オフ」状態のうちの一方または両方の間、結合ＦＥＴ６２５がオンのままである必要はない。結合ＦＥＴ６２５のゲート端子に印加される電圧は、ＭＯＳＦＥＴドライバ回路１０４Ａに供給するのに使用される上部電源レールおよび下部電源レール（例えば、ＶＤＤ、ＶＳＳ）内にあるように制限される必要はない。例えば、結合ＦＥＴ６２６は、所望される場合、切り替え移行中など、一瞬停止され得るか、そうでなければ過度のＶＤＤの供給電圧で駆動され得る。高電圧複合スイッチでは、このスイッチは、ＦＥＴ２０２とＪＦＥＴ２０３とのそれぞれのゲート間のオフセット電圧Ｖｇｇの量を調整することができる。追加的にまたは代替的に、選択された一方または両方の切り替え移行時などにおいて、結合トランジスタ６２５を使用して、ＪＦＥＴ２０３のゲート電流の所望の一部がＦＥＴ２０２のゲートに結合されるのを可能にするために結合トランジスタ６２６を使用することが望まれる場合、電流ゲイン（ベータ）は、バイポーラ接合トランジスタ（ＢＪＴ）技法または電流ミラー回路技法を採用して、図５の考察で先に述べたものなど、ベータが低減されたトランジスタを合成することによって調整され得る。
【0042】
これにより、例えば、望まれる場合、ただし複合スイッチ２０１がその「オン」状態またはその「オフ」状態のいずれかに留まっている間、切り替え移行後、ＪＦＥＴが別の方法で自らのＪＦＥＴドライバ回路１０４Ｂによってバイアスがかけられるように、ノード２０６のスルーレートを電流制限式ＭＯＳＦＥＴドライバ回路１０４によって制限することが可能になり得る。これにより、複合スイッチの「オン」状態の間などに、ＪＦＥＴ２０３のチャネル抵抗を低減し、その伝導性を増加させることに役立ち得るように、ＪＦＥＴ２０３のソースにおける電圧よりも正の電圧でＪＦＥＴ２０３のゲートを駆動することが可能になる。この切り替え移行が終わった後、結合トランジスタ６２５を無効にすることができ、それにより、過度の電流がＪＦＥＴ２０３のゲートに流れることなく、ドライバ１０４ＡがＦＥＴ２０２を完全に増強することが可能になる。したがって、ＦＥＴ２０２は完全に増強され得、高「オン」抵抗を受けない。
【0043】
次に、ドライバ１０４Ｂは、ＦＥＴ２０２のゲートにおける電圧とは無関係に、ＪＦＥＴ２０３のゲートを駆動することが許容され得る。ＪＦＥＴ２０３の伝導性を高めるかまたは最大限にするが、ゲートダイオード伝導性に起因して過度の電力損失を引き起こすような強い電流でそれを駆動しないように、ＪＦＥＴ２０３のゲートが幾分正であることが望ましい場合がある。ドライバ１０４Ｂは、限られた電流を与え、それによって、ＪＦＥＴ２０３の伝導性を高めるかまたは最大限にしながら過度の電力損失を回避するように構成され得る。
【0044】
本明細書に説明の通り、複合スイッチの高電圧トランジスタ（ＨＶＴ）および低電圧トランジスタ（ＬＶＴ）を適宜制御することに役立ち得るような結合回路機構を提供するための様々な技法は、政府規制によってまたは特定の用途の必要性によって排除され得る、そうでなければ回路から放射されることがあるＥＭＩを阻止または制限するように、切り替えノードの十分に制御されたスルーレートによる高電圧切り替え動作を含み得るなどの利点を提供するのに役立ち得る。
【0045】
図７は、本技法の図解例による動作方法７００の態様の例を示す。７０２において、複合スイッチのＬＶＴ（例えば、ＬＶＦＥＴ）の制御端子（例えば、ゲート端子）が、本明細書で説明する通り、電流制限式であり得るゲートドライバ回路１０４などの第１のゲートドライバ回路を使用して駆動され得る。７０４において、複合スイッチの切り替えノードのスルーレートをトランジスタまたはダイオードのうちの少なくとも１つを使用することなどによって制限し、切り替え移行中などに、ＬＶＴを駆動するのに使用される電流ドライバ回路のドライブ電流制限によってＨＶＴのミラー静電容量Ｃｇｄの充電または放電を制限することなどによって、ＨＶＴとＬＶＴとの制御端子間に制御式結合を提供することができる。
【0046】
図８は、本技法の図解例による動作方法８００の態様の例を示す。８０２において、複合スイッチのＨＶＴの制御端子が、第１のドライバ回路を使用して駆動され得る。８０４において、ＬＶＴの制御端子が、第２のドライバ回路を使用して駆動され得る。８０６において、ＬＶＴとＨＶＴとの制御端子間に、例えば、所望される場合、切り替え移行中のみ、一時停止することなどによって、制御式結合（例えば、結合トランジスタを介して）が提供され得る。結合トランジスタ制御端子電圧は、第１および第２のドライバ回路のうちの一方または両方に与えられる電源電圧によって制限される必要はない。第１および第２のドライバ回路の電源は、同じである必要はなく、例えば、ＬＶＴに結合されたドライバ回路に、より高い電源電圧を与えて、ＬＶＴのより低い「オン」抵抗を提供することが有用であり得る。
【0047】
高電圧トランジスタ（ＨＶＴ）がノーマリオフ低電圧トランジスタ（ＬＶＴ）と直列である、本明細書に記載のカスコード複合トランジスタ切り替え構造は、ＨＶＴとＬＶＴとのゲート電圧が異なることを可能にしながら、ＨＶＴのドレインｄＶ／ｄｔを制御するのを可能にするように、ＨＶＴの電荷が１つ以上のトランジスタ、１つ以上のダイオード、またはその組み合わせを使用することなどによってＬＶＴのゲートに結合されるように構成され得る。複合トランジスタスイッチは、例えば、第１の経路がその電荷をＬＶＴのゲートに送ることができる一方、別の第２の経路がそうしないような、スイッチの切り替えノードにおける正のｄＶ／ｄｔ切り替え移行と負のｄＶ／ｄｔ切り替え移行とで異なる電流経路を提供することができ、それによって、望まれる場合、非対称のｄＶ／ｄｔ制御を可能にする。複合トランジスタは、本明細書で説明するように、一方または両方の切り替え移行時に、ＨＶＴのゲート電流の所望の一部をＬＶＴのゲートに結合するように構成され得る。ＬＶＴ切り替えトランジスタのゲートに送られる電流は、本明細書で説明する通り、ＨＶＴのｄＶ／ｄｔを制御するように制限され得る。複合スイッチが切り替え移行を経ないが代わりに、その「オン」状態または「オフ」状態のうちの一方に留まる場合、ＨＶＴおよびＬＶＴの制御ノードの独立した制御を可能にしながら、切り替え移行中に結合を動的に制御するように、切り替え移行中のみなどに活発に駆動され得る（例えば、制御式に一時停止されるかそうでなければ短時間オンにされる）ような結合トランジスタが提供され得る。さらに、ＨＶＴゲートは、ＨＶＴの「オン」状態伝導性を高めるように、ＬＶＴを制御するのに使用される正電圧レベルとは無関係のそのソースノードよりも正電圧にされ得る。
【0048】
ＪＦＥＴカスコードＨＶＴのゲートソース接合ダイオードの順方向バイアスかけの制御
ＪＦＥＴは通常、空乏モード（すなわち、ノーマリオン）デバイスであり、これは、ＪＦＥＴのゲートソース電圧（ＶＧＳ）がゼロであるとき、大きなドレイン－ソース電流（ＩＤＳ）が、ドレイン－ソース電圧降下（ＶＤＳ）がほとんどないＪＦＥＴのこのようなドレイン端子とソース伝導端子との間を流れることができるような、伝導チャネルがＪＦＥＴのドレイン端子とソース伝導端子との間にあることを意味する。空乏モード（ノーマリオン）ＪＦＥＴをオフにするには、負のＶＧＳを印加して、電流ＩＤＳがゼロになるように電荷キャリアの伝導チャネルを空にし、それによってドレイン－ソース電圧ＶＤＳが大きくなることを可能にする必要がある。
ＪＦＥＴは通常、空乏モード（すなわち、ノーマリオン）デバイスであり、これは、ＪＦＥＴのゲートソース電圧（ＶＧＳ）がゼロであるとき、大きなドレイン－ソース電流（ＩＤＳ）が、ドレイン－ソース電圧降下（ＶＤＳ）がほとんどないＪＦＥＴのこのようなドレイン端子とソース伝導端子との間を流れることができるような、伝導チャネルがＪＦＥＴのドレイン端子とソース伝導端子との間にあることを意味する。空乏モード（ノーマリオン）ＪＦＥＴをオフにするには、負のＶＧＳを印加して、電流ＩＤＳがゼロになるように電荷キャリアの伝導チャネルを空にし、それによってドレイン－ソース電圧ＶＤＳが大きくなることを可能にする必要がある。
【0049】
パワーエレクトロニクス回路機構の場合、「ノーマリオン」特性が望ましくない場合がある。例えば、電力投入またはリセット状態で、制御回路が制御を引き受ける前にパワーエレクトロニクス回路が励起される場合、「ノーマリオン」スイッチは、大きな無制御の電流を伝導し得、結果として破壊されることもあり得る。したがって、「ノーマリオフ」特性が望まれ得る。これは、複合スイッチ配置で「ノーマリオン」ＪＦＥＴ高電圧トランジスタ（ＨＶＴ）と直列に「ノーマリオフ」低電圧トランジスタ（ＬＶＴ）を追加することによって達成され得る。
【0050】
図２に戻ると、示すように、複合スイッチ２０１においてＬＶＴ ＦＥＴ２０２と直列のカスコードＨＶＴデバイスとして「ノーマリオン」ＪＦＥＴ２０３を使用する場合、ＪＦＥＴ２０３のゲート－ソース電圧は、複合スイッチ２０１が「オン」状態であるときにゼロボルトにされ得、ＪＦＥＴ２０３およびＬＶＴ ＦＥＴ２０２の両方がオンにされ、伝導する。これは、ＪＦＥＴ２０３のゲート端子をＦＥＴ２０２のソース端子に電気接続することによって達成され得る。このような状態では、ＪＦＥＴ２０３のゲート－ソース接合ダイオードには、順方向バイアスがかけられない。
【0051】
ＪＦＥＴ２０３に「ノーマリオフ」ＪＦＥＴを使用することにより、正方向制御電圧駆動信号を使用した切り替えに直列接続の「ノーマリオフ」ＬＶＴ ＦＥＴ２０２を使用する必要性を回避することができる一方、このようなノーマリオフＪＦＥＴは、より複雑であり、製造に費用が嵩み、一般的ではなく、多くの用途では、桁違いの費用がかかる場合がある。
【0052】
本発明者らはまた、数ある中でも、カスコードＨＶＴ ＪＦＥＴ２０３のゲートに正ゲート駆動電圧を印加すること（すなわち、ＪＦＥＴ２０３のゲート－ソース接合ダイオードに順方向バイアスをかけるようになど、ＪＦＥＴ２０３のソースに対して正）が、「ノーマリオン」ＪＦＥＴ２０３を使用した図２に示す回路機構の可換挙動には加えられないが、そうすることにはまだ価値があり得ることを認識している。より具体的には、複合スイッチ２０１が「オン」状態である場合など、そうすることにより、ＪＦＥＴ２０３の伝導性を著しく改善することができる。これは、ＪＦＥＴ２０３のオン状態抵抗を低減することができ、ＪＦＥＴ２０３がその動作の「線形」領域を離れ、その動作の「飽和」領域に入るＪＦＥＴ２０３のドレイン－ソース電流ＩＤＳの値を増加させるのに有利に役立ち得る。
【0053】
図６に戻ると、複合スイッチ２０１のオン状態中に、ＪＦＥＴ２０３のゲートに順方向バイアスをかけるのに、ＪＦＥＴ２０３用のドライバ回路が採用され得る。
【0054】
ＪＦＥＴ２０３のゲート－ソース接合に順方向バイアスがかけられるこのような状態では、ＪＦＥＴ２０３のこのような順方向バイアス接合電圧（または対応するゲート電流）もまた、ＪＦＥＴ２０３の温度を示すものとして使用され得る。ＪＦＥＴ２０３の順方向バイアス接合電圧ＶＧＳは、絶対温度に対して相補的（ＣＴＡＴ）である。さらに、切り替えモードパワーエレクトロニクスまたは他の回路における特定の電力レベルなどにおいて、ＪＦＥＴ２０３、ひいては複合スイッチ２０１が所与の回路用途でどの程度良好にまたはどの程度効率的に動作しているかを示すものとして、ＪＦＥＴ２０３の温度が使用され得る。例えば、ＪＦＥＴ２０３の温度の表示は、ＪＦＥＴ２０３の温度の表示が指定の閾値を超えた場合、またはそれが指定の程度を超えて変化した場合など、故障状態などの警報を与えるのに使用され得る。しかしながら、ＪＦＥＴ２０３の構成要素を劣化させるまたは消耗させないように、ＪＦＥＴ２０３のゲート－ソース接合ダイオードの順方向バイアスかけで複合スイッチ２０１を動作させることは、慎重に制御されるべきである。例えば、オン状態抵抗の低減、飽和電流の増加、温度感知能力、およびＪＦＥＴ２０３のゲート－ソース接合ダイオードに順方向バイアスをかけることによる過度の電力損失を避けることができるようにそうすること、のうちの１つ以上の結果としての恩恵を得ることに役立つように、「ノーマリオン」ＪＦＥＴ２０３のゲートを正ＶＧＳにするいくつかの例を、以下でさらに説明する。
【0055】
図９Ａ（ＶＧＳ＝０Ｖ）および図９Ｂ（ＶＧＳ＞０Ｖ、ゲート－ソース接合ダイオード順方向バイアス）は、ＪＦＥＴ２０３の概念化断面図を示し、例えば、ＪＦＥＴの伝導端子ＶＤＳにわたる電圧が小さいときの、ゲート駆動電圧がその動作のオーム領域におけるＪＦＥＴに及ぼす影響を示す。この例では、ＪＦＥＴデバイスのソース領域、ドレイン領域、およびチャネル領域は、Ｎドープされ、チャネル領域内の伝導に遊離電子を与える一方、ゲートは、Ｐドープされ、ＪＦＥＴデバイスに制御端子を提供する。チャネルの断面ガースは、ＪＦＥＴデバイスのオン状態抵抗を示す。より大きなガースは、さらなるドレイン－ソース電流伝導を可能にし、それによってＪＦＥＴのオン状態抵抗を低下させる。それによってチャネルには自由電子がなくなるため、ゲート－ソースＰＮ接合ダイオードに十分な負電圧を印加することによって、この「ノーマリオン」ＪＦＥＴトランジスタをオフにすることができる。図９Ａは、ゼロゲート－ソース電圧ＶＧＳ＝０であるそのオン状態のＪＦＥＴを示す。ＪＦＥＴが「オン」であっても、ＰＮ接合の拡散電位の形成に起因してチャネルは、部分的に空乏である。図９Ｂは、ＪＦＥＴデバイスのソース端子に対してゲート端子に正順方向バイアスが印加された状態の同じＪＦＥＴを示す。このような正バイアス電圧をゲートに印加することは、接合の拡散電位を低減させ、空乏領域を縮小させ、チャネルガースを拡大させる。したがって、正ゲートバイアスは、ＪＦＥＴのオン状態抵抗を低下させる。
【0056】
図１０Ａ（ＶＧＳ＝０Ｖ）および図１０Ｂ（ＶＧＳ＞０Ｖ、ゲート－ソース接合ダイオード順方向バイアス）は、ＶＤＳが大きいときの、ＪＦＥＴの動作飽和領域へのゲート駆動電圧の影響を示すＪＦＥＴの概念化断面図を示す。図１０Ｂの正ゲートバイアスは、図１０Ａのゼロゲートバイアスに存在するよりも大きなチャネルガースに対応するものとして示されている。したがって、正ゲートバイアスは、ゼロゲートバイアス電圧状態に比べ大きな飽和電流を、ＪＦＥＴを動作させる飽和領域にもたらす。
【0057】
図１１は、ゲート－ソース電圧ＶＧＳの異なる値ごとの概念化電流ＩＤＳ対電圧ＶＤＳ特性曲線を示すグラフであり、破曲線は、ＪＦＥＴのゲート－ソース接合ダイオードに順方向バイアスをかける値における、ＶＧＳ＝０を示し、実曲線は、ＶＧＳ＞０を示す。図１１に示すように、ＶＤＳの低い値では、ＪＦＥＴ動作のオーム領域において、正のゲート－ソースバイアス電圧は、所与のＶＤＳに対してドレインーソース電流ＩＤＳを増加させる。この増加したＩＤＳ／ＶＤＳ傾斜は、ＶＧＳ＝０条件に対してＶＧＳ＞０の場合に、図１１で確認することができるような、オーム領域におけるより低いオン状態抵抗を示唆する。このより低いオン状態抵抗により、ＶＧＳ＝０の場合よりもＶＧＳ＞０の場合、ＪＦＥＴは、オーム領域でより効率的に動作することができる。ＪＦＥＴ動作の飽和領域では、大きなドレイン－ソース電圧ＶＤＳにおいて、正のゲート－ソースバイアス電圧ＶＧＳ＞０が、ＶＧＳ＝０条件に対して、飽和電流ＩＤＳを増加させる。これは、ＪＦＥＴデバイスがより広い電流範囲にわたってオーム状態のままであるため、ＪＦＥＴデバイスが、過熱のリスクなしに回路により多くの電力を送達することを可能にすることに役立ち得る。飽和領域の開始もまた、ＶＧＳ＝０の場合よりもＶＧＳ＞０の場合に、ＶＤＳのより高い値で有利に生じる。
【0058】
図１２Ａは、ＪＦＥＴのゲート－ソース間ＰＮ接合の概念化エネルギー帯域図（ＶＧＳ＝０Ｖの場合）を示し、価電子帯端、伝導帯端、およびフェルミエネルギー準位を示す。印加電圧がゼロの場合、デバイス全体にわたりフェルミエネルギーが一定であるため、拡散電位障壁がＪＦＥＴデバイスのゲートソースＰＮ接合内に現れない、すなわち、電位が変化するスパンは空乏領域の範囲を示す。
【0059】
図１２Ｂは、ＪＦＥＴのゲート－ソース間ＰＮ接合の概念化エネルギー帯図（ＶＧＳ＞０Ｖの場合）を示し、価電子帯端、伝導帯端、およびフェルミエネルギー準位を示す。この正印加電圧は、ＪＦＥＴのＰＮ接合の拡散電位障壁を低下させ、空乏領域の範囲を低減し、チャネルのガースを増加させる。さらに、拡散電位のこの低減により、ゲートからチャネル領域への正孔の、またチャネル領域からゲート領域への電子のある程度の伝導が起こる。過度の伝導は、ＪＦＥＴに発熱および起こり得る損傷をもたらす可能性があるため、望ましくない場合がある。しかしながら、適度な伝導は、有用であり、拡散電位が印加正電圧によって大幅に打ち消されていることを示す。拡散電位は温度によって決まるため、このような適度なゲート電流伝導をもたらす印加電圧の測定値をＪＦＥＴ温度の表示として使用することができ、これは、故障表示、経年変化表示、または別の目的などで監視するのに有用であり得る。
【0060】
図１３は、ＪＦＥＴ２０３のゲートに結合された出力端子を含むＨＶＴゲートドライバ回路１３０４を含み得るバイアスかけ回路機構１３０２によって、複合スイッチ２０１にバイアスがかけられ得る例を示す回路概略図であり、ＨＶＴゲートドライバ回路１３０４は、カスコード複合スイッチ２０１が「オン」状態のときにＪＦＥＴ２０３のゲート－ソース接合ダイオードに順方向バイアスをかけるように、ＪＦＥＴ２０３のゲートにバイアスをかけるように構成されている。ＨＶＴゲートドライバ回路１３０４は、カスコード複合スイッチ２０１が「オン」状態であるとき、ＪＦＥＴ２０３のゲート－ソース接合ダイオードの順方向バイアスの程度を制御するためのＪＦＥＴゲートバイアス電圧制御回路機構またはＪＦＥＴゲートバイアス電流制御回路機構のうちの少なくとも１つを含み得る。図１３の例では、本明細書でさらに説明する通り、ＨＶＴゲートドライバ回路１３０４には、カスコード複合スイッチ２０１が「オン」状態であるとき、ＪＦＥＴ２０３のゲート－ソース接合ダイオードに順方向バイアスがかけられるとＪＦＥＴ２０３のゲート電流を制限するように構成され得る、電流ソースＩＪＧによって描写されるような電流制限回路が含まれ得る。
【0061】
図１３の例では、バイアスかけ回路機構１３０２は、複合スイッチ２０１を整流するために、それらのスイッチタイミングがほぼ一致し得るが、「ノーマリオフ」モードまたは強化モードのＬＶＴ ＦＥＴ２０２のゲートにバイアスをかけるように構成され得る、ＬＶＴゲートドライバ回路１３０６とは別個であり得る、「ノーマリオン」モードまたは空乏モードＪＦＥＴ２０３のゲートにバイアスをかけるように構成されたＨＶＴゲートドライバ回路１３０４を含み得る。ＨＶＴゲートドライバ回路１３０４およびＬＶＴゲートドライバ回路１３０６の両方には、高入力インピーダンスがあり得、この両方は、接地または別の基準ノードであり得る上部電源レールＶＤＤおよび下部電源レールＶＳＳから給電され得る。ＬＶＴゲートドライバ回路１３０６には、低出力インピーダンスがあり得るが、ＨＶＴゲートドライバ回路１３０４には、図１３に示すように、電流制限電流ソースＩＪＧの出力インピーダンスによって決まるまたは左右される出力インピーダンスがあり得る。ＪＦＥＴ２０３のゲート電流を電流制限電流ソースＩＪＧの限られた電流に電流制限することによって、そのゲート－ソース接合に順方向バイアスがかけられているときのＪＦＥＴ２０３内の過剰な電力消散が回避されるか、または指定の値などに制限され得る。ＪＦＥＴ２０３のゲート電流が、ＪＦＥＴ２０３のゲートソース間およびゲートチャネル間接合に順方向バイアスをかけることから、ＪＦＥＴのチャネルの空乏は、ＶＧＳ＝０条件などに対して低減または最小化され得る。これは、チャネルを「開く」または上で説明したようなチャネルガースを改善するのに役立ち得、ＪＦＥＴ２０３のドレインからＪＦＥＴ２０３のソースまでの伝導性を高める、改善する、または最大限にするのに役立ち得る。伝導率変調は、ＶＧＳ＞０でＪＦＥＴ２０３のこのようなドレイン－ソース伝導をさらに改善するのに役立ち得る。より具体的には、ＪＦＥＴ２０３のＰＮ接合ダイオードに順方向バイアスをかけることにより、ゲートは、ＪＦＥＴの伝導性を増加させるように、チャネル領域に正孔を注入する。追加の正孔の結果として、追加の電子が、準中立性を維持するようにチャネル領域内に備わり、これらの追加の電子は、ドレイン－ソース伝導性を強化することができる。
【0062】
複合スイッチ２０１の切り替え中、その高められたまたは最大伝導状態に素早くＪＥＦＴ２０３をすることに役立つように、例えば、ＪＦＥＴ２０３のゲート静電容量を迅速に充電することに役立つように、複合スイッチ２０１を「オフ」から「オン」に切り替える場合、より大きな値（例えば、２倍、１０倍、１００倍、１０００倍、またはそれ以上）をＩｊｇが有することが望ましい場合があり、これは、複合スイッチ２０１の動作効率を改善することができる。したがって、電流制限式電流ソースＩＪＧの電流値は、切り替えオン移行中により大きな電流を与え、ＪＦＥＴ２０３のゲート電流を、ＪＦＥＴ２０３の続く「オン」期間のすべてまたは一部でより低い値に低減するように動的に制御され得る。このより大きな値の電流の持続期間は、固定持続期間値であってもよく、または、タイマー回路、電圧検出器回路、もしくは、複合スイッチ２０１の、より具体的にはＪＦＥＴ２０３の「切り替えオン」状態と「オン」状態とを区別することができる同様の形態の状態推定器を使用することなどによる、適応持続期間値であってもよい。
【0063】
図１３に示す例では、ＬＶＴ ＦＥＴ２０２およびそのＬＶＴゲートドライバ回路１３０６が、その「オン」状態と「オフ」状態とで複合スイッチ２０１を整流するのを主に担うことができることに気づき得る。ＨＶＴゲートドライバ回路１３０４は、その「オン」状態におけるＪＦＥＴ２０３の伝導性を強化するのを主に担うことができる。したがって、複合スイッチ２０１におけるＨＶＴ ＪＦＥＴ２０３およびＬＶＴ ＦＥＴ２０２のタイミング動作に関して、制御信号をＬＶＴゲートドライバ回路１３０６およびＨＶＴゲートドライバ回路１３０４に提供し、その制御信号のタイミングを計る制御回路機構は、ＪＦＥＴ２０３のチャネル領域に溜った電荷が、ＪＦＥＴ２０３のドレインを介して、かつそれに接続された回路機構を介してではなく、「オン」ＦＥＴ２０２を介して放電され得、次に、ＦＥＴ２０２をオフにするように、ＦＥＴ２０２がまだオンである間にＪＦＥＴ２０３をオフにするのを開始するように、ターンオフタイミングを設けるように構成され得る。「オン」から「オフ」への切り替えのこのようなタイミングは、非重複クロック回路機構などを含む制御回路機構によって達成され得る。
【0064】
図１３はまた、その反転入力端子がＪＦＥＴ２０３のソース端子に電気接続または電気結合され、その非反転入力がＪＦＥＴ２０３のゲート端子に電気接続または電気結合されている状態で示されている、温度検知増幅器１３０８などの温度検知回路機構を含む例を示す。このようにまたは同様の方法で、ＦＥＴ２０３のゲート－ソース電圧ＶＧＳを測定することによって、図１３に示す例では、温度感知増幅器１３０８の結果として生じる出力を介して使用可能にすることができるような、温度の表示が生成され得る。ＪＦＥＴ２０３のゲート－ソース接合に、ＪＦＥＴ２０３を通る適度なゲート電流で順方向バイアスがかけられると、ＪＦＥＴ２０３のＶＧＳが、そのゲート－ソース間ＰＮ接合ダイオードの伝導によって決まる。このダイオードの電流－電圧関係が、温度によって予測可能に変わるため、検知されたＶＧＳは、ＪＦＥＴ２０３の温度の表示である。このような温度情報は、例えば比較回路を使用することなどによって、温度センス増幅器によって出力された電圧を、固定またはプログラム可能な故障状態基準電圧と比較することなどによって、例えば過剰温度故障状態を検出するのに使用され得る。別の例では、この温度情報は、温度検知アンプ１３０８によって監視される温度を低減させる傾向がある様態で、１つ以上の制御パラメータを調整することなどによって、例えば、その「オン」状態で、その動作効率を改善するかまたは最適化することができるように、複合スイッチ２０１の動作制御を変えるのに、例えば、クローズドループ方式で、使用され得る。このような温度ベースの効率情報は、複合スイッチ２０１、より具体的にはＪＦＥＴ２０３が「オン」である間にのみ現れるため、ＪＦＥＴ２０３が「オフ」であるときにこのような情報を保持するように、このような情報を捕捉および格納することに役立つようにメモリ回路が含まれ得る。温度検知増幅器１３０８によって出力された検知温度は、サンプル／ホールド回路機構を使用して格納すること、情報をパルス幅変調（ＰＷＭ）信号もしくは他の信号に変換すること、またはアナログ－デジタル変換（ＡＤＣ）回路を使用することなどによって情報をデジタル化することを含み得るような任意の数の様態のうちの１つで処理され得る。
【0065】
図１４は、基準電流ソースまたはシンクＩＪＧによってバイアスがかけられ得るような、電流ミラー回路（Ｐ１、Ｐ２）の電流ミラー出力トランジスタＰ２を介して上部電源レールＶＤＤに接続され得るようなインバータ回路（Ｐ３、Ｎ１）を含み得るような、ＨＶＴドライバ回路機構１３０４の例を示す。このように、図１４の例では、トランジスタＰ３およびＮ１は、切り替えを担うことができる一方、電流ミラー回路トランジスタＰ１およびＰ２は、最終的にＪＦＥＴ２０３のゲートに与えられるプルアップ電流を制御することができる。トランジスタサイズ、供給電圧、またはその両方は、追加的にまたは代替的に、ＪＦＥＴ２０３への摩耗または損傷を回避するように、適宜電流制限されたゲート電流でＪＦＥＴ２０３のゲートにバイアスをかけるように変えられ得る。
【0066】
図１５は、ＪＦＥＴ２０３のゲート電圧のバイアス電圧制御を使用して、ＪＦＥＴ２０３のゲート－ソース接合に制御可能に順方向バイアスをかけるような、図１３に示すものと同様の回路概略図である。図１５の例では、複合スイッチ２０１には、ＪＦＥＴ２０３のゲートに結合された出力端子を含むＨＶＴゲートドライバ回路１５０４を含み得るバイアスかけ回路機構１５０２によってバイアスがかけられ得、ＨＶＴゲートドライバ回路１５０４は、カスコード複合スイッチ２０１が「オン」状態であるときにＪＦＥＴ２０３のゲート－ソース接合ダイオードに順方向バイアスをかけるようにＪＦＥＴ２０３のゲートにバイアスをかけるように構成されている。
【0067】
このように、図１５は、図１４に関して図示され、説明されたような電流制限式電流ソース使用することによってではなく代わりに、慎重に選択された低インピーダンス電圧ソースでＪＦＥＴ２０３のゲート電圧を駆動することによって、ＪＦＥＴ２０３のゲート電流を制限することが可能であることを示す。図１５の例では、ＨＶＴドライバ回路機構１５０４は、電流制限される必要はない。代わりに、ＨＶＴドライバ回路機構１５０４に給電する上部電源電圧レールＶＪＤＤが、ＪＦＥＴ２０３が「オン」であるときに、それが過剰な電流を伝導しないように慎重に制御され得る。これは、ＪＦＥＴ２０３のゲート電流（またはその表示）を感知し、またこのような情報を閉ループサーボ方式で使用して、ＪＦＥＴ２０３のゲート電流の所望の値を得るように、上部電源電圧レールＶＪＤＤを調整することによって達成され得る。本主題の範囲内であることが可能であり、そのように想定されているゲート電流を直接検知するかまたは測定する代わりに、ゲート電流の間接的な表示が、図１３に関して上に述べた技法と同様の温度検知増幅器１５０８を使用して、このような間接的な表示として温度を使用することなどで、上部電源電圧レールＶＪＤＤの電圧を制御するための制御変数として、代替的にまたは追加的に使用され得る。温度検知増幅器１５０８によって出力された温度情報を電圧制御回路機構１５１０に提供することができ、電圧制御回路機構１５１０は、このような入力情報を使用して出力制御信号を生成し、ＶＪＤＤを生成する電圧制御式電圧ソースを制御することができる。ＬＶＴドライバ回路機構１３０６は、ＪＦＥＴ２０３のゲート電流に依存する必要のない上部電源電圧ＶＤＤを与えることができる別個の上部電源電圧レールから給電され得る。追加的にまたは代替的に、ゲート電流センサ回路が使用され得、検知されたゲート電流を使用して、ＪＦＥＴ２０３の温度の表示を提供することができる。
【0068】
図１６Ａおよび図１６Ｂは、図１５に示すような閉ループフィードバックサーボ制御を必要とせずに、固定電圧ＶＪＤＤを合成する技法の例を概念上示す。図１６Ａは、集積回路内のバンドギャップ電圧基準に採用される概念を示す。絶対温度に比例する（ＰＴＡＴ）電圧ＶＰＴＡＴ（様々な電流密度のＰＮ接合ダイオードにわたる電圧間の差に基づくことができるような）が、絶対温度に相補的な（ＣＴＡＴ）電圧ＶＣＴＡＴ（同じ集積回路上の単一のＰＮ接合ダイオードにわたる電圧に基づくことができるような）と合計され得る。ＣＴＡＴ電圧とＰＴＡＴ電圧との和は、図１６Ａのバンドギャップ電圧ＶＢＧとして示されている、特定の動作電圧においてほぼ温度不変であり得る。図１６Ｂは、バンドギャップ電圧ＶＢＧが３．２ボルトである場合、ＪＦＥＴが炭化ケイ素で構成されていると例示目的で仮定して、ＶＪＤＤを生成するのにこの技法がどのように採用され得るかを示す。図１６Ｂに示すように、それぞれの増幅器を使用して、それぞれ相応のスケーリング定数ｋ１とｋ２とでＶＰＴＡＴとＶＣＴＡＴとをスケーリングすることなどによって、ＪＦＥＴのＰＮ接合ダイオード電圧を模倣する電圧が合成され得る。この配置は、ＪＦＥＴ（ＳｉＣダイ上の）が、別個のＳｉ集積回路上にあり得る他の回路機構に物理的に近くに位置すると想定することができ、それにより、これら２つのそれぞれの回路が、結果として生じるＪＦＥＴゲート電流がこれらの２つの回路間の温度差を示すことができるように、同様の温度であると想定され得る。
【0069】
温度監視を含む本明細書に記載の例へのさらなる例では、複合切り替え回路機構は、ＪＦＥＴ温度、ＪＦＥＴ動作、ＪＦＥＴ経年変化、カスコード複合スイッチ動作、またはカスコード複合スイッチ経年変化のうちの少なくとも１つの表示を提供するのに使用され得るような、ローカルまたは遠隔の監視インターフェース回路に温度または別のＪＦＥＴパラメータに関する情報を伝えるような無線または有線の通信回路機構をさらに含み得る。
【0070】
本明細書に記載の例へのさらなる例では、切り替え回路機構には、複合スイッチを通る負荷電流を監視するための負荷電流監視回路機構が含まれ得る。制御回路機構は、負荷電流監視回路機構に結合され得、負荷電流に少なくとも部分的に基づいて、複合スイッチの少なくとも一部のＪＦＥＴゲートバイアス電圧、ＪＦＥＴゲート電流バイアス、またはスイッチタイミング制御信号のうちの少なくとも１つを制御するように構成され得る。例えば、高負荷電流条件下では、ＪＦＥＴ２０３のより低いオン状態抵抗を有し、それにより、より低い負荷電流条件の場合よりも大きなゲート電流でＪＦＥＴ２０３にバイアスをかけることが望ましい場合がある。同様に、高負荷電流条件下のオフオン間移行電流がより高い負荷電流条件でより高くなることを可能にし得るように、より高い負荷電流下で、ＪＦＥＴ２０３のより低いオン状態抵抗により素早く切り替わることが望ましい場合がある。
【0071】
本明細書に記載の切り替え回路機構が、切り替えモード電源回路機構、電源遮断回路機構、モータドライバ回路機構、または電気機械式トランスデューサドライバ回路機構のうちの少なくとも１つに含まれ得るか、またはそれらとの組み合わせられ得ることを認識されたい。
【0072】
上の説明は、発明を実施するための形態の一部を成す添付図面への言及を含む。図面は、例として、本発明が実施され得る具体的な実施形態を示す。これらの実施形態は、本明細書では「例」とも呼ばれる。このような例は、図示または記載されたものに加えて要素を含み得る。しかしながら、本発明者らは、図示または記載の要素のみが提供される例も想定している。さらに、本発明者らはまた、特定の例（またはその１つ以上の態様）に関して、または本明細書に図示もしくは記載された他の例（またはその１つ以上の態様）に関して、図示または記載されたそれらの要素のいずれかの組み合わせまたは入れ替えを使用する例も想定している。
【0073】
本明細書と参照により組み込まれるいずれかの文書との間に矛盾する使用法がある場合には、本明細書の使用法が優先される。
【0074】
本明細書では、「ａ」または「ａｎ」という用語は、特許文献で一般的であるように、「少なくとも１つ」または「１つ以上」の任意の他の例または使用法とは関係なく、１つまたは複数を含むように使用される。本明細書では、「または」という用語は、特に断りのない限り、非排他的であることを指し、または「ＡまたはＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、および「ＡおよびＢ」を含むように使用される。本明細書では「含む（ｉｎｃｌｕｄｉｎｇ）」および「そこでは（ｉｎ ｗｈｉｃｈ）」という用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「その場合（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語の同等語として使用される。また、以下の特許請求の範囲において、「含む（ｉｎｃｌｕｄｉｎｇ）」および「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、非限定式であり、すなわち、請求項でこのような用語の後に列挙されたものに加えて要素を含むシステム、デバイス、物品、組成物、定式、またはプロセスは、依然としてその請求項の範囲内にあると考えられる。また、以下の特許請求の範囲では、「第１」、「第２」、および「第３」などの用語は、単に標識として使用され、その対象に数値的な要件を課すことを意図するものではない。
【0075】
本明細書に記載の方法例は、少なくとも部分的に機械またはコンピュータ実施式であり得る。いくつかの例には、上の例に記載されたような方法を行うように電子デバイスを構成するように動作可能な命令で符号化されたコンピュータ可読媒体または機械可読媒体が含まれ得る。このような方法の実装形態には、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコードが含まれ得る。このようなコードには、様々な方法を行うためのコンピュータ可読命令が含まれ得る。コードは、コンピュータプログラム製品の一部を成し得る。さらに、例では、コードは、実行中または他の時点などで、１つ以上の揮発性、非一時的、または不揮発性の有形のコンピュータ可読媒体に有形に格納され得る。これらの有形のコンピュータ可読媒体の例には、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードもしくはメモリスティック、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）などが含まれ得るが、これらに限定されるわけではない。
【0076】
上の説明は、例示のためのであり、限定的なものではない。例えば、上記の例（またはその１つ以上の態様）を互いに組み合わせて使用することができる。当業者などであれば、上の説明を検討することで、他の実施形態を使用することができる。要約は、読み手に技術的開示の性質を素早く確認させるために、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠して提供される。要約は、特許請求の範囲または意味を解釈または限定するのに使用されないという理解の下で提出されている。また、上の発明を実施するための形態では、本開示を簡素化するために、様々な特徴がグループにまとめられている場合がある。これは、特許請求されていない開示された特徴がいずれかの請求項に不可欠であることを意図するとして解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態のすべての特徴にない場合がある。したがって、以下の特許請求の範囲は、例または実施形態として発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態としてそれ自体で成り立ち、かつこのような実施形態が、様々な組み合わせまたは入れ替えで互いに組み合わせられ得ることが想定される。本発明の範囲は、添付の特許請求の範囲に関連して、このような特許請求の範囲が権利を有する均等物の全範囲とともに決められるべきである。
【符号の説明】
【0077】
１０４ ドライバ回路
１０６ ノード
２０１ 複合トランジスタスイッチ
２０６ 切り替えノード
２０８ ノード
６２５ 結合トランジスタ
１３０２ バイアスかけ回路機構
１３０４ ドライバ回路機構
１３０４ ゲートドライバ回路
１３０６ ゲートドライバ回路
１３０８ 温度検知増幅器
１５０２ バイアスかけ回路機構
１５０４ ゲートドライバ回路
１５０８ 温度検知増幅器
１５１０ 電圧制御回路機構
１０６ ノード
２０１ 複合トランジスタスイッチ
２０６ 切り替えノード
２０８ ノード
６２５ 結合トランジスタ
１３０２ バイアスかけ回路機構
１３０４ ドライバ回路機構
１３０４ ゲートドライバ回路
１３０６ ゲートドライバ回路
１３０８ 温度検知増幅器
１５０２ バイアスかけ回路機構
１５０４ ゲートドライバ回路
１５０８ 温度検知増幅器
１５１０ 電圧制御回路機構
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16A】
【図16B】