特許 7210066 半導体モジュール、その製造方法、及び半導体モジュールの実装体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-01-13

(45)【発行日】2023-01-23

(54)【発明の名称】半導体モジュール、その製造方法、及び半導体モジュールの実装体

(51)【国際特許分類】

   H01L 25/07 20060101AFI20230116BHJP

   H01L 25/065 20230101ALI20230116BHJP

   H01L 25/18 20230101ALI20230116BHJP

【ＦＩ】

H01L25/08 B

【請求項の数】 10

(21)【出願番号】P 2021532655

(86)(22)【出願日】2019-07-18

(86)【国際出願番号】 JP2019028328

(87)【国際公開番号】W WO2021009920

(87)【国際公開日】2021-01-21

【審査請求日】2021-09-30

(73)【特許権者】

【識別番号】515225518

【氏名又は名称】ウルトラメモリ株式会社

(74)【代理人】

【識別番号】100106002

【弁理士】

【氏名又は名称】正林 真之

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100190621

【弁理士】

【氏名又は名称】崎間 伸洋

(72)【発明者】

【氏名】奥津 文武

【審査官】河合 俊英

(56)【参考文献】

【文献】米国特許出願公開第２０１７／００６２３８３（ＵＳ，Ａ１）

【文献】特開平１１－０６７９５９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０３４５７６１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０２５５４１１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０６５

(57)【特許請求の範囲】

【請求項1】

積層された複数のダイを有する半導体モジュールであって、
第１のダイと、
積層方向に交差する方向において、前記第１のダイに並設される第２のダイと、
積層方向において、前記第１のダイ及び前記第２のダイに跨って配置され、対向する前記第１のダイ及び前記第２のダイの配線面に電気的に接続される第３のダイと、
前記第１のダイ及び前記第２のダイの配線面から突出する突出端子であって、積層方向に交差する方向において前記第３のダイの少なくとも１つの側面に隣接する空間領域において突出する突出端子と、
前記突出端子に重ねて配置される再配線層と、
積層方向において前記再配線層に並設される複数の外部端子であって、前記再配線層を介して前記突出端子に電気的に接続される接続端子と積層方向において前記第３のダイと重なる位置に配置され、前記突出端子に電気的に接続されない非接続端子とを有する外部端子と、
を備える半導体モジュール。

【請求項2】

前記第２のダイは、前記突出端子から供給される電力を前記第３のダイに供給する電力供給ダイである請求項１に記載の半導体モジュール。

【請求項3】

前記第２のダイは、積層方向に交差する方向において、前記第１のダイを挟んで一対に配置され、前記第３のダイは、前記第１のダイ及び前記一対に配置された前記第２のダイに跨って一対に配置される請求項１又は２に記載の半導体モジュール。

【請求項4】

前記第３のダイは、
積層方向において、前記第２のダイに重なるアレイ部と、
積層方向において、前記第１のダイに重なるインタフェース部と、
を備える請求項１から３のいずれかに記載の半導体モジュール。

【請求項5】

前記第３のダイに重なり、前記第３のダイの放熱経路である放熱部をさらに備える請求項１から４のいずれかに記載の半導体モジュール。

【請求項6】

前記放熱部は、前記再配線層のうち前記第３のダイに重なる重複部と、前記非接続端子とによって構成される請求項５に記載の半導体モジュール。

【請求項7】

前記重複部は、
間欠的に積層される金属層と、
隣接する前記金属層の間を接続する放熱用ビアと、
を有する請求項６に記載の半導体モジュール。

【請求項8】

前記放熱部は、前記再配線層を貫通する熱放散用部材を有する請求項５に記載の半導体モジュール。

【請求項9】

請求項１から８のいずれかに記載の半導体モジュールと、
積層方向に貫通する複数の貫通端子であって、前記外部端子にそれぞれ接続される貫通端子を有する実装基板と、
を備える半導体モジュールの実装体。

【請求項10】

積層された複数のダイを有する半導体モジュールであって、
第１のダイと、
積層方向に交差する方向において、前記第１のダイに並設される第２のダイと、
積層方向において、前記第１のダイ及び前記第２のダイに跨って配置され、対向する前記第１のダイ及び前記第２のダイの配線面に電気的に接続される第３のダイと、
前記第１のダイ及び前記第２のダイの配線面から突出する突出端子であって、積層方向に交差する方向において前記第３のダイの少なくとも１つの側面に隣接する空間領域において突出する突出端子と、
前記突出端子に重ねて配置される再配線層と、
を備え、
前記第３のダイは、積層方向において、前記第２のダイに重なるアレイ部と、前記第１のダイに重なるインタフェース部とを備え、
前記第１のダイは、前記配線面から積層方向に延びる接続端子を備え、
前記第３のダイは、前記接続端子を介して前記第１のダイに直接接続される、
半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体モジュール、その製造方法、及び半導体モジュールの実装体に関する。

【背景技術】

【0002】

従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。

【0003】

そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。また、複数のチップを重ねて配置することで、複数のチップの設置面積を低減する半導体モジュールが提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許出願公開第２０１５／０２５５４１１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１では、パッケージ基板の第１面上に、アクティブ面を露出した第２チップが配置される。また、特許文献１では、第１チップは、パッケージ基板の第１面と第２チップのアクティブ面とにアクティブ面を対向させて配置される。そして、特許文献１では、第１のチップがパッケージ基板の第１面と、第２チップのアクティブ面とに電気的に接続される。

【0006】

このように、特許文献１に開示されている半導体モジュールでは、大容量化することができる。一方、特許文献１に開示されている半導体モジュールでは、パッケージ基板を用いるので、比較的製造コストが高い。そこで、製造コストを低減できればより好適である。

【0007】

本発明は、製造コストを低減可能な半導体モジュール、その製造方法、及び半導体モジュールの実装体を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明は、積層された複数のダイを有する半導体モジュールであって、第１のダイと、積層方向に交差する方向において、前記第１のダイに並設される第２のダイと、積層方向において、前記第１のダイ及び前記第２のダイに跨って配置され、対向する前記第１のダイ及び前記第２のダイの配線面に電気的に接続される第３のダイと、前記第１のダイ及び前記第２のダイの配線面から突出する突出端子であって、積層方向に交差する方向において前記第３のダイの少なくとも１つの側面に隣接する空間領域において突出する突出端子と、前記突出端子に重ねて配置される再配線層と、を備える半導体モジュールに関する。

【0009】

また、前記第２のダイは、前記突出端子から供給される電力を前記第３のダイに供給する電力供給ダイであるのが好ましい。

【0010】

また、前記第２のダイは、積層方向に交差する方向において、前記第１のダイを挟んで一対に配置され、前記第３のダイは、前記第１のダイ及び前記一対に配置された前記第２のダイに跨って一対に配置されるのが好ましい。

【0011】

また、前記第３のダイは、積層方向において、前記第２のダイに重なるアレイ部と、積層方向において、前記第１のダイに重なるインタフェース部と、を備えるのが好ましい。

【0012】

また、半導体モジュールは、前記第３のダイに重なり、前記第３のダイの放熱経路である放熱部をさらに備えるのが好ましい。

【0013】

また、半導体モジュールは、積層方向において前記再配線層に並設される複数の外部端子であって、前記再配線層を介して前記突出端子に電気的に接続される接続端子と積層方向において前記第３のダイと重なる位置に配置され、前記突出端子に電気的に接続されない非接続端子とを有する外部端子をさらに備えるのが好ましい。

【0014】

また、前記放熱部は、前記再配線のうち前記第３のダイに重なる重複部と、前記非接続端子とを含むのが好ましい。

【0015】

また、前記重複部は、間欠的に積層される金属層と、隣接する前記金属層の間を接続する放熱用ビアと、を有するのが好ましい。

【0016】

また、前記放熱部は、前記再配線層を貫通する熱放散用部材を有するのが好ましい。

【0017】

また、本発明は、上記の半導体モジュールと、積層方向に貫通する複数の貫通端子であって、前記外部端子にそれぞれ接続される貫通端子を有する実装基板と、を備える半導体モジュールの実装体に関する。

【0018】

また、本発明は、積層された複数のダイを有する半導体モジュールの製造方法であって、第１のダイ及び第２のダイの一方の面に突出端子を形成する工程と、前記第１のダイ及び前記第２のダイを支持基板に並設する工程と、前記第１のダイ及び前記第２のダイに跨って第３のダイを配置する工程と、前記第１のダイ、前記第２のダイ、前記第３のダイ、及び前記突出端子をモールドする工程と、前記第３のダイの露出面に跨って配置されるとともに、前記突出端子に電気的に接続される再配線層を形成する工程と、前記支持基板を除去する工程と、を備える半導体モジュールの製造方法に関する。

【0019】

また、前記第１のダイ及び前記第２のダイを前記支持基板に並設する工程において、前記支持基板には、前記第１のダイ及び前記第２のダイの組が複数配置されるのが好ましい。

【0020】

また、半導体モジュールの製造方法は、前記モールドする工程の後、前記再配線層を形成する工程の前に、前記第３のダイと前記突出端子とを露出すべく研磨する工程をさらに備えるのが好ましい。

【0021】

また、半導体モジュールの製造方法は、前記第３のダイに重なる位置に、前記再配線層を貫通する熱放散用部材を配置する工程をさらに備えるのが好ましい。

【発明の効果】

【0022】

本発明によれば、製造コストを低減可能な半導体モジュール、その製造方法、及び半導体モジュールの実装体を提供することができる。

【図面の簡単な説明】

【0023】

【図1】本発明の第１実施形態に係る半導体モジュール及び半導体モジュールの実装体を示す概略断面図である。

【図2】第１実施形態の半導体モジュールの製造途中を示す概略断面図である。

【図3】第１実施形態の半導体モジュールの製造途中を示す概略断面図である。

【図4】第１実施形態の半導体モジュールの製造途中を示す概略斜視図である。

【図5】第１実施形態の半導体モジュールの製造途中を示す概略断面図である。

【図6】第１実施形態の半導体モジュールの製造途中を示す概略断面図である。

【図7】第１実施形態の半導体モジュールの製造途中を示す概略断面図である。

【図8】本発明の第２実施形態の半導体モジュールの放熱部を示す概略構成図である。

【図9】本発明の第３実施形態の半導体モジュールの放熱部を示す概略断面図である。

【図10】本発明の変形例に係る半導体モジュールの放熱部を示す概略断面図である。

【発明を実施するための形態】

【0024】

以下、本発明の各実施形態に係る半導体モジュール１、その製造方法、及び半導体モジュール１の実装体１００について、図１から図９を参照して説明する。
各実施形態に係る半導体モジュール１は、例えば、演算装置（第１のダイ１１、以下、論理チップという）と、単層又は積層型ＲＡＭを含むＲＡＭモジュールであるＲＡＭ部１３とを再配線層１６上に配置したＳＩＰ（system in a package）である。特に制限されないが、半導体モジュール１は、半田ボール１０２を備えた実装基板１０１に実装された半導体モジュールの実装体１００で基板（マザーボード等、図示せず）上に配置され、半田ボール１０２（電源ボール等）を用いて電気的に接続される。あるいは、半導体モジュール１は実装基板１０１と、半田ボール１０２を介さずに基板上に直接配置されても良い。半導体モジュール１は、基板から電力を得るとともに、基板との間でデータ送受信が可能である。なお、以下の各実施形態において、半導体モジュール１の積層方向（厚さ方向）は、積層方向Ｃとして説明される。また、半導体モジュール１の積層方向Ｃに沿って、基板の配置される側は、下方として説明される。半導体モジュール１の積層方向Ｃに沿って、第１のダイ１１の配置される側は、上方として説明される。

【0025】

［第１実施形態］
次に、第１実施形態に係る半導体モジュール１、その製造方法、及び半導体モジュール１の実装体１００について、図１から図７を参照して説明する。
まず、本実施形態に係る半導体モジュール１の構成について説明する。

【0026】

半導体モジュール１は、積層された複数のダイを有する。半導体モジュール１は、図１に示すように、第１のダイ１１と、第２のダイ１２と、第３のダイ１３と、突出端子１４と、モールド材１５と、再配線層１６と、外部端子１７と、放熱部１８と、を備える。

【0027】

第１のダイ１１は、例えば、論理チップ（ＭＰＵ）である。本実施形態において、第１のダイ１１は、例えば、正面視矩形に構成される。第１のダイ１１は、配線面（図示せず）を下方に向けて配置される。

【0028】

第２のダイ１２は、例えば、電力供給用のダイである。第２のダイ１２は、積層方向に交差する方向において、第１のダイ１１に並設される。本実施形態において、第２のダイ１２は、例えば、正面視矩形に構成される。また、本実施形態において、第２のダイ１２は、積層方向に交差する方向において、第１のダイ１１を挟んで一対に配置される。第２のダイ１２は、第１のダイ１１と同様に、配線面（図示せず）を下方に向けて配置される。第２のダイ１２は、後述する突出端子１４から供給される電力を後述する第３のダイ１３に供給する。

【0029】

第３のダイ１３は、例えば、ＤＲＡＭである。第３のダイ１３は、積層方向において、第１のダイ１１及び第２のダイ１２に跨って配置される。第３のダイ１３は、配線面（図示せず）を上方に向けて配置される。第３のダイ１３は、対向する第１のダイ１１及び第２のダイ１２の配線面に電気的に接続される。第３のダイ１３は、例えば、第１のダイ１１及び第２のダイ１２のそれぞれの配線面から延びる接続端子１４１によって接続される。具体的には、第３のダイ１３は、第１のダイ１１及び第２のダイ１２のそれぞれの配線面から延びるピラー（Ｃｕピラー）やバンプ等を用いて接続される。本実施形態において、第３のダイ１３は、アレイ部１３１と、インタフェース部１３２と、を備える。

【0030】

アレイ部１３１は、第３のダイ１３の一部であり、メモリセルアレイの配置される部位である。本実施形態において、アレイ部１３１は、積層方向において、第２のダイ１２に重なる位置に配置される。具体的には、アレイ部１３１は、積層方向において、第２のダイ１２からの電力を受給可能な位置に配置される。

【0031】

インタフェース部１３２は、第３のダイ１３の一部であり、メモリインタフェースの配置される部位である。本実施形態において、インタフェース部１３２は、積層方向において、第１のダイ１１に重なる位置に配置される。具体的には、インタフェース部１３２は、積層方向において、第１のダイ１１から電力を受給可能な位置に配置される。また、インタフェース部１３２は、積層方向において、接続端子１４１を介して第１のダイ１１に直接接続される。

【0032】

突出端子１４は、第１のダイ１１及び第２のダイ１２のそれぞれの配線面から突出する導電性の端子である。突出端子１４は、例えば、第１のダイ１１及び第２のダイ１２のそれぞれの配線面のうち、第３のダイ１３とは重ならない平面領域から突出する。換言すると、突出端子１４は、積層方向に交差する方向において、第３のダイ１３の少なくとも１つの側面に隣接する空間領域において突出する。突出端子１４は、第１のダイ１１又は第２のダイ１２の配線面から、第３のダイ１３の上面の高さと同じ又は略同じ高さまで伸びる長さを有する。突出端子１４は、第１のダイ１１及び第２のダイ１２の信号線、電力供給線、又はアース線として機能する。本実施形態において、突出端子１４は、第１のダイ１１及び第２のダイ１２の配線面から、第３のダイ１３の四方の側面を囲繞する空間領域において突出する。

【0033】

モールド材１５は、例えば、エポキシ樹脂である。モールド材１５は、積層方向Ｃに交差する方向において、第１のダイ１１、第２のダイ１２、第３のダイ１３、及び突出端子１４を被覆する。

【0034】

再配線層１６は、例えば、突出端子１４に重ねて配置される層である。再配線層１６は、例えば、二酸化ケイ素や窒化ケイ素、ポリイミド等で形成される複数の絶縁層のそれぞれの内部に、導電性の配線やビアを配置して構成される。再配線層１６は、例えば、絶縁層１６１の内部に、再配線層１６を貫通して突出端子１４と電気的に接続される導電ビア１６２を配置した構成を有する。本実施形態において、再配線層１６は、突出端子１４の突出方向先端面と、第３のダイ１３の配線面（図示せず）とは反対側の露出面とに跨って配置される。また、本実施形態において、再配線層１６は、第３のダイ１３に重なる位置に、積層方向Ｃに貫通する放熱用の放熱ビア１６３を配置した構成を有する。

【0035】

外部端子１７は、例えば、複数のバンプや、複数の半田ボールで構成される。外部端子１７は、積層方向Ｃにおいて再配線層１６に並設される。本実施形態において、外部端子１７は、接続端子１７１と、非接続端子１７２と、を備える。

【0036】

接続端子１７１は、再配線層１６の導電ビア１６２の露出位置に配置される。これにより、接続端子１７１は、再配線層１６を介して突出端子１４に電気的に接続される。接続端子１７１は、例えば、信号端子、電力供給端子、又はアース端子として機能する。

【0037】

非接続端子１７２は、積層方向において、第３のダイ１３と重なる位置に配置される。非接続端子１７２は、突出端子１４に接続されず、第３のダイ１３の放熱端子として機能する。

【0038】

放熱部１８は、第３のダイ１３の放熱用に設けられる構成である。放熱部１８は、第３のダイ１３に重なり、第３のダイ１３の放熱経路として構成される。本実施形態において、放熱部１８は、再配線層１６のうち第３のダイ１３に重なる重複部１８１と、外部端子１７の非接続端子１７２と、によって構成される。

【0039】

次に、本実施形態の半導体モジュール１の実装体１００の構成について説明する。
半導体モジュール１の実装体１００は、半導体モジュール１と、実装基板１０１と、半田ボール１０２と、を備える。なお、半導体モジュール１の実装体１００には、接続端子１７１の位置に、接続端子１７１を封止するアンダーフィル１９が配置される。

【0040】

実装基板１０１は、例えば、有機基板である。本実施形態において、実装基板１０１は、積層方向Ｃに交差する方向において、半導体モジュール１よりも大きな面積を有して構成される。実装基板１０１は、一方の面で接続端子１７１に接続される。実装基板１０１には、積層方向Ｃに貫通する複数の貫通端子１１０が配置される。具体的には、実装基板１０１には、積層方向Ｃに貫通して接続端子１７１に接続される貫通導電端子１１１と、積層方向Ｃに貫通して非接続端子１７２に接続される貫通放熱端子１１２と、が配置される。

【0041】

半田ボール１０２は、実装基板１０１の他方の面に配置される。半田ボール１０２は、貫通端子１１０に接続される。

【0042】

次に、本実施形態の半導体モジュール１及び半導体モジュール１の実装体１００の動作について説明する。
貫通導電端子１１１及び接続端子１７１を介して供給される電力及び信号は、再配線層１６及び突出端子１４を介して第１のダイ１１及び第２のダイ１２に供給される。第１のダイ１１は、供給された信号に基づいて動作するともに、第３のダイ１３のインタフェース部１３２に電力及び信号を供給する。また、第２のダイ１２は、突出端子１４を介して供給される電力を第３のダイ１３のアレイ部１３１に供給する。

【0043】

第３のダイ１３は、第１のダイ１１及び第２のダイ１２から供給される電力により発熱する。放熱部１８は、第３のダイ１３によって発生する熱について、貫通放熱端子１１２を介して、実装基板１０１の外部に放熱する。

【0044】

次に、半導体モジュール１及び半導体モジュール１の実装体１００の製造方法について説明する。
最初に、半導体モジュール１が製造される。半導体モジュール１の製造方法は、第１のダイ１１及び第２のダイ１２に突出端子１４を形成する工程と、第１のダイ１１及び第２のダイ１２を支持基板２００に並設する工程と、第３のダイ１３を配置する工程と、モールドする工程と、研磨する工程と、再配線層１６を形成する工程と、外部端子１７を配置する工程と、支持基板２００を除去する工程と、を備える。

【0045】

まず、図２に示すように第１のダイ１１及び第２のダイ１２に突出端子１４を形成する工程が実施される。突出端子１４を形成する工程では、第１のダイ１１及び第２のダイ１２の一方の面に突出端子１４が形成される。突出端子１４は、例えば、第１のダイ１１及び第２のダイ１２の配線面から突出して形成される。また、第１のダイ１１及び第２のダイ１２と、第３のダイ１３との接続端子１４１は、突出端子１４の形成に併せて形成される。

【0046】

次いで、第１のダイ１１及び第２のダイ１２を配置する工程が実施される。第１のダイ１１及び第２のダイ１２は、仮接着層２０１を介して、配線面とは逆の面を支持基板２００に積層方向Ｃに交差する方向に並設される。ここで、支持基板２００は、例えば、ウェハやパネル等である。本実施形態において、第１のダイ１１及び第２のダイ１２を配置する工程では、第１のダイ１１及び第２のダイ１２の組が支持基板２００上に複数配置される。

【0047】

次いで、第３のダイ１３を配置する工程が実施される。第３のダイ１３を配置する工程では、図３及び図４に示すように、第３のダイ１３が、第１のダイ１１及び第２のダイ１２に跨って配置される。第３のダイ１３を配置する工程では、第３のダイ１３が突出端子１４に隣接する空間領域に配置され、接続端子１４１を介して第１のダイ１１及び第２のダイ１２に電気的に接続される。

【0048】

次いで、モールドする工程が実施される。モールドする工程では、第１のダイ１１、第２のダイ１２、第３のダイ１３、及び突出端子１４がモールド材１５によりモールドされる。モールドする工程では、例えば、第１のダイ１１、第２のダイ１２、第３のダイ１３、及び突出端子１４がモールド材１５により被覆される。

【0049】

次いで、研磨する工程が実施される。研磨する工程では、第３のダイ１３及び突出端子１４の突出方向先端側に配置されるモールド材１５が研磨される。研磨する工程では、例えば、グラインダーを用いて、突出端子１４の突出方向先端側に配置されるモールド材１５と、第３のダイ１３の配線面とは反対側の面とが研磨される。その結果、研磨する工程では、図５に示すように、第３のダイ１３と突出端子１４とが積層方向Ｃにおいて露出する。

【0050】

次いで、再配線層１６を形成する工程が実施される。再配線層１６を形成する工程では、図６に示すように、再配線層１６が形成される。再配線層１６を形成する工程では、絶縁層１６１の形成及びビアの形成が交互に繰り返される。これにより、突出端子１４に接続されるビアが形成される。

【0051】

次いで、外部端子１７を配置する工程が実施される。外部端子１７を配置する工程により、図７に示すように、再配線層１６の露出面に外部端子１７が配置される。外部端子１７は、再配線層１６のビアに接続される。具体的には、積層方向Ｃで突出端子１４に重なる位置には、接続端子１７１が配置される。一方、第３のダイ１３に重なる位置には、非接続端子１７２が配置される。

【0052】

次いで、支持基板２００を除去する工程が実施される。これにより、半導体モジュール１が形成される。

【0053】

次に、半導体モジュール１の実装体１００の製造方法について説明する。
半導体モジュール１の実装体１００の製造方法は、実装基板１０１を接続する工程と、半田ボール１０２を配置する工程と、を備える。

【0054】

まず、実装基板１０１を接続する工程が実施される。実装基板１０１を接続する工程では、実装基板１０１の一方の面が外部端子１７に接続される。具体的には、実装基板１０１を接続する工程では、外部端子１７に、実装基板１０１の一方の面側に露出する貫通導電端子１１１及び貫通放熱端子１１２が接続される。また、実装基板１０１を接続する工程では、外部端子１７の位置に、アンダーフィル１９が配置される。

【0055】

次いで、半田ボール１０２を配置する工程が実施される。半田ボール１０２を配置する工程では、実装基板１０１の他方の面側に半田ボール１０２が配置される。具体的には、半田ボール１０２を配置する工程では、実装基板１０１の他方の面から露出する貫通導電端子１１１及び貫通放熱端子１１２に半田ボール１０２が配置される。

【0056】

以上、本実施形態に係る半導体モジュール１、その製造方法、及び半導体モジュール１の実装体１００は、以下の効果を奏する。
（１）積層された複数のダイを有する半導体モジュール１であって、第１のダイ１１と、積層方向Ｃに交差する方向において、第１のダイ１１に並設される第２のダイ１２と、積層方向Ｃにおいて、第１のダイ１１及び第２のダイ１２に跨って配置され、対向する第１のダイ１１及び第２のダイ１２の配線面に電気的に接続される第３のダイ１３と、第１のダイ１１及び第２のダイ１２の配線面から突出する突出端子１４であって、積層方向Ｃに交差する方向において第３のダイ１３の少なくとも１つの側面に隣接する空間領域において突出する突出端子１４と、突出端子１４に重ねて配置される再配線層１６と、を備える。従来のパッケージ基板に代えて、再配線層１６によって半導体モジュール１を構成した。これにより、パッケージ基板を用いる場合に比べ、コストを削減することができる。また、第１のダイ１１と第３のダイ１３とが近接されて電気的に接続されるので、第１のダイ１１及び第３のダイ１３の間で送受信される信号のバンド幅を向上することができる。さらに、第１のダイ１１と第２のダイ１２が支持基板２００に載置・固定されるため、第３のダイ１３との位置合わせ精度が向上し、第３のダイ１３との接続端子１４１のピッチを狭くすることで端子数を増やすことができる。

【0057】

（２）第２のダイ１２は、突出端子１４から供給される電力を第３のダイ１３に供給する電力供給ダイである。これにより、第１のダイ１１のみから第３のダイ１３に電力を供給する場合に比べ、第２のダイ１２からも電力を供給することができるので、より安定的に第３のダイ１３に電力を供給することができる。

【0058】

（３）第２のダイ１２は、積層方向Ｃに交差する方向において、第１のダイ１１を挟んで一対に配置され、第３のダイは、第１のダイ及び一対に配置された第２のダイに跨って一対に配置される。これにより、複数の第３のダイ１３を第１のダイ１１に接続することができるので、容易に大容量化を実現することができる。

【0059】

（４）第３のダイ１３は、積層方向Ｃにおいて、第２のダイ１２に重なるアレイ部１３１と、積層方向Ｃにおいて、第１のダイ１１に重なるインタフェース部１３２と、を備える。これにより、より電力を必要とするアレイ部１３１に対して、第２のダイ１２から直接電力を供給することができる、一方、アレイ部１３１に比べて小電力で済むインタフェース部１３２には、論理チップである第１のダイ１１から電力が供給される。したがって、第１のダイ１１からのみ第３のダイ１３に電力を供給する場合に比べ、より安定的に電力を供給することができる。また、インタフェース部１３２は通信相手である第１のダイ１１から電力が供給されるので、信号電圧レベルの整合性と信号品質を向上することができる。

【0060】

（５）半導体モジュール１は、第３のダイ１３に重なり、第３のダイ１３の放熱経路である放熱部１８をさらに備える。これにより、基板１０１に近い側に配置される第３のダイ１３に対応する放熱部１８を形成することができるので、第３のダイ１３をより安定して動作させることができる。

【0061】

（６）半導体モジュール１は、積層方向Ｃにおいて再配線層１６に並設される複数の外部端子１７であって、再配線層１６を介して突出端子１４に電気的に接続される接続端子１７１と積層方向Ｃにおいて第３のダイ１３と重なる位置に配置され、突出端子１４に電気的に接続されない非接続端子１７２とを有する外部端子１７をさらに備える。これにより、再配線層１６上に、接続端子１７１及び非接続端子１７２を同様に配置することができる。したがって、半導体モジュール１に放熱部１８を配置しつつ、製造コストを削減することができる。

【0062】

（７）放熱部１８は、再配線のうち第３のダイ１３に重なる重複部１８１と、非接続端子１７２とによって構成される。これにより、再配線層１６及び外部端子１７で配線及び放熱の構成を兼ねることができる。したがって、半導体モジュール１を製造するコストを削減することができる。

【0063】

（８）半導体モジュール１の実装体１００は、上記の半導体モジュール１と、積層方向Ｃに貫通する複数の貫通端子１１０であって、外部端子１７にそれぞれ接続される貫通端子１１０を有する実装基板１０１と、を備える。これにより、半導体モジュール１をマザーボード等の基板に容易に実装することができる。

【0064】

（９）積層された複数のダイを有する半導体モジュール１の製造方法であって、第１のダイ１１及び第２のダイ１２の一方の面に突出端子１４を形成する工程と、第１のダイ１１及び第２のダイ１２を支持基板２００に並設する工程と、第１のダイ１１及び第２のダイ１２に跨って第３のダイ１３を配置する工程と、第１のダイ１１、第２のダイ１２、第３のダイ１３、及び突出端子１４をモールドする工程と、第３のダイ１３の露出面に跨って配置されるとともに、突出端子１４に電気的に接続される再配線層１６を形成する工程と、支持基板２００を除去する工程と、を備える。これにより、再配線層１６を用いて半導体モジュール１を形成することができるので、半導体モジュール１の製造コストを低減することができる。

【0065】

（１０）第１のダイ１１及び第２のダイ１２を支持基板２００に並設する工程において、支持基板２００には、第１のダイ１１及び第２のダイ１２の組が複数配置される。これにより、パッケージ基板ごとに半導体モジュール１を形成する場合に比べ、複数の半導体モジュール１を一度に製造できる。したがって、半導体モジュール１の製造コストを削減することができる。

【0066】

（１１）半導体モジュール１の製造方法は、モールドする工程の後、再配線層１６を形成する工程の前に、第３のダイ１３と突出端子１４とを露出すべく研磨する工程をさらに備える。したがって、モールドした後に、突出端子１４の突出方向の先端と、第３のダイ１３の露出面との高さを同一又は略同一にすることができる。したがって、突出端子１４に電気的に接続される再配線層１６の形成を容易にすることができ、半導体パッケージ１００の製造コストを低減することができる。

【0067】

［第２実施形態］
次に、本発明の第２実施形態に係る半導体モジュール１、その製造方法、及び半導体モジュール１の実装体１００について図８を参照して説明する。第２実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る半導体モジュール１は、放熱部１８の重複部１８１の構成が、第１の実施形態と異なる。

【0068】

重複部１８１は、図８に示すように、金属層１８３と、絶縁層１６１と、放熱用ビア１８４と、を備える。重複部１８１は、積層方向Ｃにおいて、第３のダイ１３に放熱用ダイアタッチ材１８２を介して配置される。

【0069】

金属層１８３は、例えば、銅層であり、積層方向Ｃにおいて間欠的に配置される。金属層１８３は、例えば、積層方向Ｃに沿って、後述する絶縁層１６１と交互に配置される。本実施形態において、金属層１８３は、例えば、正面視矩形に形成され、積層方向Ｃにおいて、第３のダイ１３の重なる面と同じ又は略同じ大きさで形成される。

【0070】

絶縁層１６１は、例えば、二酸化ケイ素や窒化ケイ素、ポリイミド等で形成される層である。絶縁層１６１は、積層方向Ｃに沿って金属層１８３と交互に配置される。

【0071】

放熱用ビア１８４は、絶縁層１６１を貫通するビアである。放熱用ビア１８４は、積層方向Ｃにおいて金属層１８３を接続する。本実施形態において、放熱用ビア１８４は、正面視においてマトリクス状に配置される。これにより、重複部１８１が熱により膨張したとしても、重複部１８１全体を金属層１８３とする場合に比べ、半導体モジュール１の安定性を向上することができる。

【0072】

以上、本実施形態に係る半導体モジュール１、その製造方法、及び半導体モジュール１の実装体１００は、以下の効果を奏する。
（１２）重複部１８１は、間欠的に積層される金属層１８３と、隣接する金属層１８３の間を接続する放熱用ビア１８４と、を有する。これにより、第３のダイ１３の放熱効率を向上するとともに、重複部１８１の熱による膨張に対しても安定性を高めることができる。

【0073】

［第３実施形態］
次に、本発明の第３実施形態に係る半導体モジュール１、その製造方法、及び半導体モジュール１の実装体１００について、図９を参照して説明する。第３実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係る半導体モジュール１は、放熱部１８が、重複部１８１に代えて、熱放散用部材１８５を有する点で第１実施形態及び第２実施形態と異なる。これに伴い、再配線層１６は、第３のダイ１３に重なる位置を貫通して形成される。また、第３実施形態に係る半導体モジュール１の製造方法は、熱放散用部材１８５を配置する工程をさらに備える点で、第１実施形態及び第２実施形態と異なる。

【0074】

熱放散用部材１８５は、例えば、放熱用のダイアタッチ材１８２であってもよい。熱放散用部材１８５は、積層方向Ｃにおいて、第３のダイ１３の配線面とは逆の面と、実装基板１０１の一面との間に配置される。具体的には、熱放散用部材１８５は、積層方向Ｃにおいて、第３のダイ１３の配線面とは逆の面と、実装基板１０１の一面とに接触配置される。

【0075】

熱放散用部材１８５を配置する工程では、第３のダイ１３に重なる位置に、再配線層１６を貫通する熱放散用部材１８５が配置される。熱放散用部材１８５を配置する工程は、研磨する工程の後に実施される。

【0076】

以上、本実施形態に係る半導体モジュール１、その製造方法、及び半導体モジュール１の実装体１００は、以下の効果を奏する。
（１３）放熱部１８は、再配線層１６を貫通する熱放散用部材１８５を有する。これにより、第３のダイ１３において発生した熱について、熱放散用部材１８５を介して実装基板１０１に伝えることができる。積層方向Ｃに沿う方向において、第３のダイ１３の配線面とは逆の面に重なる位置の全体に熱放散用部材１８５を配置することができるので、放熱効率をより向上することができる。

【0077】

（１４）半導体モジュール１の製造方法は、第３のダイ１３に重なる位置に、再配線層１６を貫通する熱放散用部材１８５を配置する工程をさらに備える。再配線層１６が形成されていない第３のダイ１３に重なる位置に熱放散用部材１８５を単に配置するだけでよいので、半導体モジュール１の製造コストをより低減することができる。

【0078】

以上、本発明の半導体モジュール、その製造方法、及び半導体モジュールの実装体の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、上記第２実施形態において、図１０に示すように、非接続端子１７２に代えて、熱放散用部材１８５を配置してもよい。熱放散用部材１８５を用いることで、非接続端子１７２よりも重複層に接触する面積が広がるので、放熱効率を向上することができる。

【0079】

また、上記実施形態において、第１のダイ１１を論理チップとし、第３のダイ１３をＤＲＡＭとしたが逆であってもよい。即ち、複数の論理チップに対して、１つのＤＲＡＭを接続するような構成であってもよい。また、ここで１つのＤＲＡＭを例えばインターフェースチップとしてもよい。即ち、複数の論理チップに対して、１つのインターフェースチップを接続するような構成であってもよい。

【0080】

また、上記実施形態において、第１のダイ１１は、広く論理チップ全般に適用されても良く、第３のダイ１３はＤＲＡＭに限定されず、広く不揮発性ＲＡＭ（例えばＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ等）を含むＲＡＭ（Random Access Memory）全般に適用されても良い。

【符号の説明】

【0081】

１ 半導体モジュール
１１ 第１のダイ
１２ 第２のダイ
１３ 第３のダイ
１４ 突出端子
１６ 再配線層
１７ 外部端子
１８ 放熱部
１００ 半導体モジュールの実装体
１０１ 実装基板
１０２ 半田ボール
１１０ 貫通端子
１３１ アレイ部
１３２ インタフェース部
１７１ 接続端子
１７２ 非接続端子
１８１ 重複部
１８３ 金属層
１８４ 放熱用ビア
１８５ 熱放散用部材
２００ 支持基板
Ｃ 積層方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】