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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-01-16
(45)【発行日】2023-01-24
(54)【発明の名称】ＴＯＦセンサ
(51)【国際特許分類】
G01S 7/4863 20200101AFI20230117BHJP
G01S 17/894 20200101ALI20230117BHJP
H04N 25/70 20230101ALI20230117BHJP
H01L 27/146 20060101ALI20230117BHJP
【ＦＩ】
G01S7/4863
G01S17/894
H04N5/369
H01L27/146 A
【請求項の数】
7
(21)【出願番号】P 2022535282
(86)(22)【出願日】2021-07-01
(86)【国際出願番号】 JP2021024979
(87)【国際公開番号】W WO2022009775
(87)【国際公開日】2022-01-13
【審査請求日】2022-07-20
(31)【優先権主張番号】P 2020119201
(32)【優先日】2020-07-10
(33)【優先権主張国・地域又は機関】JP
【早期審査対象出願】
(73)【特許権者】
【識別番号】516327516
【氏名又は名称】Ｇｐｉｘｅｌ Ｊａｐａｎ株式会社
(73)【特許権者】
【識別番号】521346771
【氏名又は名称】ジーピクセル・ナームローゼ・フェンノートシャップ
【氏名又は名称原語表記】Ｇｐｉｘｅｌ ＮＶ
(74)【代理人】
【識別番号】110000844
【氏名又は名称】弁理士法人クレイア特許事務所
(72)【発明者】
【氏名】ボガーツ ヤン
(72)【発明者】
【氏名】原田 真吾
【審査官】▲高▼場 正光
(56)【参考文献】
【文献】米国特許出願公開第２０１９／０２３０３０４（ＵＳ，Ａ１）
【文献】国際公開第２０１６／２０８２１５（ＷＯ，Ａ１）
【文献】国際公開第２０１９／１２３７３８（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１４／０３７５８５１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｓ ７／４８ － Ｇ０１Ｓ ７／５１
Ｇ０１Ｓ １７／００ － Ｇ０１Ｓ １７／９５
Ｈ０４Ｎ ５／３０ － Ｈ０４Ｎ ５／３７８
Ｈ０１Ｌ ２７／１４ － Ｈ０１Ｌ ２７／１４８
(57)【特許請求の範囲】
【請求項1】
Ｘ方向およびＹ方向に配列される画素を備えた画素領域と前記画素領域のＹ方向の一端側に配置されるクロックバッファ領域とを備えるＴＯＦセンサであって、前記画素領域には、単独の前記画素、または、Ｘ方向および／またはＹ方向に隣接する複数の前記画素、から構成された単位画素群が２次元配列され、前記単位画素群の前記画素は、それぞれフォトダイオードと複数の転送ゲートと電荷蓄積および出力回路とを備え、
前記複数の転送ゲートのそれぞれを駆動する複数のクロック信号はそれぞれ、前記クロックバッファ領域において、Ｘ方向においてバイナリー分岐されて、前記単位画素群がＹ方向に配列された単位画素群列を駆動する出力クロックバッファに入力され、
前記単位画素群列を駆動する前記出力クロックバッファの出力配線のそれぞれは、前記画素領域のＹ方向の中点に位置する第１分岐点まで配線された後、２つに分岐されて、前記単位画素群列のうちの、前記第１分岐点より一端側の前記単位画素群の転送ゲートと前記第１分岐点より他端側の前記単位画素群の前記転送ゲートとに、クロックバッファを介することなく接続されるＴＯＦセンサ。
【請求項2】
前記複数のクロック信号のＸ方向にバイナリー分岐される各バイナリー分岐点にはクロックバッファが配置され、前記クロックバッファの出力が２方向に分岐される、請求項１に記載のＴＯＦセンサ。
【請求項3】
前記第１分岐点で２つに分岐された配線の一方は、前記画素領域のＹ方向の一端側から１／４の距離に位置する第２分岐点まで配線された後、２つに分岐されて、前記Ｙ方向の前記単位画素群の配列のうちの、前記第２分岐点より一端側の前記単位画素群の前記転送ゲートと前記第２分岐点と前記第１分岐点との間の前記単位画素群の前記転送ゲートとに接続され、前記第１分岐点で２つに分岐された配線の他方は、前記画素領域のＹ方向の一端側から３／４の距離に位置する第３分岐点まで配線された後、２つに分岐されて、前記Ｙ方向の前記単位画素群の配列のうちの、前記第１分岐点と前記第３分岐点との間の前記単位画素群の前記転送ゲートと前記第３分岐点より他端側の前記単位画素群の前記転送ゲートとに接続される、請求項１または２に記載のＴＯＦセンサ。
【請求項4】
さらに、前記第１分岐点に対してＹ方向において隣接する２つの前記単位画素群の前記転送ゲートがたがいに接続される、請求項３に記載のＴＯＦセンサ。
【請求項5】
前記出力クロックバッファの出力から前記第１分岐点までの配線の、前記第１分岐点に対して対称となる位置に、配線が形成される、請求項１から４のいずれか１項に記載のＴＯＦセンサ。
【請求項6】
前記出力クロックバッファの出力から前記第１分岐点までの配線には、シート抵抗が小さくかつ寄生容量が下層より小さい、上層の配線層が使用され、前記第１分岐点から各単位画素群の前記転送ゲートまでの配線には下層の配線層が使用される、請求項１から５のいずれか１項に記載のＴＯＦセンサ。
【請求項7】
さらに、Ｘ方向において隣接する前記単位画素群の前記転送ゲートがたがいに接続される、請求項１から６のいずれか１項に記載のＴＯＦセンサ。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＴＯＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）センサに関し、特に転送ゲート用の高速クロック信号を伝搬するクロック配線を有するインダイレクト（Ｉｎｄｉｒｅｃｔ）ＴＯＦセンサに関する。
【背景技術】
【0002】
例えば、特許文献１（特開２０００－３４０７７８号公報）には、配線遅延のバラツキ幅が小さいイメージセンサ装置が開示されている。特許文献１のイメージセンサ装置は、主走査方向に長い形状を有するプリント基板及びイメージセンサチップで構成される。イメージセンサチップは、ｎ段のフリップフロップから成るシフトレジスタ、ｎ個の光電変換素子から成る光電変換素子アレイ、ｎ個のトランジスタから成る画素スイッチアレイ、主走査方向に延びクロック入力端子に接続されるクロック配線、及び、主走査方向に延びイメージ信号出力端子に接続される読出し配線で構成される。各期間で発生する配線遅延は、クロック入力端子又はイメージ信号出力端子が、主走査方向の両端の一方又は他方のどちらかに配置されることで、実質的に等しくなる。
【0003】
また、特許文献２（特開平０８－１２９５７１号公報）には、末端での立上り立下り時間が揃いしかもスキューの小さなクロック配線レイアウトが開示されている。特許文献２には、従来の技術として、クロック配線４をＨ字型に繰り返し分岐させ、全体としてツリー状をなすようにクロック配線を設計するＨツリー法が提案されている。このＨツリー法は、クロック信号を２倍、４倍、８倍……と規則的に分配させるため、対称性が高くかつ各分岐点のバッファアンプの負荷容量（配線容量および次段ゲートの入力容量等）がほぼ等しくなるので、スキューを低減することができるという利点がある。
【0004】
また、特許文献３（特開平１０－１９９９８５号公報）にも、無駄な電力消費を低減し、かつ、クロックスキューの抑制された半導体集積回路が開示されている。特許文献３にも、従来の技術として、図５（ｃ）に、Ｈツリー構造の配線４をクロック配線として使用したチップレイアウトが記載されている。図５（ｃ）に示した技術は、所定の形状の配線パターンをチップ上に形成し、この配線パターンに沿ってクロックの供給を受ける多数のフリップフロップ（図示略）を配置するものである。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０００－３４０７７８号公報
【文献】特開平０８－１２９５７１号公報
【文献】特開平１０－１９９９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＴＯＦセンサは、光源から放射された光が対象物で反射し、センサに帰ってくるまでの時間を計測し、既知である光の速度をもとに距離を算出する手法である。ＴＯＦ法による距離計測は、当初はフォトダイオード、短パルスレーザおよび時間計測回路がディスクリートで構成された点計測であった。しかし、近年、ＣＭＯＳイメージセンサの発展に伴い、時間計測が可能なイメージセンサ（時間分解イメージセンサ）が開発された。
ＴＯＦセンサにはレーザ放出装置と受信装置とがあり、レーザ放出装置でレーザを放出してから、対象物の表面で反射したレーザを受信装置で受信するまでの時間差を測定することにより、センサと対象物との間の距離を測定する。なお、以降の説明では上記受信装置をＴＯＦセンサと称する。
ＴＯＦセンサでは時間差を測定するために、センサ内部で転送ゲート用の複数の位相の高速クロック信号を発生させ、それぞれの転送ゲートのオンの期間に画素内のフォトダイオードに発生した電荷を複数回転送して蓄積し、出力回路で蓄積された電荷量を出力し、各位相における蓄積された電荷量の比率を計算することによって、受信装置でのレーザの受信時間を計算する。
ＴＯＦセンサにはレーザ放出装置と受信装置とがあり、レーザ放出装置でレーザを放出してから、対象物の表面で反射したレーザを受信装置で受信するまでの時間差を測定することにより、センサと対象物との間の距離を測定する。なお、以降の説明では上記受信装置をＴＯＦセンサと称する。
ＴＯＦセンサでは時間差を測定するために、センサ内部で転送ゲート用の複数の位相の高速クロック信号を発生させ、それぞれの転送ゲートのオンの期間に画素内のフォトダイオードに発生した電荷を複数回転送して蓄積し、出力回路で蓄積された電荷量を出力し、各位相における蓄積された電荷量の比率を計算することによって、受信装置でのレーザの受信時間を計算する。
【0007】
ＴＯＦセンサでは、フォトダイオードに発生した電荷を複数回転送し蓄積してから読み出すため、出力回路の動作はそれほど高速でなくてもよいが、ＴＯＦセンサの時間分解能を上げるためには、上記転送ゲート用の複数の位相の高速クロック信号のパルス幅および周期を短くする必要がある。
しかし、ＴＯＦセンサ内の各画素の転送ゲート用クロック信号の伝搬遅延時間がＴＯＦセンサ内でばらついた場合には、転送ゲートがオンするタイミングがばらつき、ＴＯＦセンサの各画素間の測定時間のばらつきとなる。したがって、ＴＯＦセンサの各画素間の測定時間のばらつきを小さくするためには、各画素の転送ゲート用クロック信号の伝搬遅延時間をなるべく同一にする必要がある。
また、ＴＯＦセンサの空間分解能を向上させるためには２次元アレイとして配置される画素の数を増やす必要がある。
しかし、ＴＯＦセンサ内の各画素の転送ゲート用クロック信号の伝搬遅延時間がＴＯＦセンサ内でばらついた場合には、転送ゲートがオンするタイミングがばらつき、ＴＯＦセンサの各画素間の測定時間のばらつきとなる。したがって、ＴＯＦセンサの各画素間の測定時間のばらつきを小さくするためには、各画素の転送ゲート用クロック信号の伝搬遅延時間をなるべく同一にする必要がある。
また、ＴＯＦセンサの空間分解能を向上させるためには２次元アレイとして配置される画素の数を増やす必要がある。
【0008】
したがって、本発明の解決しようとする課題は、画素数の大きな２次元アレイのＴＯＦセンサの、パルス幅および周期の短い転送ゲート用の高速クロック信号の、各画素間での伝搬遅延時間のばらつきを小さくすることである。
【0009】
この、各画素間での伝搬遅延時間のばらつきを小さくするための取り組みは、システムの観点でも行われている。具体的には、伝搬遅延時間のばらつきによる測定時間のばらつきが出荷前に測定され、記録され、ＴＯＦセンサの実使用時には記録された測定時間のばらつきが読み出され、距離測定時に距離情報の補正に用いることができる。しかし、上記伝搬遅延時間のばらつきはＴＯＦセンサの置かれる環境の変化、例えば温度の変化によって変動する。したがって、補正用の測定時間のばらつきが大きい場合には、補正用の測定時間のばらつきの環境の変化による変動も大きく、結果として補正後の距離測定値の画素間のばらつきが大きくなる。
また、システムの観点での取り組みを容易にするためには、各画素間での伝搬遅延時間のばらつきがランダムではなく、単純化された傾向を備えている方が望ましい。具体的には、例えば２次元に配置された画素において、Ｘ方向の伝搬遅延時間のばらつきが少なく、Ｙ方向についても系統的なばらつきを示すものであれば、少ないパラメータでの記録、および補正が可能になる。
また、システムの観点での取り組みを容易にするためには、各画素間での伝搬遅延時間のばらつきがランダムではなく、単純化された傾向を備えている方が望ましい。具体的には、例えば２次元に配置された画素において、Ｘ方向の伝搬遅延時間のばらつきが少なく、Ｙ方向についても系統的なばらつきを示すものであれば、少ないパラメータでの記録、および補正が可能になる。
【0010】
特許文献１に記載の発明のイメージセンサ装置では、クロックがオンとなり光電変換素子で発生した電荷がそのままイメージ信号出力端子から出力される。そして、クロック入力端子に近い光電変換素子はクロック配線での配線遅延が小さくクロックがオンとなるタイミングは早いが、光電変換素子で発生した電荷のイメージ信号出力端子までの配線遅延が大きく、逆にクロック入力端子の反対側の光電変換素子はクロック配線での配線遅延が大きくクロックがオンとなるタイミングは遅いが、光電変換素子で発生した電荷のイメージ信号出力端子までの配線遅延が小さい。したがって、光電変換素子の配置される位置による遅延の差は小さくなるというものである。
この方法は、通常のイメージセンサのように電荷を発生させるクロックと電荷を転送するクロックが同一の場合は有効であるが、ＴＯＦセンサのように複数回のクロックで発生させた電荷を蓄積してから転送する場合には適用できない。したがって、ＴＯＦセンサの場合は高速クロック信号の伝搬遅延時間のばらつきそのものを小さくする必要がある。
この方法は、通常のイメージセンサのように電荷を発生させるクロックと電荷を転送するクロックが同一の場合は有効であるが、ＴＯＦセンサのように複数回のクロックで発生させた電荷を蓄積してから転送する場合には適用できない。したがって、ＴＯＦセンサの場合は高速クロック信号の伝搬遅延時間のばらつきそのものを小さくする必要がある。
【0011】
特許文献２および３に記載のＨツリー構造の配線の例を図１５に示した。図１５は、Ｈツリー法によるクロック配線のレイアウトの一例を示す平面説明図である。図において、１０は半導体チップ、１１はクロック入力端子、１２は末端回路（ラッチ回路）、１３はルートバッファ、１４はクロック配線である。図１５のＨツリー構造の配線は、クロック信号を２倍、４倍、８倍……と規則的に分配させるため、対称性が高くかつ各分岐点のバッファアンプの負荷容量（配線容量および次段ゲートの入力容量等）がほぼ等しくなるので、スキューを低減することができるという利点がある。
しかし、Ｈツリー構造を２次元アレイのＴＯＦ画素に適用した場合、アレイ中央付近は配線が密になるのに対し、周辺部に行くに従い配線が疎になっていくため、２次元アレイのＴＯＦ画素にとって重要な、画素ごとの均一性を保つことが困難であるという課題がある。
また、２次元アレイのＴＯＦ画素ではアレイ内にクロックバッファを配置することはできないため、Ｈツリー構造の配線全体を1つのクロックバッファで駆動する必要があり、クロックバッファの設計が難しいとの課題もある。
しかし、Ｈツリー構造を２次元アレイのＴＯＦ画素に適用した場合、アレイ中央付近は配線が密になるのに対し、周辺部に行くに従い配線が疎になっていくため、２次元アレイのＴＯＦ画素にとって重要な、画素ごとの均一性を保つことが困難であるという課題がある。
また、２次元アレイのＴＯＦ画素ではアレイ内にクロックバッファを配置することはできないため、Ｈツリー構造の配線全体を1つのクロックバッファで駆動する必要があり、クロックバッファの設計が難しいとの課題もある。
【0012】
さらに、一般的なディジタル回路では基本的に「1クロック周期」が基準となる時間軸で回路が動作するため、伝搬遅延時間も、例えば１クロック周期の半分以下の範囲内であればばらつきがあっても問題ない。しかし、ＴＯＦセンサの場合は、距離分解能１ｃｍを目指すには６７ｐｓ程度の時間分解能が必要になる。このため、ＴＯＦセンサでは、伝搬遅延時間のばらつきによる測定時間のばらつきを出荷前に測定して記録し、実使用時には記録された測定時間のばらつきを読み出し、距離測定時に距離情報の補正に用いるとのシステムレベルの取り組みがなされている。
しかし、転送ゲートのクロック配線にこのＨツリー構造を適用した場合には、伝搬遅延時間のばらつきが２次元分布となるため、例えばＹ方向のばらつきを独立して補正するなどの補正処理の簡素化を図ることができないとの課題もある。
しかし、転送ゲートのクロック配線にこのＨツリー構造を適用した場合には、伝搬遅延時間のばらつきが２次元分布となるため、例えばＹ方向のばらつきを独立して補正するなどの補正処理の簡素化を図ることができないとの課題もある。
【0013】
本発明の主な目的は、Ｘ方向とＹ方向とに２次元配置された画素を備えるＴＯＦセンサにおいて、各画素の転送ゲートに接続される高速クロック信号の伝搬遅延時間の画素ごとのばらつきを小さくすることのできるＴＯＦセンサを提供することにある。
本発明の第２の目的は、Ｘ方向の画素ごとの伝搬遅延時間のばらつきが少なく、システムレベルでの補正を行う場合に、Ｙ方向のみの補正で測定精度を大幅に向上させることができるＴＯＦセンサを提供することにある。
本発明の第２の目的は、Ｘ方向の画素ごとの伝搬遅延時間のばらつきが少なく、システムレベルでの補正を行う場合に、Ｙ方向のみの補正で測定精度を大幅に向上させることができるＴＯＦセンサを提供することにある。
【0014】
（１）
一局面に従うＴＯＦセンサは、Ｘ方向およびＹ方向に配列される画素を備えた画素領域と画素領域のＹ方向の一端側に配置されるクロックバッファ領域とを備えるＴＯＦセンサであって、画素領域には、単独の画素、または、Ｘ方向および／またはＹ方向に隣接する複数の画素、から構成された単位画素群が２次元配列され、単位画素群の画素はそれぞれフォトダイオードと複数の転送ゲートと電荷蓄積および出力回路とを備え、複数の転送ゲートのそれぞれを駆動する複数のクロック信号はそれぞれ、クロックバッファ領域において、Ｘ方向にバイナリー分岐されて、単位画素群がＹ方向に配列された単位画素群列を駆動するクロックバッファに入力され、単位画素群列を駆動するクロックバッファの出力配線のそれぞれは、Ｙ方向においてバイナリー分岐されて、単位画素群列の複数の転送ゲートに接続される。
なお、バイナリー分岐とは、クロック配線がまず２つに分岐され、２つに分岐されたクロック配線のそれぞれがさらに２つに分岐されるというように分岐を繰り返して、Ｎ回分岐することによって２Ｎの配線に分岐されることを意味する。
また、クロックバッファとは、より大きな負荷を駆動するためにクロック信号を増幅する回路のことであり、例えばインバータ２段で構成される。
また、一局面に従うＴＯＦセンサでは、Ｙ方向の一端側にクロックバッファ領域が配置され、クロックバッファの出力配線のそれぞれがＹ方向に配列された単位画素群列を駆動すると規定されているが、ＴＯＦセンサの内部配置を９０度回転させて、Ｘ方向の一端側にクロックバッファ領域を配置してもよい。
一局面に従うＴＯＦセンサは、Ｘ方向およびＹ方向に配列される画素を備えた画素領域と画素領域のＹ方向の一端側に配置されるクロックバッファ領域とを備えるＴＯＦセンサであって、画素領域には、単独の画素、または、Ｘ方向および／またはＹ方向に隣接する複数の画素、から構成された単位画素群が２次元配列され、単位画素群の画素はそれぞれフォトダイオードと複数の転送ゲートと電荷蓄積および出力回路とを備え、複数の転送ゲートのそれぞれを駆動する複数のクロック信号はそれぞれ、クロックバッファ領域において、Ｘ方向にバイナリー分岐されて、単位画素群がＹ方向に配列された単位画素群列を駆動するクロックバッファに入力され、単位画素群列を駆動するクロックバッファの出力配線のそれぞれは、Ｙ方向においてバイナリー分岐されて、単位画素群列の複数の転送ゲートに接続される。
なお、バイナリー分岐とは、クロック配線がまず２つに分岐され、２つに分岐されたクロック配線のそれぞれがさらに２つに分岐されるというように分岐を繰り返して、Ｎ回分岐することによって２Ｎの配線に分岐されることを意味する。
また、クロックバッファとは、より大きな負荷を駆動するためにクロック信号を増幅する回路のことであり、例えばインバータ２段で構成される。
また、一局面に従うＴＯＦセンサでは、Ｙ方向の一端側にクロックバッファ領域が配置され、クロックバッファの出力配線のそれぞれがＹ方向に配列された単位画素群列を駆動すると規定されているが、ＴＯＦセンサの内部配置を９０度回転させて、Ｘ方向の一端側にクロックバッファ領域を配置してもよい。
【0015】
この場合、以下の効果を奏する。
（ａ）Ｙ方向の単位画素群列の転送ゲートを、Ｙ方向においてバイナリー分岐されたクロック配線で駆動することにより、Ｙ方向の単位画素群列全体を端部から１本のクロック配線で駆動する場合に比べて、Ｙ方向の単位画素群列内での伝搬遅延時間のばらつきを減少させることができる。
（ｂ）クロックバッファ領域において、クロック信号をＸ方向にバイナリー分岐することにより、Ｙ方向の単位画素群列を駆動する各クロックバッファの間での伝搬遅延時間のばらつきを減少させることができる。
（ｃ）上記（ｂ）の効果により、２次元配列された画素間の測定距離の誤差のうち、Ｘ方向の画素間でのばらつきを大幅に減少させることができ、システムレベルでの誤差補正をする場合に、Ｙ方向の画素間の誤差補正のみで２次元配列された画素間の測定精度を大幅に向上させることができる。
（ａ）Ｙ方向の単位画素群列の転送ゲートを、Ｙ方向においてバイナリー分岐されたクロック配線で駆動することにより、Ｙ方向の単位画素群列全体を端部から１本のクロック配線で駆動する場合に比べて、Ｙ方向の単位画素群列内での伝搬遅延時間のばらつきを減少させることができる。
（ｂ）クロックバッファ領域において、クロック信号をＸ方向にバイナリー分岐することにより、Ｙ方向の単位画素群列を駆動する各クロックバッファの間での伝搬遅延時間のばらつきを減少させることができる。
（ｃ）上記（ｂ）の効果により、２次元配列された画素間の測定距離の誤差のうち、Ｘ方向の画素間でのばらつきを大幅に減少させることができ、システムレベルでの誤差補正をする場合に、Ｙ方向の画素間の誤差補正のみで２次元配列された画素間の測定精度を大幅に向上させることができる。
【0016】
（２）
第２の発明にかかるＴＯＦセンサは、一局面に従うＴＯＦセンサにおいて、複数のクロック信号のＸ方向にバイナリー分岐される各バイナリー分岐点にはクロックバッファが配置され、クロックバッファの出力が２方向に分岐されてもよい。
第２の発明にかかるＴＯＦセンサは、一局面に従うＴＯＦセンサにおいて、複数のクロック信号のＸ方向にバイナリー分岐される各バイナリー分岐点にはクロックバッファが配置され、クロックバッファの出力が２方向に分岐されてもよい。
【0017】
この場合、各分岐点に配置されるクロックバッファのサイズを適切に設定することによって、クロック波形の遅延の絶対値とばらつき、および立ち上がり、立下り時間を減少させることができる。
【0018】
（３）
第３の発明にかかるＴＯＦセンサは、一局面から第２の発明にかかるＴＯＦセンサにおいて、最終段のクロックバッファの出力のそれぞれは、画素領域のＹ方向の中点に位置する第１分岐点まで配線された後、２つに分岐されて、単位画素群列のうちの、第１分岐点より一端側の単位画素群の転送ゲートと第１分岐点より他端側の単位画素群の転送ゲートとに接続されてもよい。
第３の発明にかかるＴＯＦセンサは、一局面から第２の発明にかかるＴＯＦセンサにおいて、最終段のクロックバッファの出力のそれぞれは、画素領域のＹ方向の中点に位置する第１分岐点まで配線された後、２つに分岐されて、単位画素群列のうちの、第１分岐点より一端側の単位画素群の転送ゲートと第１分岐点より他端側の単位画素群の転送ゲートとに接続されてもよい。
【0019】
この場合、画素領域のＹ方向の中点から駆動することにより、Ｙ方向の画素の配列全体を端部から１本のクロック配線で駆動する場合に比べて、Ｙ方向の単位画素群の間での伝搬遅延時間のばらつきを減少させることができる。
【0020】
（４）
第４の発明にかかるＴＯＦセンサは、第３の発明にかかるＴＯＦセンサにおいて、第１分岐点で２つに分岐された配線の一方は、画素領域のＹ方向の一端側から１／４の距離に位置する第２分岐点まで配線された後、２つに分岐されて、Ｙ方向の単位画素群の配列のうちの、第２分岐点より一端側の単位画素群の転送ゲートと第２分岐点と第１分岐点の間の単位画素群の転送ゲートとに接続され、
第１分岐点で２つに分岐された配線の他方は、画素領域のＹ方向の一端側から３／４の距離に位置する第３分岐点まで配線された後、２つに分岐されて、Ｙ方向の単位画素群の配列のうちの、第１分岐点と第３分岐点の間の単位画素群の転送ゲートと第３分岐点より他端側の単位画素群の転送ゲートとに接続されてもよい。
第４の発明にかかるＴＯＦセンサは、第３の発明にかかるＴＯＦセンサにおいて、第１分岐点で２つに分岐された配線の一方は、画素領域のＹ方向の一端側から１／４の距離に位置する第２分岐点まで配線された後、２つに分岐されて、Ｙ方向の単位画素群の配列のうちの、第２分岐点より一端側の単位画素群の転送ゲートと第２分岐点と第１分岐点の間の単位画素群の転送ゲートとに接続され、
第１分岐点で２つに分岐された配線の他方は、画素領域のＹ方向の一端側から３／４の距離に位置する第３分岐点まで配線された後、２つに分岐されて、Ｙ方向の単位画素群の配列のうちの、第１分岐点と第３分岐点の間の単位画素群の転送ゲートと第３分岐点より他端側の単位画素群の転送ゲートとに接続されてもよい。
【0021】
この場合、Ｙ方向の単位画素群の配列の一端側から１／４の第２分岐点と、Ｙ方向の単位画素群の配列の一端側から３／４の第３分岐点とから各画素の転送ゲートを駆動することにより、Ｙ方向の画素の配列全体を端部から１本のクロック配線で駆動する場合に比べて、Ｙ方向の画素間での伝搬遅延時間のばらつきをさらに減少させることができる。
【0022】
（５）
第５の発明にかかるＴＯＦセンサは、第４の発明にかかるＴＯＦセンサにおいて、さらに、第１分岐点に対してＹ方向において隣接する２つの単位画素群の転送ゲートがたがいに接続されてもよい。
第５の発明にかかるＴＯＦセンサは、第４の発明にかかるＴＯＦセンサにおいて、さらに、第１分岐点に対してＹ方向において隣接する２つの単位画素群の転送ゲートがたがいに接続されてもよい。
【0023】
この場合、ＴＯＦセンサ内の配線抵抗あるいは配線容量等の相対ばらつきによる、Ｙ方向の画素配列の中央の隣接する２つの画素間における転送ゲートの伝搬遅延時間のばらつきを減少させることができる。
【0024】
（６）
第６の発明にかかるＴＯＦセンサは、第３の発明から第５の発明にかかるＴＯＦセンサにおいて、クロックバッファの出力から第１分岐点までの配線の、第１分岐点に対して対称となる位置に、配線が形成されてもよい。
第６の発明にかかるＴＯＦセンサは、第３の発明から第５の発明にかかるＴＯＦセンサにおいて、クロックバッファの出力から第１分岐点までの配線の、第１分岐点に対して対称となる位置に、配線が形成されてもよい。
【0025】
イメージセンサでは各画素の周辺の配線等について極力均一性を保つことが重要である。これは、もし均一性が保たれない場合、各画素間における寄生容量等の状態にばらつきが生じ、それにより電荷蓄積能力および転送能力のばらつきを生むためである。これらは距離測定精度ばらつきに直結するため、極力各画素間における寄生容量等の物理的状態の均一性を保つ必要がある。
第３の発明から第５の発明にかかるＴＯＦセンサでは、Ｙ方向の一端側に配置されるクロックバッファ領域と第１分岐点とを接続する配線が存在する。この場合、クロックバッから第１分岐点までの配線の、第１分岐点に対して対称となる位置に、配線を形成することによって、各画素の周辺の配線の均一性を保つことができる。
なお、形成される配線としては、Ｙ方向の一端側から第１分岐点までのクロック配線とは独立したダミー配線を第１分岐点付近からＹ方向の他端側まで延在させる場合と、Ｙ方向の一端側から第１分岐点までのクロック配線をＹ方向の他端側まで延在させる場合とがある。
クロック配線をＹ方向の他端側まで延在させる場合は、Ｙ方向の一端側から第１分岐点までと第１分岐点からＹ方向の他端側までとの間で、形成される配線と分岐後のクロック配線との間の寄生容量成分およびそのダイナミックな動作状況を極力揃えることができる点で有利であるが、クロック配線の寄生容量成分が増加するという点では不利である。
第３の発明から第５の発明にかかるＴＯＦセンサでは、Ｙ方向の一端側に配置されるクロックバッファ領域と第１分岐点とを接続する配線が存在する。この場合、クロックバッから第１分岐点までの配線の、第１分岐点に対して対称となる位置に、配線を形成することによって、各画素の周辺の配線の均一性を保つことができる。
なお、形成される配線としては、Ｙ方向の一端側から第１分岐点までのクロック配線とは独立したダミー配線を第１分岐点付近からＹ方向の他端側まで延在させる場合と、Ｙ方向の一端側から第１分岐点までのクロック配線をＹ方向の他端側まで延在させる場合とがある。
クロック配線をＹ方向の他端側まで延在させる場合は、Ｙ方向の一端側から第１分岐点までと第１分岐点からＹ方向の他端側までとの間で、形成される配線と分岐後のクロック配線との間の寄生容量成分およびそのダイナミックな動作状況を極力揃えることができる点で有利であるが、クロック配線の寄生容量成分が増加するという点では不利である。
【0026】
（７）
第７の発明にかかるＴＯＦセンサは、第３の発明から第６の発明にかかるＴＯＦセンサにおいて、クロックバッファの出力から第１分岐点までの配線には、上層の配線層が使用され、第１分岐点から各画素の転送ゲートまでの配線には下層の配線層が使用されてもよい。
第７の発明にかかるＴＯＦセンサは、第３の発明から第６の発明にかかるＴＯＦセンサにおいて、クロックバッファの出力から第１分岐点までの配線には、上層の配線層が使用され、第１分岐点から各画素の転送ゲートまでの配線には下層の配線層が使用されてもよい。
【0027】
クロックバッファの出力から第１分岐点までの配線の寄生抵抗および寄生容量は、クロック波形の遅延の絶対値および立ち上がり、立下り時間の増加を招く。第４の発明にかかるＴＯＦセンサでは、この、クロックバッファの出力から第１分岐点までの配線に、シート抵抗が小さく、かつ寄生容量が小さい、上層の配線層を用いることによって、クロック波形の遅延の絶対値および立ち上がり、立下り時間の増加を抑制することができる。
【0028】
（８）
第８の発明にかかるＴＯＦセンサは、一局面から第７の発明にかかるＴＯＦセンサにおいて、さらに、Ｘ方向において隣接する単位画素群の転送ゲートがたがいに接続されてもよい。
第８の発明にかかるＴＯＦセンサは、一局面から第７の発明にかかるＴＯＦセンサにおいて、さらに、Ｘ方向において隣接する単位画素群の転送ゲートがたがいに接続されてもよい。
【0029】
この場合、最終段のクロックバッファの駆動能力のばらつき、およびＴＯＦセンサ内の配線の寄生抵抗および寄生容量等の相対ばらつきによる、Ｘ方向において隣接する、単位画素群列の間における転送ゲートの伝搬遅延時間のばらつきを減少させることができる。
【0030】
なお、本発明のＴＯＦセンサのクロック配線構造は、配線による露光への影響が無視できる裏面照射型センサに特に適するが、画素の大きさ、配線層の数などによっては表面照射型センサにも適用可能である。
【図面の簡単な説明】
【0031】
【図1】ＴＯＦセンサの模式的平面図である。
【図2】ＴＯＦセンサのクロックバッファ領域の模式的回路図である。
【図3】ＴＯＦセンサの画素の一例の模式的回路図である。
【図4】ＴＯＦセンサの画素の動作の一例を示す模式的タイミングチャートである。
【図5】ＴＯＦセンサのクロック配線レイアウトの一例を示す模式図であって、図５（ａ）はクロック配線をＹ方向の他端側まで延在させる場合、図５（ｂ）は独立したダミー配線をＹ方向の他端側まで延在させる場合に相当する。
【図6】ＴＯＦセンサのクロック配線レイアウトの他の例を示す模式図であって、図６（ａ）はクロック配線をＹ方向の他端側まで延在させる場合、図６（ｂ）は独立したダミー配線をＹ方向の他端側まで延在させる場合に相当する。
【図7】ＴＯＦセンサのクロック配線レイアウトのさらに他の例を示す模式図であって、独立したダミー配線をＹ方向の他端側まで延在させる場合に相当する。
【図8】ＴＯＦセンサのクロック配線の一例を示す模式的回路図である。
【図9】ＴＯＦセンサのクロック配線の他の例を示す模式的回路図である。
【図10】ＴＯＦセンサのクロック配線を端部駆動した場合のシミュレーション回路図である。
【図11】ＴＯＦセンサのクロック配線を中央駆動した場合のシミュレーション回路図である。
【図12】ＴＯＦセンサのクロック配線を４分割駆動した場合のシミュレーション回路図である。
【図13】各Ｃ端子の遅延時間の絶対値の比較グラフである。
【図14】各Ｃ端子の遅延時間の相対値の比較グラフである。
【図15】従来技術におけるＨツリー構造の配線レイアウトを示す図である。
【0032】
以下、図面を参照しつつ、本発明の実施形態について説明する。以下の説明では、同一の部品には同一の符号を付す。また、同符号の場合には、それらの名称および機能も同一である。したがって、それらについての詳細な説明は繰り返さないものとする。
【0033】
［実施形態］
図１は、ＴＯＦセンサ１００の模式的平面図であり、図２はＴＯＦセンサ１００のクロックバッファ領域２０の模式的回路図である。図３はＴＯＦセンサ１００の画素４０の一例の模式的回路図であり、図４はＴＯＦセンサ１００の動作の一例を示す模式的タイミングチャートである。また、図５と図６と図７とはそれぞれ、ＴＯＦセンサ１００のクロック配線５０のレイアウトの一例、他の例、およびさらに他の例を示す模式図である。さらに図８と図９とはそれぞれ、ＴＯＦセンサ１００のクロック配線５０の一例、および他の例を示す模式的回路図である。
図１は、ＴＯＦセンサ１００の模式的平面図であり、図２はＴＯＦセンサ１００のクロックバッファ領域２０の模式的回路図である。図３はＴＯＦセンサ１００の画素４０の一例の模式的回路図であり、図４はＴＯＦセンサ１００の動作の一例を示す模式的タイミングチャートである。また、図５と図６と図７とはそれぞれ、ＴＯＦセンサ１００のクロック配線５０のレイアウトの一例、他の例、およびさらに他の例を示す模式図である。さらに図８と図９とはそれぞれ、ＴＯＦセンサ１００のクロック配線５０の一例、および他の例を示す模式的回路図である。
【0034】
（ＴＯＦセンサ１００全体の配置）
図１に示すように、ＴＯＦセンサ１００は、単独の画素４０、または、Ｘ方向および／またはＹ方向に隣接する複数の画素４０、から構成された単位画素群３６がＹ方向に配列されて、Ｙ方向の単位画素群列３５となり、さらにＹ方向の単位画素群列３５がＸ方向に配列されて、２次元配列された画素領域３０が形成されている。画素領域３０のＹ方向の一端側にはクロックバッファ領域２０が形成され、クロックバッファ領域２０からＹ方向の単位画素群列３５のおのおのに各画素４０の転送ゲート４２（図示せず）を駆動する高速クロック信号のクロック配線５０（図示せず）が延在している。なお、図１には、Ｙ方向の単位画素群列３５のおのおのに対して１つのクロックバッファ２２が描かれているが、ＴＯＦの画素４０はそれぞれ複数の転送ゲート４２を含み、図１には図示していないが、ＴＯＦの画素４０の転送ゲート４２の数に対応してＹ方向の単位画素群列３５のおのおのに複数のクロックバッファ２２が配置される。また、図１には図示していないが、ＴＯＦセンサ１００にはＹ方向の単位画素群列３５から画素４０を選択して出力するための選択信号、Ｙ方向の単位画素群列３５から出力された電荷を読み出すための読み出し回路等も含まれる。
図１に示すように、ＴＯＦセンサ１００は、単独の画素４０、または、Ｘ方向および／またはＹ方向に隣接する複数の画素４０、から構成された単位画素群３６がＹ方向に配列されて、Ｙ方向の単位画素群列３５となり、さらにＹ方向の単位画素群列３５がＸ方向に配列されて、２次元配列された画素領域３０が形成されている。画素領域３０のＹ方向の一端側にはクロックバッファ領域２０が形成され、クロックバッファ領域２０からＹ方向の単位画素群列３５のおのおのに各画素４０の転送ゲート４２（図示せず）を駆動する高速クロック信号のクロック配線５０（図示せず）が延在している。なお、図１には、Ｙ方向の単位画素群列３５のおのおのに対して１つのクロックバッファ２２が描かれているが、ＴＯＦの画素４０はそれぞれ複数の転送ゲート４２を含み、図１には図示していないが、ＴＯＦの画素４０の転送ゲート４２の数に対応してＹ方向の単位画素群列３５のおのおのに複数のクロックバッファ２２が配置される。また、図１には図示していないが、ＴＯＦセンサ１００にはＹ方向の単位画素群列３５から画素４０を選択して出力するための選択信号、Ｙ方向の単位画素群列３５から出力された電荷を読み出すための読み出し回路等も含まれる。
【0035】
（クロックバッファ領域２０の構成と動作）
図２に示すように、クロック入力端子２１から入力されたクロック信号はクロックバッファ２２で増幅されたのち２つに分岐され、分岐されたクロック信号はまたクロックバッファ２２で増幅されたのちさらに２つに分岐される。このバイナリー分岐を繰り返すことによってクロック信号はＹ方向の単位画素群列３５の数と同じ数まで分岐される。図２では５段階の分岐によって３２のクロック出力が形成されている。一般には、Ｎ段階の分岐によって２Ｎの出力を得ることができる。なお、Ｙ方向の単位画素群列３５がＸ方向に何列配列されるかについては、ＴＯＦセンサ１００の構造、あるいは必要なＸ方向の分解能によって異なる。
また、図２では１つのクロック信号のみが描かれているが、実際には各画素４０の転送ゲート４２の数だけのバイナリー分岐回路がクロックバッファ領域２０に含まれている。
また、図２では各段の分岐のすべてにクロックバッファ２２が設けられているが、一部の段の分岐に対して、クロックバッファ２２を設けず、配線の分岐のみとすることもできる。
図２に示すように、クロック入力端子２１から入力されたクロック信号はクロックバッファ２２で増幅されたのち２つに分岐され、分岐されたクロック信号はまたクロックバッファ２２で増幅されたのちさらに２つに分岐される。このバイナリー分岐を繰り返すことによってクロック信号はＹ方向の単位画素群列３５の数と同じ数まで分岐される。図２では５段階の分岐によって３２のクロック出力が形成されている。一般には、Ｎ段階の分岐によって２Ｎの出力を得ることができる。なお、Ｙ方向の単位画素群列３５がＸ方向に何列配列されるかについては、ＴＯＦセンサ１００の構造、あるいは必要なＸ方向の分解能によって異なる。
また、図２では１つのクロック信号のみが描かれているが、実際には各画素４０の転送ゲート４２の数だけのバイナリー分岐回路がクロックバッファ領域２０に含まれている。
また、図２では各段の分岐のすべてにクロックバッファ２２が設けられているが、一部の段の分岐に対して、クロックバッファ２２を設けず、配線の分岐のみとすることもできる。
【0036】
図２のバイナリー分岐で構成されたクロックバッファでは、クロックバッファ領域２０の出力に相当する最終段のクロックバッファ２２の出力に、同一の抵抗と容量を備えた、Ｙ方向の単位画素群列３５のクロック配線５０を接続した場合、単位画素群列３５のおのおののクロック配線５０におけるクロック信号の伝搬遅延時間、立ち上がり立下り時間等をほぼ同一とすることができる。
【0037】
（画素４０の構成と動作の一例）
本発明の目的は、転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを小さくすることのできる配線構造を備えたＴＯＦセンサ１００を提供することにある。したがって、本発明は、複数の転送ゲート４２を備える画素４０のすべてに適用することができるが、ここでは一例として、２個の転送ゲート４２を備えた画素４０についてその構成と動作を説明する。
図３に示すように、ＴＯＦ用の画素４０では、フォトダイオード４１（ＰＤ）の電荷を複数の時間窓（クロック）でサンプリングするために、複数の転送ゲート４２（ＴＧ１，ＴＧ２）が配置されている。転送ゲート４２（ＴＧ１、ＴＧ２）でサンプリングされた電荷はそれぞれフローティングディフュージョン（ＦＤ１、ＦＤ２）に蓄積され、ソースフォロワー（ＳＦ１、ＳＦ２）および選択トランジスタ（ＳＥＬ１、ＳＥＬ２）を介して出力（ＯＵＴ１、ＯＵＴ２）から読み出される。
本発明の目的は、転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを小さくすることのできる配線構造を備えたＴＯＦセンサ１００を提供することにある。したがって、本発明は、複数の転送ゲート４２を備える画素４０のすべてに適用することができるが、ここでは一例として、２個の転送ゲート４２を備えた画素４０についてその構成と動作を説明する。
図３に示すように、ＴＯＦ用の画素４０では、フォトダイオード４１（ＰＤ）の電荷を複数の時間窓（クロック）でサンプリングするために、複数の転送ゲート４２（ＴＧ１，ＴＧ２）が配置されている。転送ゲート４２（ＴＧ１、ＴＧ２）でサンプリングされた電荷はそれぞれフローティングディフュージョン（ＦＤ１、ＦＤ２）に蓄積され、ソースフォロワー（ＳＦ１、ＳＦ２）および選択トランジスタ（ＳＥＬ１、ＳＥＬ２）を介して出力（ＯＵＴ１、ＯＵＴ２）から読み出される。
【0038】
図４はＴＯＦセンサ１００を用いた時間測定の原理を示すタイミングチャートである。レーザ放出装置からパルス幅ＴＰＷのレーザ光が放射され、対象物で反射して受信光となって画素４０のフォトダイオード４１に入力される。一方、画素４０の２つの変調ゲートのうち、ＴＧ１がまずオンし、ＴＧ２はＴＧ１よりレーザ光のパルス幅ＴＰＷだけ遅れてオンする。受信光は、レーザ放出装置と対象物との距離と対象物とＴＯＦセンサ１００との距離との和を光速で割り算した時間に相当する飛行時間（ＴＯＦ）だけ遅れてＴＯＦセンサ１００に入射する。そして、受信光のパルスとＴＧ１との重なった時間に発生する電荷はＦＤ１に蓄積され、受信光のパルスとＴＧ２との重なった時間に発生する電荷はＦＤ２に蓄積されることから、ＦＤ１に蓄積された電荷の量とＦＤ２に蓄積された電荷の量とを出力し、その比率を計算することによりＴＯＦを求めることができる。
なお、放射レーザ光のオンするタイミングとＴＧ１のオンするタイミングとがずれた場合測定誤差が発生するが、ＴＧ１のオンするタイミングが放射レーザ光のオンするタイミングからどれだけ遅れているかがわかっていれば、測定誤差はシステムレベルでの補正で訂正することが可能である。
また、転送ゲート４２は受信光のパルスをＴＧ１とＴＧ２とで変調することから、変調用ゲートとも呼ばれる。
なお、放射レーザ光のオンするタイミングとＴＧ１のオンするタイミングとがずれた場合測定誤差が発生するが、ＴＧ１のオンするタイミングが放射レーザ光のオンするタイミングからどれだけ遅れているかがわかっていれば、測定誤差はシステムレベルでの補正で訂正することが可能である。
また、転送ゲート４２は受信光のパルスをＴＧ１とＴＧ２とで変調することから、変調用ゲートとも呼ばれる。
【0039】
しかし、レーザ光の放射されるタイミングとＴＧ１およびＴＧ２のタイミングが想定よりずれた場合、その分、ＴＯＦセンサ１００により求められた距離に測定誤差が発生し、対象物との間の距離の誤差となる。特に、ＴＯＦセンサ１００の各画素４０の間でＴＧ１およびＴＧ２のオンオフのタイミングにばらつきが発生すると、対象物との距離の測定結果の２次元分布に誤差が発生する。したがって、転送ゲート４２のクロック信号ＴＧ１、ＴＧ２のＸ方向およびＹ方向の伝搬遅延時間のばらつきを少なくすることは、Ｘ方向とＹ方向に２次元配置された画素４０を備えるＴＯＦセンサ１００にとって非常に重要である。
このうち、Ｘ方向については、図２のバイナリー分岐で構成されたクロックバッファ２２を用いることで、クロックバッファ領域２０の各クロックバッファ２２の出力におけるクロック信号の伝搬遅延時間、および立ち上がり立下り時間等をほぼ同一とすることができる。したがって、ＴＯＦセンサ１００のＸおよびＹ方向に配列された各画素４０の間の伝搬遅延時間のばらつきを減少させるためには、Ｙ方向の単位画素群列３５の中の各画素４０の伝搬遅延時間のばらつきを減少させることが重要である。
このうち、Ｘ方向については、図２のバイナリー分岐で構成されたクロックバッファ２２を用いることで、クロックバッファ領域２０の各クロックバッファ２２の出力におけるクロック信号の伝搬遅延時間、および立ち上がり立下り時間等をほぼ同一とすることができる。したがって、ＴＯＦセンサ１００のＸおよびＹ方向に配列された各画素４０の間の伝搬遅延時間のばらつきを減少させるためには、Ｙ方向の単位画素群列３５の中の各画素４０の伝搬遅延時間のばらつきを減少させることが重要である。
【0040】
図５はＴＯＦセンサ１００のクロック配線レイアウトの一例を示す模式図である。クロックバッファ領域２０の最終段のクロックバッファ２２（ＴＧ１，ＴＧ２）の出力は画素に接続されることなく画素領域３０のＹ方向の中点に位置する第１分岐点５１まで延在し、そこで２つに分岐されて、一方のクロック配線５０はＹ方向の中央からクロックバッファ領域２０に隣接する一端側に延在する画素４０の転送ゲート４２（図示せず）に接続される。また、２つに分岐された配線のうち、他方のクロック配線５０はＹ方向の中央から他端側に延在する画素４０の転送ゲート４２に接続される。図５は、転送ゲート４２が２個の場合の例であり、したがって、クロック配線５０も各単位画素群列３５に２本の配線がレイアウトされている。
また、図５にはクロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。これは、各画素の周辺の配線パターンの均一性を保つためである。図５（ａ）はクロック配線５０をＹ方向の他端側まで延在させる場合、図５（ｂ）は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
クロック配線５０をＹ方向の他端側まで延在させる場合は、Ｙ方向の一端側から第１分岐点５１までと第１分岐点５１からＹ方向の他端側までとの間で、形成される配線と分岐後のクロック配線５０との間の寄生容量成分およびそのダイナミックな動作状況を極力揃えることができる点で有利であるが、クロック配線５０の寄生容量成分が増加するという点では不利である。
また、図５にはクロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。これは、各画素の周辺の配線パターンの均一性を保つためである。図５（ａ）はクロック配線５０をＹ方向の他端側まで延在させる場合、図５（ｂ）は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
クロック配線５０をＹ方向の他端側まで延在させる場合は、Ｙ方向の一端側から第１分岐点５１までと第１分岐点５１からＹ方向の他端側までとの間で、形成される配線と分岐後のクロック配線５０との間の寄生容量成分およびそのダイナミックな動作状況を極力揃えることができる点で有利であるが、クロック配線５０の寄生容量成分が増加するという点では不利である。
【0041】
図６は、ＴＯＦセンサ１００のクロック配線レイアウトの他の例を示す模式図である。クロック配線５０は上層の配線層５３と下層の配線層５４とが絶縁層をはさんで積層されており、図６にはその両方のクロック配線５０が表示されている。クロックバッファ領域２０の最終段のクロックバッファ２２（ＴＧ１，ＴＧ２）の出力は上層の配線層５３によりＹ方向の単位画素群列３５の中央に位置する第１分岐点５１まで延在し、そこで上層の配線層５３と下層の配線層５４とを接続するビア５５を介して下層の配線層５４に接続される。そして、下層の配線層５４は、Ｙ方向の中央からクロックバッファ領域２０に隣接する一端側に延在する画素４０の転送ゲート４２、およびＹ方向の中央から他端側に延在する画素４０の転送ゲート４２に接続される。図６も、転送ゲート４２が２個の場合の例であり、したがって、クロック配線５０も各単位画素群列３５に２本の配線がレイアウトされている。
また、図６にも、クロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。図６（ａ）はクロック配線５０をＹ方向の他端側まで延在させる場合、図６（ｂ）は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
また、図６にも、クロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。図６（ａ）はクロック配線５０をＹ方向の他端側まで延在させる場合、図６（ｂ）は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
【0042】
図７はＴＯＦセンサ１００のクロック配線レイアウトのさらに他の例を示す模式図である。図７においては、Ｘ方向に隣接する３つの画素４０が単位画素群３６を構成している。図７の例では、転送ゲート４２を駆動するクロックは３相であり、３つのクロックバッファ２２（ＴＧ１，ＴＧ２，ＴＧ３）の出力は、画素４０に接続されることなく画素領域３０のＹ方向の中点に位置する第１分岐点５１まで延在し、そこで２つに分岐されて、それぞれ単位画素群３６に接続される。クロックバッファ２２の出力は上層の配線層５３を用いて配線され、各単位画素群３６において上層の配線層５３と下層の配線層５４とを接続するビア５５を介して下層の配線層５４に接続され、下層の配線層５４によって各画素４０の転送ゲート４２に接続される。
また、図７の例では、Ｘ方向に隣接する単位画素群３６の下層の配線層５４がたがいに接続されている。本発明のクロック信号はクロックバッファ領域２０でＸ方向にバイナリー分岐されており、各Ｙ方向の単位画素群列３５のクロック配線５０および転送ゲート４２の形状もＸ方向において同一であることから、理論的には、Ｘ方向に隣接する単位画素群３６の下層の配線層５４の波形は同一であるが、Ｘ方向に隣接する単位画素群３６の下層の配線層５４をたがいに接続することにより、最終段のクロックバッファ２２の駆動能力のばらつき、およびクロック配線５０の寄生抵抗および寄生容量の相対ばらつきによる、Ｘ方向において隣接する、単位画素群３６の間における転送ゲート４２の伝搬遅延時間のばらつきを減少させることができる。
なお、図７の例では、Ｘ方向に隣接する３つの画素４０が単位画素群３６を構成しているが、例えば、さらに、Ｘ方向に隣接する３つの画素４０同士をＹ方向で合体させて合計６つの画素４０で単位画素群３６を構成してもよい。また、Ｙ方向に隣接する画素４０のみで単位画素群３６を構成してもよい。
また、図７にも、クロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。図７は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
また、図７の例では、Ｘ方向に隣接する単位画素群３６の下層の配線層５４がたがいに接続されている。本発明のクロック信号はクロックバッファ領域２０でＸ方向にバイナリー分岐されており、各Ｙ方向の単位画素群列３５のクロック配線５０および転送ゲート４２の形状もＸ方向において同一であることから、理論的には、Ｘ方向に隣接する単位画素群３６の下層の配線層５４の波形は同一であるが、Ｘ方向に隣接する単位画素群３６の下層の配線層５４をたがいに接続することにより、最終段のクロックバッファ２２の駆動能力のばらつき、およびクロック配線５０の寄生抵抗および寄生容量の相対ばらつきによる、Ｘ方向において隣接する、単位画素群３６の間における転送ゲート４２の伝搬遅延時間のばらつきを減少させることができる。
なお、図７の例では、Ｘ方向に隣接する３つの画素４０が単位画素群３６を構成しているが、例えば、さらに、Ｘ方向に隣接する３つの画素４０同士をＹ方向で合体させて合計６つの画素４０で単位画素群３６を構成してもよい。また、Ｙ方向に隣接する画素４０のみで単位画素群３６を構成してもよい。
また、図７にも、クロックバッファ２２から第１分岐点５１までのクロック配線５０の、第１分岐点５１に対して対称となる位置に、配線が形成されている。図７は独立したダミー配線５６をＹ方向の他端側まで延在させる場合に相当する。
【0043】
図８は、図５乃至図７のレイアウトに対応するクロック配線５０の等価回路図である。クロック配線５０はクロックバッファ２２の出力から第１分岐点５１まで延在し、その後、２つに分岐されてＹ方向の単位画素群列３５の一端側および他端側に向かって延在している。図８では、クロック配線５０でのクロック信号の遅延に対応させるために、クロック配線５０をＣ－Ｒ－Ｃの縦続接続として記載している。
図８の構成ではクロックバッファ２２の出力が第１分岐点５１から一端側および他端側に伝搬するために、クロックバッファ２２の出力を一端側から他端側に向けて伝搬させた場合に比べて、Ｙ方向の単位画素群列３５に相当する図８の下段のクロック配線５０における伝搬遅延時間のばらつきが小さくなる。
図８の構成ではクロックバッファ２２の出力が第１分岐点５１から一端側および他端側に伝搬するために、クロックバッファ２２の出力を一端側から他端側に向けて伝搬させた場合に比べて、Ｙ方向の単位画素群列３５に相当する図８の下段のクロック配線５０における伝搬遅延時間のばらつきが小さくなる。
【0044】
図９はＴＯＦセンサ１００のクロック配線５０の他の例を示す模式的回路図である。図９では、クロックバッファ２２の出力から第１分岐点５１まで延在し、そこで分岐した後、一方のクロック配線５０はさらに画素領域３０のＹ方向の一端側から１／４の距離に位置する第２分岐点５７まで延在し、そこでまた２つに分岐して、それぞれＹ方向の単位画素群列３５の一端側と第１分岐点５１側とに向かって延在する。また、第１分岐点５１で分岐した他方のクロック配線５０は、さらに画素領域３０のＹ方向の一端側から３／４の距離に位置する第３分岐点５８まで延在し、そこでまた２つに分岐して、それぞれＹ方向の単位画素群列３５の他端側と第１分岐点５１側とに向かって延在する。
図９の構成では、クロックバッファ２２の出力からの、第２分岐点５７と第３分岐点５８の伝搬遅延時間は同じであることから、伝搬遅延時間のばらつきとしては、Ｙ方向の単位画素群列３５に相当する図９の下段のクロック配線５０全体の１／４の区間でのばらつきに限定される。したがって、クロックバッファ２２の出力が第１分岐点５１から一端側および他端側に伝搬する図８の場合と比較してもさらに伝搬遅延時間のばらつきを小さくすることができる。
図９の構成では、クロックバッファ２２の出力からの、第２分岐点５７と第３分岐点５８の伝搬遅延時間は同じであることから、伝搬遅延時間のばらつきとしては、Ｙ方向の単位画素群列３５に相当する図９の下段のクロック配線５０全体の１／４の区間でのばらつきに限定される。したがって、クロックバッファ２２の出力が第１分岐点５１から一端側および他端側に伝搬する図８の場合と比較してもさらに伝搬遅延時間のばらつきを小さくすることができる。
【0045】
なお、図９ではＹ方向の単位画素群列３５を接続するクロック配線５０の１／４、および３／４の点からＹ方向の単位画素群列３５の各画素の変調ゲートを駆動しているが、さらに１／４、および３／４の点でもう一度配線を分岐し、１／８、３／８、５／８、７／８の点からＹ方向の単位画素群列３５の各画素の転送ゲート４２を駆動するように構成してもよい。
より一般的には、Ｙ方向の単位画素群列３５を接続するクロック配線５０をＹ方向においてバイナリー分岐してから単位画素群３６に配線することにより、伝搬遅延時間のばらつきを小さくすることができる。Ｎ回バイナリー分岐すると、バイナリー分岐された配線は２Ｎ本に分岐されるので、Ｙ方向の単位画素群列３５を接続するクロック配線５０の１／２Ｎ、３／２Ｎ、・・・、（２Ｎ－１）／２Ｎの点から単位画素群３６の転送ゲート４２を駆動するとよい。
より一般的には、Ｙ方向の単位画素群列３５を接続するクロック配線５０をＹ方向においてバイナリー分岐してから単位画素群３６に配線することにより、伝搬遅延時間のばらつきを小さくすることができる。Ｎ回バイナリー分岐すると、バイナリー分岐された配線は２Ｎ本に分岐されるので、Ｙ方向の単位画素群列３５を接続するクロック配線５０の１／２Ｎ、３／２Ｎ、・・・、（２Ｎ－１）／２Ｎの点から単位画素群３６の転送ゲート４２を駆動するとよい。
【0046】
また、図９では、第２分岐点５７から第１分岐点５１側に向かって延在したクロック配線５０と第３分岐点５８から第１分岐点５１側に向かって延在したクロック配線５０とが第１分岐点５１で接続されているが、この２つのクロック配線５０の端部同士は理論的には同じ伝搬遅延時間となるため、２つのクロック配線５０をたがいに接続してもよいし、接続しなくてもよい。ただし、２つの配線の抵抗値あるいは寄生容量値の相対ばらつきによる伝搬遅延時間のばらつきに対しては、２つのクロック配線５０をたがいに接続したほうが有利である。
【0047】
（模式的回路を用いたシミュレーションによる伝搬遅延時間ばらつき減少の確認）
Ｙ方向の単位画素群列３５と接続するクロック配線５０を、端部から駆動した場合、図８のように中央部から駆動した場合、および図９のように１／４の点と３／４の点とから駆動した場合について、クロック配線５０をＣ－Ｒ－Ｃの縦続接続として回路シミュレーションを行い、伝搬遅延時間のばらつきの差異を調べた。
Ｙ方向の単位画素群列３５を接続するクロック配線５０を、端部から駆動した場合のシミュレーションに用いた回路図を図１０に、図８のように中央部（第１分岐点５１）から駆動した場合のシミュレーションに用いた回路図を図１１に、および図９のように１／４の点(第２分岐点５７)と３／４の点(第３分岐点５８)とから駆動した場合のシミュレーションに用いた回路図を図１２に示す。図１０から図１２ではＹ方向の単位画素群列３５を接続するクロック配線５０を１２分割し、１２分割したクロック配線５０のそれぞれの抵抗を１０Ω、寄生容量を０．５ｐＦ＋０．５ｐＦ、クロックバッファ２２の出力抵抗を５Ω、クロックの周波数を１００ＭＨｚとした。また、クロックバッファ２２の立ち上がりから図のＣ０乃至Ｃ１２の点での電圧がクロックの振幅の半分に到達するまでの時間を伝搬遅延時間とした。
Ｙ方向の単位画素群列３５と接続するクロック配線５０を、端部から駆動した場合、図８のように中央部から駆動した場合、および図９のように１／４の点と３／４の点とから駆動した場合について、クロック配線５０をＣ－Ｒ－Ｃの縦続接続として回路シミュレーションを行い、伝搬遅延時間のばらつきの差異を調べた。
Ｙ方向の単位画素群列３５を接続するクロック配線５０を、端部から駆動した場合のシミュレーションに用いた回路図を図１０に、図８のように中央部（第１分岐点５１）から駆動した場合のシミュレーションに用いた回路図を図１１に、および図９のように１／４の点(第２分岐点５７)と３／４の点(第３分岐点５８)とから駆動した場合のシミュレーションに用いた回路図を図１２に示す。図１０から図１２ではＹ方向の単位画素群列３５を接続するクロック配線５０を１２分割し、１２分割したクロック配線５０のそれぞれの抵抗を１０Ω、寄生容量を０．５ｐＦ＋０．５ｐＦ、クロックバッファ２２の出力抵抗を５Ω、クロックの周波数を１００ＭＨｚとした。また、クロックバッファ２２の立ち上がりから図のＣ０乃至Ｃ１２の点での電圧がクロックの振幅の半分に到達するまでの時間を伝搬遅延時間とした。
【0048】
図１３には、図１０から図１２の各回路における、各Ｃ端子の点での伝搬遅延時間の絶対値を、図１４には伝搬遅延時間の最も小さい点を０とした場合の、各Ｃ端子の点での伝搬遅延時間を示した。図１４の伝搬遅延時間は、Ｙ方向の単位画素群列３５を接続するクロック配線５０での伝搬遅延時間のばらつきに相当する。
図１３によれば、各Ｃ端子の伝搬遅延時間の絶対値は図１０の端部駆動の場合が最も小さく、図１１の中央駆動の場合が中間で、図１２の４分割駆動の場合が最も大きい。これは、図１１の回路では、クロックバッファ２２から第１分岐点５１までの配線の遅延が加算されており、図１２の回路ではクロックバッファ２２から第２分岐点５７および第３分岐点５８までの配線の遅延が追加されているためである。
一方、図１４によれば、Ｙ方向の単位画素群列３５を接続するクロック配線５０内部での伝搬遅延時間のばらつきは、図１１の中央駆動の場合は、図１０の端部駆動の場合のばらつきの約１／３、さらに図１２の４分割駆動の場合は、中央駆動の場合の約１／３、端部駆動の場合の約１／１０となっている。
図１３によれば、各Ｃ端子の伝搬遅延時間の絶対値は図１０の端部駆動の場合が最も小さく、図１１の中央駆動の場合が中間で、図１２の４分割駆動の場合が最も大きい。これは、図１１の回路では、クロックバッファ２２から第１分岐点５１までの配線の遅延が加算されており、図１２の回路ではクロックバッファ２２から第２分岐点５７および第３分岐点５８までの配線の遅延が追加されているためである。
一方、図１４によれば、Ｙ方向の単位画素群列３５を接続するクロック配線５０内部での伝搬遅延時間のばらつきは、図１１の中央駆動の場合は、図１０の端部駆動の場合のばらつきの約１／３、さらに図１２の４分割駆動の場合は、中央駆動の場合の約１／３、端部駆動の場合の約１／１０となっている。
【0049】
したがって、Ｘ方向とＹ方向とに２次元配置された画素４０を備えるＴＯＦセンサ１００において、クロックバッファ２２の出力であるクロック配線５０をＹ方向の単位画素群列３５の中央に相当する第１分岐点５１まで配線した後２つに分岐し、一方のクロック配線５０を第１分岐点５１から一端側に延在する画素４０の転送ゲート４２に接続し、他方のクロック配線５０を第１分岐点５１から他端側に延在する画素４０の転送ゲート４２に接続することによって、各画素４０の転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを端部駆動の場合に比べて１／３程度に小さくすることができる。
また、第１分岐点５１からさらに、Ｙ方向の単位画素群列３５の１／４の点（第２分岐点５７）、および３／４の点（第３分岐点５８）まで配線した後、それぞれの分岐点からＹ方向の単位画素群列３５の転送ゲート４２に接続した場合は、各画素４０の転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを端部駆動の場合の１／１０程度に小さくすることができる。
なお、本発明のＴＯＦセンサ１００のクロック配線構造は、配線による露光への影響が無視できる裏面照射型センサに特に適するが、画素４０の大きさ、配線層の数などによっては表面照射型センサにも適用可能である。
また、第１分岐点５１からさらに、Ｙ方向の単位画素群列３５の１／４の点（第２分岐点５７）、および３／４の点（第３分岐点５８）まで配線した後、それぞれの分岐点からＹ方向の単位画素群列３５の転送ゲート４２に接続した場合は、各画素４０の転送ゲート４２に接続される高速クロック信号の伝搬遅延時間の画素４０ごとのばらつきを端部駆動の場合の１／１０程度に小さくすることができる。
なお、本発明のＴＯＦセンサ１００のクロック配線構造は、配線による露光への影響が無視できる裏面照射型センサに特に適するが、画素４０の大きさ、配線層の数などによっては表面照射型センサにも適用可能である。
【0050】
本発明において、画素領域３０が『画素領域』に相当し、クロックバッファ領域２０が『クロックバッファ領域』に相当し、ＴＯＦセンサ１００が『ＴＯＦセンサ』に相当し、画素４０が『画素』に相当し、フォトダイオード４１が『フォトダイオード』に相当し、転送ゲート４２が『転送ゲート』に相当し、電荷蓄積および出力回路４３が『電荷蓄積および出力回路』に相当し、単位画素群３６が『単位画素群』に相当し、単位画素群列３５が『単位画素群列』に相当し、クロックバッファ２２が『クロックバッファ』に相当し、第１分岐点５１が『第１分岐点』に相当し、第２分岐点５７が『第２分岐点』に相当し、第３分岐点５８が『第３分岐点』に相当し、上層の配線層５３が『上層の配線層』に相当し、下層の配線層５４が『下層の配線層』に相当する。
【0051】
本発明の好ましい実施形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。
【符合の説明】
【0052】
１０ 半導体チップ
１１ クロック入力端子
１２ 末端回路（ラッチ回路）
１３ ルートバッファ
１４ クロック配線
２０ クロックバッファ領域
２１ クロック入力端子
２２ クロックバッファ
３０ 画素領域
３５ 単位画素群列
３６ 単位画素群
４０ 画素
４１ フォトダイオード
４２ 転送ゲート
４３ 電荷蓄積および出力回路
５０ クロック配線
５１ 第１分岐点
５３ 上層の配線層
５４ 下層の配線層
５５ 上層の配線層と下層の配線層とを接続するビア
５６ ダミー配線
５７ 第２分岐点
５８ 第３分岐点
１００ ＴＯＦセンサ
１１ クロック入力端子
１２ 末端回路（ラッチ回路）
１３ ルートバッファ
１４ クロック配線
２０ クロックバッファ領域
２１ クロック入力端子
２２ クロックバッファ
３０ 画素領域
３５ 単位画素群列
３６ 単位画素群
４０ 画素
４１ フォトダイオード
４２ 転送ゲート
４３ 電荷蓄積および出力回路
５０ クロック配線
５１ 第１分岐点
５３ 上層の配線層
５４ 下層の配線層
５５ 上層の配線層と下層の配線層とを接続するビア
５６ ダミー配線
５７ 第２分岐点
５８ 第３分岐点
１００ ＴＯＦセンサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
