▶ ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッドの特許一覧
特許7214732メモリデバイス、半導体デバイスを製造する方法及びデバイス構造
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-01-20
(45)【発行日】2023-01-30
(54)【発明の名称】メモリデバイス、半導体デバイスを製造する方法及びデバイス構造
(51)【国際特許分類】
H10B 12/00 20230101AFI20230123BHJP
【ＦＩ】
H01L27/108 621B
H01L27/108 671A
【請求項の数】
12
(21)【出願番号】P 2020531593
(86)(22)【出願日】2018-11-27
(65)【公表番号】
(43)【公表日】2021-02-18
(86)【国際出願番号】 US2018062555
(87)【国際公開番号】W WO2019118166
(87)【国際公開日】2019-06-20
【審査請求日】2020-07-09
(31)【優先権主張番号】15/839,260
(32)【優先日】2017-12-12
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】500239188
【氏名又は名称】ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】100134577
【弁理士】
【氏名又は名称】石川 雅章
(72)【発明者】
【氏名】ソニー バーギース
(72)【発明者】
【氏名】アンソニー ルノー
(72)【発明者】
【氏名】モーガン エヴァンス
(72)【発明者】
【氏名】ジョン ハウタラ
(72)【発明者】
【氏名】ジョセフ オルソン
【審査官】田邊 顕人
(56)【参考文献】
【文献】特開平１０－２５６５０６（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０１７３９７９（ＵＳ，Ａ１）
【文献】特開２００６－１０８６９１（ＪＰ，Ａ）
【文献】特表２０１７－５２０９０９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０２５５４６５（ＵＳ，Ａ１）
【文献】韓国公開特許第１０－２００１－００５９９６３（ＫＲ，Ａ）
【文献】米国特許出願公開第２０１１／００２４８７０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００４／０２３８８６７（ＵＳ，Ａ１）
【文献】韓国公開特許第１０－２００５－０１１６３１４（ＫＲ，Ａ）
【文献】米国特許出願公開第２００６／０２９２８１２（ＵＳ，Ａ１）
【文献】特開２００７－２８７７９４（ＪＰ，Ａ）
【文献】国際公開第２０１４／０６９２１３（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１５／００８３５８１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０２７８８４７（ＵＳ，Ａ１）
【文献】特開２００８－３１１５０４（ＪＰ，Ａ）
【文献】米国特許第０６７５３２０８（ＵＳ，Ｂ１）
【文献】特開平０９－２３２４４６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０２６３０２６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２４２
(57)【特許請求の範囲】
【請求項1】
第１のレベルに少なくとも部分的に配置され、第１のアクティブ領域列と第２のアクティブ領域列とを備える、アクティブデバイス領域と、キャパシタ列に配置された第１の蓄積キャパシタおよび前記キャパシタ列に配置された第２の蓄積キャパシタであって、前記第１のレベルより上の第２のレベルに少なくとも部分的に配置された前記第１の蓄積キャパシタおよび前記第２の蓄積キャパシタと、
前記第１の蓄積キャパシタと前記第１のアクティブ領域列との間に延在し、基板平面に対する垂直線に対して第１の非ゼロの傾斜角を成す、第１のコンタクトビアと、
前記第２の蓄積キャパシタと前記第２のアクティブ領域列との間に延在し、前記基板平面に対する垂直線に対して第２の非ゼロの傾斜角を成す、第２のコンタクトビアと、
を備え、
前記第１のレベルおよび前記第２のレベルは前記基板平面に平行であり、
前記第１のコンタクトビアは、第１の方向に傾けられ、
前記第２のコンタクトビアは、前記第１の方向と異なる第２の方向に傾けられ、
前記第１の蓄積キャパシタは、平面図の観点から見て、前記基板平面内で前記アクティブデバイス領域とオーバーラップを形成しない、メモリデバイス。
【請求項2】
前記第１のコンタクトビアの底部全体が前記アクティブデバイス領域とオーバーラップを形成する、請求項１に記載のメモリデバイス。
【請求項3】
前記第１のコンタクトビアの上部全体が前記第１の蓄積キャパシタとオーバーラップする、請求項１に記載のメモリデバイス。
【請求項4】
前記第１の非ゼロの傾斜角は１５度未満である、請求項１に記載のメモリデバイス。
【請求項5】
前記アクティブデバイス領域および前記第１の蓄積キャパシタおよび前記第２の蓄積キャパシタはダイナミックランダムアクセス（ＤＲＡＭ）セルの一部を形成し、該ＤＲＡＭセルはＤＲＡＭデバイスの一部を形成し、該ＤＲＡＭデバイスは６Ｆ２構造を含む、請求項１に記載のメモリデバイス。
【請求項6】
前記第１のコンタクトビアは第３のレベルに少なくとも部分的に配置され、前記第３のレベルは前記第１のレベルと前記第２のレベルの間に延在している、請求項１に記載のメモリデバイス。
【請求項7】
前記アクティブデバイス領域および前記第１の蓄積キャパシタおよび前記第２の蓄積キャパシタはダイナミックランダムアクセス（ＤＲＡＭ）セルの一部を形成し、前記コンタクトビアは前記ＤＲＡＭセルのディジットラインを含むディジットラインレベルを通過して延在する、請求項１に記載のメモリデバイス。
【請求項8】
半導体デバイスを製造する方法であって、前記半導体デバイスの第１のレベルに、第１のアクティブ領域列と第２のアクティブ領域列とを備える、アクティブデバイス領域を形成するステップと、
キャパシタ列に配置された第１の蓄積キャパシタおよび前記キャパシタ列に配置された第２の蓄積キャパシタを形成するステップであって、前記第１の蓄積キャパシタおよび前記第２の蓄積キャパシタは、前記半導体デバイスの前記第１のレベルより上の第２のレベルに少なくとも部分的に配置され、蓄積キャパシタがコンタクトビアに接触する、ステップと、
前記第１の蓄積キャパシタと前記第１のアクティブ領域列との間に延在し、基板平面に対する垂直線に対して第１の非ゼロの傾斜角を成す、第１のコンタクトビアを形成するステップと、
前記第２の蓄積キャパシタと前記第２のアクティブ領域列との間に延在し、前記基板平面に対する前記垂直線に対して第２の非ゼロの傾斜角を成す、第２のコンタクトビアを形成するステップと、を含み、
前記第１の蓄積キャパシタは、平面図の観点から、前記基板平面内で前記アクティブデバイス領域とのオーバーラップを形成しない、方法。
【請求項9】
前記アクティブデバイス領域および前記第１の蓄積キャパシタおよび前記第２の蓄積キャパシタは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルの一部を形成し、前記コンタクトビアは、ディジット線を含む前記ＤＲＡＭセルのディジット線レベルを、前記ディジット線に接触しないで、通過して延在する、請求項８に記載の方法。
【請求項10】
前記第１のコンタクトビアを形成するステップは、前記アクティブデバイス領域を含む基板をプラズマチャンバに隣接するプロセスチャンバ内に提供するステップと、
イオンビームを前記プラズマチャンバから抽出アパーチャを介してプロセスチャンバに抽出するステップで、前記イオンビームは、前記基板平面に対する垂直線に対して非ゼロの入射角を成す軌道を形成するステップと、
前記基板がイオンビームに曝されるときに前記基板が前記抽出アパーチャに対して走査される少なくとも１回の走査を実行するステップと、
を含む、請求項８に記載の方法。
【請求項11】
前記第１のコンタクトビアを形成する前に、前記アクティブデバイス領域上に絶縁体を形成するステップと、前記絶縁体上にマスクを形成し、該マスクは複数の開口部を画定し、該複数の開口部は第１の開口部を規定し、前記イオンビームは、反応性イオンビームエッチングプロセスを使用して前記第１の開口部を通して前記絶縁体をエッチングすることにより前記コンタクトビアを形成するステップと、
を含む、請求項１０に記載の方法。
【請求項12】
第１のデバイス列に配置された第１のデバイスおよび第２のデバイス列に配置された第３のデバイスであって、第１のデバイスレベルに配置された前記第１のデバイスおよび前記第３のデバイスと、第３のデバイス列に配置された第２のデバイスおよび前記第３のデバイス列に配置された第４のデバイスであって、前記第１のデバイスレベルより上の第２のデバイスレベルに配置された前記第２のデバイスおよび前記第４のデバイスと、
前記第１のデバイスと前記第２のデバイスとの間に延在し、基板平面に対する垂直線に対して第１の非ゼロの傾斜角を成す第１のコンタクトビアと、
前記第３のデバイスと前記第４のデバイスとの間に延在し、基板平面に対する垂直線に対して第２の非ゼロの傾斜角を成す第２のコンタクトビアと、を備え、
前記第１のコンタクトビアは、第１の方向に傾けられ、
前記第２のコンタクトビアは、前記第１の方向と異なる第２の方向に傾けられ、
前記第２のデバイスは、平面図の観点から見て、前記基板平面内で前記第１のデバイスとオーバーラップを形成しない、デバイス構造。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体デバイス構造に関し、より詳細には、ダイナミックランダムアクセスデバイスを含むメモリデバイスの構造および処理に関する。
【背景技術】
【0002】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスなどの論理デバイスおよびメモリデバイスを含む半導体デバイスのサイズが縮小されるにつれて、デバイスのパターニングが、サイズの縮小による潜在的な改善を利用する能力をますます制限する。例えば、現在のＤＲＡＭデバイスにおいては、既知のアーキテクチャとして、特に、いわゆる８Ｆ２構造および６Ｆ２構造（アーキテクチャ）がある。６Ｆ２アーキテクチャは８Ｆ２アーキテクチャよりも高いデバイス密度と高速性を提供するが、オーバーレイなどのパターニング問題が原因で、適切なプロパティを持つメモリデバイスを形成する能力が部分的に損なわれる。一例として、ＤＲＡＭセルサイズが縮小するにつれて、６Ｆ２アーキテクチャは、アクセストランジスタと、アクセストランジスタの上にある構造、例えばビット線や蓄積ノードキャパシタなど、との間に電気接点を形成することが困難になる。例えば、蓄積ノードキャパシタは、アクセストランジスタを含むレベルよりもはるかに高いレベルに形成され得る。蓄積キャパシタとアクセストランジスタとの間に電気的接続を形成するためには、ビアなどの構造を形成する必要があり、ビアはビット線レベルおよびビット線コンタクトレベルを含む複数のレベルを横断する。ビット線とワード線とアクセストランジスタを形成するアクティブ領域の密集のため、コンタクトビアがトランジスタのアクティブ領域に適切に接触できないことがある。たとえば、ビット線とのオーバーラップを避けるために、コンタクトビアは、コンタクトビアと蓄積キャパシタの間のオーバーレイ、およびコンタクトビアとアクセストランジスタのアクティブ領域の間のオーバーレイが理想的でないかもしれない位置に置かれることがある。
【0003】
これらのおよび他の観点に関して、本開示が提供される。
【発明の概要】
【0004】
一実施形態では、メモリデバイスは、第１のレベルに少なくとも部分的に配置されたアクティブデバイス領域を含むことができる。このメモリデバイスは、第１のレベルの上の第２のレベルに少なくとも部分的に配置された蓄積キャパシタを含むことができ、第１のレベルおよび第２のレベルは基板平面に平行である。このメモリデバイスはまた、コンタクトビアを含むことができ、コンタクトビアは、蓄積キャパシタとアクティブデバイス領域との間に延在し、基板平面に対する垂直線に対して非ゼロの傾斜角を成す。
【0005】
別の実施形態では、半導体デバイスを製造する方法は、半導体デバイスの第１のレベルにアクティブデバイス領域を形成するステップを含むことができる。この方法はさらに、コンタクトビアを形成するステップを含むことができ、コンタクトビアは、アクティブデバイス領域に接触し、コンタクトバイアは、基板平面に対する垂直線に対して非ゼロの傾斜角を成す。この方法はまた、半導体デバイスの第１のレベルより上の第２のレベルに、蓄積キャパシタを少なくとも部分的に形成するステップを含むことができ、蓄積キャパシタはコンタクトビアに接触する。
【0006】
別の実施形態では、デバイス構造は、第１のデバイスレベルに配置された第１のデバイス、第１のデバイスレベルの上の第２のデバイスレベルに配置された第２のデバイスを含むことができる。このデバイス構造はまた、コンタクトビアを含むことができ、このコンタクトビアは、第１のデバイスと第２のデバイスとの間に延在し、基板平面に対する垂直線に対して非ゼロの傾斜角を成す。
【図面の簡単な説明】
【0007】
【図1A】本開示の実施形態による、デバイス構造の上面斜視図を示す。
【図1E】本開示のさらなる実施形態によるデバイス構造の上面図を示す。
【図3A】本開示の実施形態による装置の側面図を示す。
【図4】本開示の実施形態による、デバイス構造の上面図を示す。
【図5】本開示のさらなる実施形態による、例示的なプロセスフローを示す。
【発明を実施するための形態】
【0008】
以下に、いくつかの実施形態を示す添付図面を参照して、本実施形態をより詳細に説明する。但し、本発明の要旨は、多くの異なる形態で実施されるものであり、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が詳細かつ完全であり、要旨の範囲を当業者に十分に伝えるべく提供される。図面全体にわたって、同様の番号は同様の要素を示す。
【0009】
本実施形態は、半導体基板内に形成される、メモリデバイスなどのデバイスを形成するための新規の技術および基板構造を提供する。これらの技術は、ＤＲＡＭデバイスの形成に特に適用可能であるが、他のデバイスもまた、本開示の実施形態に従って形成することができる。これらの他のデバイスは、３ＤＮＡＮＤデバイス、ＮＯＲデバイス、Ｘポイントメモリ、ロジックデバイスなどのＮＡＮＤデバイス、並びにパッケージ構造を含み得るが、共通の特徴は、傾斜ビアを使用して、所与のデバイスの異なるレベルにある異なるコンポーネントを接続することにある。異なる実施形態では、傾斜ビアは、例えばシリコン貫通ビア（ＴＳＶ）のように、誘電体材料、ポリシリコン、またはシリコン内に構築することができる。実施形態はこの文脈に限定されない。様々な非限定的な実施形態は、デバイスの第１のレベルのコンポーネント、例えばＤＲＡＭの蓄積キャパシタなどが、デバイスの異なるレベルの別のコンポーネント、例えばアクセストランジスタなどに接続される実装に特に有用である。
【0010】
様々な実施形態によれば、メモリデバイスは、アクティブレベルに配置されたアクティブデバイス領域と、アクティブレベルの上のキャパシタレベルに配置された蓄積キャパシタとを含むことができる。有利には、以下で述べるように、蓄積キャパシタとアクティブデバイス領域との間に延在する傾斜コンタクトを形成するために傾斜コンタクトビアも設けられ、傾斜コンタクトビアは、アクティブレベルおよび蓄積キャパシタレベルで規定されるデバイス平面に対する垂直線に対して非ゼロの傾斜角を形成する。以下で述べるように、このデバイス構造および関連デバイス構造は、異なるレベルで互いに接触するデバイスの間のオーバーラップを促進することにより、デバイスの性能を向上させることができる。
【0011】
ここで図１Ａおよび図１Ｂを参照すると、本開示の実施形態による、デバイス構造１００の２つの上面斜視図が示されている。デバイス構造１００は、ＤＲＡＭデバイスなどのメモリデバイスのいくつかのコンポーネントを示す。デバイス構造１００は、レベル１１０として示される蓄積キャパシタレベルに配置された、蓄積キャパシタ１０２として示される一組の蓄積キャパシタを含む（デバイス構造１００の異なるレベルの詳細については図１Ｂを参照）。本明細書で使用される「レベル」は、デバイスの一部を指すことがあり、デバイスが製造されるときに、異なるレベルに対して異なるマスキング処理を使用することなどによって、異なるレベルが次々に重ねて構築される。本明細書で使用される「基板平面」は、示されているデカルト座標系のＸ－Ｙ平面を相当し得る。デバイスの製造中、異なるレベルは一般に、Ｚ軸に沿って互に重ねて順次に構築される。したがって、図１Ｂに示されるように、より低いレベルは、一般にＺ軸に沿ってより低く構築され、より高いレベルは、Ｚ軸に沿ってより高く構築され得る。特に、当技術分野で知られているように、異なるマスクレベルから構築された異なる構造は、Ｚ軸に沿って同じ物理レベルに存在またはオーバーラップし得る。
【0012】
デバイス構造１００は、アクティブデバイス領域１０４をさらに含み、アクティブデバイス領域１０４は、レベル１５０として示されるアクティブデバイスレベルに配置される。アクティブデバイス領域１０４は、トランジスタのソース/ドレイン（Ｓ／Ｄ）構造などのアクティブトランジスタコンポーネントとして機能する半導体構造の上面、例えば単結晶シリコンを表し得る。ゲート構造１１４も示され、トランジスタをターンオンまたはオフするように機能し得る。デバイス構造１００は、レベル１３０として示されるディジット線レベルに配置されたディジット線１１２をさらに含み、ディジット線１１２は、コンタクトレベル１４０に配置されたディジット線コンタクト１１６を使用してゲート構造１１４との電気接続を形成する。デバイス構造１００はさらに、コンタクトビア１０６として示される一組のビアを含み、コンタクトビア１０６は、蓄積キャパシタ１０２とアクティブデバイス領域１０４との間のコンタクトビアレベル１２０内を延在する。特に、コンタクトビア１０６は、複数のレベルを貫通し得る。図１Ａおよび図１Ｂの例では、２つの蓄積キャパシタが示され、蓄積キャパシタ１０２は、アクティブデバイス領域１０４のソース領域またはドレイン領域のいずれかに接続される。特に、図示の２つの蓄積キャパシタは、アクティブデバイス領域１０４を使用して形成される２つの異なるトランジスタに接触することができる。
【0013】
デバイス構造１００はさらに、蓄積キャパシタ１０２とアクティブデバイス領域１０４との間に延在するコンタクトビア１０６を含む。コンタクトビア１０６は、一般に、アクティブデバイス領域１０４と蓄積キャパシタ１０６との間に導電路を形成するために導電性材料を含むことができる。信号がディジット線１１２に沿って送信されると、ゲート構造１１４がディジット線コンタクト１１６を通過する信号によって活性化されて、アクティブデバイス領域１０４によって形成されたトランジスタをターンオンすることができる。トランジスタがターンオンすると、当技術分野で知られているように、電荷がコンタクトビア１０６を介して蓄積キャパシタ１０２へ、または蓄積キャパシタから流れることができる。
【0014】
図１Ｃにより詳細に示されるように、コンタクトビア１０６は傾斜している。すなわち、コンタクトビア１０６は、この例ではＸ-Ｚ平面として定義されている、基板平面に対する垂直線１２２に対して、θとして示される非ゼロの傾斜角を形成する。この構造は、異なるレベルの間に垂直に延びる、つまり、垂直線１２２に対して傾斜角がゼロである既知のＤＲＡＭコンタクトビアと対照的である。
【0015】
図１Ｄは、図１Ａのデバイス構造１００の一部の上面図を示す。図１Ｃおよび図１Ｄに示されるように、コンタクトビア１０６の底部１０６Ａは、アクティブデバイス領域１０４とオーバーラップする。いくつかの実施形態では、底部１０６Ａは、全体がアクティブデバイス領域１０４とオーバーラップし得る。さらに図１Ｃおよび図１Ｄに示されるように、コンタクトビア１０６の上部１０６Ｂは、蓄積キャパシタ１０２とオーバーラップする。いくつかの実施形態では、上部１０６Ｂは、全体が蓄積キャパシタ１０２とオーバーラップし得る。
【0016】
図１Ｄに示されるように、コンタクトビア１０６は、蓄積キャパシタ１０２をアクティブデバイス領域１０４に対してＸ-Ｙ平面内でシフトさせることができる。例えば、いくつかの実施形態では、図１Ｄに示されるように、蓄積キャパシタ１０２はアクティブ領域１０４とオーバーラップしない。より正確には、蓄積キャパシタ１０２は、高いレベルに配置されているが、平面透視図から見て、Ｘ－Ｙ平面内でアクティブデバイス領域１０４とオーバーラップするように見えない。このように、コンタクトビア１０６は、異なるレベルに配置された構造の間の優れた電気的接触の形成を容易し、この場合には、これらの構造はＸ-Ｙ平面などの基板平面内の位置に関して互いに整列しない。このジオメトリは既知のＤＲＡＭデバイスのジオメトリと異なり、既知のジオメトリの場合には、コンタクトビアがレベル間で垂直方向に、つまり基板平面またはデバイス平面に垂直に沿って整列し、蓄積キャパシタとコンタクトビアの間のオーバーラップまたはコンタクトビアとアクティブ領域の間の完全なオーバーラップが不可能になるという制約を課される。
【0017】
図１Ｅは、本開示のいくつかの実施形態によるデバイス構造１６０の実装の上面図を提示する。デバイス構造１６０は６Ｆ２ＤＲＡＭアーキテクチャで実装され、アクティブ領域１０４は細長い領域のアレイとして配置され、ディジット線１１２およびワード線１１８に対して角度φを形成している。図１Ｅを見ると、図示の構造がレベル１１０、レベル１３０、およびレベル１５０に配置されている（図１Ｂ参照）。コンタクトビア１０６は明示されていない。さらに、ワード線１１８は、レベル１１０より上のレベルに配置される。図示されるように、蓄積キャパシタ１０２は、二次元アレイに配置される。特に、蓄積キャパシタ１０２は、Ｘ?Ｙ平面においてディジット線１１２とオーバーラップする。同時に、上記で詳述したように、コンタクトビア１０６は、（上部１０６Ｂにおいて）蓄積キャパシタ１０２ならびにアクティブデバイス領域１０４と完全にオーバーラップさせることができる。したがって、コンタクトビア１０６は、垂直に対して非ゼロの傾斜角度で配置されることにより、他のレベルの構造に対して、Ｘ-Ｙ平面内の蓄積キャパシタ１０２の配置に大きな自由度を提供する。言い換えると、蓄積キャパシタ１０２は、アクティブデバイス領域１０４のレベル（レベル１５０）と蓄積キャパシタレベル（レベル１１０）の中間のレベル内の他の構造の上に直接位置合わせして、Ｘ-Ｙ平面内でのオーバーラップを生成することができる。このジオメトリは、蓄積キャパシタ１０２とアクティブデバイス領域１０４とを接続するために使用するコンタクトビア１０６を他の構造との接触を回避するように角度を付けることができるので、許容される。
【0018】
図２Ａ～図２Ｄは、本開示のいくつかの実施形態による、製造の様々な段階におけるデバイス構造２００を示す。図示のシーケンスは、図２Ａのメモリデバイスの製造の段階で始まり、この段階では、アクティブデバイス領域およびトランジスタゲートが製造されている。図２Ａ～図２Ｄのシーケンスは、傾斜ビアの形成を経て進み、蓄積キャパシタの形成前に終了する。図２Ａにおいて、絶縁体２０２がアクティブデバイス領域１０４およびゲート構造１１４の上に設けられる。絶縁体２０２は、以下で説明されるように、ビアの形成のための媒体を提供する。
【0019】
次に図２Ｂを参照すると、絶縁体２０２上にマスク２０４が形成された後のステップが示されている。マスク２０４は、開口部２０６として示される開口部のアレイを生成するようにパターン化される。以下で詳述されるように、所与の開口部がコンタクトビアを形成するために使用される。様々な実施形態によれば、マスク２０４は、少なくとも１つの層の組み合わせ、例えば、限定はされないが、窒化物、炭素、酸化物、またはレジストなどのパターニング用の既知の層を含むことができる。様々な非限定的な実施形態では、マスク２０４の厚さは、１０ｎｍから１００ｎｍの範囲にしてよい。マスク２０４は、一般的に絶縁体２０２とは異なる材料で作製され得る。したがって、マスク２０４は、開口部２０６のパターンを絶縁体２０２に転写するために使用され得る。
【0020】
次に図２Ｃを参照すると、傾斜イオン２０８がマスク２０４に向けられる次のステップが示されている。以下に詳述するように、傾斜イオン２０８は、絶縁体２０２をエッチングするように設計された指向性反応性イオンビームエッチング処理で提供することができる。傾斜イオン２０８を含むエッチングレシピは、マスク２０４に対して絶縁体２０２を選択的にエッチングするように設計することができる。いくつかの非限定的な実施形態では、エッチング選択性を約５／１から２０／１の間で変化させることができ、これは、エッチングレシピは絶縁体２０２をマスク２０４よりも５倍から２０倍速くエッチングする傾斜イオン２０８を含むことを意味する。
【0021】
次に図２Ｄを参照すると、図２Ｃの指向性反応性イオンビームエッチング処理の完了後の場合が示されている。デバイス形成のこの段階では、コンタクトビア２１０として示される傾斜コンタクトビアが絶縁体２０２内に作成されている。コンタクトビア２１０は、Ｘ－Ｙ平面の垂直線１２２に対して非ゼロの傾斜角で延在している。コンタクトビア２１０は、アクティブデバイス領域１０４を露出するまで延在している。図２Ｄの処理に続いて、一組の蓄積キャパシタをコンタクトビア２１０の上に形成することができる。図示されていないが、ディジット線を絶縁体２０２内に延在させて、上述したようにゲート構造１１４とのコンタクトを形成することができる。
【0022】
次に図３Ａを参照すると、概略的に描かれた処理装置３００が示されている。処理装置３００は、絶縁体層などの基板の一部をエッチングするための処理装置を示す。処理装置３００は、当技術分野で知られている任意の便利な方法でプラズマ３０４を生成するプラズマチャンバ３０２を有するプラズマベースの処理システムとすることができる。図に示されるように、抽出開口部３０８を有する抽出プレート３０６を設け、絶縁体層をマスク材料に対して反応的にエッチングする選択的エッチングを実行することができる。例えば、前述の構造、デバイス構造２００、を含む基板２２０が、プロセスチャンバ３２２内に配置される。基板２２０の基板平面は、図示のデカルト座標系のＸＹ平面で表されるが、基板２２０の平面の垂直線はＺ軸（Ｚ方向）に沿う。
【0023】
傾斜反応性イオンビームエッチング処理中、イオンビーム３１０は、図に示されるように抽出開口部３０８を通して抽出される。図３Ａに示されるように、イオンビーム３１０の軌道は、垂直線１２２に対して非ゼロの入射角（θとして示されている）を形成する。イオンビーム３１０内のイオンの軌道は、互いに相互に平行であっても、または相互に１０度以内のような狭い角度範囲内にあってもよい。したがって、θの値は入射角の平均値を表し、個々の軌道は平均値から数度まで変化してよい。イオンビーム３１０は、既知のシステムのように、バイアス電源３２０によってプラズマチャンバ３０２と基板２２０との間に電圧差が印加されるときに抽出され得る。バイアス電源３２０は、例えば、処理チャンバ３２２と基板２２０が同じ電位に保持される場合、処理チャンバ３２２に結合してもよい。様々な実施形態では、イオンビーム３１０は、既知のシステムのように、連続ビームまたはパルスイオンビームとして抽出してもよい。例えば、バイアス電源３２０は、プラズマチャンバ３０２とプロセスチャンバ３２２との間の電圧差をパルスＤＣ電圧として供給するように構成してもよく、その場合には、パルス電圧の電圧、パルス周波数、およびデューティサイクルを互いに独立して調整することができる。
【0024】
様々な実施形態において、例えば、イオンビーム３１０は、図３Ｂに示されるデカルト座標系のＸ方向に沿って延びる長軸を有するリボンイオンビームとして供給してもよい。図３Ｃにさらに示されるように、図３Ａの処理中、マスク２０４は、開口部２０６が、Ｘ-Ｙ平面で見たときに、アクティブデバイス領域１０４の列とほぼ整列する列に配置されるように向けることができる。図に示されるように、開口部２０６の列は、アクティブデバイス領域１０４の列に対してＸ-Ｙ平面内で変位させることができる。イオンビーム３１０のイオンの軌道のＸ-Ｙ平面内の投影は、矢印によって示される。基板２２０を含む基板ステージ３１４を抽出アパーチャ３０８に対して、したがってイオンビーム３１０に対して走査方向３１６に沿って走査することにより、イオンビーム３１０は、垂直線１２２に対して非ゼロの傾斜角度に向けられた１組の傾斜ビアをエッチングすることができる。イオンビーム３１０は、不活性ガス、反応性ガスを含む任意の便利なガス混合物から構成してよく、いくつかの実施形態では、他のガス種と共に提供してもよい。特定の実施形態では、基板２２０のターゲット側壁の指向性反応性イオンエッチングを実行するために、イオンビーム３１０および他の反応種をエッチングレシピとして基板２２０に提供してもよい。このようなエッチングレシピは、当技術分野で知られているように、酸化物または他の材料などの材料をエッチングする既知の反応性イオンエッチングケミストリを使用してもよい。エッチングレシピは、マスク２０４をエッチングしないで、またはほんの少しのエッチングで、絶縁体２０２を除去するように、マスク２０４の材料に対して選択的とすることができる。
【0025】
図３Ｂのこの例では、基板２２０はシリコンウェーハなどの円形ウェーハであり、抽出アパーチャ３０８は細長い形状を有する細長いアパーチャである。イオンビーム３１０は、Ｘ方向に沿ったビーム幅まで延びるリボンイオンビームとして提供され、ビーム幅は、Ｘ方向に沿った最も広い部分でも、基板２２０の全幅を暴露するのに十分である。例示的なビーム幅は、１０ｃｍ、２０ｃｍ、３０ｃｍ、またはそれ以上の範囲内とすることができ、Ｙ方向に沿った例示的なビーム長は、３ｍｍ、５ｍｍ、１０ｍｍ、または２０ｍｍの範囲内とすることができる。実施形態は、この文脈に限定されない。
【0026】
図３Ｂにも示されるように、基板２２０は走査方向３１６に走査することができ、走査方向３１６はＸ-Ｙ平面内にあり、例えばＹ方向に沿う。特に、走査方向３１６は、Ｙ方向に沿う基板２２０の２つの対向（１８０度）方向の走査、または単に左方向の走査または右方向の走査を表すことができる。図３Ｂに示されるように、イオンビーム３１０の長軸は、スキャン方向３１６に対して直角のＸ方向に沿って延びる。したがって、基板２２０の走査が、図３Ｂに示すように、操作方向３１６に沿って基板２２０の左側から右側へ適切な長さに亘り行われると、基板２２０の全体がイオンビーム３１０に暴露され得る。
【0027】
図３Ｂおよび図３Ｃにも示されるように、基板２２０のイオンビーム３１０への暴露は、抽出プレート３０６上の位置Ｌの下に位置する基板２２０上の位置Ｐ１で示されるように第１の回転位置に配置されている間に基板２２０が走査されるときに起こり得る。例えば、位置Ｐ１は、ウェーハ上のノッチまたはフラットの位置に対応し得る。様々な実施形態によれば、基板２２０が固定の回転位置に配置されている間に、少なくとも１回の走査を走査方向３１６に沿って実行してコンタクトビア１０６を形成することができる。イオンビーム３１０は垂直線１２２に対して非ゼロの入射角を形成するので、コンタクトビア１０６のエッチングは、一般に非ゼロの入射角度に沿って配向された傾斜角（コンタクトビアを示す図にはθとしても示されている）を形成する軸を有するビアを生成するように進み得る。様々な非限定的な実施形態によれば、θの値は、１５度未満とすることができ、特定の実施形態では、５度から１０度の間とすることができる。θの正確な値は、アクティブデバイス領域１０４に対する蓄積キャパシタ１０２の（Ｘ－Ｙ平面内の）設計された変位量に従って選択することができる。その結果、例えば図２Ｄに示されるようなデバイス構造を生成することができ、この場合には、（レベル１１０の）所与の蓄積キャパシタに接続されるレベル１５０の所与のアクティブデバイスが図の左側に変位される。
【0028】
方法およびデバイス構造の追加の実施形態では、蓄積キャパシタのセットをアレイに配置し、異なるキャパシタを異なる方向に傾斜させることができる。図４は、本開示の実施形態によるデバイス構造４００の上面図を示す。図４は、上述の如きくつかのデバイスレベルを示している。デバイス構造４００は、アクティブ領域４１２として示される、トランジスタデバイスの形成のための一組のアクティブ領域を含む。アクティブ領域４１２は、アクティブ領域列４１０、アクティブ領域列４２０、アクティブ領域列４３０、およびアクティブエリア列４４０として示される、様々な列に配置される。さらに図４に示されるように、デバイス構造４００は、キャパシタ列４５０およびキャパシタ列４６０などの様々なキャパシタ４５２の行を含み、これらのキャパシタ列は、図に示されるように、アクティブ領域４１２の間にいくらかオーバーラップして間隔を置いて位置する。キャパシタ列４５０内において、キャパシタ４５２は、図示のように、アクティブ領域列４１０またはアクティブ領域列４２０のアクティブ領域４１２に交互に接続される。同様に、キャパシタ列４６０内において、キャパシタ４５２は、図示のように、アクティブ領域列４３０またはアクティブ領域列４４０のアクティブ領域４１２に交互に接続される。この互い違いの接続構成は、第１の方向に傾けられた第１のコンタクトビア４６２と、第２の方向に傾けられた第２のコンタクトビア４６４とを設けることにより実現される。
【0029】
図４の構造を生成するために、処理装置３００は、以下のように動作することができる。一例として、イオンビーム３１０が垂直線１２２に対して固定の非ゼロの入射角で配置されている間、第1セットの走査において、第１セットのコンタクトビアを図２Ｄに概略示されるように形成するために、基板２２０は図３Ｂに示されるように第1の回転位置に維持することができる。第２セットの走査において、１８０度のねじり角φに亘る基板２２０の回転後も（位置Ｐ３がＬに隣接して位置する）、イオンビーム３１０は同じ固定の非ゼロ入射角で配置されていてよい。このようにすると、垂直線１２２に対して第1セットのコンタクトビアと同じ絶対値の非ゼロ入射角を形成する第２のセットのコンタクトビアを形成することができ、第２のセットのコンタクトビアはＸ－Ｚ平面に対して第1セットのコンタクトビアの鏡像を成す。この構造は、ＤＲＡＭデバイスなどのデバイス内の下側のアクティブ領域に関する相対的な配置に関する設計の柔軟性をさらに高めることができる。
【0030】
図５は、本開示の実施形態による、例示的なプロセスフロー５００を示す。ブロック５０２において、アクティブデバイス領域が、ＤＲＡＭ構造などの半導体デバイスの第１のレベルに形成される。ブロック５０４において、コンタクトビアが形成され、コンタクトビアはアクティブデバイス領域に接触し、基板平面に対する垂直線に対して非ゼロの入射角で延びる。ブロック５０６において、ディジット線がアクティブデバイス領域の上に形成され、ディジット線はアクティブデバイス領域に電気的に結合され、コンタクトビアはディジット線に接触しない。特に、コンタクトビアは複数のレベルを通って延在することができる。ブロック５０８において、第１のレベルより上の半導体デバイスの第２のレベルに蓄積キャパシタが少なくとも部分的に形成され、蓄積キャパシタはコンタクトビアと電気的接触を形成する。
【0031】
本実施形態は、ＤＲＡＭデバイスなどのメモリデバイスを含む既知のデバイス構造に対して様々な利点を提供する。１つの利点として、傾斜コンタクトビアを使用すると、異なるレベルに配置された互いに整列しないデバイス構造、例えば蓄積キャパシタがアクティブデバイス領域の真上に整列して位置しないメモリ構造に対して、異なるデバイス構造間の接触面積を拡大することができる。したがって、傾斜コンタクトビアを使用すると、コンタクトビアの上部全体を蓄積キャパシタとオーバーラップすることができるとともに、コンタクトビアの下部全体をアクティブデバイス領域とオーバーラップすることができる。別の利点は、第２のレベルにおける第２のデバイス構造の配置に対する第１のレベルにおける第１のデバイス構造の配置の柔軟性にある。たとえば、キャパシタレベルの蓄積キャパシタは、アクティブレベルのアクティブデバイス領域に対してＸ－Ｙ平面内でシフトさせることができる。これは、蓄積キャパシタとアクティブデバイス領域を接続するコンタクトビアがこのシフトをコンタクトビアの傾斜角度によって補償することができるからである。
【0032】
本開示は本明細書に記載の特定の実施形態によって範囲が制限されるものではない。実際に、本明細書の記載されたものに加えて、本開示の他の様々な実施形態及び変更は、前述の説明及び添付の図面から当業者には明らかである。したがって、これらの他の実施形態及び修正は、本開示の範囲内に含まれるものとする。さらに、本開示は、特定の目的のための特定の環境における特定の実装に関する説明として記載されているが、有用性はこの記載に限定されず、本開示が様々な目的のために様々な環境で有益に実装されうることを当業者は認識することができる。したがって、以下に記載される特許請求の範囲は、本明細書に記載される本開示の完全な範囲及び精神を考慮して解釈されるものである。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図2A-2D】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
