(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-01-23
(45)【発行日】2023-01-31
(54)【発明の名称】半導体装置の製造方法および半導体装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20230124BHJP
H01L 29/812 20060101ALI20230124BHJP
H01L 21/3205 20060101ALI20230124BHJP
H01L 21/768 20060101ALI20230124BHJP
H01L 23/522 20060101ALI20230124BHJP
H01L 21/28 20060101ALI20230124BHJP
H01L 21/3065 20060101ALI20230124BHJP
H01L 29/778 20060101ALI20230124BHJP
【ＦＩ】
H01L29/80 U
H01L21/88 J
H01L21/28 301R
H01L21/28 301B
H01L21/302 105A
H01L29/80 H
H01L29/80 L
【請求項の数】
13
(21)【出願番号】P 2019027429
(22)【出願日】2019-02-19
(65)【公開番号】P2020136459
(43)【公開日】2020-08-31
【審査請求日】2022-01-21
(73)【特許権者】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100136722
【弁理士】
【氏名又は名称】▲高▼木 邦夫
(74)【代理人】
【識別番号】100174399
【弁理士】
【氏名又は名称】寺澤 正太郎
(72)【発明者】
【氏名】倉知 俊介
(72)【発明者】
【氏名】駒谷 務
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２０１３－２３２５１３（ＪＰ，Ａ）
【文献】特許第６４４８８６５（ＪＰ，Ｂ１）
【文献】特開２００２－１５１４７８（ＪＰ，Ａ）
【文献】特開２００６－１９６７６４（ＪＰ，Ａ）
【文献】特開２０１３－０９８２７４（ＪＰ，Ａ）
【文献】特表２０２０－５２１３２９（ＪＰ，Ａ）
【文献】特開平０７－１８３３１３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／３０６５
Ｈ０１Ｌ ２１／２８
(57)【特許請求の範囲】
【請求項1】
半導体装置の製造方法であって、ＳｉＣ基板の主面上に形成された窒化物半導体層上に絶縁膜を堆積する工程と、
第１方向に並ぶソース電極及びドレイン電極を、前記絶縁膜の前記ソース電極及び前記ドレイン電極に対応する各開口内に形成する工程と、
前記窒化物半導体層上における前記ソース電極と前記ドレイン電極との間に位置するゲート電極を、前記絶縁膜の前記ゲート電極に対応する開口内に形成する工程と、
前記ソース電極と間隔をあけて隣り合う領域に位置しＮｉ層を含む第１金属膜を、前記絶縁膜の前記第１金属膜に対応する開口内に形成する工程と、
前記絶縁膜上に設けられ、前記ソース電極と前記第１金属膜とに接し、前記ソース電極と前記第１金属膜とを電気的に接続する第２金属膜を形成する工程と、
前記ＳｉＣ基板の裏面から前記第１金属膜に達する孔を形成する工程と、
前記裏面から前記第１金属膜に達する金属ビアを前記孔内に形成する工程と、
を含み、
前記ソース電極は、前記第１方向に並ぶ第１の部分及び第２の部分を含み、
前記第１金属膜は、前記第１の部分と前記第２の部分との間に形成され、
前記第１金属膜と前記第１及び第２の部分との間には前記絶縁膜が存在する、半導体装置の製造方法。
【請求項2】
前記ソース電極は開口を有し、前記第１金属膜を前記開口内に形成する、請求項１に記載の半導体装置の製造方法。
【請求項3】
半導体装置の製造方法であって、
ＳｉＣ基板の主面上に形成された窒化物半導体層上に、ソース電極及びドレイン電極を形成する工程と、
Ｎｉ層及び前記Ｎｉ層上のＡｕ層を含む積層構造を有するゲート電極を、前記窒化物半導体層上における前記ソース電極と前記ドレイン電極との間に形成し、前記ゲート電極と同じ積層構造を有する第１金属膜を、前記ソース電極と間隔をあけて隣り合う領域に形成する工程と、
前記ソース電極と前記第１金属膜とに接する第２金属膜を形成する工程と、
前記ＳｉＣ基板の裏面から前記第１金属膜に達する孔を形成する工程と、
前記裏面から前記第１金属膜に達する金属ビアを前記孔内に形成する工程と、
を含み、
前記ソース電極の平面形状はＵ字状であり、前記第１金属膜を該Ｕ字状の内側に形成する、半導体装置の製造方法。
【請求項4】
前記孔を形成する工程では、フッ素系ガスを用いた反応性イオンエッチングにより前記ＳｉＣ基板をエッチングしたのち、塩素系ガスを用いた反応性イオンエッチングにより前記窒化物半導体層をエッチングする、請求項１～３のいずれか１項に記載の半導体装置の製造方法。
【請求項5】
前記孔を形成する工程では、前記フッ素系ガスに由来するフッ素イオンを前記ＳｉＣ基板に向けて間欠的に照射する、請求項４に記載の半導体装置の製造方法。
【請求項6】
前記孔を形成する工程では、前記塩素系ガスに由来する塩素イオンを前記窒化物半導体層に向けて間欠的に照射する、請求項４または５に記載の半導体装置の製造方法。
【請求項7】
前記ゲート電極は積層構造を有し、
前記第１金属膜は前記ゲート電極と同じ積層構造を有し、
前記積層構造は、前記Ｎｉ層及び前記Ｎｉ層上のＡｕ層を含む構造、または、前記Ｎｉ層、前記Ｎｉ層上のＡｕ層、及び前記Ｎｉ層と前記Ａｕ層との間のＰｄ層を含む構造である、請求項１～６のいずれか１項に記載の半導体装置の製造方法。
【請求項8】
前記ソース電極及び前記ドレイン電極を形成する工程は、Ａｌを含む多層金属を５００℃～６００℃の範囲内の温度で合金化する工程を含む、請求項１～７のいずれか１項に記載の半導体装置の製造方法。
【請求項9】
ＳｉＣ基板と、前記ＳｉＣ基板の主面上に設けられた窒化物半導体層と、
前記窒化物半導体層上に設けられた、第１方向に並ぶソース電極及びドレイン電極と、
前記窒化物半導体層上における前記ソース電極と前記ドレイン電極との間に設けられ、Ｎｉ層及び前記Ｎｉ層上のＡｕ層を含む積層構造を有するゲート電極と、
前記窒化物半導体層上において前記ソース電極と間隔をあけて隣り合う領域に設けられ、Ｎｉ層を含む第１金属膜と、
前記窒化物半導体層上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記ソース電極と前記第１金属膜とに接し、前記ソース電極と前記第１金属膜とを電気的に接続する第２金属膜と、
前記ＳｉＣ基板の孔内に設けられ、前記ＳｉＣ基板の裏面から前記第１金属膜に達する金属ビアと、
を備え、
前記ソース電極は、前記第１方向に並ぶ第１の部分及び第２の部分を含み、
前記第１金属膜は、前記第１の部分と前記第２の部分との間に形成され、
前記第１金属膜と前記第１及び第２の部分との間には前記絶縁膜が存在する、半導体装置。
【請求項10】
前記ソース電極及び前記ドレイン電極はＡｌを含む、請求項９に記載の半導体装置。
【請求項11】
前記ソース電極は開口を有し、前記第１金属膜は前記開口内に設けられている、請求項９または１０に記載の半導体装置。
【請求項12】
ＳｉＣ基板と、
前記ＳｉＣ基板の主面上に設けられた窒化物半導体層と、
前記窒化物半導体層上に設けられた、ソース電極及びドレイン電極と、
前記窒化物半導体層上における前記ソース電極と前記ドレイン電極との間に設けられ、Ｎｉ層及び前記Ｎｉ層上のＡｕ層を含む積層構造を有するゲート電極と、
前記窒化物半導体層上において前記ソース電極と間隔をあけて隣り合う領域に設けられ、前記ゲート電極と同じ積層構造を有する第１金属膜と、
前記ソース電極と前記第１金属膜とに接する第２金属膜と、
前記ＳｉＣ基板の孔内に設けられ、前記ＳｉＣ基板の裏面から前記第１金属膜に達する金属ビアと、
を備え、
前記ソース電極の平面形状はＵ字状であり、前記第１金属膜は該Ｕ字状の内側に設けられている、半導体装置。
【請求項13】
前記ソース電極は少なくとも３０μｍの幅を有する、請求項９～１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
特許文献１には、半導体装置の製造方法が開示されている。この文献に記載された方法は、第１の孔と、第１の孔よりも小さい径を有する第２の孔とを備えるビアホールを、表面側に化合物半導体積層構造を備える半導体基板の裏面側から形成する工程を含む。ビアホール形成工程は、ドライエッチングによって、エッチング底面が曲面となり、エッチング底面を、その中央部が化合物半導体積層構造となり、エッチング底面の外周部を半導体基板とする、半導体基板に第１の孔を形成する工程と、ウェットエッチングによって、エッチング底面の外周部の半導体基板をマスクとして、化合物半導体積層構造に第２の孔を形成する工程とを含む。
【0003】
特許文献２には、半導体装置の構造が開示されている。この文献に記載された半導体装置は、半導体素子と、阻止膜と、第１のビア配線と、第２のビア配線とを備える。半導体素子は、半導体基板の第１の面に形成される。阻止膜は、半導体基板の第１の面に凹状に形成される第１のビアホール内に設けられる。阻止膜は、少なくとも１種類以上の第８族元素を含む。第１のビア配線は、阻止膜に接して半導体素子の電極に接続される。第２のビア配線は、半導体基板の第１の面と対向する第２の面に阻止膜に達し凹状に形成される第２のビアホール内に形成される。第２のビア配線は、阻止膜を介して第１のビア配線と電気的に接続され、第２の面に形成される配線の一部となる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１３－１９１７６３号公報
【文献】特開２００８－０８５０２０号公報
【文献】特開２０１２－０３３６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
近年、半導体技術の進展により、半導体素子サイズの縮小と、それに伴う内部構成要素の微細化が求められている。また、トランジスタにおいては、高周波特性の改善（具体的にはソースインダクタンスの低減によるゲインの改善及び安定化）のため、ソースフィンガの直下にビアを形成する、いわゆるアイランドソースビア（ＩＳＶ）が有効である。しかし、窒化物系の半導体装置の場合、一般的にビアのためのホール形成には塩素系ガスを用いるが、ソース電極の主材料であるＡｌは、塩素系ガスにより容易にエッチングされる。従って、ソース電極の直下にビアを形成することは難しい。
【0006】
本発明は、ソースフィンガの直下にビアを容易に形成することができる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
上述した課題を解決するために、一実施形態に係る半導体装置の製造方法は、半導体装置の製造方法であって、ＳｉＣ基板の主面上に形成された窒化物半導体層上に、ソース電極及びドレイン電極を形成する工程と、Ｎｉ層及びＮｉ層上のＡｕ層を含む積層構造を有するゲート電極を、窒化物半導体層上におけるソース電極とドレイン電極との間に形成し、ゲート電極と同じ積層構造を有する第１金属膜を、ソース電極と間隔をあけて隣り合う領域に形成する工程と、ソース電極と第１金属膜とに接する第２金属膜を形成する工程と、ＳｉＣ基板の裏面から第１金属膜に達する孔を形成する工程と、裏面から第１金属膜に達する金属ビアを孔内に形成する工程と、を含む。
【0008】
また、一実施形態に係る半導体装置は、ＳｉＣ基板と、ＳｉＣ基板の主面上に設けられた窒化物半導体層と、窒化物半導体層上に設けられた、ソース電極及びドレイン電極と、窒化物半導体層上におけるソース電極とドレイン電極との間に設けられ、Ｎｉ層及びＮｉ層上のＡｕ層を含む積層構造を有するゲート電極と、窒化物半導体層上においてソース電極と間隔をあけて隣り合う領域に設けられ、ゲート電極と同じ積層構造を有する第１金属膜と、ソース電極と第１金属膜とに接する第２金属膜と、ＳｉＣ基板の孔内に設けられ、ＳｉＣ基板の裏面から第１金属膜に達する金属ビアとを備える。
【発明の効果】
【0009】
本発明による半導体装置の製造方法および半導体装置によれば、ソースフィンガの直下にビアを容易に形成することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
本発明の実施形態に係る半導体装置の製造方法および半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【0012】
図１は、本発明の一実施形態に係る半導体装置としてのトランジスタ１Ａの構成を示す平面図である。図２は、図１に示されたトランジスタ１Ａの一部を拡大して示す平面図である。図３は、図２のIII－III線に沿った断面図である。図１～図３に示すように、トランジスタ１Ａは、ＳｉＣ基板３、窒化物半導体層４、絶縁膜５～８、ゲート電極（ゲートフィンガ）２１、ソース電極２２、ドレイン電極２３、ゲート配線３１、ソース配線３２、ドレイン配線３３、フィールドプレート３５、金属膜４２、及び金属ビア４４を備える。
【0013】
ＳｉＣ基板３は、平坦な主面３ａと、主面３ａの反対側に位置する平坦な裏面３ｂとを有する、ＳｉＣからなる基板である。ＳｉＣ基板３は、窒化物半導体層４のエピタキシャル成長のために用いられる。ＳｉＣ基板３の厚さは、例えば５０～１２０μｍの範囲内であり、一例では１００μｍである。
【0014】
窒化物半導体層４は、ＳｉＣ基板３の主面３ａ上に形成されたエピタキシャル層である。トランジスタ１Ａが高電子移動度トランジスタ（ＨＥＭＴ）である場合、窒化物半導体層４は、例えば、主面３ａに接するＡｌＮバッファ層と、ＡｌＮバッファ層上に設けられたＧａＮチャネル層と、ＧａＮチャネル層上に設けられたＡｌＧａＮ（若しくはＩｎＡｌＮ）バリア層と、バリア層上に設けられたＧａＮキャップ層とを有する。場合によってはＧａＮキャップ層を省略することもできる。ＡｌＮバッファ層はアンドープであり、その厚さは例えば１０～３０ｎｍの範囲内である。ＧａＮチャネル層はアンドープであり、その厚さは例えば０．３～２．０μｍの範囲内である。バリア層の厚さは例えば１０～３０ｎｍの範囲内である。但し、ＩｎＡｌＮバリア層の場合、その厚さは２０ｎｍよりも小さく設定される。ＧａＮキャップ層はｎ型であり、その厚さは例えば１．５～５ｎｍである。
【0015】
絶縁膜５～８は、窒化物半導体層４上に位置する絶縁性の積層構造体を構成する。例えば絶縁膜５～８は、例えばＳｉＮ、ＳｉＯ2、ＳｉＯＮといったシリコン化合物からなる。なお、本実施形態では絶縁膜５～８は互いに接しているが、少なくとも１つの層間に他の層が設けられることを妨げない。絶縁膜５～８がＳｉＮ層である場合、絶縁膜５の厚さは例えば１０～３０ｎｍの範囲内であり、絶縁膜６の厚さは例えば３０～９０ｎｍの範囲内であり、絶縁膜７の厚さは例えば１５０～５００ｎｍの範囲内であり、絶縁膜８の厚さは例えば１００～１０００ｎｍの範囲内である。
【0016】
ソース電極２２は、窒化物半導体層４の活性領域上に複数設けられており、窒化物半導体層４とオーミック接触を成す。図２に示されるように、複数のソース電極２２は主面３ａに沿う方向Ｄ１に沿って並んでおり、各ソース電極２２の平面形状は、方向Ｄ１と交差する方向Ｄ２を長手方向とする長方形状を呈する。また、ソース電極２２は、一または複数（図では２つ）の開口２２ａを有する。２つの開口２２ａは、例えば方向Ｄ２を長手方向とする長方形状若しくは長円形状を呈しており、方向Ｄ２に沿って並んでいる。ソース電極２２は、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）からなる積層構造が合金化されて成り、主にＡｌを含む。ソース電極２２は、短手方向である方向Ｄ１において、少なくとも３０μｍの幅を有する。
【0017】
ドレイン電極２３は、窒化物半導体層４の活性領域上に複数設けられており、窒化物半導体層４とオーミック接触を成す。図２に示されるように、複数のドレイン電極２３は、方向Ｄ１に沿ってソース電極２２と交互に並んでおり、各ドレイン電極２３の平面形状は、方向Ｄ２を長手方向とする長方形状を呈する。ドレイン電極２３もまた、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）からなる積層構造が合金化されて成り、主にＡｌを含む。
【0018】
ゲート電極（ゲートフィンガ）２１は、窒化物半導体層４の活性領域上において複数設けられている。各ゲート電極２１は、方向Ｄ２に沿って延びており、ソース電極２２とドレイン電極２３との間に位置する。これらのゲート電極２１は、窒化物半導体層４とショットキ接触を成す。ゲート電極２１と窒化物半導体層４との方向Ｄ１における接触幅（ゲート長）は、例えば０．５μｍである。ゲート電極２１は、Ｎｉ層と、該Ｎｉ層上のＡｕ層とを含む積層構造を有する。一例ではＮｉ層は窒化物半導体層４に接しており、Ａｕ層はＮｉ層に接している。或いは、Ｎｉ層とＡｕ層との間にＰｄ層が介在してもよい。この場合、Ｎｉ層の厚さは例えば５０～１００ｎｍであり、Ｐｄ層の厚さは例えば２０～７０ｎｍであり、Ａｕ層の厚さは例えば１００～５００ｎｍである。
【0019】
フィールドプレート３５は、ゲート電極２１に沿って設けられる金属膜である。フィールドプレート３５とゲート電極２１との間には、絶縁膜７が介在している。フィールドプレート３５は、例えばＴｉ層（又はＴａ層）とＡｕ層との積層構造を有する。Ｔｉ層の厚さは例えば３～１０ｎｍの範囲内であり、Ａｕ層の厚さは例えば１００～５００ｎｍの範囲内である。
【0020】
金属膜４２は、本実施形態における第１金属膜である。金属膜４２は、窒化物半導体層４上においてソース電極２２と間隔をあけて隣り合う領域に設けられ、ゲート電極２１と同じ積層構造を有する。すなわち、ゲート電極２１がＮｉ／Ａｕの積層構造を有する場合、金属膜４２もまたＮｉ／Ａｕの積層構造を有する。或いは、ゲート電極２１がＮｉ／Ｐｄ／Ａｕの積層構造を有する場合、金属膜４２もまたＮｉ／Ｐｄ／Ａｕの積層構造を有する。Ｎｉ層、Ｐｄ層及びＡｕ層の各厚さもゲート電極２１と同じである。
【0021】
本実施形態では、金属膜４２は開口２２ａ内に設けられている。金属膜４２の平面形状は開口２２ａの相似形であり、例えば方向Ｄ２を長手方向とする長方形状若しくは長円形状である。金属膜４２の方向Ｄ２における寸法は例えば２０～１００μｍの範囲内であり、方向Ｄ１における寸法は例えば１０～５０μｍの範囲内である。金属膜４２の外縁とソース電極２２の開口２２ａの内縁との距離は、例えば１～５μｍの範囲内である。
【0022】
ゲート配線３１は、ゲート電極２１の一部であって窒化物半導体層４の不活性領域上に延び出した領域を覆う金属膜である。本実施形態では、複数のゲート配線３１が、窒化物半導体層４の活性領域に対し、方向Ｄ２の一方側に並んで設けられている。各ゲート配線３１は、それぞれ二以上のゲート電極２１と接続されてゲートパッドを構成し、トランジスタ１Ａの外部配線とボンディングワイヤを介して電気的に接続される。そのため、各ゲート配線３１の表面は最表面の保護膜（図示せず）の開口から露出している。各ゲート配線３１は、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。
【0023】
ソース配線３２は、本実施形態における第２金属膜であり、対応するソース電極２２及び金属膜４２を覆っており、該ソース電極２２の上面、及び該金属膜４２の上面に接している。各ソース配線３２は、ゲート配線３１と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。各ソース配線３２は、例えば方向Ｄ２を長手方向とする長方形状を呈している。
【0024】
ドレイン配線３３は、金属膜であり、窒化物半導体層４の活性領域上のドレイン電極と重なり、当該ドレイン電極から不活性領域上にわたって設けられている。すなわち、ドレイン配線３３は、活性領域上に設けられた複数のフィンガ部３３ａと、不活性領域上に設けられた複数のパッド部３３ｂとを有する。ドレイン配線３３は、ゲート配線３１及びソース配線３２と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。各フィンガ部３３ａは、対応するドレイン電極２３を覆っており、該ドレイン電極２３の上面に接している。各フィンガ部３３ａは、例えば方向Ｄ２を長手方向とする長方形状を呈している。複数のパッド部３３ｂは、窒化物半導体層４の活性領域に対し、方向Ｄ２の他方側（ゲート配線３１とは反対側）に並んで設けられている。各パッド部３３ｂは、それぞれ二以上のフィンガ部３３ａと接続され、トランジスタ１Ａの外部配線とボンディングワイヤを介して電気的に接続される。そのため、各パッド部３３ｂの表面は最表面の保護膜（図示せず）の開口から露出している。
【0025】
金属ビア４４は、ＳｉＣ基板３及び窒化物半導体層４を貫通する孔１１内に設けられた金属膜であり、ＳｉＣ基板３の裏面３ｂ上から金属膜４２に達し、金属膜４２に接している。金属ビア４４は、裏面３ｂ上に設けられる裏面金属膜４５とソース電極２２とを、ソース配線３２及び金属膜４２を介して互いに電気的に接続するために設けられる。グランド電位（基準電位）に接続されたマウント部材上にトランジスタ１Ａが実装される際、該マウント部材と裏面３ｂ上の裏面金属膜４５とは、半田等の導電性接着材を介して電気的に接続される。これにより、ソース電極２２にグランド電位が与えられる。
【0026】
【0027】
まず、図４の（ａ）に示すように、ＳｉＣ基板３を準備する。ＳｉＣ基板３の厚さは例えば５００μｍである。ＳｉＣ基板３の主面３ａ上に、窒化物半導体層４をエピタキシャル成長する。窒化物半導体層４の詳細は前述した通りである。続いて、窒化物半導体層４上に絶縁膜５を堆積する。例えば絶縁膜５がＳｉＮ等のシリコン化合物からなる場合、絶縁膜５をプラズマＣＶＤ法または減圧ＣＶＤ（ＬＰＣＶＤ）法により堆積する。前述したように、絶縁膜５の厚さは例えば１０～３０ｎｍの範囲内である。
【0028】
続いて、図４の（ｂ）に示すように、ソース電極２２およびドレイン電極２３に対応する開口を絶縁膜５に形成する。具体的には、絶縁膜５上に当該開口に対応する開口パターンを有するレジストマスクを形成し、該開口パターンを通じて絶縁膜５をエッチングすることにより、開口を形成する。その後、リフトオフ法を用いてソース電極２２およびドレイン電極２３を開口内に形成する。すなわち、上記レジストマスクを残した状態で、ソース電極２２およびドレイン電極２３のための各金属層（例えばＴｉ／Ａｌ／Ｔｉ、またはＴａ／Ａｌ／Ｔａ）を、蒸着などの方法を用いて順に堆積する。各Ｔｉ層（またはＴａ層）の厚さは例えば１０～３０ｎｍの範囲内であり、Ａｌ層の厚さは例えば２００～４００ｎｍの範囲内である。すなわち、この時点でのソース電極２２およびドレイン電極２３は、Ａｌを主に含む多層金属である。
【0029】
レジストマスク上に堆積した金属材料をレジストマスクとともに除去したのち、５００～６００℃の温度で熱処理（アニール）を行い、前工程で堆積した多層金属の合金化を行う。５００～６００℃の範囲内の温度を維持する時間は、例えば１分である。
【0030】
続いて、図４の（ｃ）に示すように、絶縁膜５、ソース電極２２及びドレイン電極２３を覆う絶縁膜６を堆積する。例えば絶縁膜６がＳｉＮ等のシリコン化合物からなる場合、絶縁膜６をプラズマＣＶＤ法により堆積する。
【0031】
続いて、図５の（ａ）に示すように、ゲート電極２１及び金属膜４２を形成する。まず、絶縁膜６上にゲート電極２１及び金属膜４２のための開口を有するフォトレジストを形成する。ゲート電極２１のための開口パターンを、ソース電極２２とドレイン電極２３との間に形成する。また、金属膜４２のための開口パターンを、ソース電極２２と間隔をあけて隣り合う領域（例えばソース電極２２に形成された開口内）に形成する。
【0032】
次に、フォトレジストの開口パターンを介して絶縁膜６及び絶縁膜５を連続してエッチングすることにより、絶縁膜５，６を貫通する開口を形成して窒化物半導体層４を露出する。その後、リフトオフ法を用いて、ゲート電極２１および金属膜４２を、対応する絶縁膜５，６の各開口内に形成する。すなわち、フォトレジストを残した状態で、ゲート電極２１および金属膜４２のための各金属層（例えばＮｉ／ＡｕまたはＮｉ／Ｐｄ／Ａｕ）を、蒸着などにより順に堆積する。前述したように、Ｎｉ層の厚さは例えば５０～１００ｎｍの範囲内であり、Ｐｄ層の厚さは例えば２０～７０ｎｍの範囲内であり、Ａｕ層の厚さは例えば１００～５００ｎｍの範囲内である。その後、フォトレジスト上に堆積した金属材料をフォトレジストとともに除去する。
【0033】
続いて、図５の（ｂ）に示すように、絶縁膜６、ゲート電極２１及び金属膜４２を覆う絶縁膜７を堆積する。例えば絶縁膜７がＳｉＮ等のシリコン化合物からなる場合、絶縁膜７をプラズマＣＶＤ法により堆積する。
【0034】
続いて、図５の（ｃ）に示すように、ゲート電極２１に沿ってフィールドプレート３５を形成する。この工程では、フィールドプレート３５を例えばリフトオフ法を用いて形成する。すなわち、フィールドプレート３５の平面形状に対応する開口パターンを有するレジストマスクを形成し、フィールドプレート３５のための各金属層（例えばＴｉ／Ａｕ）を、蒸着などの方法を用いて順に堆積する。その後、レジストマスク上に堆積した金属材料をレジストマスクとともに除去する。
【0035】
続いて、図６の（ａ）に示すように、絶縁膜７及びフィールドプレート３５を覆う絶縁膜８を堆積する。例えば絶縁膜８がＳｉＮ等のシリコン化合物からなる場合、絶縁膜８をプラズマＣＶＤ法により堆積する。
【0036】
続いて、図６の（ｂ）に示すように、金属膜４２上の絶縁膜７，８をエッチングにより除去して開口を形成し、金属膜４２を露出させる。同時に、ソース電極２２およびドレイン電極２３上の絶縁膜６，７，８をエッチングにより除去して開口を形成し、ソース電極２２およびドレイン電極２３をそれぞれ露出させる。また、同時に、ゲート配線３１と、ドレイン配線３３のパッド部３３ｂとにそれぞれ対応する領域の絶縁膜５～８をエッチングにより除去して開口を形成し、窒化物半導体層４を露出させる。
【0037】
続いて、図６の（ｃ）に示すように、ゲート配線３１、ソース配線３２、及びドレイン配線３３を並行して同時に形成する。具体的には、絶縁膜８、及び絶縁膜５～８に形成された開口から露出した金属膜４２、ソース電極２２、ドレイン電極２３、及び窒化物半導体層４を覆うシード金属層（ＴｉＷ／Ａｕ）をスパッタ法により形成する。そして、ゲート配線３１、ソース配線３２、及びドレイン配線３３を形成する領域に開口を有するレジストマスクをシード金属層上に形成する。その後、めっき処理を行い、Ａｕ層をレジストマスクの開口内に形成する。このとき、Ａｕ層の厚さは例えば５μｍである。めっき処理の後、レジストマスクを除去する。
【0038】
続いて、主面３ａ上の全面に保護膜（パシべーション膜）を形成し、ゲート配線３１上及びドレイン配線３３のパッド部３３ｂ上に開口を形成して、ゲート配線３１及びパッド部３３ｂを露出させる。以上により、主面３ａ側のプロセスが完了する。
【0039】
続いて、図７の（ａ）に示すように、主面３ａ上に保護用のレジスト５１をスピンコートにより形成し、該レジスト５１によって主面３ａ上の全ての構成物を覆う。次に、図７の（ｂ）に示すように、レジスト５１に支持基板５２を貼り付ける。支持基板５２は例えばガラス板である。続いて、ＳｉＣ基板３の裏面３ｂの研磨を行い、ＳｉＣ基板３を薄化する。このとき、例えば厚さ５００μｍのＳｉＣ基板３を１００μｍまで薄くする。
【0040】
続いて、図７の（ｃ）に示すように、ＳｉＣ基板３の裏面３ｂ上及び側面上に、シード金属膜５３（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。そして、図８の（ａ）に示すように、金属膜４２と対向する位置にレジストパターン５５を形成したのち、Ｎｉのめっき処理を行うことによりＮｉマスク５４を形成する。その後、図８の（ｂ）に示すように、レジストパターン５５を除去し、露出したシード金属膜５３をエッチングして除去する。これにより、金属膜４２と対向する裏面３ｂの領域が、Ｎｉマスク５４の開口を通じて露出する。なお、シード金属膜５３がＴｉＷ／Ａｕからなる場合、フッ素系ガスによる反応性イオンエッチング（ＲＩＥ）によりシード金属膜５３を容易に除去できる。
【0041】
続いて、図８の（ｃ）に示すように、Ｎｉマスク５４の開口を介して、ＳｉＣ基板３及び窒化物半導体層４のエッチングを行うことにより、ＳｉＣ基板３及び窒化物半導体層４を貫通する孔１１を形成する。この孔１１は、ＳｉＣ基板３の裏面３ｂから金属膜４２に達する。これにより、孔１１を通じて金属膜４２が裏面３ｂ側に露出する。
【0042】
この工程では、間欠的にエッチングを行う、いわゆるパルスエッチングにより孔１１を形成する。エッチング方法は例えばＲＩＥである。具体的には、まずフッ素系ガスを用いたＲＩＥによりＳｉＣ基板３をエッチングしたのち、反応性ガスを変更し、塩素系ガスを用いたＲＩＥにより窒化物半導体層４をエッチングする。そして、ＳｉＣ基板３をエッチングする際には、フッ素系ガスに由来するフッ素イオンをＳｉＣ基板３に向けて間欠的に照射する。また、窒化物半導体層４をエッチングする際には、塩素系ガスに由来する塩素イオンを窒化物半導体層４に向けて間欠的に照射する。なお、窒化物半導体層４をエッチングする際、ＳｉＣ基板３から連続してフッ素系ガスによりエッチングを行い、そのスパッタリング効果によって窒化物半導体層４をエッチングしてもよい。その場合においても、フッ素系ガスに由来するフッ素イオンを窒化物半導体層４に向けて間欠的に照射するとよい。
【0043】
金属膜４２はＮｉ層及びＮｉ層上のＡｕ層を含んでおり、窒化物半導体層４のエッチングが進行すると先ずＮｉ層が露出する。このとき、Ｎｉ層は塩素系ガスによって僅かにエッチングされるが、塩素系ガスによるＮｉのエッチング速度は、塩素系ガスによる窒化物半導体のエッチング速度よりも格段に小さい。故に、金属膜４２においてエッチングを停止することができる。なお、スパッタ効果によりＮｉ層が除去されたとしても、Ｎｉ層よりも格段に厚いＡｕ層がＮｉ層上に設けられているので、塩素系ガスによるエッチングはＡｕ層において確実に停止する。
【0044】
ここで、上記のエッチング工程では、ＳｉＣ基板３を全てエッチングした段階でＮｉマスク５４を除去し、次いで塩素系ガスにより窒化物半導体層４をエッチングしてもよい。Ｎｉマスク５４は次の工程までに除去される必要があるが、孔１１を形成した直後では、孔１１内において金属膜４２のＮｉ層が露出している。その状態でＮｉマスク５４の除去工程を実施すると、金属膜４２のＮｉ層も同時に除去されることとなる。故に、金属膜４２のＮｉ層が露出する前、すなわちＳｉＣ基板３のエッチングが終了後且つ窒化物半導体層４のエッチング開始前に、Ｎｉマスク５４を除去する。なお、Ｎｉマスク５４は例えば希硝酸を用いて除去される。
【0045】
続いて、図９の（ａ）に示すように、ＳｉＣ基板３の裏面３ｂ上及び孔１１の内面上（露出した金属膜４２上を含む）に、シード金属膜５６（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。そして、図９の（ｂ）に示すように、スクライブラインと重なる領域にレジストパターン５７を形成する。その後、レジストパターン５７から露出したシード金属膜５６に対してめっき処理を行うことにより、裏面金属膜４５を裏面３ｂ上に形成し、裏面３ｂから金属膜４２に達する金属ビア４４を孔１１内に形成する。その後、図９の（ｃ）に示すように、レジストパターン５７を除去し、露出したシード金属膜５６をエッチングして除去する。
【0046】
最後に、保護用のレジスト５１を除去してＳｉＣ基板３の主面３ａ側の構成物と支持基板５２とを分離する。取り出されたＳｉＣ基板３及び窒化物半導体層４を含む基板生産物を洗浄したのち、スクライブラインに沿ってダイシングを行い、個々のチップを相互に分離する。以上の工程を経て、本実施形態のトランジスタ１Ａが完成する。
【0047】
以上に説明した本実施形態のトランジスタ１Ａ及びその製造方法によって得られる効果について説明する。本実施形態では、ソース電極２２と間隔をあけて隣り合う領域に金属膜４２を形成する。金属膜４２は、Ｎｉ層及びＮｉ層上のＡｕ層を含む積層構造を有する。そして、この金属膜４２とソース電極２２とがソース配線３２を介して接続し、ＳｉＣ基板３の裏面３ｂから延びる金属ビア４４が金属膜４２に接する。これにより、ソースフィンガ（ソース配線３２）の直下に金属ビア４４を実現することができ、高周波特性の改善（具体的にはソースインダクタンスの低減によるゲインの改善及び安定化）が可能となる。
【0048】
また、塩素系ガスを用いて金属ビア４４のための孔１１を窒化物半導体層４に形成する際、金属膜４２のＮｉ層は塩素系ガスに対して高いエッチング耐性を有するので、金属膜４２をエッチング停止膜として利用することができる。従って、ソースフィンガ（ソース配線３２）の直下に孔１１を容易に形成することができる。すなわち、金属ビア４４を容易に形成することができる。
【0049】
更に、本実施形態では、金属膜４２がゲート電極２１と同じ積層構造を有し、ゲート電極２１と金属膜４２とを同時に形成する。この場合、金属膜４２を形成する為の工程を追加する必要が無く、工程数を削減することができる。
【0050】
本実施形態のように、孔１１を形成する工程では、フッ素系ガスを用いたＲＩＥによりＳｉＣ基板３をエッチングしたのち、塩素系ガスを用いたＲＩＥにより窒化物半導体層４をエッチングしてもよい。この場合、ＳｉＣ基板３及び窒化物半導体層４のそれぞれを容易にエッチングすることができる。また、この場合、フッ素系ガスに由来するフッ素イオンをＳｉＣ基板３に向けて間欠的に照射してもよい。同様に、塩素系ガスに由来する塩素イオンを窒化物半導体層４に向けて間欠的に照射してもよい。
【0051】
近年、トランジスタ１Ａの小型化に伴い、金属ビア４４にも微細化が求められている。金属ビア４４の微細化の為には孔１１の微細化が必要となるが、孔１１の内径が小さくなるほどアスペクト比が大きくなる。孔１１のアスペクト比が大きくなると、エッチングの際に分解・再生成した分子やイオンが孔１１内から排出されにくくなる。従って、エッチング種が孔１１内に入り込みにくくなり、エッチングレートが大きく低下する。また、窒化物半導体といった広いバンドギャップを有する半導体に対してエッチングを施す際には、化学的エッチングだけでなく、物理的エッチングの要素が必要となる。従って、エッチングの際に高いパワーが必要となり、入射イオンの影響によって孔１１の底部周辺が帯電してしまう。孔１１の底部周辺が帯電すると、物理的エッチングの作用が弱まり、エッチングレートが大きく低下する。このような傾向は、孔１１のアスペクト比が大きいほど顕著である。
【0052】
本実施形態のように、フッ素系ガスに由来するフッ素イオン、及び塩素系ガスに由来する塩素イオンをそれぞれＳｉＣ基板３及び窒化物半導体層４に向けて間欠的に照射する、いわゆるパルスエッチング法を用いることによって、エッチングの際に分解・再生成した分子やイオンが孔１１内から排出され易くなり、また、孔１１の底部周辺の帯電を緩和できる。従って、エッチングレートの低下を抑制して、アスペクト比が大きい孔１１を容易に形成することができる。
【0053】
本実施形態のように、金属膜４２をソース電極２２の開口２２ａ内に形成してもよい。この場合、ソース電極２２の一対の側面それぞれをゲート電極２１と対向させることができ、各電極を効率よく配置してトランジスタ１Ａを小型化することができる。
【0054】
本実施形態のように、ゲート電極２１及び金属膜４２の積層構造は、Ｎｉ層とＡｕ層との間にＰｄ層を含んでもよい。この場合、Ｎｉ層とＡｕ層との密着性が増し、ゲート電極２１及び金属膜４２をより強固に形成することができる。
【0055】
本実施形態のように、ソース電極２２及びドレイン電極２３を形成する工程は、Ａｌを主に含む多層金属を５００℃～６００℃の範囲内の温度で合金化する工程を含んでもよい。仮に、Ａｌを主に含むソース電極２２に向けて孔１１を形成した場合、ソース電極２２は塩素系ガスによって容易にエッチングされてしまう。塩素系ガスに対するＡｌ及び窒化物半導体のエッチング速度は互いにほぼ同程度だからである。従って、Ａｌを主に含むソース電極２２の直下に孔１１を形成することは難しい。本実施形態では、金属膜４２に向けて孔１１を形成するので、このような問題を回避し、孔１１を容易に形成することができる。
【0056】
（変形例）
ソース電極２２は、金属膜４２と間隔をあけて隣り合ってさえいれば、どのような平面形状を有してもよい。図１０は、上記実施形態の一変形例に係るトランジスタ１Ｂの拡大平面図である。本変形例と上記実施形態との相違点は、ソース電極の形状である。上記実施形態のソース電極２２は一又は複数の開口２２ａを有するが、本変形例のソース電極２４は、方向Ｄ２における一端側が解放されたＵ字状といった平面形状を有する。そして、一又は複数の金属膜４２は、該Ｕ字状の内側に設けられている。トランジスタ１Ｂを作製する際には、ソース電極２４をＵ字状に形成した後、一又は複数の金属膜４２を、該Ｕ字状の内側に形成する。このような態様であっても、上記実施形態の効果を同様に得ることができる。
ソース電極２２は、金属膜４２と間隔をあけて隣り合ってさえいれば、どのような平面形状を有してもよい。図１０は、上記実施形態の一変形例に係るトランジスタ１Ｂの拡大平面図である。本変形例と上記実施形態との相違点は、ソース電極の形状である。上記実施形態のソース電極２２は一又は複数の開口２２ａを有するが、本変形例のソース電極２４は、方向Ｄ２における一端側が解放されたＵ字状といった平面形状を有する。そして、一又は複数の金属膜４２は、該Ｕ字状の内側に設けられている。トランジスタ１Ｂを作製する際には、ソース電極２４をＵ字状に形成した後、一又は複数の金属膜４２を、該Ｕ字状の内側に形成する。このような態様であっても、上記実施形態の効果を同様に得ることができる。
【0057】
本発明による半導体装置の製造方法および半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では孔１１をパルスエッチングにより形成しているが、孔１１のアスペクト比が小さい場合等には、フッ素系ガスに由来するフッ素イオン、及び塩素系ガスに由来する塩素イオンをそれぞれＳｉＣ基板及び窒化物半導体層に向けて連続的に照射してもよい。
【符号の説明】
【0058】
１Ａ，１Ｂ…トランジスタ、３…ＳｉＣ基板、３ａ…主面、３ｂ…裏面、４…窒化物半導体層、５～８…絶縁膜、１１…孔、２１…ゲート電極、２２，２４…ソース電極、２２ａ…開口、２３…ドレイン電極、３１…ゲート配線、３２…ソース配線、３３…ドレイン配線、３３ａ…フィンガ部、３３ｂ…パッド部、３５…フィールドプレート、４２…金属膜、４４…金属ビア、４５…裏面金属膜、５１…レジスト、５２…支持基板、５３…シード金属膜、５４…Ｎｉマスク、５５…レジストパターン、５６…シード金属膜、５７…レジストパターン、Ｄ１，Ｄ２…方向。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】