特許 7216436 ニューラルネットワーク回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-01-24

(45)【発行日】2023-02-01

(54)【発明の名称】ニューラルネットワーク回路装置

(51)【国際特許分類】

   G11C 11/54 20060101AFI20230125BHJP

   G06N 3/063 20230101ALI20230125BHJP

   G11C 11/16 20060101ALI20230125BHJP

   G11C 16/04 20060101ALI20230125BHJP

【ＦＩ】

G11C11/54

G06N3/063

G11C11/16 100A

G11C16/04 140

【請求項の数】 11

(21)【出願番号】P 2020509364

(86)(22)【出願日】2019-03-29

(86)【国際出願番号】 JP2019014353

(87)【国際公開番号】W WO2019189895

(87)【国際公開日】2019-10-03

【審査請求日】2022-01-28

(31)【優先権主張番号】P 2018070165

(32)【優先日】2018-03-30

(33)【優先権主張国・地域又は機関】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２８年度、国立研究開発法人科学技術振興機構、研究成果展開事業 産学共創プラットフォーム共同研究推進プログラム、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】110002675

【氏名又は名称】弁理士法人ドライト国際特許事務所

(72)【発明者】

【氏名】馬 奕涛

(72)【発明者】

【氏名】遠藤 哲郎

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１０－１４６５１４（ＪＰ，Ａ）

【文献】特開平７－１６１９４２（ＪＰ，Ａ）

【文献】特開２００１－１９６９２０（ＪＰ，Ａ）

【文献】特開２０１８－４９８８７（ＪＰ，Ａ）

【文献】国際公開第２０１５／０４１３０５（ＷＯ，Ａ１）

【文献】FLAK,Jacek，"CNN Cell with Memcapacitive Synapses and Threshold Control Circuit"，2012 13th International Workshop on Cellular Nanoscale Networks and their Applications，IEEE，2012年10月18日，http://ieeexplore.ieee.org/document/6331414

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／５４

Ｇ０６Ｎ ３／０６３

Ｇ１１Ｃ １１／１６

Ｇ１１Ｃ １６／０４

(57)【特許請求の範囲】

【請求項1】

シナプス結合荷重を記憶する複数のシナプス回路と、前記複数のシナプス回路に接続されたニューロン回路とを備えたニューラルネットワーク回路装置において、
前記複数のシナプス回路は、
不揮発的にシナプス結合荷重を記憶し、入力信号に応答して、記憶しているシナプス結合荷重に基づいた大きさの電圧信号を出力し、
前記ニューロン回路は、
フローティングゲートと、このフローティングゲートに容量結合し、前記複数のシナプス回路からの前記電圧信号がそれぞれ入力される複数の制御ゲートとを有するニューロン用ＭＯＳトランジスタと、
前記ニューロン用ＭＯＳトランジスタのオンまたはオフにより、パルス信号を出力するパルス発生器と
を有する
ことを特徴とするニューラルネットワーク回路装置。

【請求項4】

前記複数のシナプス回路は、クロスカップルされ、それぞれが直列接続されたインバータ用ＭＯＳトランジスタと磁気トンネル接合素子とからなる一対のインバータと、
記憶するシナプス結合荷重に基づいた書き込み電流を前記一対のインバータの前記磁気トンネル接合素子にそれぞれ流すことにより、前記磁気トンネル接合素子を互いに異なる磁化状態にする書き込み部と、
入力信号に応答して、前記一対のインバータを作動させ、一方のインバータの出力端のから前記電圧信号を出力させる読み出し部と
を有することを特徴とする請求項１または２に記載のニューラルネットワーク回路装置。

【請求項7】

前記一対のインバータの入力端にそれぞれ接続され、相互の電位差の正負が反転する一対のビット線を有し、
前記書き込み部は、前記ビット線と前記一対のインバータの各入力端との間にそれぞれ接続され、記憶するシナプス結合荷重に基づくタイミングでオン、オフされる一対のトランスファゲートを有する
ことを特徴とする請求項４ないし６のいずれか１項に記載のニューラルネットワーク回路装置。

【請求項8】

シナプス結合荷重を記憶する複数のシナプス回路と、前記複数のシナプス回路に接続されたニューロン回路とを備えたニューラルネットワーク回路装置において、
前記ニューロン回路は、
一方の電極が接地されたキャパシタと、
前記キャパシタの他方の電極と電源との間に接続された負荷と、
前記他方の電極の電位に基づきパルス信号を発生させるパルス発生器と
を有し、
前記複数のシナプス回路は、
クロスカップルされ、それぞれが直列接続されたインバータ用ＭＯＳトランジスタと磁気トンネル接合素子とからなる一対のインバータと、
記憶するシナプス結合荷重に基づいた書き込み電流を、前記一対のインバータの前記磁気トンネル接合素子にそれぞれ流すことにより、前記磁気トンネル接合素子を互いに異なる磁化状態にする書き込み部と、
入力信号に応答して、前記一対のインバータを作動させ、一方のインバータの前記インバータ用ＭＯＳトランジスタを介して、前記キャパシタの前記他方の電極を放電させる電流を流す読み出し部と
を有する
ことを特徴とするニューラルネットワーク回路装置。

【請求項9】

シナプス結合荷重を不揮発的に記憶する複数のシナプス回路と、前記複数のシナプス回路に接続されたニューロン回路とを備えたニューラルネットワーク回路装置において、
前記複数のシナプス回路は、
入力信号に応答して、記憶しているシナプス結合荷重に基づいた大きさの電圧が一端に入力されるコンデンサを有し、
前記ニューロン回路は、
フローティングゲートと、このフローティングゲートに容量結合し、前記複数のシナプス回路の前記コンデンサの他端がそれぞれ接続されて電圧信号が入力される複数の制御ゲートとを有するニューロン用ＭＯＳトランジスタと、
前記ニューロン用ＭＯＳトランジスタのオンまたはオフにより、パルス信号を出力するパルス発生器と
を有する
ことを特徴とするニューラルネットワーク回路装置。

【請求項10】

前記ニューロン回路は、前記パルス信号としてパルス幅の異なる２種類のポストスパイクパルスを前記複数のシナプス回路に出力し、
前記複数のシナプス回路は、前段の入力回路からのパルス幅の異なる２種類のプレスパイクパルスと前記２種類のポストスパイクパルスとのタイミングに基づき、結合荷重を記憶するための選択信号を発生する
ことを特徴とする請求項１ないし９のいずれか１項に記載のニューラルネットワーク回路装置。

【請求項11】

前記ニューロン回路は、前記パルス信号を第１ポストスパイクパルスとして出力するとともに、パルス幅が前記第１ポストスパイクパルスよりも大きい第２ポストスパイクパルスを前記第１ポストスパイクパルスの出力時から出力し、
前記複数のシナプス回路は、
選択信号に応答して荷重を記憶する荷重記憶と、
前記第１ポストスパイクパルス及び前記第２ポストスパイクパルスが入力されるとともに、前段の入力回路からの第１プレスパイクパルス及びパルス幅が前記第１プレスパイクパルスよりも大きく、前記第１プレスパイクパルスの出力時より出力される第２プレスパイクパルスが入力され、前記第１ポストスパイクパルスと前記第２プレスパイクパルスとが同時に入力されたとき及び前記第２ポストスパイクパルスと前記第１プレスパイクパルスとが同時に入力されたときに、前記選択信号を出力する選択部と
を有する
ことを特徴とする請求項１ないし９のいずれか１項に記載のニューラルネットワーク回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ニューラルネットワーク回路装置に関する。

【背景技術】

【0002】

生体の脳の仕組みをモデルにしてコンピュータ上で情報処理を行うニューラルネットワークが知られている。また、ニューラルネットワークを、半導体素子等を用いて実現すべく、その構成素子及び回路に関する研究が進められている。ニューラルネットワーク回路装置は、種々のモデルが提案されている。例えば１つのモデルでは、ニューロン同士の結合に、その結合の強さを表すシナプス結合荷重を持たせ、１つのニューロンが他のニューロンから入力されるパルスの電圧と結合荷重との積算値が所定の閾値に達したときに、当該ニューロンが発火し、次のニューロンにパルスを伝達するものがある。このようなモデルの場合、シナプス結合荷重を記憶素子に記憶しておく必要がある。

【0003】

不揮発性の記憶素子として、例えば電界誘起巨大抵抗変化により電気抵抗が変化する抵抗変化型記憶素子を備えたＲｅＲＡＭ（Resistive Random Access Memory）、相変化メモリ（Phase Change Random Access Memory）等が知られている。このような不揮発性の記憶素子にシナプス結合荷重を記憶させるニューラルネットワーク回路装置が知られている（例えば、非特許文献１～３を参照）。

【先行技術文献】

【非特許文献】

【0004】

【文献】G. W. Burr, P. Narayanan, R. M. Shelby, S. Sidler, I. Boybat, C. di Nolfo, and Y. Leblebici, IEDM, pp. 4.4.1-4.4.4, 2015．

【文献】M. Chu; B. Kim; S. Park; H. Hwang; M. Jeon; B.-H. Lee; B.-G. Lee, IEEE Trans. IE, Vol. 62, Issue 4, pp. 2410-2419, 2015.

【文献】S. P. Adhikari; H. Kim; R. K. Budhathoki; C. Yang; L. O. Chua, IEEE Trans. CAS, Vol. 62, Issue 1, pp. 215-223, 2015.

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、非特許文献１～３に記載されるニューラルネットワーク回路装置は、シナプス結合荷重を不揮発性の記憶素子に記憶させるため、シナプス結合荷重の記憶を保持するための電力は必要としないが、十分に最適化されているとは言えず、より最適な構成のニューラルネットワーク回路装置が望まれている。

【0006】

本発明は、上記事情を鑑みてなされたものであり、より最適化されたニューラルネットワーク回路装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本発明は、シナプス結合荷重を記憶する複数のシナプス回路と、前記複数のシナプス回路に接続されたニューロン回路とを備えたニューラルネットワーク回路装置において、前記複数のシナプス回路は、不揮発的にシナプス結合荷重を記憶し、入力信号に応答して、記憶しているシナプス結合荷重に基づいた大きさの電圧信号を出力し、前記ニューロン回路は、フローティングゲートと、このフローティングゲートに容量結合し、前記複数のシナプス回路からの前記電圧信号がそれぞれ入力される複数の制御ゲートとを有するニューロン用ＭＯＳトランジスタと、前記ニューロン用ＭＯＳトランジスタのオンまたはオフにより、パルス信号を出力するパルス発生器とを有するものである。

【0008】

また、本発明は、シナプス結合荷重を記憶する複数のシナプス回路と、前記複数のシナプス回路に接続されたニューロン回路とを備えたニューラルネットワーク回路装置において、前記ニューロン回路は、一方の電極が接地されたキャパシタと、前記キャパシタの他方の電極と電源との間に接続された負荷と、前記他方の電極の電位に基づきパルス信号を発生させるパルス発生器とを有し、前記複数のシナプス回路は、クロスカップルされ、それぞれが直列接続されたインバータ用ＭＯＳトランジスタと磁気トンネル接合素子とからなる一対のインバータと、記憶するシナプス結合荷重に基づいた書き込み電流を、前記一対のインバータの前記磁気トンネル接合素子にそれぞれ流すことにより、前記磁気トンネル接合素子を互いに異なる磁化状態にする書き込み部と、入力信号に応答して、前記一対のインバータを作動させ、一方のインバータの前記インバータ用ＭＯＳトランジスタを介して、前記キャパシタの前記他方の電極を放電させる電流を流す読み出し部とを有するものである。

【発明の効果】

【0009】

本発明によれば、シナプス回路に記憶している結合荷重が電圧の大きさとしてニューロン回路に伝達されるので、ニューラルネットワーク回路装置を電力消費が低くなるように、より最適化された構成とすることができる。

【0010】

本発明によれば、磁気トンネル接合素子の磁化状態を変化させるのに要する時間が短く、また結合荷重で重み付けした信号を出力するときに作動されるクロスカップルされた一対のインバータの動作が安定した状態に移行するまでの時間が短いので、ニューラルネットワーク回路装置を高速に動作するように、より最適化された構成とすることができる。

【図面の簡単な説明】

【0011】

【図1】第１実施形態のニューラルネットワーク回路装置の概略を示すブロック図である。

【図2】第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴと結合荷重の関係を示すグラフである。

【図3】シナプス回路の構成を示す回路図である。

【図4】ニューロン回路の本体部の要部構成を示すブロック図である。

【図5】認知モードにおける各種信号を示すタイミングチャートである。

【図6】第１プレスパイクパルスが先行する場合の学習モードにおける各種信号を示すタイミングチャートである。

【図7】第１ポストスパイクパルスが先行する場合の学習モードにおける各種信号を示すタイミングチャートである。

【図8】１個のＭＴＪ素子を用いた荷重記憶部の例を示す回路図である。

【図9】図８の例における認知モードでの各種信号を示すタイミングチャートである。

【図10】図８の例における学習モードの各種信号を示すタイミングチャートである。

【図11】３端子型のＭＴＪ素子を用いた荷重記憶部の例を示す回路図である。

【図12】第２実施形態の荷重記憶部を示す回路図である。

【図13】第２実施形態のニューロン回路の本体部の要部構成を示すブロック図である。

【発明を実施するための形態】

【0012】

［第１実施形態］
図１において、第１実施形態に係るニューラルネットワーク回路装置１０は、複数のシナプス回路１１がマトリクス状に配列されて設けられている。各シナプス回路１１は、荷重記憶部１４と、選択部１５とをそれぞれ有している。シナプス回路１１の各列１６には、その列方向（図１の上下方向）の端部にニューロン回路１７がそれぞれ設けられている。ニューロン回路１７は、本体部１８とビット線ドライバ１９とを有している。

【0013】

シナプス回路１１の各列１６に対応して、列方向にビット線ＢＬ、ＢＬＢ、第１ポストスパイク線ＰＯＬａ、第２ポストスパイク線ＰＯＬｂがそれぞれ延設されている。ビット線ＢＬ、ＢＬＢは、それが対応する列１６内の各荷重記憶部１４及びビット線ドライバ１９に接続されている。第１ポストスパイク線ＰＯＬａ、第２ポストスパイク線ＰＯＬｂは、それが対応する列１６内の各選択部１５及び本体部１８に接続されている。また、荷重記憶部１４ごとに出力線ＯＬが設けられており、各荷重記憶部１４は、それが配された列１６内のニューロン回路１７の本体部１８と出力線ＯＬによってそれぞれ接続されている。

【0014】

また、シナプス回路１１の各行に対応して、行方向（図中左右）に、荷重記憶部１４に電源電圧を供給する電源線ＰＬ、接地されたソース線ＳＬ、第１プレスパイク線ＰＲＬａ、第２プレスパイク線ＰＲＬｂが延設されており、それぞれが対応する行内の各荷重記憶部１４に接続されている。電源線ＰＬから供給される電圧は、後述するようにビット線ＢＬとビット線ＢＬＢとの間に発生させるビット線電位差ΔＶＢの大きさの半分（＝｜ΔＶＢ｜／２）程度である。前段部２０には、行ごとに入力回路２０ａが設けられている。各行の第１プレスパイク線ＰＲＬａは、インバータ２０ｂを介して入力回路２０ａに接続され、第２プレスパイク線ＰＲＬｂは入力回路２０ａに直接に接続されている。

【0015】

ニューラルネットワーク回路装置１０は、スパイクタイミング依存シナプス可塑性（Spike Timing Dependent Synaptic Plasticity（以下、ＳＴＤＰという)）を有するシナプスのモデルを参考にしている。ニューラルネットワーク回路装置１０における入力回路２０ａは前ニューロンに、ニューロン回路１７は後ニューロンにそれぞれ相当し、入力回路２０ａは、プレスパイクパルスに相当する第１プレスパイクパルスを、またニューロン回路１７は、ポストスパイクパルスに相当する第１ポストスパイクパルスをそれぞれ出力する。第１プレスパイクパルスは、前ニューロンの発火タイミングに相当するタイミングで出力されるものであり、第１ポストスパイクパルスは、後ニューロンの発火タイミングに相当するタイミングで出力されるものである。また、シナプス回路１１は、前ニューロンと後ニューロンとをシナプス結合するシナプスにそれぞれ相当し、シナプス結合荷重（以下、単に結合荷重という）を記憶している。

【0016】

上記ＳＴＤＰは、１つのシナプスに着目した場合に、そのシナプスの前後に接続された前ニューロン及び後ニューロンがそれぞれ発火してスパイクパルスを出力するタイミングに依存して、前ニューロンと後ニューロンの間に位置するシナプスとの結合荷重が変化する性質である。ニューラルネットワーク回路装置１０では、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴが予め設定した規定時間Ｔｗ内である場合にシナプス回路１１の結合荷重を更新し、かつ第１プレスパイクパルスと第１ポストスパイクパルスのうち前者が先行する場合には第１結合荷重とし、後者が先行する場合には第２結合荷重にする。

【0017】

この例では、相対的に、第１結合荷重の重みが大きく、第２結合荷重の重みが小さい。すなわち、図２に示すように、シナプス回路１１の結合荷重は、それが接続されたニューロン回路１７から第１ポストスパイクパルスが出力された時点から時間１／２Ｔｗ以内の期間に第１プレスパイクパルスが入力された場合には、大きな第１結合荷重となり、また第１ポストスパイクパルスが出力された時点から遡って時間１／２Ｔｗ以内の期間に第１プレスパイクパルスが入力された場合には、小さな第２結合荷重となる。したがって、この例では、結合荷重を更新する場合において、パルス時間差ΔＴの増加よって結合荷重を漸増ないし漸減させる一般的な対称型ＳＴＤＰ及び非対称型ＳＴＤＰとは異なる。

【0018】

上記ニューラルネットワーク回路装置１０は、認知モードと学習モードとを有している。認知モードは、例えば画像認識などの処理対象となる画像に応じた信号を前段部２０からニューラルネットワーク回路装置１０に入力することによって、各ニューロン回路１７から出力を画像認識の結果に応じた処理結果として得るモードであり、学習モードで各シナプス回路１１に記憶された結合荷重を用いる。学習モードは、予め用意された画像に基づく信号を、前段部２０からニューラルネットワーク回路装置１０に入力することによって、各シナプス回路１１に記憶されている結合荷重を更新する動作モードである。

【0019】

前段部２０の入力回路２０ａは、インバータ２０ｂを介して第１プレスパイク線ＰＲＬａに第１プレスパイクパルスと、第１プレスパイクパルスに同期した第２プレスパイクパルスを第２プレスパイク線ＰＲＬｂに出力する。第１プレスパイクパルスは、認知モードと学習モードの両方で出力されるが、第２プレスパイクパルスは、学習モードのみで出力される。第２プレスパイクパルスは、荷重記憶部１４の結合荷重の書き込みタイミングの制御に用いられる。この第２プレスパイクパルスは、そのパルス幅が第１プレスパイクパルスよりも大きく、規定時間Ｔｗの１／２である。

【0020】

シナプス回路１１の荷重記憶部１４は、第１プレスパイクパルスが入力されることに応答して、記憶している結合荷重で重み付けをしたプレスパイクパルスに相当する電圧信号Ｖｐｒｅを出力線ＯＬを介してニューロン回路１７の本体部１８に出力する。

【0021】

ニューロン回路１７の本体部１８は、それが配された列１６内の各荷重記憶部１４からの電圧信号Ｖｐｒｅの電圧レベルの総和が所定の閾値以上になることに応答して第１ポストスパイクパルスを発生する。本体部１８は、認知モードでは、第１ポストスパイクパルスを第１ポストスパイク線ＰＯＬａに出力し、学習モードでは、第１ポストスパイクパルスを出力するとともに、第１ポストスパイクパルスに同期した第２ポストスパイクパルスを第２ポストスパイク線ＰＯＬｂに出力する。第２ポストスパイクパルスは、第２プレスパイクパルスと同様に、結合荷重の更新タイミングの制御に用いられる。第２ポストスパイクパルスは、そのパルス幅が第１ポストスパイクパルスよりも大きく、規定時間Ｔｗの１／２である。

【0022】

ニューロン回路１７のビット線ドライバ１９は、学習モードの際に、同じニューロン回路１７内の本体部１８の第１ポストスパイクパルスの発生に同期して、ビット線ＢＬ、ＢＬＢの電位を制御する。具体的には、ビット線ドライバ１９は、第１ポストスパイクパルスと同時に、この第１ポストスパイクパルスのパルス幅とほぼ同じ期間、ビット線ＢＬの電位ＶＢ１をビット線ＢＬＢの電位ＶＢ２よりも高く（ビット線電位差ΔＶＢ（＝ＶＢ１－ＶＢ２）を正）として、ビット線ＢＬから荷重記憶部１４を介してビット線ＢＬＢに向って電流が流れるようにし、その後の時間１／２Ｔｗの期間においてビット線ＢＬＢの電位ＶＢ２をビット線ＢＬの電位ＶＢ１よりも高く（ビット線電位差ΔＶＢを負）として、ビット線ＢＬＢから荷重記憶部１４を介してビット線ＢＬに向って電流が流れるようにする。

【0023】

シナプス回路１１の選択部１５は、学習モードの際に、第１プレスパイクパルス、第２プレスパイクパルス、第１ポストスパイクパルス、及び第２ポストスパイクパルスのタイミングに基づいて、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴが規定時間Ｔｗ内であるときに、選択信号を発生する。荷重記憶部１４には、選択信号が入力されているタイミングにおけるビット線ＢＬ、ＢＬＢの電位差に基づく結合荷重が記憶される。

【0024】

図３に示すように、シナプス回路１１の荷重記憶部１４は、インバータ２１、２２と、トランスファゲートとしての一対のＭＯＳトランジスタ２３、２４、ＭＯＳトランジスタ２５を有する。インバータ２１は、直列に接続されたＭＴＪ素子（磁気トンネル接合素子）３１とＭＯＳトランジスタ３２とで構成され、インバータ２２は、直列に接続されたＭＴＪ素子３３とＭＯＳトランジスタ３４とで構成される。ＭＯＳトランジスタ２３、２４、３２、３４は、Ｎ型ＭＯＳＦＥＴであり、ＭＯＳトランジスタ２５はＰ型ＭＯＳＦＥＴである。この例では、ＭＯＳトランジスタ３２、３４がインバータ用ＭＯＳトランジスタであり、ＭＯＳトランジスタ２５がパワーゲーティング用ＭＯＳトランジスタである。

【0025】

ＭＴＪ素子３１は、磁化固定層３１ａと磁化自由層３１ｂとが絶縁膜３１ｃを挟んで積層された構造を有する。磁化固定層３１ａは、その磁化方向が固定されている。磁化自由層３１ｂは、ＭＴＪ素子３１に所定の閾値以上の書き込み電流を流すことにより、その磁化方向を変えることができ、書き込み電流の向きによって磁化方向が決まる。周知のように、ＭＴＪ素子３１は、磁化固定層３１ａと磁化自由層３１ｂの磁化方向が一致する平行状態のときに抵抗値が小さい低抵抗になり、磁化固定層３１ａに対して磁化自由層３１ｂの磁化方向が反対向きである反平行状態のときに抵抗値が大きい高抵抗になる。ＭＴＪ素子３１は、磁化固定層３１ａから磁化自由層３１ｂへの向きに書き込み電流を流すことにより、平行状態になり、逆向きに書き込み電流を流すことにより、反平行状態になる。

【0026】

ＭＴＪ素子３３についても、磁化固定層３３ａ、磁化自由層３３ｂ、絶縁膜３３ｃを積層した構成であり、ＭＴＪ素子３１と同様に、書き込み電流によって磁化自由層３３ｂの磁化方向を変化することができ、平行状態、反平行状態で抵抗値が変わる。

【0027】

荷重記憶部１４は、ＭＴＪ素子３１、３３により結合荷重を不揮発的に記憶する。ＭＴＪ素子３１、３３は、いずれか一方が平行状態のときに他方が反平行状態となる。この例では、第１結合荷重を記憶している場合には、ＭＴＪ素子３１が平行状態、ＭＴＪ素子３３が反平行状態であり、第２結合荷重を記憶している場合には、ＭＴＪ素子３１が反平行状態、ＭＴＪ素子３３が平行状態である。ＭＴＪ素子３１、３３は、他のＲｅＲＡＭや相変化メモリ等と比べて、最大書き換え回数がかなり大きく、学習の回数を多くできるといった観点からも有利な素子である。

【0028】

インバータ２１は、ＭＴＪ素子３１の磁化自由層３１ｂとＭＯＳトランジスタ３２のドレインとが接続され、インバータ２２は、ＭＴＪ素子３３の磁化自由層３３ｂとＭＯＳトランジスタ３４のドレインとが接続されている。ＭＴＪ素子３１、３３の各磁化固定層３１ａ、３３ａは、互いに接続され、ＭＯＳトランジスタ２５を介して電源線ＰＬに接続されている。ＭＯＳトランジスタ３２、３４の各ソースは、ソース線ＳＬを介して接地されている。

【0029】

インバータ２１の出力端であるＭＴＪ素子３１とＭＯＳトランジスタ３２との接続ノードＳＮが、インバータ２２の入力端であるＭＯＳトランジスタ３４のゲートに接続され、インバータ２２の出力端であるＭＴＪ素子３３とＭＯＳトランジスタ３４との接続ノードＳＮＢが、インバータ２１の入力端であるＭＯＳトランジスタ３２のゲートに接続されている。これにより、インバータ２１、２２は、クロスカップルされてフリップフロップを構成するとともに、ＭＯＳトランジスタ３２、３４が差動対を構成する。

【0030】

接続ノードＳＮは、ＭＯＳトランジスタ２３を介してビット線ＢＬに接続され、接続ノードＳＮＢは、ＭＯＳトランジスタ２４を介してビット線ＢＬＢに接続されている。ＭＯＳトランジスタ２３、２４の各ゲートは、選択部１５に接続されており、この選択部１５からの選択信号でオン、オフされる。選択部１５と、ＭＯＳトランジスタ２３、２４とによって書き込み部が構成される。

【0031】

ビット線電位差ΔＶＢが正のときに、ＭＯＳトランジスタ２３、２４がオンとなった場合には、ビット線ＢＬから接続ノードＳＮ、ＭＴＪ素子３１、ＭＴＪ素子３３、接続ノードＳＮＢを経てビット線ＢＬＢに至る経路で書き込み電流が流れ、ＭＴＪ素子３１が平行状態、ＭＴＪ素子３３が反平行状態になる。逆に、ビット線電位差ΔＶＢが負のときに、ＭＯＳトランジスタ２３、２４がオンとなった場合には、ビット線ＢＬＢから接続ノードＳＮＢ、ＭＴＪ素子３３、ＭＴＪ素子３１、接続ノードＳＮを経てビット線ＢＬに至る経路で書き込み電流が流れ、ＭＴＪ素子３１が反平行状態、ＭＴＪ素子３３が平行状態になる。

【0032】

接続ノードＳＮの電位（電圧）が、コンデンサ３６を介して電圧信号Ｖｐｒｅとして出力線ＯＬに出力される。すなわち、コンデンサ３６の一方の電極が接続ノードＳＮに接続され、他方の電極が出力線ＯＬを介して本体部１８内の制御ゲートＣＧ（図４参照）に接続されている。コンデンサ３６は、後述するように、制御ゲートＣＧを介して同一のフローティングゲートＦＧ（図４参照）に対して容量結合される各シナプス回路１１の荷重記憶部１４の相互間での導通電流の発生を防止するために設けている。荷重記憶部１４とフローティングゲートＦＧとの実質的な結合容量は、コンデンサ３６の容量と、フローティングゲートＦＧに対する制御ゲートＣＧの結合容量とによって決まる。なお、荷重記憶部１４とフローティングゲートＦＧとの実質的な結合容量を相違させることもでき、このようにすることで、例えば電圧信号Ｖｐｒｅに重み付けをすることができる。

【0033】

ＭＯＳトランジスタ２５は、電圧信号Ｖｐｒｅを出力させる読み出し部である。ＭＯＳトランジスタ２５は、そのゲートが第１プレスパイク線ＰＲＬａに接続され、入力信号としての第１プレスパイクパルスが出力されているときにオンとなり、インバータ２１、２２すなわち差動対を構成するＭＯＳトランジスタ３２、３４を作動させる。これにより、第１プレスパイクパルスに応答して、インバータ２１の出力端である接続ノードＳＮの電圧を電圧信号Ｖｐｒｅとして出力線ＯＬに出力する。電圧信号Ｖｐｒｅは、相対的にＭＴＪ素子３１が反平行状態、ＭＴＪ素子３３が平行状態にある場合が低く、ＭＴＪ素子３１が平行状態、ＭＴＪ素子３３が反平行状態にある場合が高い。

【0034】

選択部１５は、論理回路１５ａ～１５ｃの組み合わせによって、第２ポストスパイクパルスが出力されている間に第１プレスパイクパルスが出力されたとき、または第１ポストスパイクパルスが出力されている間に第２プレスパイクパルスが出力されたときに選択信号をアクティブ（Ｈレベル）とする。これにより、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴが規定時間Ｔｗ内である場合にだけ、選択信号がアクティブとなり、ＭＯＳトランジスタ２３、２４がオンする。

【0035】

図４において、本体部１８は、Ｐ型のＭＯＳＦＥＴであるＭＯＳトランジスタ４１、Ｎ型のＭＯＳＦＥＴであるＭＯＳトランジスタ４２、パルス発生器４３を有している。本体部１８は、この他にも第２ポストスパイクパルス等を発生させるためのパルス発生器等を備えている。なお、本体部１８のパルス発生器として、パルス波形、出力タイミング、遅延時間等が制御可能なパルス発生器を用いることができ、このようなパルス発生器で第１ポストスパイクパルス、第２ポストスパイクパルスを発生させてもよい。ニューロン用ＭＯＳトランジスタとしてのＭＯＳトランジスタ４１、４２は、直列に接続されてインバータを構成する。すなわち、ＭＯＳトランジスタ４１、４２のドレイン同士が接続され、ＭＯＳトランジスタ４１のソースが電源（電圧ＶＤＤ）に接続され、ＭＯＳトランジスタ４２のソースが接地されている。パルス発生器４３は、その入力端がＭＯＳトランジスタ４１とＭＯＳトランジスタ４２の接続ノードに接続されており、その接続ノードが接地の電位（０Ｖ）となったときに、第１ポストスパイクパルス（パルス信号）を出力する。

【0036】

上記ＭＯＳトランジスタ４１、４２は、フローティングゲートＦＧを共有している。また、ＭＯＳトランジスタ４１、４２は、フローティングゲートＦＧに容量結合した複数の制御ゲートＣＧが設けられている。本体部１８の制御ゲートＣＧは、その本体部１８が配された列１６の各荷重記憶部１４にそれぞれ対応して設けられ、各々の制御ゲートＣＧには対応する荷重記憶部１４からの出力線ＯＬが接続されている。ＭＯＳトランジスタ４１、４２は、フローティングゲートＦＧの電位でオン・オフが制御され、一方がオンのときに他方がオフとなる。

【0037】

フローティングゲートＦＧの電位は、各制御ゲートＣＧに加えられる電圧信号Ｖｐｒｅの電圧と、各制御ゲートＣＧとフローティングゲートＦＧとの間の結合容量で決まる。この例では、フローティングゲートＦＧに対する各制御ゲートＣＧの結合容量が同じになっている。したがって、各制御ゲートＣＧに加える電圧の総和により、ＭＯＳトランジスタ４１、４２に一方をオン、他方をオフとするように制御できる。

【0038】

次に上記構成の作用について説明する。認知モードでは、図５に示すように、前段部２０の処理の内容に応じたタイミングで、各々の入力回路２０ａから、インバータ２０ｂを介して第１プレスパイクパルスが第１プレスパイク線ＰＲＬａに出力される。なお、この認知モードにおいては、第２プレスパイクパルスは出力されないので、選択部１５が選択信号を出力することはない。

【0039】

１本の第１プレスパイク線ＰＲＬａに接続された１つのシナプス回路１１に注目すると、第１プレスパイク線ＰＲＬａを介して第１プレスパイクパルスがシナプス回路１１に入力されると、荷重記憶部１４内のＭＯＳトランジスタ２５がオンになる。このＭＯＳトランジスタ２５のオンにより、電源線ＰＬからの電流が、ＭＴＪ素子３１及びＭＴＪ素子３３を介して流れ、インバータ２１、２２が作動する。

【0040】

例えばシナプス回路１１に記憶されている結合荷重が、第１結合荷重である場合、すなわちＭＴＪ素子３１が低抵抗であり、ＭＴＪ素子３３が高抵抗である場合には、接続ノードＳＮの電位が接続ノードＳＮＢの電位よりも高くなる電位差が生じる。この電位差は、クロスカップルされたインバータ２１、２２の作用により増幅され、電位差が大きくなった状態で安定する。逆に、シナプス回路１１に記憶されている結合荷重が、第２結合荷重である場合、すなわちＭＴＪ素子３１が高抵抗であり、ＭＴＪ素子３３が低抵抗である場合には、接続ノードＳＮの電位が接続ノードＳＮＢの電位よりも低くなる電位差が生じ、その電位差がクロスカップルされたインバータ２１、２２の作用により増幅され、電位差が大きくなった状態で安定する。

【0041】

接続ノードＳＮと接続ノードＳＮＢとの電位差は、ＭＯＳトランジスタ３２、３４の差動対によって増幅されて安定するので、安定するまでに要する時間は、非常に短い。したがって、高速な動作が可能になる。

【0042】

なお、ＭＯＳトランジスタ２５がオンになることでＭＴＪ素子３１、３３に流れる電流は、それらの磁化状態を変化させない大きさに調整されている。実際には、その電流が流れている間に、磁化自由層３１ｂ、３３ｂの磁化方向に変化があるが、その変化は接続ノードＳＮ、ＳＮＢに所望とする電位差を発生させるのには影響がない程度のきわめて僅かなものである。磁化自由層３１ｂ、３３ｂの僅かな磁化方向は、電流を停止することで元の磁化方向に戻る。

【0043】

上記のようにシナプス回路１１に記憶されている結合荷重に応じて接続ノードＳＮの電位が変化する。この結果、接続ノードＳＮにコンデンサ３６を介して接続された出力線ＯＬには、シナプス回路１１が第１結合荷重を記憶している場合には、高い電圧の電圧信号Ｖｐｒｅが出力され、第２結合荷重を記憶している場合には、低い電圧の電圧信号Ｖｐｒｅが出力される。このシナプス回路１１からの電圧信号Ｖｐｒｅが出力線ＯＬを介して本体部１８の制御ゲートＣＧに加えられる。なお、ＭＯＳトランジスタ２５がオフすると、コンデンサ３６が放電して電圧信号Ｖｐｒｅの電圧が低下するが、コンデンサ３６がＭＴＪ素子３１、３３、ＭＯＳトランジスタ３２、３４等を通して放電するため電圧信号Ｖｐｒｅの電圧は漸減し、直ちに０Ｖになるわけではない。

【0044】

１つのニューロン回路１７に注目すると、それが配された列１６内の各シナプス回路１１から出力される電圧信号Ｖｐｒｅの電圧がそれぞれ対応する制御ゲートＣＧに加えられる。もちろん、第１プレスパイクパルスが入力されないシナプス回路１１からは制御ゲートＣＧに電圧は加えられない。上記のように各制御ゲートＣＧに電圧信号Ｖｐｒｅの電圧が加えられて、フローティングゲートＦＧの電位が閾値に達すると、ＭＯＳトランジスタ４１がオフとなり、ＭＯＳトランジスタ４２がオンとなる。この結果、パルス発生器４３から第１ポストスパイクパルスが出力される。フローティングゲートＦＧの電位が閾値に達しなければ、ＭＯＳトランジスタ４１がオフ、ＭＯＳトランジスタ４２がオンになることはないので、第１ポストスパイクパルスが出力されることはない。

【0045】

上記のようにして、前段部２０から各行の第１プレスパイク線ＰＲＬａに出力される第１プレスパイクパルスのタイミング及び各シナプス回路１１に記憶されている結合荷重に応じて、列１６ごとに設けられたニューロン回路１７から第１ポストスパイク信号が出力される。

【0046】

上記認知モードでは、荷重記憶部１４から本体部１８に対しては、プレスパイクに施される重み付けが電圧信号Ｖｐｒｅの電圧の大小として伝達され、その電圧の総和を容量結合された制御ゲートＣＧ、フローティングゲートＦＧによって得ている。このため、結合荷重とプレスパイクパルスとの積和を演算する演算回路を設けることなく、積和演算の結果によるポストスパイクパルスに相当する第１ポストスパイクパルスが得られる。また、制御ゲートＣＧ（実際にはコンデンサ３６）を充電する極めて微小な電流が流れるだけなので、低電力での動作が可能である。また、荷重記憶部１４では、２つのＭＴＪ素子３１、３３は、必ず互いに逆の抵抗状態が書き込まれている。このため、電圧信号Ｖｐｒｅの出力時には、一方（高抵抗）のＭＴＪ素子に電流が流れ、他方（低抵抗）のＭＴＪ素子にはほとんど電流が流れない。そして、一方（高抵抗）のＭＴＪ素子に流れる電流の向きは、そのＭＴＪ素子を高抵抗にする書込み電流の向きである。したがって、高抵抗のＭＴＪ素子も、低抵抗のＭＴＪ素子も、電圧信号Ｖｐｒｅを出力する際に流れる電流によって磁化の向きが反転するようなリードディスターブが生じることがない。

【0047】

学習モードでは、認知モードと同様に、各々の入力回路２０ａから前段部２０の処理の内容に応じたタイミングで、第１プレスパイクパルスが第１プレスパイク線ＰＲＬａに出力される。この学習モードにおいても、第１プレスパイクパルスが出力されると、認知モードの場合と同様に、荷重記憶部１４が動作して電圧信号Ｖｐｒｅが出力される。この学習モードでは、図６、図７に示すように、第１プレスパイクパルスに同期して、パルス幅が１／２Ｔｗの第２プレスパイクパルスが入力回路２０ａから第２プレスパイク線ＰＲＬｂに出力される。なお、図６は、第１ポストスパイクパルスに対して第１プレスパイクパルスが先行する場合、図７は、第１プレスパイクパルスに対して第１ポストスパイクパルスが先行する場合をそれぞれ示している。

【0048】

第１プレスパイク線ＰＲＬａを介して第１プレスパイクパルスが入力されたシナプス回路１１は、認知モードの場合と同様に、それの荷重記憶部１４が記憶している結合荷重に応じた電圧信号Ｖｐｒｅを、同じ列１６に配されている本体部１８に出力する。本体部１８についても、制御ゲートＣＧに電圧信号Ｖｐｒｅの電圧が加えられて、フローティングゲートＦＧの電位が閾値に達すると、ＭＯＳトランジスタ４１がオフとなり、ＭＯＳトランジスタ４２がオンとなる。この結果、パルス発生器４３から第１ポストスパイクパルスが第１ポストスパイク線ＰＯＬａに出力される。また、第１ポストスパイクパルスが出力されると、これに同期してパルス幅が１／２Ｔｗの第２プレスパイクパルスが第２プレスパイク線ＰＲＬｂに本体部１８から出力される。

【0049】

さらに、第１ポストスパイクパルスの出力と同時に、ビット線ドライバ１９によって、第１ポストスパイクパルスのパルス幅とほぼ同じ期間においてビット線電位差ΔＶＢが正とされ、その後の時間１／２Ｔｗの期間においてビット線電位差ΔＶＢが負とされる。

【0050】

例えば、図６に示されるように、上記の第１ポストスパイクパルスが出力されたタイミングから時間１／２Ｔｗだけ遡った期間内に、第１プレスパイクパルスが入力されたシナプス回路１１では、その選択部１５には、第２プレスパイクパルスの入力中に第１ポストスパイクパルスが入力される。このため、第１ポストスパイクパルスとほぼ同時に選択信号が荷重記憶部１４に出力され、ビット線電位差ΔＶＢが正となっている期間に、その荷重記憶部１４内のＭＯＳトランジスタ２３、２４がそれぞれオンになる。

【0051】

上記のようにＭＯＳトランジスタ２３、２４がそれぞれオンになると、ビット線ＢＬの電位がビット線ＢＬＢよりも高いので、書き込み電流が、ビット線ＢＬからＭＯＳトランジスタ２３、ＭＴＪ素子３１、ＭＴＪ素子３３、ＭＯＳトランジスタ２４を経てビット線ＢＬＢに至る経路で流れる。このときに、書き込み電流は、ＭＴＪ素子３１の磁化自由層３１ｂから磁化固定層３１ａへ流れ、またＭＴＪ素子３３の磁化固定層３３ａから磁化自由層３３ｂへ流れるから、ＭＴＪ素子３１は、低抵抗になり、ＭＴＪ素子３３は、高抵抗になる。この結果、シナプス回路１１は、第１結合荷重を記憶した状態になる。

【0052】

なお、このようにパルス時間差ΔＴが１／２Ｔｗ以下で、第１ポストスパイクパルスよりも第１プレスパイクパルスが先行する場合には、ＭＯＳトランジスタ２３、２４と同時にＭＯＳトランジスタ２５がオンになる。一方、上述のように電源線ＰＬの電圧を｜ΔＶＢ｜／２程度としている。このため、ＭＯＳトランジスタ２３、２４と同時にＭＯＳトランジスタ２５がオンになっても、ビット線ＢＬと電源線ＰＬとの間、及び電源線ＰＬとビット線ＢＬＢとの間のいずれにも電位差を生じるため、上記のように書き込み電流が流れ、ＭＴＪ素子３１、３３によって第１結合荷重が記憶された状態になる。

【0053】

一方、図７に示されるように、上記の第１ポストスパイクパルスが出力されてから時間１／２Ｔｗが経過するまでの期間内に、第１プレスパイクパルスが入力されたシナプス回路１１では、その選択部１５には、第２ポストスパイクパルスの入力中に第１プレスパイクパルスが入力される。このため、第１プレスパイクパルスとほぼ同時に選択信号が荷重記憶部１４に出力されるので、ビット線電位差ΔＶＢが負となっている期間に、その荷重記憶部１４内のＭＯＳトランジスタ２３、２４がそれぞれオンになる。

【0054】

上記のようにＭＯＳトランジスタ２３、２４がそれぞれオンになると、ビット線ＢＬＢの電位がビット線ＢＬよりも高いので、書き込み電流が、ビット線ＢＬＢからＭＯＳトランジスタ２４、ＭＴＪ素子３３、ＭＴＪ素子３１、ＭＯＳトランジスタ２３を経てビット線ＢＬに至る経路で流れる。このときに、書き込み電流は、ＭＴＪ素子３１の磁化固定層３１ａから磁化自由層３１ｂへ流れ、ＭＴＪ素子３３の磁化自由層３３ｂから磁化固定層３３ａへ流れるから、ＭＴＪ素子３１は、高抵抗になり、ＭＴＪ素子３３は、低抵抗になる。この結果、シナプス回路１１は、第２結合荷重を記憶した状態になる。

【0055】

上記のようにしてシナプス回路１１は、その結合荷重が書き換えられ、書き換え後に第１プレスパイクパルスが入力されると、上記同様にして新たな結合荷重に応じた電圧信号Ｖｐｒｅをニューロン回路１７に出力する。また、ニューロン回路１７は、フローティングゲートＦＧの電位が閾値に達すると、上記同様に第１ポストスパイクパルス，第２ポストスパイクパルスを出力する。そして、各シナプス回路１１では、第１ポストスパイクパルスが入力されたタイミングの前後の時間１／２Ｔｗの各期間内に第１プレスパイクパルスが入力されると、再び結合荷重が書き換えられる。以上のようにして、各シナプス回路１１の結合荷重が更新されて，各シナプス回路１１には最終的のものが保持される。

【0056】

上記のように学習モードでは、書き込み電流を流してＭＴＪ素子３１、３３の磁化状態を変化させているが、ＭＴＪ素子３１、３３を平行状態と反平行状態との相互に変化させるのに要する時間（以下、書き換え時間という）は、非常に短いため、高速な動作が可能である。例えば、ＭＴＪ素子３１、３３の書き換え時間は、ＲｅＲＡＭに対して１／１０程度ある。

【0057】

以上のように認知モード、学習モードのいずれにおいても、ニューラルネットワーク回路装置１０は、高速かつ低電力で動作が可能であり、より最適な構成になっている。

【0058】

上記の荷重記憶部は、それぞれがＭＴＪ素子を含む一対のインバータをクロスカップルした構成であるが、ＭＴＪ素子を１個だけ用いた回路構成とすることもできる。図８に示す荷重記憶部１４Ａでは、ＭＴＪ素子５１、Ｎ型ＭＯＳＦＥＴであるＭＯＳトランジスタ５２、５３が設けられている。ＭＴＪ素子５１は、ＭＴＪ素子３１、３３（図３参照）と同じく、磁化固定層５１ａと磁化自由層５１ｂが絶縁膜５１ｃを挟んで積層された構造を有する。荷重記憶部１４Ａは、ＭＴＪ素子５１の抵抗の高低（磁化自由層５１ｂの磁化の向き）によって結合荷重の大小を記憶する。

【0059】

ＭＴＪ素子５１は、磁化固定層５１ａがＭＯＳトランジスタ５２を介して電源線ＰＬに接続され、磁化自由層５１ｂがソース線ＳＬに接続されている。ＭＯＳトランジスタ５２は、そのゲートが行方向に延設されたプレスパイク線ＰＲＬに接続されている。プレスパイク線ＰＲＬには、前段部の入力回路からのプレスパイクパルスが出力される。この例においては、Ｈレベルのプレスパイクパルスがプレスパイク線ＰＲＬに出力される。ソース線ＳＬは、その電位ＶＳＬが、例えば入力回路によって制御されている。学習モードにおいて、ソース線電位ＶＳＬは、通常、接地レベルとされているが、スパイクパルスが入力回路から出力されると、それに同期して変化する。なお、認知モードでは、ソース線電位ＶＳＬは、接地レベルに維持される。

【0060】

ＭＴＪ素子５１とＭＯＳトランジスタ５２との接続ノードは、ＭＯＳトランジスタ５３を介して接地されている。ＭＯＳトランジスタ５３のゲートは、列方向に延設されたポストスパイク線ＰＯＬに接続されている。ニューロン回路１７は、本体部１８と遅延回路５５とを有し、本体部１８は遅延回路５５を介してポストスパイクパルスをポストスパイク線ＰＯＬに出力する。遅延回路５５は、時間１／２Ｔｗだけポストスパイクパルスを遅延させる。

【0061】

荷重記憶部１４Ａでは、ＭＴＪ素子５１とＭＯＳトランジスタ５２との接続ノードの電位（電圧）が、コンデンサ３６を介して電圧信号Ｖｐｒｅとして出力線ＯＬに出力される。すなわち、コンデンサ３６の一方の電極がＭＴＪ素子５１とＭＯＳトランジスタ５２との接続ノードに接続され、他方の電極が出力線ＯＬを介して本体部１８内の制御ゲートに接続されている。

【0062】

上記構成によれば、認知モードにおいては、図９に示すように、ソース線電位ＶＳＬが継続的に接地レベル（０Ｖ）とされている。この状態で、前段部の入力回路からプレスパイクパルスが出力されて、ＭＯＳトランジスタ５２がオンとなると、ＭＴＪ素子５１を介して電源線ＰＬからソース線ＳＬに電流が流れる。これにより、ＭＴＪ素子５１とＭＯＳトランジスタ５２との接続ノードから、ＭＴＪ素子５１の抵抗値に応じた電圧降下に等しい電圧の電圧信号Ｖｐｒｅがコンデンサ３６を介してニューロン回路１７の本体部１８に出力される。このように、荷重記憶部１４Ａは、プレスパイクパルスの入力に応答して、記憶している結合荷重に応じた電圧の電圧信号Ｖｐｒｅを出力する。例えば、ＭＴＪ素子５１が平行状態（低抵抗）であるときには、電圧信号Ｖｐｒｅの電圧は低く、ＭＴＪ素子５１が反平行状態（高抵抗）であるときには、電圧信号Ｖｐｒｅの電圧は高くなる。

【0063】

学習モードにおいても、前段部の入力回路からプレスパイクパルスが出力されると、認知モードの場合と同様に、荷重記憶部１４Ａが動作して電圧信号Ｖｐｒｅが出力される。この学習モードでは、図１０に示すように、プレスパイクパルスに同期して、ソース線電位ＶＳＬの制御が行われる。まず、プレスパイクパルスが立ち下がった時点から時間１／２Ｔｗの期間（以下、第１期間という）においてソース線電位ＶＳＬが接地レベルよりも高くされ、続く時間１／２Ｔｗの期間（以下、第２期間という）において、ソース線電位ＶＳＬが接地レベルよりも低くされる。このときの接地レベルに対するソース線電位ＶＳＬの大きさ（絶対値）は、ＭＴＪ素子５１の磁化状態を変化させるのに必要な書き込み電流をＭＴＪ素子５１に流すことができるように決められている。

【0064】

本体部１８がポストスパイクパルスを出力すると、遅延回路５５を介した当該ポストスパイクパルスにより、ＭＯＳトランジスタ５３がオンとなる。これにより、ＭＴＪ素子５１がソース線ＳＬと接地との間に接続された状態になる。このため、ソース線電位ＶＳＬが制御されている期間中に、ＭＯＳトランジスタ５３がオンとなれば、ＭＴＪ素子５１には、ソース線電位ＶＳＬに応じた向きの書き込み電流が流れる。

【0065】

上記のように遅延回路５５は、時間１／２Ｔｗだけポストスパイクパルスの出力を遅延する。このため、例えば、図１０に実線で示されるように、本体部１８からのポストスパイクパルスと上記プレスパイクパルスとのパルス時間差ΔＴが１／２Ｔｗ以下であってポストスパイクパルスが先行する場合では、第１期間内に遅延回路５５からポストスパイクパルスが出力される。この場合には、ソース線電位ＶＳＬが接地レベルよりも高くなっているときにＭＯＳトランジスタ５３がオンになるから、ＭＴＪ素子５１には、磁化自由層５１ｂから磁化固定層５１ａに向って書き込み電流が流れる。この結果、ＭＴＪ素子５１は、平行状態になる。

【0066】

一方、図１０に二点鎖線で示されるように、本体部１８からのポストスパイクパルスと上記プレスパイクパルスとのパルス時間差ΔＴが１／２Ｔｗ以下であって、プレスパイクパルスが先行する場合では、第２期間内に遅延回路５５からポストスパイクパルスが出力される。この場合には、ソース線電位ＶＳＬが接地レベルよりも低くなっているときにＭＯＳトランジスタ５３がオンになるから、ＭＴＪ素子５１には、磁化固定層５１ａから磁化自由層５１ｂに向って書き込み電流が流れる。この結果、ＭＴＪ素子５１は、反平行状態になる。

【0067】

上記各例では、スピン注入磁化反転（spin transfer torque：STT）方式の二端子型のＭＴＪ素子を用いて荷重記憶部を構成しているが、ＭＴＪ素子の磁化反転の方式、端子数などは、これに限定されない。例えば、スピン軌道トルク反転（ＳＯＴ:Spin Orbital Torque）方式の三端子型のＭＴＪ素子を用いることができる。

【0068】

図１１は、三端子型のＭＴＪ素子５７を用いた荷重記憶部１４Ｂの例を示している。ＭＴＪ素子５７は、磁化固定層５７ａと磁化自由層５７ｂとを絶縁膜５７ｃを挟んで積層した積層体をチャネル層５７ｄ上に設けた構造であり、積層体はチャネル層５７ｄ側から磁化自由層５７ｂ、絶縁膜５７ｃ、磁化固定層５７ａの順番で積層されている。磁化固定層５７ａ、磁化自由層５７ｂは、強磁性体で形成されている。絶縁膜５７ｃは、非磁性の絶縁体で形成されている。チャネル層５７ｄは、反強磁性体を含む導電層であり、チャネル層５７ｄは、一方向に延びた板状に形成されている。このチャネル層５７ｄの一方の面の中央部に積層体が設けられている。

【0069】

磁化固定層５７ａは、例えばその膜面に垂直な方向（図１１の上下方向）の一方の向きに磁化の向きが固定され、磁化自由層５７ｂは、その膜面に垂直な方向に磁化容易軸を有し、磁化の向きが磁化固定層５７ａと同じ向きの平行状態と逆向きの反平行状態とのいずれかに変えることができる。なお、磁化固定層５７ａ、磁化自由層５７ｂの磁化方向は、膜面に平行な方向であってもよい。

【0070】

上記ＭＴＪ素子５７は、チャネル層５７ｄの延びた方向に書き込み電流を流すことで生じるスピン軌道トルクの作用によって磁化自由層５７ｂの磁化方向を変えることができる。磁化自由層５７ｂの磁化方向は、書き込み電流の向きに応じたものとなる。すなわち、書き込み電流がチャネル層５７ｄに流れることによって、チャネル層５７ｄの内部に、その膜面に垂直な方向で、書き込み電流の向きに応じたスピン流が生じ、磁化自由層５７ｂにスピン軌道トルクが作用する。このスピン軌道トルクが、チャネル層５７ｄからの定常的な磁場が印加されている磁化自由層５７ｂに作用することで、磁化自由層５７ｂの磁化の向きが、スピン流の向きに応じて磁化固定層５７ａと同じ向き（平行状態）と逆向き（反平行状態）とのいずれかに変化する。

【0071】

また、ＭＴＪ素子５７は、積層体に読み出し電圧を印加して、それを貫通する方向の読み出し電流を流し、読み出し電圧と読み出し電流とからＭＴＪ素子５７（積層体）の抵抗の高低を判別することができる。この例では、上述の各例と同様に、ＭＴＪ素子５７の磁化状態（抵抗値）に応じた電圧の電圧信号Ｖｐｒｅとして取り出す。

【0072】

この例では、磁化固定層５７ａの上面（絶縁膜５７ｃが形成された面とは反対側の面）と、チャネル層５７ｄの延びた方向の一端及び他端とをそれぞれＭＴＪ素子５７の端子として、磁化固定層５７ａの上面がＭＯＳトランジスタ５２を介して電源線ＰＬに接続され、チャネル層５７ｄの一端がＭＯＳトランジスタ５３を介して接地され、他端がソース線ＳＬに接続されている。

【0073】

荷重記憶部１４Ｂは、ＭＯＳトランジスタ５２とのＭＴＪ素子５７（磁化固定層５７ａの上面）との接続ノードの電位（電圧）を、コンデンサ３６を介して電圧信号Ｖｐｒｅとして出力線ＯＬに出力する。すなわち、コンデンサ３６の一方の電極がＭＴＪ素子５７とＭＯＳトランジスタ５２との接続ノードに接続され、他方の電極が出力線ＯＬを介して本体部１８内の制御ゲートに接続されている。なお、その他の回路構成、ソース線電位ＶＳＬの制御等は、図９の例と同じである。

【0074】

上記の荷重記憶部１４Ｂでは、プレスパイクパルスに応答して、ＭＯＳトランジスタ５２がオンとなることにより、磁化固定層５７ａの上面から積層体を介して、チャネル層５７ｄの他端に接続されたソース線ＳＬに電流が流れる。これにより、ＭＴＪ素子５７とＭＯＳトランジスタ５２との接続ノードから、ＭＴＪ素子５７の抵抗値に応じた電圧降下に等しい電圧の電圧信号Ｖｐｒｅがコンデンサ３６を介してニューロン回路１７の本体部１８に出力される。

【0075】

また、パルス時間差ΔＴが時間１／２Ｔｗ以下である場合に、ＭＯＳトランジスタ５３が遅延回路５５からポストスパイクパルスに応答してオンになると、ソース線ＳＬと接地との間に接続されたチャネル層５７ｄに書き込み電流が流れることにより、磁化自由層５７ｂの磁化方向が更新される。このときにＭＯＳトランジスタ５３がオンとなるタイミング、すなわちポストスパイクパルスが先行するか、プレスパイクパルスが先行するかによって、チャネル層５７ｄに流れる書き込み電流の向きが変わり、その書き込み電流の向きに応じた磁化自由層５７ｂの磁化方向となる。

【0076】

なお、図３に示される荷重記憶部１４のように、クロスカップルされるインバータを三端子型のＭＴＪ素子とＭＯＳトランジスタとで構成してもよい。

【0077】

不揮発的に結合荷重を記憶する記憶素子としては、ＭＴＪ素子に限定されない。このような記憶素子としては、電気抵抗の違いを利用してデータを記憶するものを好ましく用いることができる。例えば、相変化メモリ（ＰＣＲＡＭ：Phase Change Random Access Memory）に用いられ、相変化材料層に電流を流した際に発生するジュール熱によって相変化材料の相状態を変化させてデータの書き換えを行う相変化素子、ＲｅＲＡＭ（Resistive RAM, Resistive Random Access Memory）に用いられ、電圧パルスの印加によって荷重記憶部の酸化物層の抵抗値を変化させる抵抗変化素子等が挙げられる。また、不揮発的に結合荷重を記憶する記憶素子として、強誘電体メモリ(Ferroelectric Random Access Memory)に用いられる強誘電体キャパシタを有する強誘電体メモリ素子を用いることもできる。

【0078】

［第２実施形態］
第２実施形態は、シナプス回路の結合荷重を電流の大小で表現したものである。なお、以下に説明する他は、第１実施形態と同様であり、同一の部材には同じ符号を付して、その詳細な説明を省略する。

【0079】

図１２に示すように、シナプス回路の荷重記憶部１４Ｃは、インバータ２１、２２、トランスファゲートである一対のＭＯＳトランジスタ２３、２４、パワーゲーティング用のＭＯＳトランジスタ２５を有し、インバータ２１、２２は、ＭＴＪ素子３１、３３、ＭＯＳトランジスタ３２、３４で構成されている。この例では、読み出し部として、ＭＯＳトランジスタ２５とともにＭＯＳトランジスタ６５が設けられている。ＭＯＳトランジスタ６５は、Ｐ型のＭＯＳＦＥＴであり、インバータ２２の出力端である接続ノードＳＮＢにソースが接続され、ドレインが出力線ＯＬに接続されている。このＭＯＳトランジスタ６５は、ゲートに第１プレスパイク線ＰＲＬａが接続されており、第１プレスパイクパルスによってＭＯＳトランジスタ２５とともにオンとなる。

【0080】

図１３において、ニューロン回路の本体部１８Ｃは、キャパシタ６７、負荷としてのＭＯＳトランジスタ６８、パルス発生器４３を備えている。キャパシタ６７は、互いに対向する電極６７ａ、６７ｂのうちの一方の電極６７ａが接地されている。また、キャパシタ６７の他方の電極６７ｂには、ニューロン回路が配された列内の各シナプス回路の荷重記憶部１４Ｃと出力線ＯＬを介して接続されている。また、電極６７ｂは、パルス発生器４３の入力端に接続されるとともに、ＭＯＳトランジスタ６８を介して電源７１に接続されている。

【0081】

ＭＯＳトランジスタ６８は、Ｐ型のＭＯＳＦＥＴであり、ソースが電源７１に接続され、ドレインが電極６７ｂに接続されている。ＭＯＳトランジスタ６８には、所定のゲート電圧が与えられており、キャパシタ６７を充電するように電源７１からの電流を流す。

【0082】

上記構成によれば、認知モード及び学習モードのいずれにおいても、キャパシタ６７は、電源７１からの電流によって充電される。このため、荷重記憶部１４Ｃに第１プレスパイクパルスが入力されていない状態では、電極６７ｂは、電源の出力電位（出力電圧）と同じに維持される。

【0083】

前段部の入力回路からの第１プレスパイクパルスが第１プレスパイク線ＰＲＬａを介して荷重記憶部１４Ｃに入力されると、その荷重記憶部１４ＣのＭＯＳトランジスタ２５、６５がそれぞれオンになる。ＭＯＳトランジスタ２５がオンになることにより、クロスカップルされたインバータ２１、２２が作動し、接続ノードＳＮと接続ノードＳＮＢとの間に生じる電位差が増幅されて、電位差が大きくなった状態で安定する。例えば、シナプス回路の荷重記憶部１４Ｃに記憶されている結合荷重が、第１結合荷重（ＭＴＪ素子３１が低抵抗、ＭＴＪ素子３３が高抵抗）である場合には、接続ノードＳＮの電位が接続ノードＳＮＢの電位よりも高くなり、第２結合荷重（ＭＴＪ素子３１が高抵抗、ＭＴＪ素子３３が低抵抗）である場合には、接続ノードＳＮＢの電位が接続ノードＳＮの電位よりも高くなる。

【0084】

ところで、ＭＯＳトランジスタ３４は、オンになっているＭＯＳトランジスタ６５及び出力線ＯＬを介してキャパシタ６７の電極６７ｂにドレインが接続されており、またソースがソース線ＳＬを介して接地されている。そして、ＭＯＳトランジスタ３４のゲートに接続ノードＳＮの電位が与えられている。このため、ＭＯＳトランジスタ３４は、接続ノードＳＮの電位に応じた大きさの放電電流Ｉｐｒｅで、キャパシタ６７を放電する。なお、接続ノードＳＮの電位が接続ノードＳＮＢの電位よりも低い場合であって、その電位がＭＯＳトランジスタ３４のゲート閾値電圧よりも低い場合に放電電流Ｉｐｒｅは流れない。

【0085】

キャパシタ６７は、電源７１によって常に充電されるが、ＭＯＳトランジスタ３４によって放電されることによって、その充電電圧、すなわち電極６７ｂの電位が低下する。そして、放電電流Ｉｐｒｅが大きいほど、電極６７ｂの電位の低下が大きい。

【0086】

一方、ＭＯＳトランジスタ３４による放電電流Ｉｐｒｅは、ＭＯＳトランジスタ３４のゲート電圧が高いほど大きくなる。すなわち、接続ノードＳＮの電位が高いほど放電電流Ｉｐｒｅが大きくなる。上記のように接続ノードＳＮの電位は、相対的に第１結合荷重の場合が高く、第２結合荷重の場合に低い。したがって、１個のシナプス回路は、それが記憶している結合荷重が大きいほど、電極６７ｂの電位を大きく低下させる。

【0087】

電極６７ｂに接続された他のシナプス回路についても同様に、前段部の入力回路からの第１プレスパイクパルスが入力されると、それに応答して記憶されている結合荷重に対応した放電電流Ｉｐｒｅを流す。この結果、各シナプス回路の放電電流Ｉｐｒｅの和に基づいた大きさで電極６７ｂの電位の低下することになるが、この電極６７ｂの電位の低下の大きさは、各シナプス回路の放電電流Ｉｐｒｅの和が変化することにともなって変化する。そして、放電電流Ｉｐｒｅの和が一定のレベル以上となって、パルス発生器４３の閾値よりも電極６７ｂの電位が下がったときにパルス発生器４３から第１ポストスパイクパルスが出力される。なお、学習モード及び認知モードにおけるその他の動作は、第１実施形態と同じである。

【0088】

第２実施形態のニューラルネットワーク回路装置は、第１実施形態と同様に、ＭＴＪ素子３１、３３の書き換え時間が非常に短いため、高速な動作が可能である。また、接続ノードＳＮと接続ノードＳＮＢとの電位差がＭＯＳトランジスタ３２、３４の差動対によって増幅されて安定するまでに要する時間が非常に短いため、高速な動作が可能になる。したがって、ニューラルネットワーク回路装置がより最適な構成となる。

【0089】

シナプス回路が記憶する結合加重は、相対的に重みが大きい第１結合加重と小さい第２結合加重のいずれかとなる二値のものでも、重みが異なる３以上の結合加重のうちのいずれかとなる多値のものでもよい。

【0090】

シナプス回路が記憶する結合加重を多値とする場合には、例えば各シナプス回路にそれぞれ、荷重記憶部と選択部とからなる記憶ユニットを複数設け、各荷重記憶部は、上記の各例と同様に、それぞれ第１結合荷重または第２結合荷重のいずれかを記憶するように構成する。１個のシナプス回路内における各選択部に入力される第２ポストスパイクパルスのパルス幅を時間１／２Ｔｗ（Ｔｗは規定時間）内で互いに異なるものとし、同様に第２プレスパイクパルスのパルス幅を時間１／２Ｔｗ（Ｔｗは規定時間）内で互いに異なるものとする。例えば、Ｍを２以上の整数として、シナプス回路に第１～第Ｍ記憶ユニットを設けた場合、第ｉ（ｉは１、２・・・Ｍ）記憶ユニットの選択部に入力される第２プレスパイクパルス及び第２ポストスパイクパルスの各パルス幅を「１／２Ｔｗ－（ｉ－１）（１／（２Ｍ））Ｔｗ」とすることができる。これにより、第１ポストスパイクパルスと第１プレスパイクパルスとのパルス時間差ΔＴ（絶対値）の長短に応じて、選択信号が入力される荷重記憶部が０個からＭ個の範囲で変化する。

【0091】

１つのシナプス回路に注目すると、第１プレスパイクパルスが第１ポストスパイクパルスに先行する場合には、パルス時間差ΔＴが小さいほど第１結合荷重が書き込まれる荷重記憶部の個数が多くなり、パルス時間差ΔＴが大きいほど第１結合荷重が書き込まれる荷重記憶部の個数が少なくなる。逆に、第１ポストスパイクパルスが第１プレスパイクパルスに先行する場合には、時間差ΔＴが小さいほど第２結合荷重が書き込まれる荷重記憶部の個数が多くなり、パルス時間差ΔＴが大きいほど第２結合荷重が書き込まれる荷重記憶部の個数が少なくなる。パルス時間差ΔＴが時間「１／２Ｔｗ」を超えた場合には、第１結合荷重または第２結合荷重が書き込まれる荷重記憶部は０個であり、結合荷重は変化しない（更新されない）。結果的に、１つのシナプス回路は、第１結合荷重を０個ないしＭ個の荷重記憶部に記憶した状態（第１結合荷重を記憶していない荷重記憶部には第２結合荷重が記憶される）に対応したＭ＋１種類の結合荷重を記憶することができる。

【0092】

この場合にも、各荷重記憶部は、入力信号としての第１プレスパイクパルスが出力されているときに、記憶している結合荷重に応じた電圧または電流を本体部にそれぞれ出力する。１個のシナプス回路からは、第１プレスパイクパルスの入力に応答して、その各荷重記憶部に記憶している結合荷重に応じた各電圧または各電流が本体部に出力される。本体部は、入力される各電圧または各電流の総和に基づいて動作するから、１つのシナプス回路からの各電圧または各電流についてもそれらの和に基づいて動作することになり、結果的にシナプス回路が記憶しているＭ＋１種類の結合荷重のうちのいずれの結合荷重を本体部に出力することになる。

【符号の説明】

【0093】

１０ ニューラルネットワーク回路装置
１１ シナプス回路
１４、１４Ａ、１４Ｂ、１４Ｃ 荷重記憶部
１７ ニューロン回路
１８ 本体部
２１、２２ インバータ
２３～２５、３２、３４、４１、４２、５２、５３、６５ ＭＯＳトランジスタ
３１、３３、５１、５７ ＭＴＪ素子
３６ コンデンサ
４３ パルス発生器
５５ 遅延回路
６７ キャパシタ
６７ａ、６７ｂ 電極
６８ ＭＯＳトランジスタ
７１ 電源
ＢＬ ビット線
ＢＬＢ ビット線
ＣＧ 制御ゲート
ＦＧ フローティングゲート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】