特許7220817IP Force 特許公報全文掲載

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本出願は、エッジが切断／変更され、ゆえに半円メモリホールを画定するメモリホールを利用することを対象とする。特に、本出願は、異なる閾値電圧を使用して、全円（すなわち、切断されていない／変更されていない）メモリホール及び半円メモリホールの両方をプログラムすることを対象とする。これらの異なる閾値電圧は、全円メモリホール及び半円メモリホールが同様の消去速度を達成することを可能にする。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

添付の図に示される例示的な実施形態を参照して、より詳細な説明を以下に記載する。これらの図は本開示の例示的な実施形態のみを示し、したがってその範囲を限定するものとして見なされるべきではないと理解した上で、以下の添付図面を使用して、付加的な特殊性及び詳細を伴って本開示を記述し説明する。
【図1A】 例示的なメモリデバイスのブロック図である。
【図1B】 プログラミング回路、カウント回路、及び決定回路を含む例示的な制御回路のブロック図である。
【図2】 千鳥状のメモリストリングを利用する３つのタイプのメモリアーキテクチャの概略図を示す。
【図3A】 ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセルの断面図を示す。
【図3B】 図３Ａに示された接触線に沿った断面図を示す。
【図4A】 電荷トラップメモリセルが、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する不揮発性メモリを示す。
【図4B】 電荷トラップメモリセルが、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する不揮発性メモリを示す。
【図5】 図１の感知ブロックの例示的なブロック図を示す。
【図6A】 図１のメモリアレイの例示的な三次元構成における１組のブロックの斜視図である。
【図6B】 図６Ａのブロックのうちの１つの一部分の例示的な断面図を示す。
【図6C】 図６Ｂのスタックのメモリホール直径のプロットを示す。
【図6D】 図６Ｂのスタックの領域の拡大図を示す。
【図7A】 複数のメモリホールを有するメモリアレイの概略平面図を示す。
【図7B】 メモリアレイの断面図を示す。
【図8A】 ダミーホールを有さない代替メモリ構造を示す。
【図8B】 ダミーホールを有さない代替メモリ構造を示す。
【図9】 ＳＨＥ切断動作に基づいて異なるサイズに切断されたメモリホールを有するメモリアレイの一実施形態を示す。
【図10】 いくつかの記載の実施形態による、異なるメモリホールのＳＧＤＴのＶｔ分布を示すグラフを示す。
【図11】 ＳＣ－ＳＧＤとＦＣ－ＳＧＤとの間の消去速度の一致を示すグラフを示す。
【図12A】 ＦＣ－ＳＧＤからＳＣ－ＳＧＤに減少する消去速度を示すグラフを示す。
【図12B】 ＦＣ－ＳＧＤからＳＣ－ＳＧＤに減少する消去速度を示すグラフを示す。

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