特許 7221244 行列記憶方法、行列アクセス方法、装置、電子機器および記憶媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-02-03

(45)【発行日】2023-02-13

(54)【発明の名称】行列記憶方法、行列アクセス方法、装置、電子機器および記憶媒体

(51)【国際特許分類】

   G06F 17/16 20060101AFI20230206BHJP

【ＦＩ】

G06F17/16 B

G06F17/16 A

【請求項の数】 12

(21)【出願番号】P 2020105553

(22)【出願日】2020-06-18

(65)【公開番号】P2021111319

(43)【公開日】2021-08-02

【審査請求日】2020-06-18

(31)【優先権主張番号】201911420575.8

(32)【優先日】2019-12-31

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】514322098

【氏名又は名称】ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド

【氏名又は名称原語表記】Ｂｅｉｊｉｎｇ Ｂａｉｄｕ Ｎｅｔｃｏｍ Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ．

【住所又は居所原語表記】２／Ｆ Ｂａｉｄｕ Ｃａｍｐｕｓ， Ｎｏ．１０， Ｓｈａｎｇｄｉ １０ｔｈ Ｓｔｒｅｅｔ， Ｈａｉｄｉａｎ Ｄｉｓｔｒｉｃｔ， Ｂｅｉｊｉｎｇ １０００８５， Ｃｈｉｎａ

(73)【特許権者】

【識別番号】521457387

【氏名又は名称】クンルンシン テクノロジー （ベイジン） カンパニー リミテッド

【氏名又は名称原語表記】Ｋｕｎｌｕｎｘｉｎ Ｔｅｃｈｎｏｌｏｇｙ （Ｂｅｉｊｉｎｇ） Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ

【住所又は居所原語表記】ＣＷ Ｓｅｃｔｉｏｎ， Ｆ／４， Ｂｕｉｌｄｉｎｇ １， Ｎｏ．１０， Ｓｈａｎｇｄｉ １０ｔｈ Ｓｔｒｅｅｔ， Ｈａｉｄｉａｎ Ｄｉｓｔｒｉｃｔ， １００１０１， Ｂｅｉｊｉｎｇ， Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002468

【氏名又は名称】弁理士法人後藤特許事務所

(72)【発明者】

【氏名】阮 元

(72)【発明者】

【氏名】李 浩洋

【審査官】田中 幸雄

(56)【参考文献】

【文献】中国特許出願公開第１０８７６５２４７（ＣＮ，Ａ）

【文献】特開平７－２１０６７２（ＪＰ，Ａ）

【文献】特開２００７－２４９２６２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １７／１６

(57)【特許請求の範囲】

【請求項1】

ＮＰＵ（Ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が実行する行列処理に用いられる行列データを、コンピュータを用いてメモリに記憶する行列記憶方法であって、
所定のＮ行×Ｍ列（前記Ｎ、Ｍの少なくとも一方が１より大きい）の分割粒度にしたがって行列を、少なくとも一つのＮ行×Ｍ列の第１データブロックを含み、前記行列の列数が前記Ｍの整数倍でなければ、さらに少なくとも一つのＮ行×Ｐ（前記Ｍより小さい）列でかつ隣接する前記第１データブロックとは行が揃う第２データブロックを含む複数のデータブロックに分割することと、
各前記第１データブロックのデータを前記メモリとしてのオフチップメモリに連続して記憶し、かつ各前記第２データブロックのデータを前記オフチップメモリに連続して記憶することとを含み、
前記オフチップメモリは、前記ＮＰＵの外部に設置され、
前記ＮＰＵが複数のオフチップメモリに接続するための複数の記憶チャネルを含むのであれば、前記分割粒度は、単一記憶チャネルの記憶粒度の整数倍である、ことを特徴とする行列記憶方法。

【請求項2】

前記行列の行数が前記Ｎの整数倍でなければ、前記複数のデータブロックは、さらに少なくとも一つのＬ（前記Ｎより小さい）行×Ｓ列の第３データブロックを含むことを特徴とする請求項１に記載の方法。

【請求項3】

前記第３データブロックの数が１であり、前記Ｓが前記行列の列数に等しいことを特徴とする請求項２に記載の方法。

【請求項4】

各前記第３データブロックのデータを前記オフチップメモリに連続して記憶することをさらに含むことを特徴とする請求項２または３に記載の方法。

【請求項5】

コンピュータを用いて実行する行列アクセス方法であって、
請求項１～４のいずれか一項に記載の行列記憶方法によってオフチップメモリに記憶される行列アクセス方法において、
前記行列のアクセスパラメータを含む前記行列へのアクセス要求を受信することと、
前記アクセスパラメータに対応するデータブロックが一つの前記第１データブロックまたは一つの前記第２データブロックを含むのであれば、前記データブロックのデータをオフチップメモリから読み取ることと、
前記アクセスパラメータに対応するデータブロックが前記第１データブロックの一部または前記第２データブロックの一部を含むのであれば、前記データブロックのデータを前記オフチップメモリから読み取ることを禁止することとを含むことを特徴とする行列アクセス方法。

【請求項6】

ＮＰＵ（Ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が実行する行列処理に用いられる行列データをメモリに記憶する行列記憶装置であって、
所定のＮ行×Ｍ列（前記Ｎ、Ｍの少なくとも一方が１より大きい）の分割粒度にしたがって行列を、少なくとも一つのＮ行×Ｍ列の第１データブロックを含み、前記行列の列数が前記Ｍの整数倍でなければ、さらに少なくとも一つのＮ行×Ｐ（前記Ｍより小さい）列でかつ隣接する前記第１データブロックとは行が揃う第２データブロックを含む複数のデータブロックに分割するための分割モジュールと、
各前記第１データブロックのデータを前記メモリとしてのオフチップメモリに連続して記憶し、かつ各前記第２データブロックのデータを前記オフチップメモリに連続して記憶するための第１記憶モジュールとを含み、
前記オフチップメモリは、前記ＮＰＵの外部に設置され、
前記ＮＰＵが複数のオフチップメモリに接続するための複数の記憶チャネルを含むのであれば、前記分割粒度は、単一記憶チャネルの記憶粒度の整数倍である、ことを特徴とする行列記憶装置。

【請求項7】

前記行列の行数が前記Ｎの整数倍でなければ、前記複数のデータブロックは、さらに少なくとも一つのＬ（前記Ｎより小さい）行×Ｓ列の第３データブロックを含むことを特徴とする請求項６に記載の装置。

【請求項8】

前記第３データブロックの数が１であり、前記Ｓが前記行列の列数に等しいことを特徴とする請求項７に記載の装置。

【請求項9】

各前記第３データブロックのデータを前記オフチップメモリに連続して記憶するための第２記憶モジュールをさらに含むことを特徴とする請求項７または８に記載の装置。

【請求項10】

請求項６～９のいずれか一項に記載の行列記憶装置に記憶されている行列へアクセスするための行列アクセス装置において、
前記行列のアクセスパラメータを含む前記行列へのアクセス要求を受信するための受信モジュールと、
前記アクセスパラメータに対応するデータブロックが一つの前記第１データブロックまたは一つの前記第２データブロックを含むのであれば、前記データブロックのデータをオフチップメモリから読み取るための読み取りモジュールと、
前記アクセスパラメータに対応するデータブロックが前記第１データブロックの一部または前記第２データブロックの一部を含むのであれば、前記データブロックのデータを前記オフチップメモリから読み取ることを禁止するための制御モジュールとを含むことを特徴とする行列アクセス装置。

【請求項11】

少なくとも一つのプロセッサと、
前記少なくとも一つのプロセッサと通信可能に接続するメモリとを含み、
前記メモリには、前記少なくとも一つのプロセッサによって実行可能な指令が格納され、前記指令が前記少なくとも一つのプロセッサによって実行されることによって、請求項１～５のいずれか一項に記載の方法を前記少なくとも一つのプロセッサに実行させることを可能にすることを特徴とする電子機器。

【請求項12】

コンピュータ指令が格納されている非一時的コンピュータ読み取り可能な記憶媒体であって、
前記コンピュータ指令は、請求項１～５のいずれか一項に記載の方法を前記コンピュータに実行させることに用いられることを特徴とする非一時的コンピュータ読み取り可能な記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、データ処理技術に係り、特にデータアクセス技術分野に係り、具体的には行列記憶方法、行列アクセス方法、装置、電子機器および記憶媒体に係る。

【背景技術】

【0002】

ニューラルネットワークは、音声認識、画像認識などの人工知能シーンで広く利用され、ニューラルネットワークの計算プロセスは、多くの行列処理に関与することが多い。ニューラルネットワーク計算プロセスに必要なメモリ空間が増大するにつれて、ニューラルネットワークプロセッサＮＰＵ（Ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は、オンチップメモリに加えて、オフチップメモリを通常備える。これにより、処理対象の行列をオフチップメモリに記憶しておき、処理時に、オフチップメモリに記憶された行列を必要に応じてオンチップメモリにロードする。現在、行列の記憶は、行記憶または列記憶の方式が一般的である。ＮＰＵは、行列計算の際に既存の記憶方式でデータをロードすることが一般的ではなく、これは、ＮＰＵの行列処理を非効率的にする。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本願は、行列記憶方法、行列アクセス方法、装置および電子機器を提供し、ＮＰＵの行列処理効率が低いという問題を解決しようとする。

【課題を解決するための手段】

【0004】

第１方面では、本願は、行列記憶方法を提供する。当該方法において、所定のＮ行×Ｍ列（前記Ｎ、Ｍの少なくとも一方が１より大きい）の分割粒度にしたがって行列を、少なくとも一つのＮ行×Ｍ列の第１データブロックを含み、前記行列の列数が前記Ｍの整数倍でなければ、さらに少なくとも一つのＮ行×Ｐ（前記Ｍより小さい）列でかつ隣接する前記第１データブロックとは行が揃う第２データブロックを含む複数のデータブロックに分割することと、各前記第１データブロックのデータをオフチップメモリに連続して記憶し、かつ各前記第２データブロックのデータを前記オフチップメモリに連続して記憶することとを含む。

【0005】

選択可能に、前記行列の行数が前記Ｎの整数倍でなければ、前記複数のデータブロックは、さらに少なくとも一つのＬ（前記Ｎより小さい）行×Ｓ列の第３データブロックを含む。

【0006】

前記第３データブロックの数が１であり、前記Ｓが前記行列の列数に等しい。

【0007】

選択可能に、前記方法において、各前記第３データブロックのデータを前記オフチップメモリに連続して記憶することをさらに含む。

【0008】

選択可能に、前記オフチップメモリが複数の記憶チャネルを含むのであれば、前記分割粒度は、単一記憶チャネルの記憶粒度（Ｓｔｏｒａｇｅ ｇｒａｎｕｌａｒｉｔｙ）の整数倍である。

【0009】

第２方面では、本願は、行列アクセス方法を提供する。前記行列は、第１方面のいずれか一項に記載の行列記憶方法によってオフチップメモリに記憶される行列である。前記方法において、前記行列のアクセスパラメータを含む前記行列へのアクセス要求を受信することと、前記アクセスパラメータに対応するデータブロックが完全な第１データブロックまたは完全な第２データブロックを含むのであれば、前記データブロックのデータをオフチップメモリから読み取ることと、前記アクセスパラメータに対応するデータブロックが完全でない第１データブロックまたは完全でない第２データブロックを含むのであれば、前記データブロックのデータを前記オフチップメモリから読み取ることを禁止することとを含む。

【0010】

第３方面では、本願は、行列記憶装置を提供する。当該装置は、所定のＮ行×Ｍ列（前記Ｎ、Ｍの少なくとも一方が１より大きい）の分割粒度にしたがって行列を、少なくとも一つのＮ行×Ｍ列の第１データブロックを含み、前記行列の列数が前記Ｍの整数倍でなければ、さらに少なくとも一つのＮ行×Ｐ（前記Ｍより小さい）列でかつ隣接する前記第１データブロックとは行が揃う第２データブロックを含む複数のデータブロックに分割するための分割モジュールと、各前記第１データブロックのデータをオフチップメモリに連続して記憶し、かつ各前記第２データブロックのデータを前記オフチップメモリに連続して記憶するための第１記憶モジュールとを含む。

【0011】

選択可能に、前記行列の行数が前記Ｎの整数倍でなければ、前記複数のデータブロックは、さらに少なくとも一つのＬ（前記Ｎより小さい）行×Ｓ列の第３データブロックを含む。

【0012】

選択可能に、前記第３データブロックの数が１であり、前記Ｓが前記行列の列数に等しい。

【0013】

選択可能に、前記装置は、各前記第３データブロックのデータを前記オフチップメモリに連続して記憶するための第２記憶モジュールをさらに含む。

【0014】

選択可能に、前記オフチップメモリが複数の記憶チャネルを含むのであれば、前記分割粒度は、単一記憶チャネルの記憶粒度の整数倍である。

【0015】

第４方面では、本願は、第３方面のいずれか一項に記載の行列記憶装置に記憶されている行列へアクセスするための行列アクセス装置を提供する。当該装置は、前記行列のアクセスパラメータを含む前記行列へのアクセス要求を受信するための受信モジュールと、前記アクセスパラメータに対応するデータブロックが完全な第１データブロックまたは完全な第２データブロックを含むのであれば、前記データブロックのデータをオフチップメモリから読み取るための読み取りモジュールと、前記アクセスパラメータに対応するデータブロックが完全でない第１データブロックまたは完全でない第２データブロックを含むのであれば、前記データブロックのデータを前記オフチップメモリから読み取ることを禁止するための制御モジュールとを含む。

【0016】

第５方面は、本願は、少なくとも一つのプロセッサと、前記少なくとも一つのプロセッサと通信可能に接続するメモリとを含む電子機器を提供する。前記メモリには、前記少なくとも一つのプロセッサによって実行可能な指令が格納され、前記指令が前記少なくとも一つのプロセッサによって実行されることによって、第１方面のいずれか一項に記載の方法を前記少なくとも一つのプロセッサに実行させることを可能にする。

【0017】

第６方面では、本願は、コンピュータ指令が格納されている非一時的コンピュータ読み取り可能な記憶媒体を提供し、前記コンピュータ指令は、第１方面のいずれか一項に記載の方法を前記コンピュータに実行させることに用いられることを特徴とする。

【0018】

本願の各実施例の利点および有益な効果は、以下、具体的な実施例に関連して説明される。

【図面の簡単な説明】

【0019】

図面は、本解決策をより良く理解するために使用され、本願を限定するものではない。

【図1】本願によるＮＰＵの構造を示すブロック図である。

【図2】本願の実施例１による行列記憶方法のフローチャートである。

【図3】本願による行列分割の概略図その１である。

【図4】本願による行列分割の概略図その２である。

【図5】本願による行列分割の概略図その３である。

【図6】本願によるマルチチャネルオフチップメモリが集積されているＮＰＵの構造を示すブロック図である。

【図7】従来の行列記憶方式の概略図である。

【図8】本願の実施例２による行列アクセス方法のフローチャートである。

【図9】本願による行列アクセスプロセスの例示図である。

【図10】本願による行列記憶装置の構造図である。

【図11】本願による行列アクセス装置の構造図である。

【図12】本願の実施例の行列記憶方法を実現するための電子機器のブロック図である。

【図13】本願の実施例の行列アクセス方法を実現するための電子機器のブロック図である。

【発明を実施するための形態】

【0020】

以下、理解に役立つための本願の実施例の様々な細部を含めて本願の例示的な実施例は、図面に基づいて説明されるが、例示的なものに過ぎないとされるべきである。したがって、当業者は、本願の範囲および趣旨から逸脱することなく、ここに記載された実施例に様々な変更および修正を加えることができることを認識するであろう。また、説明の明確化および簡略化のため、以下の記載では、周知の機能および構成についての記載は、省略する。

【0021】

実施例１
本願は、行列記憶装置に応用可能な行列記憶方法を提供し、たとえば当該方法がＮＰＵのプロセッサに適用可能である。図１は、典型的なＮＰＵの構造を示すブロック図である。図１に示されるように、ＮＰＵは、通常、制御ユニット、計算ユニット、オンチップメモリ、ダイレクトメモリアクセスＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）、メモリコントローラＭＣ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）およびオフチップメモリを含む。ＮＰＵが動作すると、ＤＭＡがＭＣにアクセス要求を送信する。ＭＣがオフチップメモリにアクセスしてニューラルネットワークモデルと処理対象データを取得し、ＤＭＡによりニューラルネットワークモデルと処理対象データをオンチップメモリに書き込む。その後、計算ユニットがオンチップメモリにアクセスしてデータを取得して計算を行い、計算結果がオンチップメモリに書き込まれ、ＤＭＡによりオフチップメモリに戻される。ここで、制御ユニットは、ＤＭＡおよび計算ユニットの動作を制御することに用いられる。

【0022】

オンチップメモリの空間制約のため、ＮＰＵは、行列計算の際に、行列のデータを、行全体または列全体の方式でロードするのではなく、通常、ブロックの方式でロードする。すなわち、上記処理対象データは、通常、行列のある行のデータブロックや、ある列のデータブロックではない。このため、既存の行記憶または列記憶の方式で行列を記憶すると、上記処理対象データがオフチップメモリに記憶されるアドレス空間の連続性が悪くなり、ＮＰＵの行列処理効率が低下する。

【0023】

そこで、ＮＰＵの行列処理効率を向上させるため、本願では、行列記憶方法を提供する。

【0024】

図２に示すように、当該行列記憶方法は、以下のステップを含む。

【0025】

ステップ１０１において、所定のＮ行×Ｍ列の分割粒度にしたがって行列を複数のデータブロックに分割する。前記Ｎ、Ｍの少なくとも一方が１より大きい。ここで、前記複数のデータブロックは、少なくとも一つの第１データブロックを含み、前記第１データブロックがＮ行×Ｍ列のデータブロックである。前記行列の列数が前記Ｍの整数倍でなければ、前記複数のデータブロックは、さらに少なくとも一つのＮ行×Ｐ列の第２データブロックを含み、前記第２データブロックは、隣接する前記第１データブロックとは行が揃う。前記Ｐは、前記Ｍより小さい。

【0026】

上記行列は、オフチップメモリに記憶されるべき行列、またはオフチップメモリに記憶される必要がある行列として理解される。このステップの前に、行列記憶装置は、当該行列を予め取得する。当該行列は、サイズが限られず、仮にＡ行×Ｂ列の行列とする。

【0027】

なお、行列の行数および列数は、ともに正の整数であり、分割粒度の行数および列数、各データブロックの行数および列数も、正の整数であることは容易に理解できる。

【0028】

本願において、「分割」という用語は、データブロックを区分すること、すなわち、行列をＮ行×Ｍ列の分割粒度で複数のデータブロックに区分すると理解できる。「分割粒度」とは、ブロックの単位サイズとして理解できる。行列の行数がちょうどＮの整数倍、かつ列数がちょうどＭの整数倍であれば、分割粒度で分割し、行列を複数のデータブロックに均等に分割することができ、各データブロックのサイズが、いずれも分割粒度に等しい。本願では、分割粒度に等しいサイズのデータブロックを第１データブロック、あるいは、ベースデータブロックと呼ぶ。

【0029】

図３は、行列のサイズが分割粒度の整数倍である例を示す。図３に示すように、１２×１０２４の行列を例にとると、分割粒度が４×２５６であるとすると、行列は、データブロックａ～データブロックｌの１２個のデータブロックに分割される。この１２個のデータブロックは、それぞれ、第１データブロック（またはベースデータブロック）である。各第１データブロックのサイズは、４×２５６であり、各第１データブロックが必要とするアドレス空間のサイズは、１ＫＢである。ここで、例えば、データブロックａが占めるアドレス空間は、０～１Ｋのアドレスであり、データブロックｂが占めるアドレス空間は、１Ｋ～２Ｋのアドレスであり、データブロックｃが占めるアドレス空間は、２Ｋ～３Ｋのアドレスである。

【0030】

また、一部の実際の場合には、行列のサイズが分割粒度の整数倍ではなく、たとえば行列の列数ＢがＭの整数倍ではなく、または、行列の行数ＡがＮの整数倍ではない。このように、行列は、図３のように、複数の第１データブロックに均等に分割されることはできない。このようなシナリオに対し、本願では、図４に示す分割方法を提供する。図４に示すように、１２×１１５２の行列を例にとり、分割粒度を４×２５６とすると、当該行列を均等に分割することができない。行列の（（０，０），（１１，１０２３））の部分は、図３に示す分割方式を用いて、１２個の第１データブロック、すなわちデータブロックａ～ｄ、データブロックｆ～ｉ、データブロックｋ～ｎに分割することができる。また、行列の（（０，１０２４），（１１，１１５１））の部分については、３つの第２データブロック、すなわちデータブロックｅ、データブロックｊ、データブロックｏに分割することができる。各第２データブロックは、隣接する第１データブロックとは行が揃う。したがって、第２データブロックは、アラインメントデータブロックと称する。各第２データブロックのサイズは、４×１２８であり、各第２データブロックが必要とするアドレス空間のサイズは、０．５ＫＢである。

【0031】

本出願において、分割粒度のサイズは、必要に応じて予め設定されてもよく、たとえば、行列のアクセス要件に応じて分割粒度が予め設定されてもよい。オフチップメモリのインターリーブ粒度（Ｉｎｔｅｒｌｅａｖｉｎｇ ｇｒａｎｕｌａｒｉｔｙ）に応じて、分割粒度を予め設定してもよい。さらに、分割粒度は、経験的なパラメータに基づいて予め設定されていてもよい。

【0032】

ステップ１０２において、各前記第１データブロックのデータをオフチップメモリに連続して記憶し、かつ各前記第２データブロックのデータを前記オフチップメモリに連続して記憶する。

【0033】

行列を分割した後、行列のデータブロックにアクセスする後続のプロセスにおいて、アクセス対象データがオフチップメモリに記憶されるアドレス空間の連続性を高めるために、当該ステップにおいて、各第１データブロックのデータをオフチップメモリに連続して記憶する。また、データブロックに第２データブロックが含まれるシナリオについて、さらに、各第２データブロックのデータをオフチップメモリに連続して記憶する。

【0034】

データブロックのデータをオフチップメモリに連続して記憶することは、データブロックのデータに対してアドレスリマッピングを行い、一つのブロック内のデータがアドレス空間で連続なアドレスを占めることを実現すると理解できる。上記第１データブロックと第２データブロックは、アドレスリマッピングを経たデータブロックと理解できる。

【0035】

なお、各第１データブロックまたは第２データブロックのデータをオフチップメモリに連続して記憶する場合、同一のデータブロックのデータが連続して記憶されていればよく、異なるデータブロック間のデータが連続して記憶される必要があるかは、本願において限定されない。たとえば、図４において、データブロックａのデータは、オフチップメモリの連続したアドレスを占め、データブロックｂのデータも、オフチップメモリの連続したアドレスを占めるが、データブロックａとデータブロックｂのデータが連続したアドレスを占めるか否かは、本願に限定されない。

【0036】

記憶対象行列を上記方式でオフチップメモリに記憶した後、この行列にアクセスする必要がある場合、アクセスされるデータブロックは、完全な第１データブロックまたは完全な第２データブロック（第２データブロックが存在する場合）を含む必要がある。これにより、アクセスされるデータのアドレス空間における連続性が向上される。たとえば、図３に示すように、アクセスされるデータブロックは、データブロックｃ、データブロックｄ、データブロックｇ、データブロックｈの４つの完全な第１データブロックを含むものとする。また、たとえば、図４に示すように、アクセスされるデータブロックは、データブロックｄ、データブロックｅ、データブロックｉ、データブロックｊ、データブロックｎ、データブロックｏの３つの完全な第１データブロックと３つの完全な第２データブロックを含むものとする。

【0037】

本願による上記実施例は、以下の利点および有益な効果を有する。行列を所定の分割粒度で分割し、分割された第１データブロックと第２データブロック（第２データブロックが存在する場合）のデータをオフチップメモリに連続して記憶することにより、データブロックを完全かつ連続的にオフチップメモリに書き込むことを実現することができる。行列のデータブロックへのアクセスが必要となると、オフチップメモリに連続して記憶された完全なデータブロックを読み取ることができ、アクセスされるデータのアドレス空間での連続性を向上させることができる。アクセスされるデータのアドレス空間における連続性が向上するため、データの読み取り速度を向上させ、アクセス効率を向上させることができる。以上のように、本願による上記実施例は、行列処理効率を向上させることができる。

【0038】

選択可能に、前記行列の行数が前記Ｎの整数倍でない場合、前記複数のデータブロックは、Ｌ行×Ｓ列の少なくとも１つの第３データブロックをさらに含み、前記Ｌは前記Ｎよりも小さい。

【0039】

一部の実際の場合には、行列の行数Ａは、Ｎの整数倍ではない。このように、行列は、図３または図４のように、ちょうど第１データブロックと第２データブロック（第２データブロックが存在する場合）とに分割されない。このとき、行列を第１データブロックと第２データブロックとに分割した後、残りのデータブロックを少なくとも１つの第３データブロックに分割する。各第３データブロックの行数Ｌを残りのデータブロックの行数とし、列数Ｓの値は限定されない。たとえば、Ｓの値をＭと等しくしてもよいし、Ｍより小さくても大きくてもよい。Ｓの値がＭに等しいとき、各第３データブロックは、隣接する第１データブロックとは列が揃う。

【0040】

行列を第１データブロックと第２データブロックとに分割した後、残りのデータブロックの行数は一般に小さく、同様に第３データブロックの行数も小さいので、第３データブロックの記憶方式は、本願において限定されず、即ち、第３データブロックを如何なる実現可能な記憶方式でオフチップメモリに記憶することができる。たとえば，第３データブロックに対してアドレスリマッピングをしてもよいし、第３データブロックに対しアドレスリマッピングをしなくてもよい。

【0041】

第３データブロックに対しアドレスリマッピングをすれば、各前記第３データブロックのデータを前記オフチップメモリに連続して記憶することができる。この場合、アクセスが必要なデータブロックが第３データブロックを含む場合、アクセスされるデータのアドレス空間における連続性をさらに向上させることができる。第３データブロックにアドレスリマッピングをしない場合、第３データブロックは、アドレスリマッピングをされていないデータブロックと理解され、リマッピングレスデータブロックと呼ぶ。

【0042】

第３データブロックの行数は一般に小さく、アクセスされるデータブロックは完全な第３データブロックを含むことが保証されないため、第３データブロックに対しアドレスリマッピングをしても、メモリアクセス帯域幅の最適化に対する効果は一般に小さい。そこで、本願では、第３データブロックに対しアドレスリマッピングを行うか否かは、限定しない。このように、第３データブロックの記憶方式に柔軟性を持たせている。

【0043】

さらに、前記第３データブロックの数は、１であり、前記Ｓは、前記行列の列数に等しい。

【0044】

行列を第１データブロックと第２データブロックとに分割した後、残りのデータブロックの行数は一般に少ないので、残りのデータブロック全体を１つの第３データブロックとしてもよい。これにより、行列分割をより簡略化することができる。

【0045】

図５に示すように、１３×１１５２の行列を例にとると、分割粒度が４×２５６であるとすると、当該行列を均等に分割できない。行列の（（０，０），（１１，１１５１））の部分は、図４に示す分割方式を用いて、１２個の第１データブロックと３個の第２データブロック、即ちデータブロックａからデータブロックｏに均等に分割することができる。また、行列の（（１２，０），（１２，１１５１））の部分については、１つの第３データブロック、すなわちデータブロックｐに分割することができる。

【0046】

当該行列にアクセスし、たとえばＤＭＡでは、行列の（（０，２５６），（１２，５１１））のブロックをロードする必要があると、オフチップメモリからデータブロックｂ、データブロックｇ、データブロックｌ、一部のデータブロックｐを順次読み取る必要がある。ここで、一部のデータブロックｐのデータに対応する記憶アドレスは、不連続であり、他の３つのデータブロックのデータに対応する記憶アドレスは、連続であることが可能である。アクセスされるデータがオフチップメモリに記憶されるアドレス空間の連続性が優れることが分かる。

【0047】

また、たとえばＤＭＡが行列の（（０，７６８），（１２，１１５１））のブロックをロードする必要がある場合、データブロックｄ、データブロックｅ、データブロックｉ、データブロックｊ、データブロックｎ、データブロックｏ、および一部のデータブロックｐをオフチップメモリから順次読み取る必要がある。ここで、一部のデータブロックｐのデータに対応する記憶アドレスは不連続であり、他の６つのデータブロックのデータに対応する記憶アドレスは連続である。アクセスされるデータがオフチップメモリに記憶されるアドレス空間の連続性が優れることが分かる。

【0048】

選択可能に、前記オフチップメモリが複数の記憶チャネルを含む場合、前記分割粒度は、単一の記憶チャネルの記憶粒度の整数倍である。

【0049】

行列関連の様々な計算を改善するために、ＮＰＵ内部には、多数の並列動作可能な計算ユニットが集積される。ＤＭＡ、オンチップメモリ、計算ユニット間のデータパスがＮＰＵチップ内にあるので、非常に高い帯域幅を容易に達することができる。ＭＣがオフチップメモリにアクセスする帯域幅は、メモリプロトコルの標準化サイクルおよび物理的な実現の困難さ等によって制限され、単一チャネルのメモリアクセス帯域幅は、容易に向上させることができない。したがって、ＤＭＡではデータをオンチップメモリに書き込む速度は制限され、行列をＮＰＵに伝達するのにかかる時間は、計算時間を超える可能性があり、最終的に、計算ユニットに多くの待機時間をもたらし、ＮＰＵの全体的な性能に影響を与える。

【0050】

この問題を解決するために、一般的に、マルチチャネルのオフチップメモリをＮＰＵに集積してメモリアクセス帯域幅を拡大させる。図６は、マルチチャネルのオフチップメモリが集積されたＮＰＵの構造を示すブロック図を提供し、ここで、ＮＯＣ（Ｎｅｔｗｏｒｋ ｏｎ Ｃｈｉｐ）がオンチップネットワークであり、オフチップメモリのチャネル数が４つ（４つに限定されない）である。マルチチャネルのオフチップメモリが集積されている条件では、ＤＭＡがＮＯＣにアクセス要求を送信し、ＮＯＣがＭＣを介して複数のチャネルのオフチップメモリに並行してアクセスすることが可能となり、全体的なオフチップメモリアクセス帯域幅を数倍向上させることが可能となる。

【0051】

しかしながら、実際のシナリオでは、アクセス要求が複数のチャネル間で均衡を保つことができない。すなわち、アクセス要求が複数のチャネルをカバーすることができない。その結果、マルチチャネルのメモリアクセス帯域幅が実際に利用されない。したがって、実際のオフチップ記憶帯域幅の利用率に達しない。行列（ベクトルを含む）の計算動作を例にとると、オンチップメモリ空間の制約からＤＭＡにブロックのアクセス指令を送信し、行列を分割してオンチップメモリにロードして計算を行うのが一般的である。現在の行列記憶は、基本的には、行記憶または列記憶の方式が用いられ、すなわち、行列の１行（または１列）のデータがアドレス空間では連続する。行記憶（または列記憶）によって、行列における必要なブロックデータのアドレッシングが容易である。しかしながら、このように一度アクセスするデータがアドレス空間で連続していることは保証されず、アクセスするデータが最終的に同一チャネルのメモリに分布してしまうことがあり、ＤＭＡが取得するデータ帯域幅は、設計目標の数分の１しかない。ここでは、ＮＰＵが４記憶チャネルのオフチップメモリで、チャネル毎のインタリーブ粒度が２５６Ｂである場合を例にとる。ＮＰＵは、図７に示す４×１０２４の行列の（（０，２５６），（３，５１１））のブロックをロードする必要があり、当該行列は、行記憶の方式でそれぞれ記憶チャネル０～記憶チャネル３に記憶され、行列のマルチチャネルアドレスインタリーブ規則により、行列の（（０，２５６），（３，５１１））のブロックは、記憶チャネル１のオフチップメモリのみに記憶される。すると、ＮＰＵのＤＭＡは、実際にこのブロックをロードする際に、１／４のオフチップメモリ帯域幅しか実現できず、その期間中に、３つの記憶チャネルが全て待機状態である。

【0052】

そこで、本願では、マルチチャネルのオフチップメモリに対する行列記憶方法を提供する。すなわち、前記オフチップメモリが複数の記憶チャネルを含む場合、前記分割粒度は、単一記憶チャネルの記憶粒度の整数倍である。ここで、「記憶粒度」という用語は、インタリーブ粒度と理解される。

【0053】

ＮＰＵが４つの記憶チャネルのオフチップメモリを有し、記憶粒度が２５６Ｂであるとすると、アドレス分布方式は、２５６＊０～２５６＊１－１がチャネル０を経てアクセスされ、２５６＊１～２５６＊２－１がチャネル１を経てアクセスされ、２５６＊２～２５６＊３－１がチャネル２を経てアクセスされ、２５６＊３～２５６＊４－１がチャネル３を経てアクセスされ、２５６＊４～２５６＊５－１がチャネル０を経てアクセスされ、……である。このように、アクセスするデータがアドレス空間的に連続した１ＫＢであれば、ＮＰＵは、４つのチャネルに並行してアクセスし、所望のメモリアクセス帯域幅を達成することができる。

【0054】

分割粒度が単一記憶チャネルの記憶粒度の整数倍であるため、各第１データブロックのサイズは、単一記憶チャネルの記憶粒度の整数倍である。したがって、各アクセスは完全な第１データブロックを含まなければならないので、各アクセスは、少なくとも１つの記憶チャネルをカバーする。アクセスされるデータブロックの数が１つを超えると、各アクセスは、少なくとも２つの記憶チャネルをカバーする。各アクセスで記憶チャネルのカバー率が向上することが分かる。前記整数倍は、１倍、２倍、３倍、４倍などであってもよい。図６に示す４つの記憶チャネルのオフチップメモリが集積されたＮＰＵの場合、分割粒度は、単一記憶チャネルの記憶粒度の４倍である。これにより、各第１データブロックが全ての記憶チャネルをカバーすることができ、記憶チャネルのカバー率がさらに向上する。

【0055】

この実施形態では、行列の分割粒度とオフチップメモリの記憶チャネルの記憶粒度とを関連付けることで、各記憶チャネルのカバー率を向上させることができ、オフチップメモリのメモリアクセス帯域幅を向上させ、全ての記憶チャネルのメモリアクセス帯域幅を可能な限り利用し、ＮＰＵの性能を確実に向上させる。

【0056】

なお、本願における行列記憶方法の複数の選択可能な実施形態は、互いに組み合わせて実現してもよいし、単独で実現してもよく、本願は限定されない。

【0057】

本願の上記実施例は、以下の利点や有益な効果を有する。行列をオフチップメモリに記憶する前に、まず行列を所定の分割粒度で分割し、分割された第１データブロックと第２データブロック（第２データブロックが存在する場合）のデータをオフチップメモリに連続して記憶する。上記技術手段の採用により、データブロックを完全かつ連続的にオフチップメモリに書き込むことを実現することができ、行列のデータブロックへのアクセスが必要となると、オフチップメモリに連続して記憶されるデータブロックを完全に読み取ることができ、アクセスされるデータのアドレス空間における連続性が改善される。よって、本願による上記実施例によれば、行列処理効率を向上させることができる。

【0058】

実施例２
本願は、実施例１の行列記憶方法に適応する行列アクセス方法をさらに提供する。当該方法において、アクセスされる行列は、実施例１の行列記憶方法によってオフチップメモリに記憶される行列である。当該方法は、行列アクセス装置に応用可能であり、たとえば、当該方法は、ＮＰＵのプロセッサに適用可能である。

【0059】

図８に示すように、当該行列アクセス方法は、以下のステップを含む。
ステップ２０１において、前記行列のアクセスパラメータを含む前記行列へのアクセス要求を受信する。
ステップ２０２において、前記アクセスパラメータに対応するデータブロックが完全な第１データブロックまたは完全な第２データブロックを含むのであれば、前記データブロックのデータをオフチップメモリから読み取る。
ステップ２０３において、前記アクセスパラメータに対応するデータブロックが完全でない第１データブロックまたは完全でない第２データブロックを含むのであれば、前記データブロックのデータを前記オフチップメモリから読み取ることを禁止する。

【0060】

実施例１の行列記憶方法を用いてオフチップメモリに記憶される行列に関して、アクセスされるとき、ロードされるデータブロックのサイズは、ある程度要求される。すなわち、アクセスされるデータブロックは、完全な第１データブロックまたは完全な第２データブロック（第３データブロックの一部のみを含んでもよい）を含まなければならない。アクセスされたデータブロックが完全でない第１データブロックまたは完全でない第２データブロックを含むのであれば、データブロックをオフチップメモリからロードすることを禁止する。

【0061】

以下、行列アクセスの全体的なプロセスについて例示的に説明する。

【0062】

ＮＰＵが行列にアクセスする必要がある場合、ＤＭＡコントローラは、行列に対するアクセス要求を受信する。このアクセス要求は、（行列の長さｎ、幅ｍ、先頭アドレスｂａｓｅ＿ａｄｄｒ）などの行列の情報を含み、（データブロックの左上隅要素の位置インデックス（ｍ＿ｓｔａｒｔ，ｎ＿ｓｔａｒｔ）、データブロックの右下隅要素の位置インデックス（ｍ＿ｅｎｄ－１，ｎ＿ｅｎｄ－１）などのアクセスすべきデータブロックの情報をさらに含み、さらに、（ｂｌｋ＿ｍ，ｂｌｋ＿ｎ）などの分割粒度の情報を含む。この分割粒度の情報は、第１データブロックの長さおよび幅の情報として理解できる。上記情報は、いずれもアクセスパラメータとして理解できる。アクセスパラメータにより、行列内のアクセスされるデータブロックが決定される。

【0063】

その後、ＤＭＡコントローラは、アクセスパラメータが要件を満たすか、すなわち、アクセスパラメータに対応するデータブロックが、完全な第１データブロックまたは完全な第２データブロックを含むかを判断する。具体的には、ｍ＿ｓｔａｒｔ％ｂｌｋ＿ｍ＝＝０、ｎ＿ｓｔａｒｔ％ｂｌｋ＿ｎ＝＝０、ｍ＿ｅｎｄ％ｂｌｋ＿ｍ＝＝０、または、ｍ＿ｅｎｄ＝＝ｍ、ｎ＿ｅｎｄ％ｂｌｋ＿ｎ＝＝０、または、ｎ＿ｅｎｄ＝＝ｎが成立するか否かを判断する。一般に、ｂｌｋ＿ｍおよびｂｌｋ＿ｎは、ハードウエア回路による判断を容易にするように２のべき乗に設定される。上記式が成り立つ場合は、アクセスパラメータが要件を満たすことを示し、逆の場合に、要件を満たさないことを示す。

【0064】

アクセスパラメータが要件を満たす場合、データブロックへのアクセスが可能となる。アクセスパラメータが要件を満たさない場合、エラー通知が返される。

【0065】

データブロックへのアクセスを行う場合、現在の処理対象のデータブロックの種類とパラメータは、ｃｕｒ＿ｍとｃｕｒ＿ｎとから決定される。ｃｕｒ＿ｍの初期値は、ｍ＿ｓｔａｒｔであり、ｃｕｒ＿ｎ初期値は、ｎ＿ｓｔａｒｔである。現在の処理対象のデータブロックが第１データブロックまたは第２データブロックである場合、連続したアドレス空間にアクセスして、必要なデータを取得し、現在のデータブロックの処理が完了した後、現在の処理対象のデータブロックの種類に応じてｃｕｒ＿ｍ、ｃｕｒ＿ｎを更新することを繰り返す。現在の処理対象のデータブロックが第３データブロックである場合には、必要なデータを取得するには、複数のアドレスにアクセスする必要がある。これで、データブロックへのアクセスが完了し、全体のフローが終了する。図９は、行列アクセスの全体的なプロセスの一例を示す。

【0066】

なお、本願の行列アクセス方法に関する実施形態は、実施例１における行列アクセスに関する説明を参照し、同様の効果を奏することができるため、重複を避けるため、ここではその説明を省略する。

【0067】

本願の上記実施例は、以下の利点または有益な効果を有する。行列のデータブロックにアクセスする必要がある場合、アクセスパラメータに対応するデータブロックが、完全な第１データブロックまたは第２データブロックを含むのであれば、オフチップメモリの連続なアドレス空間から当該データブロックを読み取る。アクセスパラメータに対応するデータブロックが、完全でない第１データブロックまたは第２データブロックを含むのであれば、オフチップメモリの連続なアドレス空間から当該データブロックを読み取ることを禁止する。上記の技術手段の採用によれば、オフチップメモリに連続して記憶されるデータブロックを完全に読み取ることができ、アクセスされるデータのアドレス空間における連続性を向上させることができる。以上のように、本願による上記実施例によれば、行列処理効率を向上させることができる。

【0068】

本願は、行列記憶装置をさらに提供する。図１０に示すように、行列記憶装置３００は、所定のＮ行×Ｍ列（前記Ｎ、Ｍの少なくとも一方が１より大きい）の分割粒度にしたがって行列を、少なくとも一つのＮ行×Ｍ列の第１データブロックを含み、前記行列の列数が前記Ｍの整数倍でなければ、さらに少なくとも一つのＮ行×Ｐ（前記Ｍより小さい）列でかつ隣接する前記第１データブロックとは行が揃う第２データブロックを含む複数のデータブロックに分割するための分割モジュール３０１と、各前記第１データブロックのデータをオフチップメモリに連続して記憶し、かつ各前記第２データブロックのデータを前記オフチップメモリに連続して記憶するための第１記憶モジュール３０２とを含む。

【0069】

選択可能に、前記行列の行数が前記Ｎの整数倍でなければ、前記複数のデータブロックは、さらに少なくとも一つのＬ（前記Ｎより小さい）行×Ｓ列の第３データブロックを含む。

【0070】

選択可能に、前記第３データブロックの数が１であり、前記Ｓが前記行列の列数に等しい。

【0071】

選択可能に、行列記憶装置３００は、各前記第３データブロックのデータを前記オフチップメモリに連続して記憶するための第２記憶モジュールをさらに含む。

【0072】

選択可能に、前記オフチップメモリが複数の記憶チャネルを含むのであれば、前記分割粒度は、単一記憶チャネルの記憶粒度の整数倍である。

【0073】

本願による行列記憶装置３００は、上記行列記憶方法の実施例における行列記憶装置によって実現される各プロセスを実現可能であり、かつ同じ有益な効果を奏することもできるので、重複を避けるためにここではその説明を省略する。

【0074】

本願は、上記行列記憶装置３００に記憶されている行列へアクセスするための行列アクセス装置をさらに提供する。図１１に示すように、行列アクセス装置４００は、前記行列のアクセスパラメータを含む前記行列へのアクセス要求を受信するための受信モジュール４０１と、前記アクセスパラメータに対応するデータブロックが完全な第１データブロックまたは完全な第２データブロックを含むのであれば、前記データブロックのデータをオフチップメモリから読み取るための読み取りモジュール４０２と、前記アクセスパラメータに対応するデータブロックが完全でない第１データブロックまたは完全でない第２データブロックを含むのであれば、前記データブロックのデータを前記オフチップメモリから読み取ることを禁止するための制御モジュール４０３とを含む。

【0075】

本願の実施例に基づき、本願は、電子機器および読み取り可能な記憶媒体をさらに提供する。

【0076】

図１２は、本願の実施例に係る行列記憶方法に基づく電子機器のブロック図である。電子機器は、ラップトップコンピュータ、デスクトップコンピュータ、ワークステーション、パーソナルデジタルアシスタント、サーバ、ブレードサーバ、メインフレームコンピュータ、および他の適切なコンピュータなどの様々な形態のデジタルコンピュータを表すことが意図される。電子機器は、また、パーソナルデジタルプロセシング、セルラー電話、スマートフォン、ウェアラブルデバイス、および他の同様のコンピューティングデバイスなど、様々な形態のモバイルデバイスを表してもよい。本明細書に示される構成要素、それらの接続および関係、並びにそれらの機能は、単なる例であり、本明細書に記載および／または特許請求される本願の実施を限定することを意図しない。

【0077】

図１２に示すように、当該電子機器は、１つまたは複数のプロセッサ５０１と、メモリ５０２と、各構成要素を接続するための、高速インターフェースと低速インターフェースとを含むインターフェースとを含む。各構成要素は、異なるバスで互いに接続され、共通のマザーボード上に実装されてもよいし、必要に応じてほかの形態で実装されてもよい。プロセッサは、インターフェースに結合されたディスプレイデバイスなどの外部入出力装置上にＧＵＩのグラフィカル情報を表示するために、メモリ内またはメモリ上に記憶された指令を含む、電子機器内で実行される指令を処理できる。他の実施形態では、複数のプロセッサおよび／または複数のバスが、必要に応じて、複数のメモリとともに使用されてもよい。また、複数の電子機器が接続され、各機器が必要な動作の一部を提供するようにしてもよい（たとえば、サーバアレイ、ブレードサーバ群、マルチプロセッサシステムとする）。図１２では、１つのプロセッサ５０１を例に挙げている。

【0078】

メモリ５０２は、本願において提供される非一時的コンピュータ読み取り可能な記憶媒体である。前記メモリには、少なくとも１つのプロセッサによって実行可能な指令が格納され、本願において提供される行列記憶方法を前記少なくとも１つのプロセッサに実行させる。本願の非一時的コンピュータ読み取り可能な記憶媒体には、本願において提供される行列記憶方法をコンピュータに実行させるためのコンピュータ指令が格納されている。

【0079】

メモリ５０２は、非一時的コンピュータ読み取り可能な記憶媒体として機能し、非一時的ソフトウェアプログラム、非一時的コンピュータ実行可能プログラム、および、本願の実施例における行列記憶方法に対応するプログラム指令／モジュール（たとえば、図１０に示される分割モジュール３０１、第１記憶モジュール３０２）などのモジュールを記憶するために使用される。プロセッサ５０１は、メモリ５０２に格納された非一時的ソフトウェアプログラム、指令、モジュールを実行することにより、サーバの各種の機能アプリケーションやデータ処理を実行し、すなわち、上述した方法実施例における行列記憶方法を実現する。

【0080】

メモリ５０２は、オペレーティングシステム、少なくとも１つの機能に必要なアプリケーションを記憶することができるプログラム記憶領域と、行列記憶方法に基づく電子機器の使用に応じて作成されたデータ等を記憶することができるデータ記憶領域とを含むことができる。さらに、メモリ５０２は、高速ランダムアクセスメモリを含んでもよく、また、少なくとも１つの磁気ディスク記憶装置、フラッシュメモリデバイス、または他の非一時的固体記憶デバイスなどの、非一時的メモリを含んでもよい。いくつかの実施形態において、メモリ５０２は、任意選択で、プロセッサ５０１に対してリモートに配置されたメモリを含んでもよい。これらのリモートメモリは、行列記憶方法の電子機器にネットワークを介して接続されてもよい。上記ネットワークの例としては、インターネット、イントラネット、ローカルエリアネットワーク、移動体通信ネットワーク、およびこれらの組み合わせが挙げられるが、これらに限定されない。

【0081】

行列記憶方法の電子機器は、入力装置５０３と出力装置５０４とをさらに備えてもよい。プロセッサ５０１、メモリ５０２、入力装置５０３、出力装置５０４は、バスまたはその他の方式で接続されてもよいが、図１２ではバスで接続されている例を示している。

【0082】

入力装置５０３は、数字または文字情報の入力を受信し、タッチスクリーン、キーパッド、マウス、トラックパッド、タッチパッド、ポインティングスティック、１つ以上のマウスボタン、トラックボール、ジョイスティックなどの入力装置のような、行列記憶方法の電子機器のユーザ設定および機能制御に関するキー信号入力を生成することができる。出力装置５０４は、ディスプレイ装置、補助照明装置（たとえば、ＬＥＤ）、および触覚フィードバック装置（たとえば、振動モータ）などを含んでもよい。当該表示装置は、液晶ディスプレイ（ＬＣＤ）、発光ダイオード（ＬＥＤ）ディスプレイ、およびプラズマディスプレイを含むが、これらに限定されない。いくつかの実施形態では、表示装置は、タッチスクリーンであってもよい。

【0083】

図１３は、本願の実施例に係る行列アクセス方法に基づく電子機器のブロック図である。電子機器は、ラップトップコンピュータ、デスクトップコンピュータ、ワークステーション、パーソナルデジタルアシスタント、サーバ、ブレードサーバ、メインフレームコンピュータ、および他の適切なコンピュータなどの様々な形態のデジタルコンピュータを表すことが意図される。電子機器は、また、パーソナルデジタルプロセシング、セルラー電話、スマートフォン、ウェアラブルデバイス、および他の同様のコンピューティングデバイスなど、様々な形態のモバイルデバイスを表してもよい。本明細書に示される構成要素、それらの接続および関係、並びにそれらの機能は、単なる例であり、本明細書に記載および／または特許請求される本願の実施を限定することを意図しない。

【0084】

図１３に示すように、当該電子機器は、１つまたは複数のプロセッサ６０１と、メモリ６０２と、各構成要素を接続するための、高速インターフェースと低速インターフェースとを含むインターフェースとを含む。各構成要素は、異なるバスで互いに接続され、共通のマザーボード上に実装されてもよいし、必要に応じてほかの形態で実装されてもよい。プロセッサは、インターフェースに結合されたディスプレイデバイスなどの外部入出力装置上にＧＵＩのグラフィカル情報を表示するために、メモリ内またはメモリ上に記憶された指令を含む、電子機器内で実行される指令を処理できる。他の実施形態では、複数のプロセッサおよび／または複数のバスが、必要に応じて、複数のメモリとともに使用されてもよい。また、複数の電子機器が接続され、各機器が必要な動作の一部を提供するようにしてもよい（たとえば、サーバアレイ、ブレードサーバ群、マルチプロセッサシステムとする）。図１３では、１つのプロセッサ６０１を例に挙げている。

【0085】

メモリ６０２は、本願において提供される非一時的コンピュータ読み取り可能な記憶媒体である。前記メモリには、少なくとも１つのプロセッサによって実行可能な指令が格納され、本願において提供される行列アクセス方法を前記少なくとも１つのプロセッサに実行させる。本願の非一時的コンピュータ読み取り可能な記憶媒体には、本願において提供される行列アクセス方法をコンピュータに実行させるためのコンピュータ指令が格納されている。

【0086】

メモリ６０２は、非一時的コンピュータ読み取り可能な記憶媒体として機能し、非一時的ソフトウェアプログラム、非一時的コンピュータ実行可能プログラム、および、本願の実施例における行列アクセス方法に対応するプログラム指令／モジュール（たとえば、図１１に示される受信モジュール４０１、読み取りモジュール４０２および制御モジュール４０３）などのモジュールを記憶するために使用される。プロセッサ６０１は、メモリ６０２に格納された非一時的ソフトウェアプログラム、指令、モジュールを実行することにより、サーバの各種の機能アプリケーションやデータ処理を実行し、すなわち、上述した方法実施例における行列アクセス方法を実現する。

【0087】

メモリ６０２は、オペレーティングシステム、少なくとも１つの機能に必要なアプリケーションを記憶することができるプログラム記憶領域と、行列アクセス方法に基づく電子機器の使用に応じて作成されたデータ等を記憶することができるデータ記憶領域とを含むことができる。さらに、メモリ６０２は、高速ランダムアクセスメモリを含んでもよく、また、少なくとも１つの磁気ディスク記憶装置、フラッシュメモリデバイス、または他の非一時的固体記憶デバイスなどの、非一時的メモリを含んでもよい。いくつかの実施形態において、メモリ６０２は、任意選択で、プロセッサ６０１に対してリモートに配置されたメモリを含んでもよい。これらのリモートメモリは、行列アクセス方法の電子機器にネットワークを介して接続されてもよい。上記ネットワークの例としては、インターネット、イントラネット、ローカルエリアネットワーク、移動体通信ネットワーク、およびこれらの組み合わせが挙げられるが、これらに限定されない。

【0088】

行列アクセス方法の電子機器は、入力装置６０３と出力装置６０４とをさらに備えてもよい。プロセッサ６０１、メモリ６０２、入力装置６０３、出力装置６０４は、バスまたはその他の方式で接続されてもよいが、図１２ではバスで接続されている例を示している。

【0089】

入力装置６０３は、数字または文字情報の入力を受信し、タッチスクリーン、キーパッド、マウス、トラックパッド、タッチパッド、ポインティングスティック、１つ以上のマウスボタン、トラックボール、ジョイスティックなどの入力装置のような、行列アクセス方法の電子機器のユーザ設定および機能制御に関するキー信号入力を生成することができる。出力装置６０４は、ディスプレイ装置、補助照明装置（たとえば、ＬＥＤ）、および触覚フィードバック装置（たとえば、振動モータ）などを含んでもよい。当該表示装置は、液晶ディスプレイ（ＬＣＤ）、発光ダイオード（ＬＥＤ）ディスプレイ、およびプラズマディスプレイを含むが、これらに限定されない。いくつかの実施形態では、表示装置は、タッチスクリーンであってもよい。

【0090】

ここで説明するシステムおよび技術の様々な実施形態は、デジタル電子回路システム、集積回路システム、特定用途向けＡＳＩＣ（特定用途向け集積回路）、コンピュータハードウェア、ファームウェア、ソフトウェア、および／またはそれらの組み合わせにおいて実現される。これらの様々な実施形態は、１つまたは複数のコンピュータプログラムで実施することを含む。当該１つまたは複数のコンピュータプログラムは、少なくとも１つのプログラマブルプロセッサを含むプログラマブルシステム上で実行および／または解釈可能である。当該プログラマブルプロセッサは、専用または汎用のプログラマブルプロセッサであり、記憶システム、少なくとも１つの入力装置、および少なくとも１つの出力装置からデータおよび指令を受信し、当該記憶システム、当該少なくとも１つの入力装置、および当該少なくとも１つの出力装置にデータおよび指令を伝送することができる。

【0091】

これらのコンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、またはコードとも呼ばれる）は、プログラマブルプロセッサの機械指令を含み、これらのコンピュータプログラムは、プロセスおよび／またはオブジェクト指向プログラミング言語、および／またはアセンブリ／機械言語で実施される。本明細書で使用される「機械読み取り可能な媒体」および「コンピュータ読み取り可能な媒体」は、機械読み取り可能な信号としての機械指令を受信する機械読み取り可能な媒体を含む、プログラマブルプロセッサに機械指令および／またはデータを提供するための任意のコンピュータプログラム製品、機器、および／または装置（たとえば、磁気ディスク、光学ディスク、メモリ、プログラマブル論理デバイス（ＰＬＤ））を指す。「機械読み取り可能な信号」という用語は、機械指令および／またはデータをプログラマブルプロセッサに提供するために使用される任意の信号を指す。

【0092】

ユーザとのやり取りを提供するために、ここに記載されたシステムおよび技術は、ユーザに情報を表示するための表示装置（たとえば、ＣＲＴ（陰極線管）またはＬＣＤ（液晶ディスプレイ）モニタ）と、ユーザがコンピュータに入力を提供することができるキーボードおよびポインティングデバイス（たとえば、マウスまたはトラックボール）とを有するコンピュータ上で実施される。他の種類の装置を使用して、ユーザとのやり取りを提供してもよい。たとえば、ユーザに提供されるフィードバックは、任意の形態の感覚フィードバック（たとえば、視覚フィードバック、聴覚フィードバック、または触覚フィードバック）であってもよい。任意の形態（音入力、音声入力、または触覚入力）でユーザからの入力を受信してもよい。

【0093】

ここに記載のシステムおよび技術は、バックエンド構成要素を含むコンピューティングシステム（たとえば、データサーバとして）、またはミドルウェア構成要素を含むコンピューティングシステム（たとえば、アプリケーションサーバ）、またはフロントエンド構成要素を含むコンピューティングシステム（たとえば、ユーザがここに記載のシステムおよび技術の実施形態とやり取りするグラフィカルユーザインターフェースまたはウェブブラウザを有するユーザコンピュータ）、またはそのようなバックエンド構成要素、ミドルウェア構成要素、またはフロントエンド構成要素の任意の組み合わせを含むコンピューティングシステムにおいて実施される。システムの構成要素は、任意の形式または媒体のデジタルデータ通信（たとえば、通信ネットワーク）によって互いに接続される。通信ネットワークとしては、たとえば、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネット等が挙げられる。

【0094】

コンピュータシステムは、クライアントおよびサーバを含む。クライアントおよびサーバは、一般に、互いから離れており、通常、通信ネットワークを介してやりとりする。クライアントとサーバの関係は、それぞれのコンピュータ上で実行され、互いにクライアント－サーバ関係を有するコンピュータプログラムによって生成される。

【0095】

本願の実施例の技術的手段によれば、行列をオフチップメモリに記憶する前に、行列を所定の分割粒度で分割し、分割された第１データブロックと第２データブロック（第２データブロックが存在する場合）のデータをオフチップメモリに連続して記憶する。上記技術手段の採用により、データブロックを完全かつ連続的にオフチップメモリに書き込むことができ、行列のデータブロックへのアクセスが必要となると、連続してオフチップメモリに記憶されるデータブロックを完全に読み取ることができ、アクセスされるデータのアドレス空間における連続性が改善される。

【0096】

上記に示された様々な形態のフローが、ステップの順序変更、追加、または削除のために使用されることが理解されるべきである。たとえば、本願に記載された各ステップは、並列に実行されても、順次的に実行されても、異なる順序で実行されてもよいが、本願に開示された技術的解決手段の所望の結果を実現できる限り、本明細書に限定されない。

【0097】

上記の具体的な実施形態は、本願の保護範囲を制限するようには構成されない。当業者であれば、設計の要件やほかの要素に応じて、様々な修正、組み合わせ、サブ組み合わせ、置換を行うことが明らかである。本願の思想および原理に含まれるあらゆる変更、均等置換および改良等は、本願の範囲に含まれるものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】