特許 7227441 デュアル入力充電器のためのコンデンサ平衡ドライバ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-02-14

(45)【発行日】2023-02-22

(54)【発明の名称】デュアル入力充電器のためのコンデンサ平衡ドライバ回路

(51)【国際特許分類】

   H02J 7/00 20060101AFI20230215BHJP

   H02H 7/00 20060101ALI20230215BHJP

   H02H 7/20 20060101ALI20230215BHJP

   H03K 17/08 20060101ALI20230215BHJP

   H02M 3/155 20060101ALI20230215BHJP

【ＦＩ】

H02J7/00 S

H02H7/00 B

H02H7/20 D

H03K17/08 C

H02M3/155 C

H02M3/155 H

【請求項の数】 20

(21)【出願番号】P 2020536635

(86)(22)【出願日】2018-12-31

(65)【公表番号】

(43)【公表日】2021-03-18

(86)【国際出願番号】 US2018068111

(87)【国際公開番号】W WO2019133956

(87)【国際公開日】2019-07-04

【審査請求日】2021-12-27

(31)【優先権主張番号】62/612,376

(32)【優先日】2017-12-30

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】15/959,575

(32)【優先日】2018-04-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】シエウ ホーン

(72)【発明者】

【氏名】ケビン スコーンズ

(72)【発明者】

【氏名】ジャイロ ディー オリバーレス

(72)【発明者】

【氏名】カイ ジュー

【審査官】山本 香奈絵

(56)【参考文献】

【文献】米国特許出願公開第２０１４／０３０６６８３（ＵＳ，Ａ１）

【文献】特表２０１６－５３１５４２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／００６９９８３（ＵＳ，Ａ１）

【文献】特開平０９－２８５００５（ＪＰ，Ａ）

【文献】特開平０８－３０８２１７（ＪＰ，Ａ）

【文献】特表２００７－５２３５８５（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０１８００６８（ＵＳ，Ａ１）

【文献】特開平０８－１６６４２９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｊ ７／００

Ｈ０２Ｈ ７／００

Ｈ０２Ｈ ７／２０

Ｈ０３Ｋ １７／０８

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

装置であって、
第１の入力コンデンサと第１のハイサイドスイッチとを有する第１のチャネルと、
第２の入力コンデンサと第２のハイサイドスイッチとを有する第２のチャネルと、
前記第１の入力コンデンサと前記第１のハイサイドスイッチとの間と、前記第２の入力コンデンサと前記第２のハイサイドスイッチとの間とに結合される制御回路と、
を含み、
前記制御回路が、前記第１の入力コンデンサの第１の電圧が前記第２の入力コンデンサの第２の電圧と異なることに応答して、前記第１のハイサイドスイッチと前記第２のハイサイドスイッチとを通過する電流を分流するように構成される、装置。

【請求項2】

請求項１に記載の装置であって、
共通ノードにおいて前記第１のチャネルと前記第２のチャネルとに結合されるローサイドスイッチを更に含む、装置。

【請求項3】

請求項１に記載の装置であって、
前記制御回路が、
直列に結合される第１のイネーブルスイッチ及び第２のイネーブルスイッチであって、前記第１のイネーブルスイッチの端子が前記第１の入力コンデンサと前記第１のハイサイドスイッチとの間に結合され、第２のイネーブルスイッチの端子が前記第２の入力コンデンサと前記第２のスイッチとの間に結合される、前記第１のイネーブルスイッチ及び第２のイネーブルスイッチと、
前記第１のイネーブルスイッチを駆動するように構成される第１のドライバ回路と、
第２のイネーブルスイッチを駆動するように構成される第２のドライバ回路と、
を含む、装置。

【請求項4】

請求項３に記載の装置であって、
前記第１のドライバ回路が、
前記第１のイネーブルスイッチのソース電圧にゲートを出力するように構成される出力回路と、
前記出力回路に結合され、前記出力回路によって前記第１のイネーブルスイッチに出力される前記電圧を減少させるように構成されるシンク回路と、
前記出力回路に結合され、前記出力回路によって前記第１のイネーブルスイッチに出力される前記電圧を増大させるように構成されるソース回路と、
前記ソース回路から前記出力回路への電流の流れを制御するように構成される制御スイッチと、
前記制御スイッチを開閉するためにイネーブル信号の電圧レベルをシフトするように構成される高電圧レベルシフタ回路と、
を含む、装置。

【請求項5】

請求項３に記載の装置であって、
前記第２のドライバ回路が、
前記第２のイネーブルスイッチのゲート・ソース電圧を出力するように構成される出力回路と、
前記出力回路に結合され、前記出力回路によって前記第２のイネーブルスイッチに出力される前記電圧を減少させるように構成されるシンク回路と、
前記出力回路に結合され、前記出力回路によって前記第２のイネーブルスイッチに出力される前記電圧を増大させるように構成されるソース回路と、
前記ソース回路から前記出力回路への電流の流れを制御するように構成される制御スイッチと、
前記制御スイッチを開閉するように構成されるイネーブル信号の電圧レベルをシフトするように構成される高電圧レベルシフタ回路と、
を含む、装置。

【請求項6】

請求項１に記載の装置であって、
前記制御回路が、前記第１の入力コンデンサの前記第１の電圧が前記第２の入力コンデンサの前記第２の電圧よりも大きいこと応答して、前記第１のチャネルから前記第２のチャネルに電流を流すように更に構成される、装置。

【請求項7】

請求項１に記載の装置であって、
前記制御回路が、前記第２の入力コンデンサの前記第２の電圧が前記第１の入力コンデンサの前記第１の電圧よりも大きいことに応答して、前記第２のチャネルから前記第１のチャネルに電流を流すように更に構成される、装置。

【請求項8】

装置であって、
第１の入力コンデンサと第１のハイサイドスイッチとを有する第１のチャネルと、
第２の入力コンデンサと第２のハイサイドスイッチとを有する第２のチャネルと、
前記第１の入力コンデンサと前記第１のハイサイドスイッチとの間と、前記第２の入力コンデンサと前記第２のハイサイドスイッチとの間とに結合される制御回路であって、
直列に結合される第１のイネーブルスイッチ及び第２のイネーブルスイッチであって、前記第１のイネーブルスイッチの端子が前記第１の入力コンデンサと前記第１のハイサイドスイッチとの間に結合され、前記第２のイネーブルスイッチの端子が前記第２の入力コンデンサと前記第２のスイッチとの間に結合される、前記第１のイネーブルスイッチ及び第２のイネーブルスイッチと、
前記第１のイネーブルスイッチを駆動するように構成される第１のドライバ回路と、
前記第２のイネーブルスイッチを駆動するように構成される第２のドライバ回路と、
を含む、前記制御回路と、
を含み、
前記制御回路が、前記第１の入力コンデンサの前記第１の電圧が前記第２の入力コンデンサの前記第２の電圧と異なることに応答して、前記第１のハイサイドスイッチと前記第２のハイサイドスイッチとを通過する電流を分流するように構成される、装置。

【請求項9】

請求項８に記載の装置であって、
前記第１のドライバ回路が、
前記第１のイネーブルスイッチのゲート・ソース電圧を出力するように構成される出力回路と、
前記出力回路に結合され、前記出力回路によって前記第１のイネーブルスイッチに出力される前記電圧を減少させるように構成されるシンク回路と、
前記出力回路に結合され、前記出力回路によって前記第１のイネーブルスイッチに出力される前記電圧を増大させるように構成されるソース回路と、
前記ソース回路から前記出力回路への電流の流れを制御するように構成される制御スイッチと、
前記制御スイッチを開閉するためにイネーブル信号の電圧レベルをシフトするように構成される高電圧レベルシフタ回路と、
を含む、装置。

【請求項10】

請求項８に記載の装置であって、
前記第２のドライバ回路が、
前記第２のイネーブルスイッチのゲート・ソース電圧を出力するように構成される出力回路と、
前記出力回路に結合され、前記出力回路によって前記第２のイネーブルスイッチに出力される前記電圧を減少させるように構成されるシンク回路と、
前記出力回路に結合され、前記出力回路によって前記第２のイネーブルスイッチに出力される前記電圧を増大させるように構成されるソース回路と、
前記ソース回路から前記出力回路への電流の流れを制御するように構成される制御スイッチと、
前記制御スイッチを開閉するように構成されるイネーブル信号の電圧レベルをシフトするように構成される高電圧レベルシフタ回路と、
を含む、装置。

【請求項11】

請求項８に記載の装置であって、
共通端子において前記第１のチャネルと前記第２のチャネルとに結合されるローサイドスイッチを更に含む、装置。

【請求項12】

請求項８に記載の装置であって、
前記制御回路が、前記第１の入力コンデンサの前記第１の電圧が前記第２の入力コンデンサの前記第２の電圧よりも大きいことに応答して、前記第１のチャネルから前記第２のチャネルに前記第１のイネーブルスイッチと前記第２のイネーブルスイッチとを介して電流を流すように更に構成される、装置。

【請求項13】

請求項８に記載の装置であって、
前記制御回路が、前記第２の入力コンデンサの前記第２の電圧が前記第１の入力コンデンサの前記第１の電圧よりも大きいことに応答して、前記第２のチャネルから前記第１のチャネルに前記第１のイネーブルスイッチと前記第２のイネーブルスイッチとを介して電流を流すように更に構成される、装置。

【請求項14】

デュアル入力充電装置であって、
第１の入力コンデンサと第１のハイサイドスイッチとを有する第１のチャネルと、
第２の入力コンデンサと第２のハイサイドスイッチとを有する第２のチャネルと、
前記第１又は第２のチャネルの一方に結合され、前記第１又は第２のチャネルの一方に結合される電流を供給するように構成される第１の電源と、
前記第１の入力コンデンサと前記第１のハイサイドスイッチとの間と、前記第２の入力コンデンサと前記第２のハイサイドスイッチとの間とに結合される制御回路であって、
直列に結合される第１のイネーブルスイッチ及び第２のイネーブルスイッチであって、前記第１のイネーブルスイッチの端子が前記第１の入力コンデンサと前記第１のハイサイドスイッチとの間に結合され、前記第２のイネーブルスイッチの端子が前記第２の入力コンデンサと前記第２のスイッチとの間に結合される、前記第１のイネーブルスイッチ及び第２のイネーブルスイッチと、
前記第１のイネーブルスイッチを駆動するように構成される第１のドライバ回路と、
前記第２のイネーブルスイッチを駆動するように構成される第２のドライバ回路と、
を含む、前記制御回路と、
を含み、
前記制御回路が、前記第１の入力コンデンサの前記第１の電圧が前記第２の入力コンデンサの前記第２の電圧と異なることに応答して、前記電源からの前記第１のハイサイドスイッチと前記第２のハイサイドスイッチとを通過する前記電流を分流するように構成される、デュアル入力充電装置。

【請求項15】

請求項１４に記載の装置であって、
前記第１のドライバ回路が、
前記第１のイネーブルスイッチのゲート・ソース電圧を出力するように構成される出力回路と、
前記出力回路に結合され、前記出力回路によって前記第１のイネーブルスイッチに出力される前記電圧を減少させるように構成されるシンク回路と、
前記出力回路に結合され、前記出力回路によって、前記第１のイネーブルスイッチに出力される前記電圧を増大させるように構成されるソース回路と、
前記ソース回路から前記出力回路への電流の流れを制御するように構成される制御スイッチと、
前記制御スイッチを開閉するためにイネーブル信号の電圧レベルをシフトするように構成される高電圧レベルシフタ回路と、
を含む、装置。

【請求項16】

請求項１４に記載の装置であって、
前記第２のドライバ回路が、
前記第２のイネーブルスイッチのゲート・ソース電圧を出力するように構成される出力回路と、
前記出力回路に結合され、前記出力回路によって前記第２のイネーブルスイッチに出力される前記電圧を減少させるように構成されるシンク回路と、
前記出力回路に結合され、前記出力回路によって前記第２のイネーブルスイッチに出力される前記電圧を増大させるように構成されるソース回路と、
前記ソース回路から前記出力回路への電流の流れを制御するように構成される制御スイッチと、
前記制御スイッチを開閉するように構成されるイネーブル信号の電圧レベルをシフトするように構成される高電圧レベルシフタ回路と、
を含む、装置。

【請求項17】

請求項１４に記載の装置であって、
共通の端子において前記第１のチャネルと前記第２のチャネルとに結合されるローサイドスイッチを更に含む、装置。

【請求項18】

請求項１４に記載の装置であって、
前記制御回路が、前記第１の入力コンデンサの前記第１の電圧が前記第２の入力コンデンサの前記第２の電圧よりも大きいことに応答して、前記第１のチャネルから前記第２のチャネルに前記第１のイネーブルスイッチと前記第２のイネーブルスイッチとを介して電流を流すように更に構成される、装置。

【請求項19】

請求項１４に記載の装置であって、
前記制御回路が、前記第２の入力コンデンサの前記第２の電圧が前記第１の入力コンデンサの前記第１の電圧よりも大きいことに応答して、前記第２のチャネルから前記第１のチャネルに前記第１のイネーブルスイッチと前記第２のイネーブルスイッチとを介して電流を流すように更に構成される、装置。

【請求項20】

請求項１４に記載の装置であって、
第１又は第２のチャネルの一方に結合される第２の電源を更に含み、
前記デュアル入力充電装置が、前記第１の電源と前記第２の電源との使用との間で選択するように構成される、装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は概して、電力管理デバイスに関し、より詳細には、多重入力を有する電力管理ドライバ回路のための制御配置に関する。

【背景技術】

【0002】

電力管理デバイスは、現在の社会の至る所に存在し、携帯電話やラップトップなど、私たちが日常的に使っている大多数の電子デバイスに電力供給するのに役立っている。それらの電子デバイスの多くはバッテリーを含み、バッテリーは充電する必要がある。しかし、理想的な電力条件に満たない状況でバッテリーを充電すると、バッテリーの寿命や性能に悪影響を及ぼす可能性がある。電力管理デバイスに搬送される電力をより良好に制御するため、バッテリーが充電される電力条件を理想化することを助けるために、バックコンバータなどの電力管理デバイスが充電回路に導入されてきている。

【0003】

バッテリーを有する殆どの消費者電子デバイスは携帯用に設計されており、高速で便利なバッテリー充電解決策に対する消費者需要が増大してきている。同時に、デバイスフットプリントが少なくなってきており、電力管理技術のためのフットプリントのエリアが小さくなってきている。

【発明の概要】

【0004】

便利な充電解決策を提供し、縮小されたデバイスフットプリントを補償するため、２つのハイサイドスイッチ及び単一のローサイドスイッチ、出力インダクタ、及び出力コンデンサを有するドライバ回路が提供される。複数のハイサイドスイッチを有することにより、ドライバは、複数の充電デバイスからの電力をレギュレートすることができる。ただし、これらのハイサイドスイッチの各々は、そのチャネルの入力コンデンサとチャネルを共有しており、チャネルは共通ノードでローサイドスイッチに接続されている。これらのチャネルのうちの一つのチャネルのコンデンサが急速に充電されると、他のチャネルのコンデンサが、充電されたコンデンサと自身を均衡する。この均衡により、大量の電流が共通ノードを介して充電されていないコンデンサに流れ得る。このパスに沿ったハイサイドスイッチは、このような大電流には耐えられず、破損する恐れがある。ハイサイドスイッチの損傷を避けるため、チャネル間には低インピーダンスのブリッジとドライバ回路が接続されている。

【0005】

低インピーダンスブリッジとドライバ回路は、均衡の間流れる大量の電流に対して安全なパスを提供する。低インピーダンスブリッジ及びドライバ回路は、例えば、第１の入力コンデンサと第１のハイサイドスイッチとの間、及び、第２の入力コンデンサと第２のハイサイドスイッチとの間に接続される制御回路であり得る。低インピーダンスブリッジ及びドライバ回路は、例えば、直列に接続される第１のイネーブルスイッチ及び第２のイネーブルスイッチを有し得る。第１のイネーブルスイッチの端子が、第１の入力コンデンサと第１のハイサイドスイッチとの間に接続され得、第２のイネーブルスイッチの端子が、第２の入力コンデンサと第２のハイサイドスイッチとの間に接続され得る。第１及び第２のイネーブルスイッチは、第１のイネーブルスイッチ及び第２のイネーブルスイッチを制御するように構成される論理回路によって制御され得る。制御回路は、イネーブルスイッチを、それらが、第１の入力コンデンサの電圧が第２の入力コンデンサの電圧とは異なっていることに応答して、第１及び第２のハイサイドスイッチを介して電流が通らないように制御する。

【図面の簡単な説明】

【0006】

【図1】種々の実施例に従った、コンデンサ平衡ドライバ回路を有するデュアル入力充電器の回路図を図示する。

【0007】

【図2】種々の実施例に従った、コンデンサ平衡ドライバ回路を有するデュアル入力充電器の回路図を図示する。

【0008】

【図3】種々の実施例に従った、コンデンサ平衡ドライバ回路を有するデュアル入力充電器の回路図を図示する。

【0009】

【図4】種々の実施例に従ったドライバ回路の回路図を図示する。

【0010】

【図5】種々の実施例に従ったドライバ回路の回路図を図示する。

【発明を実施するための形態】

【0011】

図面は必ずしも一定の縮尺で描いてはいない。例えば、図面におけるいくつかの要素の寸法及び／又は相対な位置は、種々の実施例の理解を改善するのを助けるために、他の要素に対して誇張され得る。また、これらの種々の実施例の図が目立たなくならないようにするために、商業的に実現可能な実施例において有効であるか又は必須である従来の要素は描かれていないことが多い。或る動作及び／又はステップが、特定の出現順で説明又は描写され得るが、順序に関するそのような特異性は必要とされてもされなくてもよい。

【0012】

図１は、入力端子ＶＢＵＳ１ １２１及びＶＢＵＳ２ １２０を有するデュアル入力充電器装置の回路図を図示する。入力端子ＶＢＵＳ１ １２１及びＶＢＵＳ２ｌ２０は、ＵＳＢポート、インダクティブ又はワイヤレス充電技術、又は壁面アウトレットにプラグを差し込むものなどの充電プラグなど、異なる電源に接続し得る。入力端子のＶＢＵＳ１ １２１及びＶＢＵＳ２ １２０からの電力フローは、入力スイッチＳＷ＿ＩＮ１ １０１及びＳＷ＿ＩＮ２ １０２によって接続又は切断され得る。入力スイッチＳＷ＿ＩＮ１ １０１及びＳＷ＿ＩＮ２ １０２を用いて、電力フローを特定の電源から接続又は切り離すことができることにより、デュアル入力充電器装置が電源間で切り替わることが可能になる。入力スイッチＳＷ＿ＩＮ１ １０１又はＳＷ＿ＩＮ２ １０２が閉じられているとき、それぞれの入力端子は、デュアル入力充電器回路の残りに電力供給している。入力コンデンサＰＭＩＤ＿ＣＡＰ１ １０５及びＰＭＩＤ＿ＣＡＰ２ １０６は、入力端子ＶＢＵＳ１ １２１及びＶＢＵＳ２ １２０からの電圧を平滑化する。ハイサイドスイッチＳＷ＿ＨＳ１ １１１及びＳＷ＿ＨＳ２ １１２が、共通ノード１１７においてローサイドスイッチＳＷ＿ＬＳ １１３及び出力インダクタ１１４の両方に接続する。入力端子ＶＢＵＳ１ １２１からハイサイドスイッチＳＷ＿ＨＳ１ １１１を介した共通ノード１１７までのパスは、第１のチャネルを形成する。入力端子ＶＢＵＳ２ １２０からハイサイドスイッチＳＷ＿ＨＳ２ １１２を介した共通ノード１１７へのパスは、第２のチャネルを形成する。第１及び第２のチャネルを共通ノード１１７において接続することにより、デュアル入力充電デバイスは、ＳＷ＿ＬＳ １１３、出力インダクタ１１４、及び出力コンデンサ１１５を複製する必要なく、複数のデュアルソースからの電力をレギュレートすることができる。出力端子ＶＯＵＴ＿１１６へいずれかのチャネルを介して流れる電力は、出力端子ＶＯＵＴ＿１１６において供給された電圧をレギュレートするためにそれぞれのハイサイドスイッチを制御することによってパルス幅変調される。出力コンデンサ１１５は、出力端子ＶＯＵＴ １１６において提供された電圧を平滑化するように作用する。

【0013】

第１のチャネルと第２のチャネルとの間を制御回路１１８が接続する。制御回路１１８は、２つのスイッチ１１８（ａ）及び１１８（ｂ）を有する。図２に図示するように、スイッチ１１８（ａ）及び１１８（ｂ）は、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）２１８（ａ）及び２１８（ｂ）を用いて実装され得る。ＮＦＥＴトランジスタ２１８（ａ）及び２１８（ｂ）は、例えば、横方向拡散金属酸化物半導体電界効果トランジスタ（「ＬＤＭＯＳ」）又は他の金属酸化物半導体（「ＭＯＳ」）タイプのトランジスタとすることができる。図２はさらに、ハイサイドドライバ回路ＨＳ＿Ｄｒｉｖｅｒ１ ２３１及びＨＳ＿Ｄｒｉｖｅｒ２ ２３２並びにローサイドドライバ回路ＬＳ＿Ｄｒｉｖｅｒ２ ２３３を示す。ハイサイドドライバ回路、ＨＳ＿Ｄｒｉｖｅｒ１ ２３１及びＨＳ＿Ｄｒｉｖｅｒ２ ２３２は、各ハイサイドスイッチのゲートへの電圧を制御することによって、ハイサイドスイッチＳＷ＿ＨＳ１ ２１１及びＳＷ＿ＨＳ２ ２１２を駆動する。ローサイドドライバ回路ＬＳ＿Ｄｒｉｖｅｒ２ ２３３は、ローサイドスイッチ２１３のゲートへの電圧を制御することによって、ローサイドスイッチ２１３を駆動する。

【0014】

図３は、入力コンデンサＰＭＩＤ＿ＣＡＰ１ １０５の電圧が入力コンデンサＰＭＩＤ＿ＣＡＰ２ １０６の電圧よりも大きい場合に、デュアル入力ドライバ回路を介する電流パスＩ１ ３００、１２ ３０５、及びＩ３＿３１０に沿った電流フローを図示する。同様に、入力コンデンサＰＭＩＤ＿ＣＡＰ２ １０６の電圧が入力コンデンサＰＭＩＤ＿ＣＡＰ１ １０５の電圧よりも大きい場合に、電流パスＩ１ ３００、１２ ３０４、及びＩ３＿３１０に沿って図示する、反対方向に電流が流れ得る。電流パスＩ１は、ＰＭＩＤ＿ＣＡＰ１ １０５とＰＭＩＤ＿ＣＡＰ２ １０６の間の電圧不均衡によって生じる過剰電流が流れるための安全なパスを提供する。制御回路１１８がなければ、電流パスＩ１ ３００及びＩ２ ３０５を介して流れる電流の和が電流パスＩ２ ３０５に沿って流れることになる。電流パスＩ２ ３０５を介して流れるこのような大きな電流は、ハイサイドスイッチＳＷ＿ＨＳ１及びハイサイドスイッチＳＷ＿ＨＳ２ ２１２のバーンアウトを引き起こし得、それらの有効寿命を減少させ得る。

【0015】

電流パスＩ２を介して流れたであろう電流を分流し、その代わりにそれを電流パスＩＩに沿って流す能力は、ＮＦＥＴトランジスタ２１８（ａ）及び２１８（ｂ）をそれぞれのイネーブル信号ＥＮ＿ＶＢＵＳ１ ４２５及びＥＮ＿ＶＢＵＳ２ ４２６を用いてオンオフすることによって制御される。ＮＦＥＴトランジスタ２１８（ａ）及び２１８（ｂ）は、それらのソースをそれらのボディに短絡させ、ボディとドレインとの間に固有ボディダイオードを有する。ＮＦＥＴトランジスタ２１８（ａ）及び２１８（ｂ）のバック・ツー・バックの固有ボディダイオードは、ＥＮ＿ＶＢＵＳ１ ４２５及びＥＮ＿ＶＢＵＳ２ ４２６のいずれかの電圧レベルが、ＮＦＥＴトランジスタ２１８（ａ）及び２１８（ｂ）の閾値電圧を克服し、それらに電流を導通させるには低すぎる場合、制御回路１１８を介して電流が流れないことを保証する。入力コンデンサＰＭＩＤ＿ＣＡＰ１ １０５の電圧が入力コンデンサＰＭＩＤ＿ＣＡＰ２ １０６の電圧より大きい場合、及び、ハイサイドスイッチＳＷ＿ＨＳ１ ２１１がオンである場合、制御回路１１８は、ＮＦＥＴトランジスタ２１８（ａ）のソース電圧に対するゲートを増大させ、電流パスＩ１ ３００に沿った電流を引き起こし、ハイサイドトランジスタＳＷ＿ＨＳ１ ２１１及びＳＷ＿ＨＳ２ ２１２を介して流れる電流Ｉ２ ３０５を制限する。同様に、入力コンデンサＰＭＩＤ＿ＣＡＰ２ １０６の電圧が入力コンデンサＰＭＩＤ＿ＣＡＰ１ １０５の電圧よりも大きい場合、及び、ハイサイドスイッチＳＷ＿ＨＳ１ ２１２がオンである場合、制御回路１１８は、ＮＦＥＴトランジスタ２１８（ｂ）のソース電圧に対するゲートを増大させ、電流パスＩ１ ３００に沿った電流を引き起こし、ハイサイドトランジスタＳＷ＿ＨＳ１ ２１１及びＳＷ＿ＨＳ２ ２１２を介して流れる電流Ｉ２ ３０５を制限する。

【0016】

【0017】

図４は、制御回路１１８の詳細を図示する。ＮＦＥＴトランジスタ２１８（ａ）はドライバ回路４１８（ａ）によって駆動され、ＮＦＥＴトランジスタ２１８（ｂ）はドライバ回路４１８（ｂ）によって駆動される。ドライバ回路４１８（ａ）及び４１８（ｂ）は、ＮＦＥＴトランジスタ２１８（ａ）及び２１８（ｂ）のゲート・ソース電圧を決定する。ＮＦＥＴトランジスタ２１８（ａ）のゲート・ソース電圧は、ドライバ４１８（ａ）のＥＮ＿ＶＢＵＳ ４２５とＶＣＥＮ＿４２８との間の電圧によって決定され、ＮＦＥＴトランジスタ２１８（ｂ）のゲート・ソース電圧は、ＮＦＥＴトランジスタ２１８（ｂ）のゲート・ソース電圧を制御するドライバ回路４１８（ｂ）のＥＮ＿ＶＢＵＳ２ ４２６とＶＣＥＮ＿４２８との間の電圧によって決定される。ドライバ４１８（ａ）への入力ＶＣＰ１電圧４２１は、入力電圧ＶＢＵＳ１ １２１と、例えば６ボルトなどの一定電圧値との和であるブーストされた電圧信号である。ドライバ４１８（ｂ）への入力電圧ＶＣＰ２ ４２２は、入力端子ＶＢＵＳ２ １２０における入力電圧と、例えば６ボルトなどの一定の電圧値との和であるブーストされた電圧信号である。後に詳細に説明するように、信号ＥＮ１＿５Ｖ及びＥＮ２＿５Ｖは、ドライバ４１８（ａ）及び４１８（ｂ）の論理状態を制御する。

【0018】

図５は、ドライバ４１８（ａ）及び４１８（ｂ）の回路図を図示する。ドライバ４１８（ａ）及び４１８（ｂ）は実質的に同一である。下記の説明は、簡潔にするためにドライバ４１８（ａ）のみを説明する。出力回路５５０が、ＮＦＥＴトランジスタ２１８（ａ）のゲート・ソース電圧をレギュレートする。出力回路５５０は、抵抗器５４２と直列に接続されるツェナーダイオード５４１を有する。ＮＦＥＴトランジスタ５４３及び出力コンデンサ５４４は、直列接続されたツェナーダイオード５４１及び抵抗器５４２と並列に配される。出力コンデンサ５４４の電圧は、ＮＦＥＴトランジスタ２１８（ａ）のゲート・ソース電圧（ＶＤＳ）を表す。コンデンサの電圧は、７ボルトから－７／１０ボルトまで変化し得る。負の電圧は、ＮＦＥＴのトランジスタ２１８（ａ）及び２１８（ｂ）が完全にオフになることを保証する。例えば、負の電圧は、イネーブル信号ＥＮ＿５Ｖ ４２３が論理低であるときにＮＦＥＴトランジスタ２１８（ａ）が完全にオフになることを保証する。

【0019】

イネーブル信号ＥＮ＿５Ｖ ４２３論理が低であるとき、シンクスイッチ５３３は閉じられ、シンク回路５４０内のシンクする１０マイクロアンペアソース５３２は、電流パスＩ１ ３００に沿ってＮＦＥＴトランジスタ２１８（ａ）を介して流れる電流を止めるために、ＮＦＥＴ ２１８（ａ）のゲート・ソース電圧を下げる。このケースでは、電流は、抵抗器５４２、次いでツェナーダイオード５４１を通り、最後にノード５９０を介して接地に流れる。イネーブル信号ＥＮ＿５Ｖ ４２３が論理高であるとき、ツェナーダイオード５４１は、ＥＮ＿ＶＢＵＳ ４２５をクランプするための保護としても働き、その結果、ＶＣＥＮ４２８＋６ボルトを超えない。イネーブルメイン信号は、スイッチ５３１を制御し、ドライバ４１８（ａ）の通常動作を中断してＮＦＥＴトランジスタ２１８（ａ）を低く引き下げることができる。ＮＦＥＴトランジスタ５４３は、ＶＣＥＮ＿４２８からノード５９０へ電流を導通させる役割を果たす。ダイオード５６９は、電流がノード５９０からＰＦＥＴ（Ｐ型電界効果トランジスタ）制御トランジスタ５７０の方向に流れるのを防止する。

【0020】

イネーブル信号ＥＮ＿５Ｖ ４２３が論理高であるとき、シンクスイッチ５３３は開いており、出力回路５５０のコンデンサ５４４は、ソース回路５３０からノード５９０を介して流れる２マイクロアンペアのソース電流によって充電される。２マイクロアンペア電流は、コンデンサ５４４の電圧を増大させ、次いで、ＮＦＥＴトランジスタ２１８（ａ）のゲート・ソース電圧を増大させる。ＮＦＥＴトランジスタ２１８（ａ）のゲート・ソース電圧がその閾値電圧を超えると、電流パスＩＩに沿ってＮＦＥＴトランジスタ２１８（ａ）のチャネルを介して電流が流れ、大電流がハイサイドスイッチ２１１及び２１２を介して流れるのを防止することができる。

【0021】

ソース回路５３０は、ＰＦＥＴトランジスタ５２５及び５２６を含む。イネーブル信号ＥＮ＿５Ｖ ４２３が論理高であるとき、スイッチ５６８は閉じられる。イネーブル信号ＥＮ＿５Ｖ ４２３が論理高である間、電流シンク５６７は、ＰＦＥＴトランジスタ５２５及び５２６をオンにし、ノード５９５を介して流れるよう電流を誘導する。誘導された電流は、高電圧レベルシフタ回路６２０からノード５９５においてソース回路５３０へ流れる。電流の一部がＰＦＥＴトランジスタ５２５を介して流れ、電流の一部が、ＰＦＥＴトランジスタ５２６を介するして流れる。ＰＦＥＴ制御トランジスタ５７０は、コンデンサ５４４を充電するノード５９０を介して流れる電流を制御し、ＮＦＥＴトランジスタ２１８（ａ）をオンにし、ＮＦＥＴトランジスタ２１８（ａ）のチャネルを介して流れる電流パスＩＩに沿って電流を流し、入力コンデンサＰＭＩＤ＿ＣＡＰ２ １０６の電圧を入力コンデンサＰＭＩＤ＿ＣＡＰ１ １０５の電圧と均衡させる。ＮＦＥＴトランジスタ２１８（ａ）が完全にオンになると、ノード５９０を介して流れるＩｓｏｕｒｃｅ電流はゼロになる。これにより、ドライバ回路４１８（ａ）の静止電流消費が低減され、ＮＦＥＴトランジスタ２１８（ａ）をオンにするためのソフトスタート挙動が提供される。ＰＦＥＴ制御トランジスタ５７０は、出力回路５５０への及び出力回路５５０からのＩｓｏｕｒｃｅ電流を接続及び切断する制御スイッチとして働く。

【0022】

高電圧レベルシフタ回路６２０は、イネーブル信号ＥＮ＿５Ｖ ４２３をレベルシフトすることによって、ＰＦＥＴ制御トランジスタ５７０のゲートへの電圧を制御する。高電圧レベルシフタ回路は、イネーブル信号ＥＮ＿５Ｖ ４２３をＶＣＰ１電圧４２１とバイアス電圧５０９との間の値にシフトする。高電圧レベルシフタ回路６２０のＰＦＥＴ制御トランジスタ５７０への出力は、ＶＣＰ１電圧４２１に対応する論理高値及びバイアス電圧５０９に対応する論理低値を有するデジタル信号と考えることができる。ＰＦＥＴトランジスタ５０１及びＰＦＥＴトランジスタ５０２のソースは、ＶＣＰ１電圧４２１に接続されている。ＰＦＥＴトランジスタ５０２のゲートは、ＰＦＥＴトランジスタ５０１のドレイン及びＰＦＥＴトランジスタ５０３のソースに接続される。ＰＦＥＴトランジスタ５０１のゲートは、ＰＦＥＴトランジスタ５０２のドレイン及びＰＦＥＴトランジスタ５０４のソースに接続される。ＰＦＥＴトランジスタ５０３及び５０４のドレインは、接地に制御可能に接続される。スイッチ５１４は、ＰＦＥＴトランジスタ５０３のドレインと接地との間の接続を制御する。スイッチ５１７は、ＰＦＥＴトランジスタ５０４のドレインと接地との間の接続を制御する。ＥＮ＿５Ｖ信号は、イネーブル信号ＥＮ＿５Ｖ ４２３が論理高であるときにスイッチ５１４を閉じてスイッチ５１７を開くので、ＰＦＥＴトランジスタ５０３及び５０４のドレインは同じ時間に接地に接続されない。スイッチ５１７は、論理がインバータ５１５によって反転されるので、イネーブル信号ＥＮ＿５Ｖ ４２３が論理高であるときに開く。ＰＦＥＴトランジスタ５０３及び５０４は、それぞれ、ＰＦＥＴトランジスタ５０１及び５０２のドレインにおける電圧をクランプするために用いられる。スイッチ５１４が閉じると、ＰＦＥＴトランジスタ５０１のドレイン電圧は、ＰＦＥＴトランジスタ５０３のゲート・ソース電圧が０になるまで低下する。ＰＦＥＴトランジスタ５０３のゲート・ソース電圧が０になると、ＰＦＥＴトランジスタ５０１のドレイン電圧がバイアス電圧５０９にクランプされる。一方、スイッチ５１７が開かれるので、ＰＦＥＴトランジスタ５０２のドレイン電圧は、ＶＣＰ１電圧４２１までプルアップされる。同時に、ＰＦＥＴトランジスタ５０２のゲート電圧が低減され、ＰＦＥＴトランジスタ５０２のドレインをＶＣＰ１電圧４２１にクランプする。

【0023】

イネーブル信号ＥＮ＿５Ｖ ４２３が論理高であるとき、スイッチ５１７は開かれ、高電圧レベルシフタ回路６２０は、ＶＣＰ－６Ｖに対応する論理低値を出力する。ＰＦＥＴ制御トランジスタ５７０への高電圧レベル回路６２０の出力が論理低であるとき、ＰＦＥＴ制御トランジスタ５７０がオンにされ、電流Ｉｓｏｕｒｃｅが流れて、ノード５９０をＶＣＰ１電圧４２１に向かって充電する。

【0024】

イネーブル信号ＥＮ－５Ｖ ４２３信号が論理低であるとき、スイッチ５１７は閉じられ、高電圧レベル回路６２０は、ＶＣＰ１電圧４２１に対応する論理高値を出力する。ＰＦＥＴ制御トランジスタ５７０への高電圧レベル回路６２０の出力が論理高であるとき、ＰＦＥＴ制御トランジスタ５７０はオフであり、ノード５９０には電流が流れない。

【0025】

ＮＦＥＴトランジスタ５０５及び５０６はさらに、ＰＦＥＴトランジスタ５０１及び５０２のドレインを保護及びクランプする。バイアス電圧５０９が、ＰＦＥＴトランジスタ５０３、５０４、５０５、及び５０６のゲートに供給される。また、バイアス電圧５０９は、ＮＦＥＴトランジスタ５０５及び５０６のボディに供給される。この構成により、ＮＦＥＴトランジスタは、ＰＦＥＴトランジスタ５０ランド５０２のドレインへの電圧が低くなりすぎるのを防止することができる。ＰＦＥＴ制御トランジスタ５７０のドレインの電圧がバイアス電圧５０９より１電圧閾値以上下がると、ＮＦＥＴトランジスタ５０５がオンになり、ドレインがバイアス電圧５０９より１電圧閾値以上下がるのを防止する。電圧閾値は、ＮＦＥＴトランジスタ５０５の固有ボディダイオードの電圧閾値に対応し、典型的には約１０分の７ボルトである。

【0026】

同様に、ＮＦＥＴトランジスタ５０６は、ＰＦＥＴトランジスタ５０１及び５０２のゲートにおける電圧が低下しすぎないようにする。ＰＦＥＴ制御トランジスタ５７０のゲートにおける電圧がバイアス電圧５０９よりも電圧閾値下回って降下した場合、ＮＦＥＴトランジスタ５０６はオンになり、ゲートがバイアス電圧５０９よりも２電圧閾値以上降下するのを防止する。この場合、電圧閾値は、ＮＦＥＴトランジスタ５０６の固有ボディダイオードの電圧閾値に対応する。

【0027】

このように構成されると、過剰な電流フローによるデバイス内の回路構成要素を損傷させる尤度を低減するために、異なるポートに存在する電圧に基づいて充電デバイスが電流を自動的に再配路することができる。

【0028】

本記載において、「結合する」という用語及びその派生語は、間接的、直接的、光学的、及び／又はワイヤレスの電気的接続を意味する。したがって、第１のデバイスが第２のデバイスに結合する場合、その接続は直接的な電気的接続を介するもの、他のデバイス及び接続を介した間接的な電気的接続を介するもの、光学的電気的接続を介するもの、及び／又はワイヤレス電気的接続を介するものとし得る。

【図1】

【図2】

【図3】

【図4】

【図5】