特許 7230234 第１のメモリと第２のメモリを含む流体吐出デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-02-17

(45)【発行日】2023-02-28

(54)【発明の名称】第１のメモリと第２のメモリを含む流体吐出デバイス

(51)【国際特許分類】

   B41J 2/14 20060101AFI20230220BHJP

   G11C 17/16 20060101ALI20230220BHJP

   G11C 16/08 20060101ALI20230220BHJP

【ＦＩ】

B41J2/14 611

B41J2/14

G11C17/16

G11C16/08

【請求項の数】 17

(21)【出願番号】P 2021554729

(86)(22)【出願日】2019-04-19

(65)【公表番号】

(43)【公表日】2022-05-02

(86)【国際出願番号】 US2019028403

(87)【国際公開番号】W WO2020214189

(87)【国際公開日】2020-10-22

【審査請求日】2021-09-10

(73)【特許権者】

【識別番号】511076424

【氏名又は名称】ヒューレット－パッカード デベロップメント カンパニー エル．ピー．

【氏名又は名称原語表記】Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ．

(74)【代理人】

【識別番号】100087642

【弁理士】

【氏名又は名称】古谷 聡

(74)【代理人】

【識別番号】100082946

【弁理士】

【氏名又は名称】大西 昭広

(74)【代理人】

【識別番号】100195693

【弁理士】

【氏名又は名称】細井 玲

(72)【発明者】

【氏名】ング，ブーン，ビン

【審査官】大浜 登世子

(56)【参考文献】

【文献】特開２００１－０６３０５６（ＪＰ，Ａ）

【文献】国際公開第２０１９／００９９０３（ＷＯ，Ａ１）

【文献】特開２００８－１９１４４７（ＪＰ，Ａ）

【文献】特開２０１０－０４２５１１（ＪＰ，Ａ）

【文献】国際公開第２０１９／００９９０４（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｂ４１Ｊ ２／１４

Ｇ１１Ｃ １７／１６

Ｇ１１Ｃ １６／０８

(57)【特許請求の範囲】

【請求項1】

流体吐出デバイスであって、
活性化された際に流体を吐出するための流体付勢デバイスと、
コントローラからの第１のアドレスデータを伝送するための複数の第１のデータ線と、
前記コントローラからの第２のアドレスデータを伝送するための第２のデータ線と、
前記流体吐出デバイスに関する情報を格納し、前記複数の第１のデータ線上の第１のアドレスデータに応答して、イネーブルにされることになる第１のメモリ素子と、
前記第１のメモリ素子がイネーブルにされた状態で前記第１のメモリ素子のデータを伝える及びＩＤ信号を伝送するためのＩＤ線と、
前記流体付勢デバイスに関連したデータを格納し、前記第２のデータ線上の第２のアドレスデータ及び前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答して、イネーブルにされることになる第２のメモリ素子と、
前記第２のメモリ素子および前記流体付勢デバイスに電気結合され、前記流体付勢デバイスがイネーブルにされた状態で前記流体付勢デバイスを活性化し、前記第２のメモリ素子がイネーブルにされた状態で前記第２のメモリ素子のデータを伝えることになる噴射線と、
前記第２のデータ線上の前記第２のアドレスデータ及び前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答して前記第２のメモリ素子をイネーブルにするための、前記第２のメモリ素子と接地ノードとの間の第１のスイッチと、
前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答して前記第２のメモリ素子をイネーブルにするための、前記噴射線と前記第２のメモリ素子との間の第２のスイッチとを含む、流体吐出デバイス。

【請求項2】

前記第２のデータ線上の前記第２のアドレスデータ及び前記ＩＤ線上の前記ＩＤ信号の第２の論理レベルに応答して前記流体付勢デバイスをイネーブルにするための、前記流体付勢デバイスと前記接地ノードとの間の第３のスイッチを更に含む、請求項１に記載の流体吐出デバイス。

【請求項3】

前記第２のメモリ素子が、複数の第２のメモリ素子を含み、前記第１のスイッチが、複数の第１のスイッチを含み、この場合、前記複数の第１のスイッチのそれぞれは、前記複数の第２のメモリ素子の１つに対応し、前記第２のスイッチは、前記噴射線と前記複数の第２のメモリ素子のそれぞれとの間に電気結合され、前記複数の第１のスイッチのそれぞれは、前記複数の第２のメモリ素子のそれぞれと前記接地ノードとの間に電気結合される、請求項１又は２に記載の流体吐出デバイス。

【請求項4】

前記流体付勢デバイスは、複数の流体付勢デバイスを含み、前記第３のスイッチは、複数の第３のスイッチを含み、この場合、複数の第３のスイッチのそれぞれは、前記複数の流体付勢デバイスの１つに対応し、前記噴射線は、前記複数の流体付勢デバイスのそれぞれに電気結合され、前記複数の第３のスイッチのそれぞれは、前記複数の流体付勢デバイスのそれぞれと前記接地ノードとの間に電気結合される、請求項２又は請求項２に従属する請求項３に記載の流体吐出デバイス。

【請求項5】

前記複数の第１のデータ線上の第１のアドレスデータに応答して、前記第１のメモリ素子をイネーブルにするためのシフトレジスタ復号器を更に含む、請求項１～４の何れか１項に記載の流体吐出デバイス。

【請求項6】

前記第１のメモリ素子は、前記第１のメモリ素子がイネーブルにされた状態で、読み出し動作および／または書き込み動作のために前記ＩＤ線を介してアクセスされ、
前記第２のメモリ素子は、前記第２のメモリ素子がイネーブルにされた状態で、読み出し動作および／または書き込み動作のために前記噴射線を介してアクセスされる、請求項１～５の何れか１項に記載の流体吐出デバイス。

【請求項7】

流体吐出デバイスであって、
活性化された際に流体を吐出するための流体付勢デバイスと、
第１の選択線と、
第２の選択線と、
前記流体吐出デバイスに関する情報を格納し、前記第１の選択線上の第１の論理レベルに応答して、イネーブルにされることになる第１のメモリ素子と、
前記第１のメモリ素子がイネーブルにされた状態で前記第１のメモリ素子のデータを伝える及びＩＤ信号を伝送するためのＩＤ線と、
前記流体付勢デバイスに関連したデータを格納し、前記第２の選択線上の第１の論理レベル及び前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答して、イネーブルにされることになる第２のメモリ素子と、
前記第２のメモリ素子および前記流体付勢デバイスに電気結合され、前記流体付勢デバイスがイネーブルにされた状態で前記流体付勢デバイスを活性化し、前記第２のメモリ素子がイネーブルにされた状態で前記第２のメモリ素子のデータを伝えることになる噴射線と、
前記第２の選択線上の第１の論理レベル及び前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答して前記第２のメモリ素子をイネーブルにするための、前記第２のメモリ素子と接地ノードとの間の第１のスイッチと、
前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答して前記第２のメモリ素子をイネーブルにするための、前記噴射線と前記第２のメモリ素子との間の第２のスイッチとを含む、流体吐出デバイス。

【請求項8】

前記第２の選択線上の前記第１の論理レベル及び前記ＩＤ線上の前記ＩＤ信号の第２の論理レベルに応答して前記流体付勢デバイスをイネーブルにするための、前記流体付勢デバイスと前記接地ノードとの間の第３のスイッチを更に含む、請求項７に記載の流体吐出デバイス。

【請求項9】

前記第２のメモリ素子が、複数の第２のメモリ素子を含み、前記第１のスイッチが、複数の第１のスイッチを含み、この場合、前記複数の第１のスイッチのそれぞれは、前記複数の第２のメモリ素子の１つに対応し、前記第２のスイッチは、前記噴射線と前記複数の第２のメモリ素子のそれぞれとの間に電気結合され、前記複数の第１のスイッチのそれぞれは、前記複数の第２のメモリ素子のそれぞれと前記接地ノードとの間に電気結合される、請求項７又は８に記載の流体吐出デバイス。

【請求項10】

前記流体付勢デバイスは、複数の流体付勢デバイスを含み、前記第３のスイッチは、複数の第３のスイッチを含み、この場合、複数の第３のスイッチのそれぞれは、前記複数の流体付勢デバイスの１つに対応し、前記噴射線は、前記複数の流体付勢デバイスのそれぞれに電気結合され、前記複数の第３のスイッチのそれぞれは、前記複数の流体付勢デバイスのそれぞれと前記接地ノードとの間に電気結合される、請求項８又は請求項８に従属する請求項９に記載の流体吐出デバイス。

【請求項11】

前記第１のメモリ素子は、前記第１のメモリ素子がイネーブルにされた状態で、読み出し動作および／または書き込み動作のために前記ＩＤ線を介してアクセスされ、
前記第２のメモリ素子は、前記第２のメモリ素子がイネーブルにされた状態で、読み出し動作および／または書き込み動作のために前記噴射線を介してアクセスされる、請求項１０に記載の流体吐出デバイス。

【請求項12】

コントローラからの第１のアドレスデータを伝送するための複数の第１のデータ線と、
前記コントローラからの第２のアドレスデータを伝送するための第２のデータ線とを更に含み、
前記第１のメモリ素子は、前記複数の第１のデータ線上の第１のアドレスデータ及び前記第１の選択線上の第１の論理レベルに応答して、イネーブルにされ、
前記第２のメモリ素子は、前記第２のデータ線上の第２のアドレスデータ、前記第２の選択線上の第１の論理レベル、及び前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答して、イネーブルにされる、請求項７～１１の何れか１項に記載の流体吐出デバイス。

【請求項13】

流体吐出デバイスに関する情報を格納するための第１のメモリ素子、及び前記流体吐出デバイスの流体付勢デバイスに関連したデータを格納するための第２のメモリ素子にアクセスするための方法であって、
前記第１のメモリ素子がイネーブルにされた状態で、前記第１のメモリ素子のデータを伝えることになるＩＤ線上にＩＤ信号を生成し、
第１の選択信号および第２の選択信号を逐次に生成し、
前記第１の選択信号、及びコントローラからの第１のアドレスデータを伝送することになる複数の第１のデータ線上の第１のアドレスデータに応答して、前記第１のメモリ素子をイネーブルにし、
前記第２の選択信号、及び前記コントローラからの第２のアドレスデータを伝送することになる第２のデータ線上の第２のアドレスデータに応答して、前記第２のメモリ素子をイネーブルにすることを含み、
前記第２のメモリ素子をイネーブルにすることは、前記第２の選択信号、前記第２のデータ線上の第２のアドレスデータ及び前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答する、前記第２のメモリ素子と接地ノードとの間の第１のトランジスタを介して、且つ前記ＩＤ線上の前記ＩＤ信号の第１の論理レベルに応答する、噴射線と前記第２のメモリ素子との間の第２のトランジスタを介して前記第２のメモリ素子をイネーブルにすることを含み、前記第１の噴射線は、前記流体付勢デバイスがイネーブルにされた状態で前記流体付勢デバイスを活性化する、及び前記第２のメモリ素子がイネーブルにされた状態で前記第２のメモリ素子のデータを伝えることになる、方法。

【請求項14】

前記第２の選択信号および前記ＩＤ線上の前記ＩＤ信号の第２の論理レベルに応答して、前記流体付勢デバイスをイネーブルにすることを更に含み、
前記流体付勢デバイスをイネーブルにすることは、前記第２の選択信号および前記ＩＤ線上の前記ＩＤ信号の第２の論理レベルに応答して、前記流体付勢デバイスと前記接地ノードとの間の第３のトランジスタを介して、前記流体付勢デバイスをイネーブルにすることを含む、請求項１３に記載の方法。

【請求項15】

前記第２のメモリ素子が、複数の第２のメモリ素子を含み、前記第１のトランジスタが、複数の第１のトランジスタを含み、この場合、前記複数の第１のトランジスタのそれぞれは、前記複数の第２のメモリ素子の１つに対応し、前記第２のトランジスタは、前記噴射線と前記複数の第２のメモリ素子のそれぞれとの間に電気結合され、前記複数の第１のトランジスタのそれぞれは、前記複数の第２のメモリ素子のそれぞれと前記接地ノードとの間に電気結合され、
前記流体付勢デバイスは、複数の流体付勢デバイスを含み、前記第３のトランジスタは、複数の第３のトランジスタを含み、この場合、複数の第３のトランジスタのそれぞれは、前記複数の流体付勢デバイスの１つに対応し、前記噴射線は、前記複数の流体付勢デバイスのそれぞれに電気結合され、前記複数の第３のトランジスタのそれぞれは、前記複数の流体付勢デバイスのそれぞれと前記接地ノードとの間に電気結合される、請求項１３に記載の方法。

【請求項16】

アドレス信号を生成することを更に含み、
前記第２のメモリ素子をイネーブルにすることは、前記第２の選択信号、前記第２のデータ線上の第２のアドレスデータ、及び前記アドレス信号に応答して、前記第２のメモリ素子をイネーブルにすることを含む、請求項１３～１５の何れか１項に記載の方法。

【請求項17】

前記第１のメモリ素子がイネーブルにされた状態で、読み出し動作および／または書き込み動作のために前記ＩＤ線を介して前記第１のメモリ素子にアクセスし、
前記第２のメモリ素子がイネーブルにされた状態で、読み出し動作および／または書き込み動作のために前記噴射線を介して前記第２のメモリ素子にアクセスすることを更に含む、請求項１３～１６の何れか１項に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

流体吐出システムの一例としてのインクジェット印刷システムは、プリントヘッド、液体インクをプリントヘッドに供給するインク供給部、及びプリントヘッドを制御する電子コントローラを含むことができる。流体吐出デバイスの一例としてのプリントヘッドは、印刷媒体上へ印刷するように、インク滴を複数のノズル又はオリフィスを介して、用紙のような印刷媒体へ向けて吐出する。幾つかの例において、オリフィスは、プリントヘッド及び印刷媒体が互いに対して移動する際に、オリフィスからの適切に順序付けられたインク吐出により、文字または他のイメージが印刷媒体上に印刷されるように少なくとも１つの列またはアレイに配列される。

【図面の簡単な説明】

【0002】

【図1】流体吐出システムの一例を示すブロック図である。

【図2】流体吐出デバイスの一例を示す略図である。

【図3】流体吐出デバイスの第１のメモリと第２のメモリを含む回路の一例を示すブロック図である。

【図4】流体吐出デバイスの第１のメモリと第２のメモリを含む回路の別の例を示すブロック図である。

【図5】流体吐出デバイスのメモリ素子を含む回路の一例を示す略図である。

【図6】流体吐出デバイスのメモリ素子を含む回路の別の例を示す略図である。

【図7A】流体吐出デバイスの複数のメモリ素子を含む回路の一例を示す略図である。

【図7B】流体吐出デバイスの複数のメモリ素子を含む回路の別の例を示す略図である。

【図8A】流体吐出デバイスの複数のメモリ素子および複数の流体付勢デバイスを含む回路の一例を示す略図である。

【図8B】流体吐出デバイスの複数のメモリ素子および複数の流体付勢デバイスを含む回路の一例を示す略図である。

【図9A】第１のメモリ、第２のメモリ及び流体付勢デバイスを含む回路の一例を示す略図である。

【図9B】第１のメモリ、第２のメモリ及び流体付勢デバイスを含む回路の別の例を示す略図である。

【図10A】図９Ｂの回路の動作の一例を示すタイミング図である。

【図10B】図９Ｂの回路の動作の一例を示すタイミング図である。

【図11A】図９Ｂの回路の動作の別の例を示すタイミング図である。

【図11B】図９Ｂの回路の動作の別の例を示すタイミング図である。

【図12】流体吐出システムの一例を示すブロック図である。

【図13A】流体吐出デバイスの第１のメモリと第２のメモリにアクセスするための方法の一例を示す流れ図である。

【図13B】流体吐出デバイスの第１のメモリと第２のメモリにアクセスするための方法の一例を示す流れ図である。

【図13C】流体吐出デバイスの第１のメモリと第２のメモリにアクセスするための方法の一例を示す流れ図である。

【図13D】流体吐出デバイスの第１のメモリと第２のメモリにアクセスするための方法の一例を示す流れ図である。

【図14A】流体吐出デバイスのメモリにアクセスするための方法の一例を示す流れ図である。

【図14B】流体吐出デバイスのメモリにアクセスするための方法の一例を示す流れ図である。

【図15A】流体吐出デバイスのメモリにアクセスするための方法の別の例を示す流れ図である。

【図15B】流体吐出デバイスのメモリにアクセスするための方法の別の例を示す流れ図である。

【発明を実施するための形態】

【0003】

詳細な説明
以下の詳細な説明において、その一部を形成する添付図面を参照し、当該添付図面では、本開示が実施され得る特定の例が実例として示される。理解されるべきは、他の例が利用されることができ、構造的または論理的変更が本開示の範囲から逸脱せずに行われ得る。従って、以下の詳細な説明は、制限する意味で解釈されるべきでなく、本開示の範囲は、添付の特許請求の範囲により定義される。理解されるべきは、本明細書で説明される様々な例の特徴は、特に断りのない限り、部分的に又は全体的に互いに組み合わされ得る。

【0004】

本明細書で使用される限り、「論理ハイ」信号は、論理「１」又は「オン」信号、或いは集積回路に供給される論理電力にほぼ等しい電圧（例えば、約１．８Ｖから１５Ｖ、例えば５．６Ｖ）を有する信号である。本明細書で使用される限り、「論理ロー」信号は、論理「０」又は「オフ」信号、或いは集積回路に供給される論理電力の論理電力地帰路にほぼ等しい電圧（例えば、約０Ｖ）を有する信号である。

【0005】

印刷システムで使用するためのプリントヘッドは、印刷流体滴が個々のノズルから吐出されるように付勢されるノズルを含むことができる。各ノズルは流体付勢デバイスを含む。流体付勢デバイスは、活性化された際に、印刷流体滴を、対応するノズルにより吐出させる。一例において、各流体付勢デバイスは、活性化された際に、ノズルの噴射チャンバ内の印刷流体を気化させるための熱を生成する加熱素子（例えば、熱抵抗器）を含む。印刷流体の気化により、印刷流体滴がノズルから放出される。他の例において、各流体付勢デバイスは、圧電素子を含む。活性化された際、圧電素子は、ノズルから印刷流体滴を吐出するための力を印加する。他の例において、他のタイプの流体付勢デバイスが、ノズルから流体を吐出するために使用され得る。

【0006】

印刷システムは、二次元（２Ｄ）又は三次元（３Ｄ）印刷システムであることができる。２Ｄ印刷システムは、紙媒体または他のタイプの印刷媒体のような、印刷媒体上にイメージを形成するために、インクのような印刷流体を吐出する。３Ｄ印刷システムは、構築材料の逐次の層を堆積することにより、３Ｄ物体を形成する。３Ｄ印刷システムから吐出される印刷流体は、インク、並びに構築材料の層の粉末を溶融する、構築材料の層をディーテイリングする（例えば、構築材料の層のエッジ又は形状をはっきりさせることにより）などのために使用される薬剤を含むことができる。

【0007】

本明細書で使用される限り、用語「プリントヘッド」は一般に、プリントヘッドダイ又は支持構造体上に実装された複数のダイを含むアセンブリを意味する。ダイ（「集積回路ダイ」とも呼ばれる）は、ノズル、及び／又はノズルにより流体の吐出を制御するための制御回路を形成するための様々な層が設けられる基板を含む。

【0008】

幾つかの例において、印刷システムで使用するためのプリントヘッドに言及されるが、留意されるべきは、本開示の技術およびメカニズムは、ノズルを介して流体を吐出（分注）することができる非印刷用途で使用される他のタイプの流体吐出デバイスに適用可能である。係る他のタイプの流体吐出デバイスの例は、流体検知システム、医療システム、輸送手段、流量制御システムなどで使用されるものを含む。

【0009】

プリントヘッドダイ又は他のタイプの流体吐出ダイを含むデバイスが物理的に小さくなり続けているので、デバイスの制御回路に使用される信号線の数は、デバイスの外形寸法に影響を及ぼす可能性がある。多数の信号線は、信号線を外部信号線に電気接続するために使用される多数の信号パッド（「ボンディングパッド」と呼ばれる）を用いることにつながる可能性がある。流体吐出デバイスに特徴要素を追加することは、使用する信号線（及び対応するボンディングパッド）の数の増加につながる可能性があり、それは貴重なダイ空間を占める可能性がある。流体吐出デバイスに追加され得る追加の特徴要素の例は、メモリデバイスを含む。

【0010】

従って、流体吐出デバイスの信号線の数を低減することを可能にするために制御線とデータ線を共用することができる流体吐出デバイス（１つ又は複数のダイを含む）の様々な例示的な回路が、本明細書で開示される。本明細書で使用される限り、用語「線（ライン）」は、信号（単数または複数）を伝送するために使用され得る導体（単数）（又は代案として、複数の導体）を意味する。

【0011】

図１は、流体吐出システム１００の一例を示すブロック図である。流体吐出システム１００は、流体吐出コントローラ１０２及び流体吐出デバイス１０６を含む。流体吐出コントローラ１０２は、複数の制御線１０４を介して流体吐出デバイス１０６に通信可能に結合される。流体吐出デバイス１０６は、制御回路１０８、流体付勢デバイス１１０、第１のメモリ１１２及び第２のメモリ１１４を含むことができる。制御回路１０８は、流体付勢デバイス１１０、第１のメモリ１１２、及び第２のメモリ１１４に電気結合される。

【0012】

流体吐出コントローラ１０２は、流体吐出デバイス１０６から分離される。流体吐出コントローラ１０２は、制御線１０４を介して流体吐出デバイス１０６を制御するためのプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又は他の適切な論理回路を含むことができる。例えば、印刷システムにおいて、流体吐出コントローラ１０２は、印刷システムの一部であるプリントヘッド駆動コントローラであることができるが、流体吐出デバイス１０６は、印刷カートリッジ（インク又は別の薬剤を含む）の一部または別の構造体の一部であるプリントヘッド集積回路ダイであることができる。

【0013】

流体吐出デバイス１０６の流体付勢デバイス１１０は、流体を吐出するために選択的に制御可能であるノズルのアレイを含むことができる。第１のメモリ１１２は、流体吐出デバイス１０６を一意に識別するような、流体吐出デバイス１０６に関する識別データ及び／又は他の情報を格納するために使用されるＩＤメモリを含むことができる。第２のメモリ１１４は、流体付勢デバイス１１０に関連したデータを格納するために使用される噴射メモリを含むことができ、この場合、データは、例として、以下の、即ち、ダイの場所、領域情報、液滴重量符号化情報、認証情報、選択された流体付勢デバイスをイネーブル又はディスエーブルにするためのデータなどの何れか又は幾つかの組み合わせを含むことができる。

【0014】

第１のメモリ１１２及び第２のメモリ１１４は、ハイブリッドメモリ構成を形成するために異なるタイプのメモリで実現され得る。第１のメモリ１１２は、電気的プログラマブル読取り専用メモリ（ＥＰＲＯＭ）のような、不揮発性メモリで実現され得る。第２のメモリ１１４は、ヒューズメモリのような不揮発性メモリで実現されることができ、この場合、ヒューズメモリは、第２のメモリ１１４へデータをプログラムするために選択的に溶断され得る（又は溶断されない）ヒューズのアレイを含む。特定例のタイプのメモリが上記で挙げられたが、留意されるべきは、他の例において、第１のメモリ１１２及び第２のメモリ１１４は、他のタイプのメモリで実現され得る。幾つかの例において、第１のメモリ１１２及び第２のメモリ１１４は、同じタイプのメモリで実現され得る。

【0015】

一例において、流体吐出デバイス１０６の流体付勢デバイス１１０、第１のメモリ１１２、及び第２のメモリ１１４は、共通のダイ（即ち、流体吐出ダイ）上に形成され得る。別の例において、流体付勢デバイス１１０は、１つのダイ（即ち、流体吐出ダイ）上に実現され得るが、第１のメモリ１１２及び第２のメモリ１１４は別個のダイ（又はそれぞれの別個のダイ）上に実現され得る。例えば、第１のメモリ１１２及び第２のメモリ１１４は、流体吐出ダイから分離した第２のダイ上に形成されることができ、又は代案として、第１のメモリ１１２及び第２のメモリ１１４は、流体吐出ダイから分離した異なる個々のダイ上に形成され得る。他の例において、第１のメモリ１１２の一部が１つのダイ上にあることができ、第１のメモリ１１２の別の部分が別のダイ上にあることができる。同様に、第２のメモリ１１４の一部が１つのダイ上にあることができ、第２のメモリ１１４の別の部分が別のダイ上にあることができる。

【0016】

制御回路１０８は、制御線１０４を介して受信した制御信号に基づいて、流体付勢デバイス１１０、第１のメモリ１１２及び第２のメモリ１１４の動作を制御する。制御線１０４は、噴射（FIRE）線、CSYNC線、選択（SELECT）線、アドレスデータ（ADDRESS DATA）線、ＩＤ線、クロック（CLOCK）線、及び他の線を含む。他の例において、複数の噴射線、及び／又は複数の選択線、及び／又は複数のアドレスデータ線が存在する場合がある。制御回路１０８は、ＩＤ線上のＩＤ信号に基づいて、流体付勢デバイス１１０又は第２のメモリ１１４を選択することができる。ＩＤ線は、読み出し動作および／または書き込み動作のために第１のメモリ１１２にアクセスするためにも使用され得る。第１のメモリ１１２のメモリ素子は、選択線およびアドレスデータ線上の選択信号およびデータ信号に基づいてアドレス指定され得る。

【0017】

噴射線は、流体付勢デバイス１１０がＩＤ線上の第１の論理レベルに応答して制御回路１０８により選択された際に、流体付勢デバイス１１０の付勢を制御するために使用される。第１の論理レベルに設定された際の噴射線上の噴射信号により、個々の流体付勢デバイス（又は複数の流体付勢デバイス）は、係る流体付勢デバイス（単数または複数）が選択線およびアドレスデータ線上の選択信号およびデータ信号に基づいてアドレス指定される場合に、活性化される。噴射信号が第１の論理レベルと異なる第２の論理レベルに設定される場合、流体付勢デバイス（単数または複数）は活性化されない。また、噴射線は、第２のメモリ１１４がＩＤ線上の第２の論理レベルに応答して制御回路１０８により選択される場合に、読み出し動作および／または書き込み動作のために第２のメモリ１１４にアクセスするためにも使用され得る。第２のメモリ１１４のメモリ素子は、選択線およびアドレスデータ線上の選択信号およびデータ信号に基づいて、アドレス指定され得る。

【0018】

CSYNC信号は、流体吐出デバイス１０６においてアドレス（Ａｘ及びＡｙと呼ばれる）を開始するために使用される。選択線は、特定の流体付勢デバイス又はメモリ素子を選択するために使用され得る。アドレスデータ線は、特定の流体付勢デバイス又はメモリ素子（又は流体付勢デバイスの特定のグループ又はメモリ素子のグループ）をアドレス指定するためのアドレスビット（単数または複数）を伝送するために使用され得る。クロック線は、制御回路１０８のクロック信号を伝送するために使用され得る。

【0019】

本開示の幾つかの具現化形態に従って、適応性を高めるために、及び流体吐出デバイス１０６に設けられる必要がある入力／出力（Ｉ／Ｏ）パッドの数を低減するために、噴射線およびＩＤ線のそれぞれは、一次タスクと二次タスクの双方を実行する。上述されたように、噴射線の一次タスクは、選択された流体付勢デバイス（単数または複数）１１０を活性化することである。噴射線の二次タスクは、第２のメモリ１１４のデータを伝えることである。このように、データ経路は、流体吐出コントローラ１０２と流体吐出デバイス１０６との間に別個のデータ線を設ける必要なしに、流体吐出コントローラ１０２と第２のメモリ１１４との間に（噴射線を介して）設けられ得る。

【0020】

ＩＤ線の一次タスクは、第１のメモリ１１２のデータを伝えることである。ＩＤ線の二次タスクは、制御回路１０８に流体付勢デバイス１１０又は第２のメモリ１１４をイネーブルにさせることである。このように、共通噴射線は、流体付勢デバイス１１０の付勢を制御するために及び第２のメモリ１１４のデータを伝えるために使用されることができ、この場合、ＩＤ線は、流体付勢デバイス１１０が噴射線により制御されている場合に及び噴射線が第２のメモリ１１４のデータを伝えるために使用され得る場合に、選択するために使用され得る。

【0021】

図２は、図１の流体吐出デバイス１０６の一例をより詳細に示す略図である。流体吐出デバイス１０６は、流体付勢デバイス１１０、第１のメモリ１１２、第２のメモリ１１４、ラッチ１３０と１３２、シフトレジスタ復号器１３４、アドレス生成器１３６、噴射線１４０、ＩＤ線１４２、及びスイッチ１４４、１４６、１４８及び１５０を含む。一例において、噴射線１４０及びＩＤ線１４２は、図１の制御線１０４の一部である。ラッチ１３０と１３２、シフトレジスタ復号器１３４、アドレス生成器１３６、及びスイッチ１４４、１４６、１４８及び１５０は、図１の制御回路１０８の一部であることができる。

【0022】

ＩＤ線１４２は、ラッチ１３０の入力、ラッチ１３２の入力、及び第１のメモリ１１２に電気結合される。噴射線１４０は、スイッチ１４６の一方の側に、及び流体付勢デバイス１１０に電気結合される。ラッチ１３０の出力は、スイッチ１４６の制御入力に電気結合される。スイッチ１４６の他方の側は、第２のメモリ１１４に電気結合される。ラッチ１３２の出力は、スイッチ１４８の制御入力に電気結合される。スイッチ１４８は、第２のメモリ１１４と共通ノード又は接地ノード１５２との間に電気結合される。スイッチ１５０は、流体付勢デバイス１１０と共通ノード又は接地ノード１５２との間に電気結合される。アドレス生成器１３６の出力は、スイッチ１４８の制御入力に及びスイッチ１５０の制御入力に電気結合される。シフトレジスタ１３４の出力は、スイッチ１４４の制御入力に電気結合される。スイッチ１４４は、第１のメモリ１１２と共通ノード又は接地ノード１５２との間に電気結合される。

【0023】

第１のメモリ１１２は、複数のメモリ素子を含むことができる。スイッチ１４４は、複数のスイッチを含むことができ、この場合、各スイッチは、第１のメモリ１１２のメモリ素子の１つに対応する。シフトレジスタ復号器１３４は、選択されたメモリ素子に対応するスイッチ１４４を閉じることによって、読み出しアクセス及び／又は書き込みアクセスのために第１のメモリ１１２のメモリ素子を選択する。シフトレジスタ復号器１３４は、ディスエーブルにされたメモリ素子に対応するスイッチ１４４を開くことによって、第１のメモリ１１２のメモリ素子をディスエーブルにする。第１のメモリ１１２のメモリ素子がシフトレジスタ復号器１３４により選択された状態で、メモリ素子は、ＩＤ線１４２を介して読み出し動作および／または書き込み動作のためにアクセスされ得る。

【0024】

ラッチ１３０は、ＩＤ線１４２上のＩＤ信号を受け取り、ＩＤ信号の論理レベルをラッチし、そのラッチされた値に基づいてスイッチ１４６を制御する。ラッチされた値の第１の論理レベル（例えば、論理ハイ）に応答して、ラッチ１３０はスイッチ１４６をターンオンする。ラッチされた値の第２の論理レベル（例えば、論理ロー）に応答して、ラッチ１３０はスイッチ１４６をターンオフする。スイッチ１４６が閉じられた状態で、第２のメモリ１１４は、噴射線１４０を介して読み出しアクセス及び／又は書き込みアクセスのためにイネーブルにされる。スイッチ１４６が開いた状態で、第２のメモリ１１４はディスエーブルにされる。

【0025】

第２のメモリ１１４は、複数のメモリ素子を含むことができる。スイッチ１４８は、複数のスイッチを含むことができ、この場合、各スイッチは、第２のメモリ１１４のメモリ素子の１つに対応する。スイッチ１５０は、複数のスイッチを含むことができ、この場合、各スイッチは、流体付勢デバイス１１０の１つに対応する。ラッチ１３２は、ＩＤ線１４２上のＩＤ信号を受け取り、ＩＤ信号の反転された論理レベルをラッチし、そのラッチされた値に基づいてスイッチ１４８を制御する。ラッチされた値の第１の論理レベル（例えば、論理ハイ）に応答して、ラッチ１３２はスイッチ１４８をディスエーブルにする（即ち、スイッチ１４８がターンオンされるのを阻止する）。ラッチされた値の第２の論理レベル（例えば、論理ロー）に応答して、ラッチ１３２はスイッチ１４８をイネーブルにする（即ち、スイッチ１４８がターンオンされることを可能にする）。

【0026】

アドレス生成器１３６は、第２のメモリ１１４のメモリ素子または流体付勢デバイス１１０を選択するためのアドレス信号ＡｘとＡｙを生成する。また、第２のメモリ１１４のメモリ素子または流体付勢デバイス１１０の選択は、アドレスデータ線上のデータ信号（Ｄ２）に基づくこともできる。従って、図２に示され及びより詳細に後述されるように、スイッチ１４８は、ＩＤ×Ｄ２×ＡｘＡｙに基づいて制御されることができ、スイッチ１５０は、ＩＤ’×Ｄ２×ＡｘＡｙに基づいて制御され得る。スイッチ１５０が開いており、スイッチ１４６が閉じており且つスイッチ１４８が閉じている状態で、第２のメモリ１１４は、噴射線１４０を介して、読み出し動作および／または書き込み動作のためにアクセスされ得る。スイッチ１４６が開いており、スイッチ１４８が開いており且つスイッチ１５０が閉じている状態で、流体付勢デバイス１１０は、噴射線１４０を介して活性化され得る。

【0027】

図３は、流体吐出デバイスの第１のメモリ及び第２のメモリを含む回路２００の一例を示すブロック図である。一例において、回路２００は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路２００は、第１のメモリ１１２及び第２のメモリ１１４を含む。第１のメモリ１１２は、複数の第１のメモリ素子２１２_１～２１２_Ｍを含み、この場合、「Ｍ」は、メモリ素子の任意の適切な数である。第２のメモリ１１４は、複数の第２のメモリ素子２１４_１～２１４_Ｎを含み、この場合、「Ｎ」は、メモリ素子の任意の適切な数である。第１のメモリ１１２及び第２のメモリ１１４は、同じ数のメモリ素子または異なる数のメモリ素子を含むことができる。

【0028】

また、回路２００は、複数の第１のデータ（Ｄ１_１～Ｄ１_３）線２１６_１～２１６_３、及び第２のデータ（Ｄ２）線２１８も含む。第１のデータ線２１６_１～２１６_３は、第１のメモリ１１２に電気結合され、第２のデータ線２１８は第２のメモリ１１４に電気結合される。一例において、第１のデータ線２１６_１～２１６_３及び第２のデータ線２１８は、図１の制御線１０４のアドレスデータ線の一部である。この例において、第１のメモリ１１２のメモリ素子２１２は、複数の第１のデータ線２１６_１～２１６_３上の第１のデータに応答してイネーブルにされ、第２のメモリ１１４のメモリ素子２１４は、第２のデータ線２１８上の第２のデータに応答してイネーブルにされる。

【0029】

図４は、流体吐出デバイスの第１のメモリ及び第２のメモリを含む回路２３０の別の例を示すブロック図である。一例において、回路２３０は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路２３０は、図３に関連して前述された及び図示されたように、第１のメモリ１１２及び第２のメモリ１１４を含む。また、回路２３０は、ＩＤ線１４２、第１の選択（Ｓ４）線２３６、及び第２の選択（Ｓ５）線２３８も含む。第１の選択線２３６は、第１のメモリ１１２に電気結合され、第２の選択線２３８及びＩＤ線１４２は、第２のメモリ１１４に電気結合される。この例において、第１のメモリ１１２のメモリ素子２１２は、第１の選択線２３６上の第１の論理レベルに応答してイネーブルにされ、第２のメモリ１１４のメモリ素子２１４は、第２の選択線２３８上の第１の論理レベル及びＩＤ線上の第１の論理レベルに応答してイネーブルにされる。

【0030】

一例において、図３の回路２００は、図４の回路２３０と組み合わせられ得る。従って、第１のメモリ１１２は、第１のデータＤ１_１、Ｄ１_２、及びＤ１_３（例えば、図１のシフトレジスタ復号器１３４を介して）により生成されたアドレスに基づいてアクセスされることができるが、第２のメモリ１１４は、第２のデータＤ２により生成されたアドレスに基づいてアクセスされ得る。第１のデータ及び第２のデータは、互いに完全に無関係であることができる。更に、第１のメモリ１１２は、Ｓ４選択信号に応答してイネーブルにされ得るが、第２のメモリ１１４はＳ５選択信号に応答してイネーブルにされ得る。Ｓ４選択信号およびＳ５選択信号は、交互交番的にされ得る。このように、シフトレジスタ（例えば、図１のシフトレジスタ復号器１３４）に起因したＩＤ信号の破損は、回避され得る。

【0031】

図５は、流体吐出デバイスのメモリ素子を含む回路２５０の一例を示す略図である。一例において、回路２５０は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路２５０は、噴射（FIRE）線１４０、ＩＤ線１４２、メモリ素子２５２、ラッチ２５４、及び放電経路２５６を含む。噴射線１４０は、メモリ素子２５２に電気結合される。ＩＤ線１４２は、ラッチ２５４の入力に電気結合される。ラッチ２５４の出力は放電経路２５６の入力に電気結合される。放電経路２５６は、メモリ素子２５２と共通ノード又は接地ノード１５２との間に電気結合される。

【0032】

放電経路２５６は、メモリ素子２５２が読み出しアクセス及び／又は書き込みアクセスのためにイネーブルにされていない際に、メモリ素子２５２がフローティングすることを避ける。この例において、ラッチ２５４は、ＩＤ線１４２上の第１の論理レベル（例えば、論理ハイ）に応答して放電経路をディスエーブルにし、ＩＤ線上の第２の論理レベル（例えば、論理ロー）に応答して、放電経路をイネーブルにする。メモリ素子２５２がイネーブルにされる場合、放電経路２５６はディスエーブルにされ、メモリ素子２５２は、読み出し動作および／または書き込み動作のために噴射線１４０を介してアクセスされ得る。一例において、ラッチ２５４は、図２のラッチ１３２を提供し、放電経路２５６はスイッチ１４８に対する制御入力の一部であり、メモリ素子２５２は、図２の第２のメモリ１１４のメモリ素子である。

【0033】

図６は、流体吐出デバイスのメモリ素子を含む回路２７０の別の例を示す略図である。一例において、回路２７０は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路２７０は、噴射（FIRE）線１４０、ＩＤ線１４２、メモリ素子２５２、ラッチ２７２、及びスイッチ２７４を含む。スイッチ２７４は、噴射線１４０とメモリ素子２５２との間に電気結合される。ラッチ２７２の入力は、ＩＤ線１４２に電気結合される。ラッチ２７２の出力は、スイッチ２７４の制御入力に電気結合される。メモリ素子２５２は、共通ノード又は接地ノード１５２に電気結合される。

【0034】

この例において、ラッチ２７２は、ＩＤ線１４２上の第１の論理レベル（例えば、論理ハイ）に応答してスイッチ２７４をイネーブルに（即ち、ターンオン）し、ＩＤ線上の第２の論理レベル（例えば、論理ロー）に応答してスイッチ２７４をディスエーブルに（即ち、ターンオフ）する。スイッチ２７４がイネーブルにされた状態で、噴射線１４０がメモリ素子２５２に電気結合される。スイッチ２７４がディスエーブルにされた状態で、噴射線１４０がメモリ素子２５２から電気的に切断される。スイッチ２７４がイネーブルにされた状態で、メモリ素子２５２は、読み出し動作および／または書き込み動作のために噴射線１４０を介してアクセスされ得る。一例において、ラッチ２７２は、図２のラッチ１３０を提供し、スイッチ２７４は図２のスイッチ１４６を提供し、メモリ素子２５２は図２の第２のメモリ１１４のメモリ素子である。

【0035】

図７Ａは、流体吐出デバイスの複数のメモリ素子を含む回路３００の一例を示す略図である。一例において、回路３００は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路３００は、噴射（FIRE）線１４０、複数のメモリ素子２１４_１～２１４_Ｎ、第１のスイッチ３０４、及び複数の第２のスイッチ３０８_１～３０８_Ｎを含む。スイッチ３０４は、噴射線１４０と各メモリ素子２１４_１～２１４_Ｎの第１の側との間に電気結合される。スイッチ３０４の制御入力は、制御（Ｖｙ）信号線３０２に電気結合される。各第２のスイッチ３０８_１～３０８_Ｎの第１の側は、個々のメモリ素子２１４_１～２１４_Ｎの第２の側に電気結合される。各第２のスイッチ３０８_１～３０８_Ｎの他方の側は、共通ノード又は接地ノード１５２に電気結合される。各第２のスイッチ３０８_１～３０８_Ｎの制御入力はそれぞれ、制御（Ｘ_１～Ｘ_Ｎ）信号線３０６_１～３０６_Ｎに電気結合される。

【0036】

Ｖｙ制御信号は、ＩＤ信号（例えば、ＩＤ線１４２上の）に基づくことができる。制御信号Ｘ_１～Ｘ_Ｎは、ＩＤ信号（例えば、ＩＤ線１４２上の）、Ｄ２データ信号（例えば、Ｄ２データ線２１８上の）及びＡｘ及びＡｙアドレス信号（例えば、アドレス生成器１３６からの）に基づくことができる。この例において、メモリ素子２１４_１～２１４_Ｎは、Ｖｙ信号に応答してスイッチ３０４をターンオンし、及び個々のＸ_１～Ｘ_Ｎ信号に応答して少なくとも１つの個々の第２のスイッチ３０８_１～３０８_Ｎをターンオンすることにより、イネーブルにされ得る。メモリ素子２１４_１～２１４_Ｎがイネーブルにされた状態で、イネーブルにされたメモリ素子は、噴射線１４０を介して読み出し動作および／または書き込み動作のためにアクセスされ得る。一例において、第１のスイッチ３０４は、図２のスイッチ１４６を提供し、各第２のスイッチ３０８_１～３０８_Ｎは図２のスイッチ１４８を提供する。

【0037】

図７Ｂは、流体吐出デバイスの複数のメモリ素子を含む回路３２０の別の例を示す略図である。一例において、回路３２０は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路３２０は、回路３２０において第１のトランジスタ３２４が第１のスイッチ３０４の代わりに使用され且つ複数の第２のトランジスタ３２８_１～３２８_Ｎが第２のスイッチ３０８_１～３０８_Ｎの代わりに使用されていることを除いて、図７Ａに関連して前述されて図示された回路３００に類似する。第１のトランジスタ３２４は、噴射線１４０と各メモリ素子２１４_１～２１４_Ｎの第１の側との間に電気結合されたソース・ドレイン経路を有する。各第２のトランジスタ３２８_１～３２８_Ｎは、個々のメモリ素子２１４_１～２１４_Ｎと共通ノード又は接地ノード１５２との間に電気結合されたソース・ドレイン経路を有する。各第２のトランジスタ３２８_１～３２８_Ｎのゲートはそれぞれ、制御信号線３０６_１～３０６_Ｎに電気結合される。

【0038】

この例において、メモリ素子２１４_１～２１４_Ｎは、論理ハイＶｙ信号に応答して第１のトランジスタ３２４をターンオンし、且つ個々の論理ハイＸ_１～Ｘ_Ｎ信号に応答して少なくとも１つの個々の第２のトランジスタ３２８_１～３２８_Ｎをターンオンすることにより、イネーブルにされ得る。メモリ素子２１４_１～２１４_Ｎがイネーブルにされた状態で、イネーブルにされたメモリ素子は、噴射線１４０を介して読み出し動作および／または書き込み動作のためにアクセスされ得る。一例において、第１のトランジスタ３２４は、図２のスイッチ１４６を提供し、各第２のトランジスタ３２８_１～３２８_Ｎは図２のスイッチ１４８を提供する。

【0039】

図８Ａ～図８Ｂは、流体吐出デバイスの複数のメモリ素子および複数の流体付勢デバイスを含む回路３５０の一例を示す略図である。一例において、回路３５０は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路３５０は、図７Ｂに関連して前述されて図示された回路３２０を含む。更に、図８Ａに示されたように、回路３５０は、複数の流体付勢デバイス３５２_１～３５２_Ｎ、及び複数の第３のスイッチ（例えば、第３のトランジスタ）３５８_１～３５８_Ｎを含む。各流体付勢デバイス３５２_１～３５２_Ｎは、噴射線１４０と個々の第３のトランジスタ３５８_１～３５８_Ｎのソース・ドレイン経路の一方の側との間に電気結合される。各第３のトランジスタ３５８_１～３５８_Ｎのソース・ドレイン経路の他方の側は、共通ノード又は接地ノード１５２に電気結合される。各第３のトランジスタ３５８_１～３５８_Ｎのゲートはそれぞれ、制御（Ｙ_１～Ｙ_Ｎ）信号線３５６_１～３５６_Ｎに電気結合される。

【0040】

図８Ｂに示されたように、回路３５０は、アドレス生成器１３６及び復号器３６０も含む。アドレス生成器１３６の出力は、Ａｘアドレス信号線３６２及びＡｙアドレス信号線３６４を介して復号器３６０の入力に電気結合される。復号器３６０に対する他の入力は、ＩＤ線１４２及び第２のデータ線２１８に電気結合される。復号器３６０の第１の出力はそれぞれ、制御信号線３０６_１～３０６_Ｎを介して第２のトランジスタ３２８_１～３２８_Ｎのゲートに電気結合される。復号器３６０の第２の出力はそれぞれ、制御信号線３５６_１～３５６_Ｎを介して、第３のトランジスタ３５８_１～３５８_Ｎのゲートに電気結合される。

【0041】

ＡｘとＡｙは、例えば選択線上の選択信号およびCSYNC線上のCSYNC信号に応答して、アドレス生成器１３６により出力される。一例において、復号器３６０は、アドレスに応答して、個々の第２のトランジスタ３２８_１～３２８_N又は個々の第３のトランジスタ３５８_１～３５８_Ｎをターンオンするためにアドレス（例えば、Ｄ２、Ａｘ、Ａｙ）を受け取る。別の例において、ＩＤ線１４２上の第１の論理レベル（例えば、論理ハイ）に応答して、復号器３６０は、アドレスに応答して、個々の第２のトランジスタ３２８_１～３２８_Nをターンオンし、ＩＤ線１４２上の第２の論理レベル（例えば、論理ロー）に応答して、復号器３６０は、アドレスに応答して、個々の第３のトランジスタ３５８_１～３５８_Ｎをターンオンし、個々の流体付勢デバイス３５２_１～３５２_Ｎをイネーブルにする。流体付勢デバイス３５２_１～３５２_Ｎがイネーブルにされた状態で、イネーブルにされた流体付勢デバイスは、噴射線１４０を介して活性化され得る。一例において、各第３のトランジスタ３５８_１～３５８_Ｎは、図２のスイッチ１５０を提供する。

【0042】

図９Ａは、第１のメモリ１１２、第２のメモリ１１４、及び流体付勢デバイス１１０を含む回路４００の一例をより詳細に示す略図である。一例において、回路４００は、複数の流体付勢デバイスを駆動するための集積回路の一部である。第１のメモリ１１２は複数のメモリ素子を含むが、図９Ａには１つのメモリ素子２１２だけが示される。同様に、第２のメモリ１１４は複数のメモリ素子を含むが、図９Ａには１つのメモリ素子２１４だけが示される。流体付勢デバイス１１０は複数の流体付勢デバイスを含むが、図９Ａには、１つの流体付勢デバイス３５２だけが示される。

【0043】

回路４００は、前述されたような噴射線１４０、ＩＤ線１４２、第１のデータ線２１６_１～２１６_３、第２のデータ線２１８、選択線２３６と２３８、Ａｘアドレス信号線３６２、Ａｙアドレス信号線３６４、シフトレジスタ復号器１３４、及びトランジスタ３２４、３２８及び３５８を含む。更に、回路４００は、バッファ４０８、インバータ４１０、及びトランジスタ４０２、４０４、４０６、４１２、４１４、４１６、４１８、４２０、４２２、４３２、４３４、４３６、４３８、４４０及び４４２を含む。一例において、トランジスタ４０２、４０４及び４０６は、図２のスイッチ１４４を提供することができる。バッファ４０８は、図２のラッチ１３０又は図６のラッチ２７２を提供することができる。インバータ４１０は、図２のラッチ１３２又は図５のラッチ２５４を提供することができる。トランジスタ４１６は、第１のメモリ１１４用の図５の放電経路２５６の一部を提供することができる。トランジスタ４３６は、流体付勢デバイス１１０用の放電経路を提供することができる。トランジスタ４１２、４１４、４１８、４２０、４２２、４３２、４３４、４３８、４４０及び４４２は、図８Ｂの復号器３６０の一部を提供することができる。

【0044】

シフトレジスタ復号器１３４の第１の入力は、第１のデータ線２１６_１～２１６_３に電気結合される。シフトレジスタ復号器１３４の第２の入力は、第１の選択（Ｓ４）線２３６に電気結合される。シフトレジスタ復号器１３４の出力は、トランジスタ４０２、４０４及び４０６のゲートに電気結合される。トランジスタ４０２、４０４及び４０６は、メモリ素子２１２と共通ノード又は接地ノード１５２との間に直列に電気結合される。トランジスタ４０２、４０４及び４０６がターンオンされる場合、メモリ素子２１２は、アドレス指定され、その結果、メモリ素子２１２のデータは、ＩＤ線１４２を介してアクセスされ得る。

【0045】

シフトレジスタ復号器１３４は、シフトレジスタ復号器１３４にアドレスデータビットを入力するために、第１のデータ線２１６_１～２１６_３のそれぞれに接続されたシフトレジスタを含む。各シフトレジスタは、一連のシフトレジスタセルを含み、当該シフトレジスタセルは、フリップフロップ、他の記憶素子、又は記憶素子の次の選択までそれらの値を保持することができる任意のサンプルホールド回路（例えば、プレチャージしてアドレスデータビットを数値化するための回路）として実現され得る。直列に接続された１つのシフトレジスタセルの出力は、次のシフトレジスタセルの入力に供給されて、シフトレジスタを通じてデータシフトを行うことができる。各シフトレジスタを通じて提供されるアドレスデータビットは、トランジスタ４０２、４０４及び４０６のそれぞれのゲートに接続される。

【0046】

シフトレジスタ復号器１３４においてシフトレジスタを用いることにより、少ない数のデータ線２１６_１～２１６_３を用いて、より大きなアドレス空間を選択することができる。例えば、各シフトレジスタは、８個（又は任意の他の数）のシフトレジスタセルを含むことができる。３個のシフトレジスタ（それぞれが８個の長さ）を含むシフトレジスタ復号器１３４に対する３個のアドレスデータビット（Ｄ１_１、Ｄ１_２及びＤ１_３）入力を用いることにより、シフトレジスタ復号器１３４によりアドレス指定され得るアドレス空間は、５１２ビットである（シフトレジスタ復号器１３４のシフトレジスタを用いずに３個のアドレスビットが使用される場合に８ビットだけである代わりに）。シフトレジスタ復号器１３４の出力は、第１の選択（Ｓ４）線２３６上の第１の論理レベルに応答してイネーブルにされ、第１の選択（Ｓ４）線２３６上の第２の論理レベルに応答してディスエーブルにされ得る。

【0047】

バッファ４０８は、ＩＤ線１４２とＶｙノード４０９を介してトランジスタ３２４のゲートとの間に電気結合される。インバータ４１０は、ＩＤ線１４２とＶｘノード４１１を介してトランジスタ４１６のゲートとの間に電気結合される。トランジスタ４１６のソース・ドレイン経路の一方の側は、共通ノード又は接地ノード１５２に電気結合される。トランジスタ４１６のソース・ドレイン経路の他方の側は、トランジスタ４１４のソース・ドレイン経路の一方の側、トランジスタ４１８のソース・ドレイン経路の一方の側、トランジスタ４２０のソース・ドレイン経路の一方の側、及びトランジスタ４２２のソース・ドレイン経路の一方の側に電気結合される。各トランジスタ４１８、４２０及び４２２のソース・ドレイン経路の他方の側は、共通ノード又は接地ノード１５２に電気結合される。トランジスタ４１８のゲートは、第２のデータ線２１８に電気結合される。トランジスタ４２０のゲートは、Ａｘアドレス信号線３６２に電気結合される。トランジスタ４２２のゲートは、Ａｙアドレス信号線３６４に電気結合される。トランジスタ４１４のゲートは、第２の選択（Ｓ５）線２３８に電気結合される。トランジスタ４１４のソース・ドレイン経路の他方の側は、トランジスタ４１２のソース・ドレイン経路の一方の側、及びトランジスタ３２８のゲートに電気結合される。トランジスタ４１２のソース・ドレイン経路の他方の側とゲートは、第１の選択（Ｓ４）線２３６に電気結合される。

【0048】

トランジスタ４３６のゲートは、ＩＤ線１４２に電気結合される。トランジスタ４３６のソース・ドレイン経路の一方の側は、共通ノード又は接地ノード１５２に電気結合される。トランジスタ４３６のソース・ドレイン経路の他方の側は、トランジスタ４３４のソース・ドレイン経路の一方の側、トランジスタ４３８のソース・ドレイン経路の一方の側、トランジスタ４４０のソース・ドレイン経路の一方の側、及びトランジスタ４４２のソース・ドレイン経路の一方の側に電気結合される。各トランジスタ４３８、４４０及び４４２のソース・ドレイン経路の他方の側は、共通ノード又は接地ノード１５２に電気結合される。トランジスタ４３８のゲートは、第２のデータ線２１８に電気結合される。トランジスタ４４０のゲートは、Ａｘアドレス信号線３６２に電気結合される。トランジスタ４４２のゲートは、Ａｙアドレス信号線３６４に電気結合される。トランジスタ４３４のゲートは、第２の選択（Ｓ５）線２３８に電気結合される。トランジスタ４３４のソース・ドレイン経路の他方の側は、トランジスタ４３２のソース・ドレイン経路の一方の側、及びトランジスタ３５８のゲートに電気結合される。トランジスタ４３２のソース・ドレイン経路の他方の側とゲートは、第１の選択（Ｓ４）線２３６に電気結合される。

【0049】

メモリ素子２１４と流体付勢デバイス３５２にそれぞれ接続された個々のトランジスタ３２８と３５８を制御するために、２個の別個の復号器が使用される。トランジスタ３２８のゲートは、トランジスタ４１２、４１４、４１８、４２０及び４２２を含む第１の復号器に接続される。トランジスタ３５８のゲートは、トランジスタ４３２、４３４、４３８、４４０及び４４２を含む第２の復号器に接続される。Ｓ４選択信号は、Ｓ５選択信号より時間的に早く活性化され得る。Ａｘ、Ａｙ、Ｄ２、Ｓ４及びＳ５の組み合わせは、第１の復号器および第２の復号器に対するアドレス入力を形成する。

【0050】

ＩＤ線１４２上のＩＤ信号が第１の論理レベル（例えば、論理ハイ）である場合、トランジスタ４３６はターンオンし、トランジスタ３５８のゲートを放電された状態のままにし（即ち、トランジスタ３５８のゲートをディスエーブルにする）、その結果、流体付勢デバイス３５２は、非活性化された状態を維持される。更に、ＩＤ信号が第１の論理レベル（例えば、論理ハイ）である場合、トランジスタ３２４はバッファ４０８によりターンオンされ、トランジスタ４１６はインバータ４１０によりターンオフされ、その結果、トランジスタ３２８が第１の復号器に対するアドレス入力に基づいてターンオンされる際、メモリ素子２１４が噴射線１４０を介して読み出し動作および／または書き込み動作のためにアクセスされ得る。

【0051】

ＩＤ線１４２上のＩＤ信号が第２の論理レベル（例えば、論理ロー）である場合、トランジスタ４３６はターンオフし、その結果、トランジスタ３５８が第２の復号器に対するアドレス入力に基づいてターンオンされる際に、流体付勢デバイス３５２は、噴射線１４０を介して活性化され得る。更に、ＩＤ信号が第２の論理レベル（例えば、論理ロー）である場合、トランジスタ３２４はバッファ４０８によりターンオフされ、トランジスタ４１６はインバータ４１０によりターンオンされる。トランジスタ４１６がターンオンされた状態で、トランジスタ３２８のゲートは、放電された状態のままであり（即ち、トランジスタ３２８のゲートはディスエーブルにされる）、その結果、メモリ素子２１４は非選択状態に維持される。

【0052】

図９Ｂは、第１のメモリ１１２、第２のメモリ１１４、及び流体付勢デバイス１１０を含む回路４５０の別の例をより詳細に示す略図である。一例において、回路４５０は、複数の流体付勢デバイスを駆動するための集積回路の一部である。回路４５０は、回路４５０において、トランジスタ４５２、４５４、４５６、４５８、４６０及び４６２がバッファ４０８の代わりに使用され且つトランジスタ４６８、４７０及び４７２がインバータ４１０の代わりに使用されていることを除いて、図９Ａに関連して前述されて図示された回路４００に類似する。

【0053】

トランジスタ４６０とトランジスタ４６２は、ノード４５９と共通ノード又は接地ノード１５２との間に直列に電気結合される。トランジスタ４６２のゲートはＩＤ線１４２に電気結合され、トランジスタ４６０のゲートはＳ４選択線２３６に電気結合される。トランジスタ４５８は、Ｓ３選択線２３４とノード４５９との間に電気結合されたソース・ドレイン経路を有する。トランジスタ４５８のゲートは、Ｓ３選択線２３４に電気結合される。トランジスタ４５４及びトランジスタ４５６は、トランジスタ３２４のゲートと共通ノード又は接地ノード１５２との間に直列に電気結合される。トランジスタ４５６のゲートは、ノード４５９に電気結合される。トランジスタ４５４のゲートは、Ｓ５選択線２３８に電気結合される。トランジスタ４５２は、Ｓ４選択線２３６とトランジスタ３２４のゲートとの間に電気結合されたソース・ドレイン経路を有する。トランジスタ４５２のゲートは、Ｓ４選択線２３６に電気結合される。

【0054】

トランジスタ４７０及びトランジスタ４７２は、トランジスタ４１６のゲートと共通ノード又は接地ノード１５２との間に直列に電気結合される。トランジスタ４７２のゲートは、ＩＤ線１４２に電気結合される。トランジスタ４７０のゲートは、Ｓ４選択線２３６に電気結合される。トランジスタ４６８は、Ｓ３選択線２３４とトランジスタ４１６のゲートとの間に電気結合されたソース・ドレイン経路を有する。トランジスタ４６８のゲートは、Ｓ３選択線２３４に電気結合される。

【0055】

Ｓ３選択信号は、Ｓ４選択信号よりも時間的に早く活性化され得る。Ｓ４選択信号は、Ｓ５選択信号よりも時間的に早く活性化され得る。ＩＤ線１４２上のＩＤ信号が第１の論理レベル（例えば、論理ハイ）の状態で、第２の論理レベル（例えば、論理ロー）が、Ｓ３及びＳ４選択信号に応答して、Ｖｘノード４１１でラッチされる。ＩＤ信号が第２の論理レベル（例えば、論理ロー）である場合、第１の論理レベル（例えば、論理ハイ）が、Ｓ３及びＳ４選択信号に応答して、Ｖｘノード４１１でラッチされる。

【0056】

ＩＤ線１４２上のＩＤ信号が第１の論理レベル（例えば、論理ハイ）の状態で、第２の論理レベル（例えば、論理ロー）が、Ｓ３及びＳ４選択信号に応答して、ノード４５９でラッチされる。ＩＤ信号が第２の論理レベル（例えば、論理ロー）である場合、第１の論理レベル（例えば、論理ハイ）が、Ｓ３及びＳ４選択信号に応答して、ノード４５９でラッチされる。ノード４５９が第１の論理レベル（例えば、論理ハイ）の状態で、第２の論理レベル（例えば、論理ロー）が、Ｓ４及びＳ５選択信号に応答して、Ｖｙノード４０９でラッチされる。ノード４５９が第２の論理レベル（例えば、論理ロー）の状態で、第１の論理レベル（例えば、論理ハイ）が、Ｓ４及びＳ５選択信号に応答して、Ｖｙノード４０９でラッチされる。従って、ＩＤ線１４２上のＩＤ信号が第１の論理レベル（例えば、論理ハイ）である状態で、第１の論理レベル（例えば、論理ハイ）が、Ｓ３、Ｓ４及びＳ５選択信号に応答して、Ｖｙノード４０９でラッチされる。ＩＤ信号が第２の論理レベル（例えば、論理ロー）の状態で、第２の論理レベル（例えば、論理ロー）が、Ｓ３、Ｓ４及びＳ５選択信号に応答して、Ｖｙノード４０９でラッチされる。

【0057】

図１０Ａ及び図１０Ｂは、図９Ｂの回路４５０の動作の一例を示すタイミング図である。図１０Ａは、メモリ素子２１４がイネーブルにされた時に関するタイミング図５００ａを示し、図１０Ｂは、流体付勢デバイス３５２がイネーブルにされた時に関するタイミング図５００ｂを示す。タイミング図５００ａ及び５００ｂは、CSYNC信号、Ｓ１選択信号、Ｓ２選択信号、Ｓ３選択線２３４上のＳ３選択信号、Ｓ４選択線２３６上のＳ４選択信号、Ｓ５選択線２３８上のＳ５選択信号、クロック信号、Ｄ１_１データ線２１６_１上のＤ１_１データ信号、Ｄ１_２データ線２１６_２上のＤ１_２データ信号、Ｄ２データ線２１８上のＤ２データ信号、ＩＤ線１４２上のＩＤ信号、Ｖｘノード４１１上のＶｘ信号、及び噴射線１４０上の噴射（FIRE）信号を含む。

【0058】

Ｓ１～Ｓ５選択信号が逐次に活性化される。Ｓ１及びＳ２選択信号は、シフトレジスタ復号器１３４を制御するように、第１のメモリ１１２により使用され得る。図１０Ａに示されるように、５０２において、ＩＤ信号が論理ハイであり、Ｓ４信号が論理ハイである際、Ｖｘは論理ローである。かくして、Ｓ５信号が論理ハイである際、メモリ素子２１４の放電経路はオフであり、メモリ素子２１４は、５０４で示されるように噴射信号を介して、読み出しアクセス及び／又は書き込みアクセスのためにイネーブルにされる。図１０Ｂに示されるように、５０６において、ＩＤ信号が論理ローであり、Ｓ４信号が論理ハイである際、Ｖｘが論理ハイである。かくして、Ｓ５信号が論理ハイである際、メモリ素子２１４の放電経路がオンであり、メモリ素子２１４はディスエーブルにされる。メモリ素子２１４がディスエーブルにされた状態で、流体付勢デバイス３５２がイネーブルにされ、５０８で示されるように、噴射信号を介して活性化され得る。

【0059】

一例において、図１０Ａ及び図１０Ｂに示されるように、ＩＤ信号および噴射信号は、同時にターンオン（即ち、論理ハイ）されることができない。従って、ＩＤ信号は、Ｓ５が論理ハイである際に噴射信号を準備するためにＳ４信号が論理ハイである際にＶｘを提供するようにラッチされる。また、これは、メモリ素子２１４のトランジスタ３２８のゲート又は流体付勢デバイス３５２のトランジスタ３５８のゲートの何れかが選択されていない際にフローティング状態を避けるために放電経路を有することも確実にする。フローティング状態は、第２のメモリ１１４に格納されたデータの破損を防止するために回避されるべきである。

【0060】

図１１Ａ及び図１１Ｂは、図９Ｂの回路の動作の別の例を示すタイミング図である。図１１Ａは、メモリ素子２１４がイネーブルにされた時に関するタイミング図５５０ａを示し、図１１Ｂは、流体付勢デバイス３５２がイネーブルにされた時に関するタイミング図５５０ｂを示す。タイミング図５５０ａ及び５５０ｂは、CSYNC信号、Ｓ１選択信号、Ｓ２選択信号、Ｓ３選択線２３４上のＳ３選択信号、Ｓ４選択線２３６上のＳ４選択信号、Ｓ５選択線２３８上のＳ５選択信号、クロック信号、Ｄ１_１データ線２１６_１上のＤ１_１データ信号、Ｄ１_２データ線２１６_２上のＤ１_２データ信号、Ｄ２データ線２１８上のＤ２データ信号、ＩＤ線１４２上のＩＤ信号、Ｖｙノード４０９上のＶｙ信号、及び噴射線１４０上の噴射（FIRE）信号を含む。

【0061】

図１１Ａに示されるように、５５２において、ＩＤ信号が論理ハイであり、Ｓ４信号が論理ハイである際、Ｓ５信号が論理ハイである際にＶｙは論理ハイである。Ｖｙが論理ハイである状態で、メモリ素子２１４は、５５４で示されるように噴射信号を介して、読み出しアクセス及び／又は書き込みアクセスのためにイネーブルにされる。図１１Ｂに示されるように、５５６において、ＩＤ信号が論理ローであり、Ｓ４信号が論理ハイである際、Ｓ５信号が論理ハイである際にＶｙが論理ローである。Ｖｙが論理ローの状態で、メモリ素子２１４はディスエーブルにされて、噴射信号から絶縁される。メモリ素子２１４がディスエーブルにされた状態で、流体付勢デバイス３５２がイネーブルにされ、５５８で示されるように、噴射信号を介して活性化され得る。

【0062】

一例において、図１１Ａ及び図１１Ｂに示されたように、ＩＤ信号および噴射信号は、同時にターンオン（即ち、論理ハイ）されることができない。従って、ＩＤ信号は、Ｓ５が論理ハイである際に噴射信号を準備するためにＳ４信号が論理ハイである際にＶｙを提供するようにラッチされる。また、トランジスタ３２４は、流体付勢デバイス３５２が活性化された際に、噴射信号とメモリ素子２１４との間の絶縁体としての機能も果たす。これは、メモリ素子２１４が高頻度（高周波数）で高電圧にさらされることを防止することができ、メモリ素子２１４の信頼性を改善することができる。

【0063】

図１２は、流体吐出システム６００の一例を示すブロック図である。流体吐出システム６００は、プリントヘッドアセンブリ６０２のような流体吐出アセンブリ、及びインク供給アセンブリ６１０のような流体供給アセンブリを含む。図示された例において、流体吐出システム６００は、サービスステーションアセンブリ６０４、キャリッジアセンブリ６１６、印刷媒体搬送アセンブリ６１８、及び電子コントローラ６２０も含む。以下の説明は、インクに関して流体の取り扱いのためのシステム及びアセンブリの例を提供するが、開示されたシステム及びアセンブリは、インク以外の流体の取り扱いにも適用可能である。

【0064】

プリントヘッドアセンブリ６０２は、複数のオリフィス又はノズル６０８を介してインク又は流体の小滴を吐出する、図１の流体吐出デバイス１０６のような少なくとも１つのプリントヘッド又は流体吐出ダイ６０６を含む。一例において、小滴は、印刷媒体６２４上へ印刷するように、印刷媒体６２４のような媒体の方へ送られる。一例において、印刷媒体６２４は、用紙、厚紙、透明フィルム、マイラー（登録商標）、布地、及び同類のもののような、任意のタイプの適切なシート材料を含む。別の例において、印刷媒体６２４は、粉末ベッドのような三次元（３Ｄ）印刷用の媒体、又はリザーバ又は容器のような、バイオプリンティング及び／又は創薬試験用の媒体を含む。一例において、ノズル６０８は、プリントヘッドアセンブリ６０２及び印刷媒体６２４が互いに対して移動する際に、ノズル６０８からのインクの適切に順序付けられた吐出により、文字、記号および／または他のグラフィックス又はイメージが印刷媒体６２４上に印刷されるように、少なくとも１つの列またはアレイで配列される。

【0065】

インク供給アセンブリ６１０は、インクをプリントヘッドアセンブリ６０２に供給し、インクを貯蔵するためのリザーバ６１２を含む。それ故に、一例において、インクはリザーバ６１２からプリントヘッドアセンブリ６０２へ流れる。一例において、プリンタアセンブリ６０２及びインク供給アセンブリ６１０は、インクジェット又は流体ジェット印刷カートリッジ又はペンに一緒に収容される。別の例において、インク供給アセンブリ６１０は、プリントヘッドアセンブリ６０２から分離しており、供給管および／またはバルブのようなインターフェース接続６１３を介してインクをプリントヘッドアセンブリ６０２に供給する。

【0066】

キャリッジアセンブリ６１６は、プリントヘッドアセンブリ６０２を印刷媒体搬送アセンブリ６１８に対して位置決めし、印刷媒体搬送アセンブリ６１８は、プリントヘッドアセンブリ６０２に対して印刷媒体６２４を位置決めする。かくして、印刷区域６２６が、プリントヘッドアセンブリ６０２と印刷媒体６２４との間の領域において、ノズル６０８に隣接して画定される。一例において、プリントヘッドアセンブリ６０２は、キャリッジアセンブリ６１６がプリントヘッドアセンブリ６０２を印刷媒体搬送アセンブリ６１８に対して移動するような走査型プリントヘッドアセンブリである。別の例において、プリントヘッドアセンブリ６０２は、キャリッジアセンブリ６１６が印刷媒体搬送アセンブリ６１８に対して所定位置にプリントヘッドアセンブリ６０２を固定するような、非走査型プリントヘッドアセンブリである。

【0067】

サービスステーションアセンブリ６０４は、プリントヘッドアセンブリ６０２、より具体的にはノズル６０８の機能性を維持するために、プリントヘッドアセンブリ６０２のスピッティング、ワイピング、キャッピング及び／又はプライミングを行う。例えば、サービスステーションアセンブリ６０４は、ノズル６０８から余分なインクを拭き取る及び取り除くために周期的にプリントヘッドアセンブリ６０２上を横切るゴム製ブレード又はワイパを含むことができる。更に、サービスステーションアセンブリ６０４は、未使用の期間中にノズル６０８を乾燥から保護するためにプリントヘッドアセンブリ６０２を覆うキャップを含むことができる。更に、サービスステーションアセンブリ６０４は、リザーバ６１２が適切なレベルの圧力と流動性を維持することを確実にするための、及びノズル６０８が詰まらない又は滴を染み出させないことを確実にするためのスピッティング中に、プリントヘッドアセンブリ６０２がインクを吐出するインク壺を含むことができる。サービスステーションアセンブリ６０４の機能は、サービスステーションアセンブリ６０４とプリントヘッドアセンブリ６０２との間の相対移動を含むことができる。

【0068】

電子コントローラ６２０は、通信経路６０３を介してプリントヘッドアセンブリ６０２と通信し、通信経路６０５を介してサービスステーションアセンブリ６０４と通信し、通信経路６１７を介してキャリッジアセンブリ６１６と通信し、通信経路６１９を介して印刷媒体搬送アセンブリ６１８と通信する。一例において、プリントヘッドアセンブリ６０２がキャリッジアセンブリ６１６に取り付けられる場合、電子コントローラ６２０及びプリントヘッドアセンブリ６０２は、通信経路６０１を通じて、キャリッジアセンブリ６１６を経由して通信することができる。また、電子コントローラ６２０は、一具現化形態において、新たな（又は使用済み）インクサプライが検出され得るように、インク供給アセンブリ６１０とも通信することができる。

【0069】

電子コントローラ６２０は、コンピュータのようなホストシステムからデータ６２８を受け取り、データ６２８を一時的に格納するためのメモリを含むことができる。データ６２８は、電子伝送経路、赤外線伝送経路、光伝送経路または他の情報伝送経路に沿って、流体吐出システム６００に送られ得る。データ６２８は例えば、印刷されるべき文章および／またはファイルを表す。それ故に、データ６２８は、流体吐出システム６００用の印刷ジョブを形成し、少なくとも１つの印刷ジョブコマンド及び／又はコマンドパラメータを含む。

【0070】

一例において、電子コントローラ６２０は、ノズル６０８からのインク滴の吐出に関するタイミング制御を含む、プリントヘッドアセンブリ６０２の制御を行う。それ故に、電子コントローラ６２０は、印刷媒体６２４上に文字、記号、及び／又は他のグラフィックス又はイメージを形成する、吐出されるインク滴のパターンを定義する。タイミング制御、及びそれ故に吐出されるインク滴のパターンは、印刷ジョブコマンド及び／又はコマンドパラメータにより決定される。一例において、電子コントローラ６２０の一部を形成する論理および駆動回路は、プリントヘッドアセンブリ６０２上に位置する。別の例において、電子コントローラ６２０の一部を形成する論理および駆動回路は、プリントヘッドアセンブリ６０２から離れて位置する。

【0071】

図１３Ａ～図１３Ｄは、流体吐出デバイスの第１のメモリと第２のメモリにアクセスするための方法７００の一例を示す流れ図である。一例において、方法７００は、図１の流体吐出システム１００により実現され得る。図１３Ａに示されるように、７０２において、方法７００は、第１の選択信号および第２の選択信号を逐次に生成することを含む。７０４において、方法７００は、第１の選択信号および複数の第１のデータ線上の第１のデータに応答して第１のメモリ素子をイネーブルにすることを含む。７０６において、方法７００は、第２の選択信号および第２のデータ線上の第２のデータに応答して第２のメモリ素子をイネーブルにすることを含む。

【0072】

図１３Ｂに示されるように、７０８において、方法７００は、アドレス信号を生成することを更に含むことができる。この場合、第２のメモリ素子をイネーブルにすることは、第２の選択信号、第２のデータ線上の第２のデータ、及びアドレス信号に応答して第２のメモリ素子をイネーブルにすることを含むことができる。

【0073】

図１３Ｃに示されるように、７１０において、方法７００は、ＩＤ線上に信号を生成することを更に含むことができる。７１２において、方法７００は、第２の選択信号およびＩＤ線上の第１の論理レベルに応答して、流体付勢デバイスをイネーブルにすることを更に含むことができる。この場合、第２のメモリ素子をイネーブルにすることは、第２の選択信号およびＩＤ線上の第２の論理レベルに応答して、第２のメモリ素子をイネーブルにすることを含むことができる。

【0074】

図１３Ｄに示されるように、７１４において、方法７００は、第１のメモリ素子がイネーブルにされた状態で、ＩＤ線を介して第１のメモリ素子にアクセスすることを更に含むことができる。７１６において、方法７００は、第２のメモリ素子がイネーブルにされた状態で、噴射線を介して第２のメモリ素子にアクセスすることを更に含むことができる。

【0075】

図１４Ａ～図１４Ｂは、流体吐出デバイスのメモリにアクセスするための方法８００の一例を示す流れ図である。一例において、方法８００は、図１の流体吐出システム１００により実現され得る。図１４Ａに示されたように、８０２において、方法８００は、第１のスイッチを介して、ＩＤ線上の第１の論理レベルに応答して、複数のメモリ素子の各メモリ素子の第１の側を噴射線に電気接続し、第１のスイッチを介して、ＩＤ線上の第２の論理レベルに応答して、複数のメモリ素子の各メモリ素子の第１の側を噴射線から電気的に切断することを含む。８０４において、方法８００は、複数の第２のスイッチの個々の第２のスイッチを介して、アドレス信号に応答して、複数のメモリ素子の個々のメモリ素子の第２の側を共通ノードに電気接続することを含む。

【0076】

一例において、第１のスイッチは、第１のトランジスタを含み、複数の第２のスイッチは、複数の第２のトランジスタを含む。図１４Ｂに示されたように、８０６において、方法８００は、個々のメモリ素子が噴射線と共通ノードとの間に電気接続された状態で、噴射線を介して複数のメモリ素子の個々のメモリ素子にアクセスすることを更に含むことができる。

【0077】

図１５Ａ及び図１５Ｂは、流体吐出デバイスのメモリにアクセスするための方法９００の別の例を示す流れ図である。一例において、方法９００は、図１の流体吐出システム１００により実現され得る。図１５Ａに示されたように、９０２において、方法９００は、ＩＤ線上にＩＤ信号を生成することを含む。９０４において、方法９００は、第１の選択信号および第２の選択信号を逐次に生成することを含む。９０６において、方法９００は、第１の選択信号に応答してＩＤ信号をラッチすることを含む。９０８において、方法９００は、第１の論理レベルを有する、ラッチされたＩＤ信号に応答して、メモリ素子をイネーブルにすることを含む。９１０において、方法９００は、メモリ素子がイネーブルにされた状態で、第２の選択信号に応答して、噴射線を介してメモリ素子にアクセスすることを含む。

【0078】

一例において、メモリ素子をイネーブルにすることは、第１の論理レベルを有する、ラッチされたＩＤ信号に応答して、メモリ素子を噴射線に電気接続することを含む。別の例において、ＩＤ信号をラッチすることは、ＩＤ信号を反転し、第１の選択信号に応答して、反転されたＩＤ信号（反転ＩＤ信号）をラッチすることを含み；及びメモリ素子をイネーブルにすることは、第２の論理レベルを有する、ラッチされた反転ＩＤ信号に応答して、メモリ素子に結合された放電経路をターンオフすることを含む。

【0079】

図１５Ｂに示されるように、９１２において、方法９００は、第２の論理レベルを有するＩＤ信号に応答して、流体付勢デバイスをイネーブルにすることを更に含むことができる。９１４において、方法９００は、流体付勢デバイスがイネーブルにされた状態で、第２の選択信号に応答して、噴射線を介して流体付勢デバイスを活性化することを更に含むことができる。

【0080】

本明細書において、特定の例が図示および説明されたが、様々な代替の及び／又は等価の具現化形態が、本開示の範囲から逸脱せずに、図示および説明された特定の例と置き換えられ得る。本出願は、本明細書で説明された特定の例の任意の改作または変形を網羅することが意図されている。従って、本開示は、特許請求の範囲およびその等価物によってのみ制限されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】

【図13A】

【図13B】

【図13C】

【図13D】

【図14A】

【図14B】

【図15A】

【図15B】