特許 7230291 半導体レイアウト設計方法及び半導体レイアウト設計装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-02-20

(45)【発行日】2023-03-01

(54)【発明の名称】半導体レイアウト設計方法及び半導体レイアウト設計装置

(51)【国際特許分類】

   G06F 30/394 20200101AFI20230221BHJP

   H01L 21/82 20060101ALI20230221BHJP

【ＦＩ】

G06F30/394

H01L21/82 C

【請求項の数】 16

(21)【出願番号】P 2018148705

(22)【出願日】2018-08-07

(65)【公開番号】P2020024572

(43)【公開日】2020-02-13

【審査請求日】2021-01-22

(73)【特許権者】

【識別番号】391016358

【氏名又は名称】東芝情報システム株式会社

(74)【代理人】

【識別番号】100090169

【弁理士】

【氏名又は名称】松浦 孝

(74)【代理人】

【識別番号】100074147

【弁理士】

【氏名又は名称】本田 崇

(74)【代理人】

【識別番号】100124497

【弁理士】

【氏名又は名称】小倉 洋樹

(72)【発明者】

【氏名】園部 和樹

(72)【発明者】

【氏名】小林 秀規

(72)【発明者】

【氏名】今井 隆彰

(72)【発明者】

【氏名】福田 将一

(72)【発明者】

【氏名】福田 道

(72)【発明者】

【氏名】宮本 雅文

【審査官】松浦 功

(56)【参考文献】

【文献】特開２００１－０２８３５３（ＪＰ，Ａ）

【文献】特開２００１－２３０３２２（ＪＰ，Ａ）

【文献】特開２００７－３３５８５０（ＪＰ，Ａ）

【文献】特開２００９－１１１２４４（ＪＰ，Ａ）

【文献】特開２０１０－０１６０４４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ３０／３０ －３０／３９８

Ｈ０１Ｌ ２１／８２

(57)【特許請求の範囲】

【請求項1】

レイアウトパターンを配置可能な位置について、正三角形を複数連続させて配置した場合の各正三角形の各辺を接続して構成されるパターン候補線分により表現した情報として記憶したパターン位置情報記憶手段と、マクロセル間のレイアウトパターンに対し与えられている満たすべき配線抵抗の値に関する配線ルール情報が記憶された配線ルール記憶手段とを備え、前記正三角形の一辺のパターン候補線分の抵抗値が所定値として規定されている半導体レイアウト設計装置を用いて、
前記パターン位置情報記憶手段の情報に基づき、半導体基板上にマクロセル間を接続するレイアウトパターンを配置し、このレイアウトパターンの長さが前記正三角形の一辺の何倍かに基づき、このレイアウトパターンの配線抵抗を算出し、算出された配線抵抗が前記配線ルール記憶手段の配線ルールを満たすようにレイアウトパターンの配線を行うパターン配置ステップと、
前記パターン位置情報記憶手段の情報に基づき、前記レイアウトパターンが配置されていない前記配置可能な位置に予め用意されている複数の面積のパターンから選択してダミーパターンを配置するダミーパターン配置ステップと、
レイアウトパターンとダミーパターンによって占められる領域の被覆率を求め、予め定められた基準パターン被覆率を充足しているかを検出し、前記基準パターン被覆率を満たすように前記ダミーパターン配置ステップを制御する被覆率制御ステップと
を実行することを特徴とする半導体レイアウト設計方法。

【請求項2】

前記パターン位置情報記憶手段に記憶された、前記正三角形の一辺を複数連続させたパターン候補線分により表現した情報を、レイアウトパターンとして許容される最小線幅と最小ピッチにより表現したことを特徴とする請求項１に記載の半導体レイアウト設計方法。

【請求項3】

前記ダミーパターン配置ステップにおいて、前記パターン候補線分に沿ってダミーパターンを配置することを特徴とする請求項１または２に記載の半導体レイアウト設計方法。

【請求項4】

前記ダミーパターン配置ステップにおいて、前記パターン候補線分の交差点を中心とした形状の図形によってダミーパターンを配置することを特徴とする請求項１乃至３のいずれか１項に記載の半導体レイアウト設計方法。

【請求項5】

前記図形を正多角形としたことを特徴とする請求項４に記載の半導体レイアウト設計方法。

【請求項6】

前記被覆率制御ステップにおいて、マスクを複数の同じ面積のエリアに分けて、各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置ステップの制御を行うことを特徴とする請求項１乃至５のいずれか１項に記載の半導体レイアウト設計方法。

【請求項7】

前記被覆率制御ステップにおいて、各エリアの被覆率の均衡をとって各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置ステップの制御を行うことを特徴とする請求項６に記載の半導体レイアウト設計方法。

【請求項8】

半導体レイアウト設計装置が更にダミーパターンの形状及びまたは面積の異なるダミーパターン候補の情報が記憶されたダミーパターン候補記憶手段を備えており、
前記被覆率制御ステップにおいて、前記ダミーパターン候補記憶手段の情報を用いて各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置ステップの制御を行うことを特徴とする請求項６または７に記載の半導体レイアウト設計方法。

【請求項9】

レイアウトパターンを配置可能な位置について、正三角形を複数連続させて配置した場合の各正三角形の各辺を接続して構成されるパターン候補線分により表現した情報として記憶したパターン位置情報記憶手段と、
マクロセル間のレイアウトパターンに対し与えられている満たすべき配線抵抗の値に関する配線ルール情報が記憶された配線ルール記憶手段と、
前記正三角形の一辺のパターン候補線分の抵抗値が所定値として規定されている一辺抵抗値規定部と、
前記パターン位置情報記憶手段の情報に基づき、半導体基板上にマクロセル間を接続するレイアウトパターンを配置し、このレイアウトパターンの長さが前記正三角形の一辺の何倍かに基づき、このレイアウトパターンの配線抵抗を算出し、算出された配線抵抗が前記配線ルール記憶手段の配線ルールを満たすようにレイアウトパターンの配線を行うパターン配置手段と、
前記パターン位置情報記憶手段の情報に基づき、前記レイアウトパターンが配置されていない前記配置可能な位置に予め用意されている複数の面積のパターンから選択してダミーパターンを配置するダミーパターン配置手段と、
レイアウトパターンとダミーパターンによって占められる領域の被覆率を求め、予め定
められた基準パターン被覆率を充足しているかを検出し、前記基準パターン被覆率を満たすように前記ダミーパターン配置手段を制御する被覆率制御手段と
を具備することを特徴とする半導体レイアウト設計装置。

【請求項10】

前記正三角形の一辺を複数連続させたパターン候補線分により表現した情報を、レイアウトパターンとして許容される最小線幅と最小ピッチにより表現したことを特徴とする請求項９に記載の半導体レイアウト設計装置。

【請求項11】

前記ダミーパターン配置手段は、前記パターン候補線分に沿ってダミーパターンを配置することを特徴とする請求項９または１０に記載の半導体レイアウト設計装置。

【請求項12】

前記ダミーパターン配置手段は、前記パターン候補線分の交差点を中心とした形状の図形によってダミーパターンを配置することを特徴とする請求項９乃至１１のいずれか１項に記載の半導体レイアウト設計装置。

【請求項13】

前記図形を正多角形としたことを特徴とする請求項１２に記載の半導体レイアウト設計装置。

【請求項14】

前記被覆率制御手段は、マスクを複数の同じ面積のエリアに分けて、各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置手段を制御することを特徴とする請求項９乃至１３のいずれか１項に記載の半導体レイアウト設計装置。

【請求項15】

前記被覆率制御手段は、各エリアの被覆率の均衡をとって各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置手段を制御することを特徴とする請求項１４に記載の半導体レイアウト設計装置。

【請求項16】

ダミーパターンの形状及びまたは面積の異なるダミーパターン候補の情報が記憶されたダミーパターン候補記憶手段を備え、
前記被覆率制御手段は、前記ダミーパターン候補記憶手段の情報を用いて各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置手段を制御することを特徴とする請求項１４または１５に記載の半導体レイアウト設計装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体レイアウト設計方法及び半導体レイアウト設計装置に関するものである。

【背景技術】

【0002】

近年、ＬＳＩの微細技術化の進展に伴い、配線抵抗に起因する遅延が問題となっている。このため、配線長を短縮化する多くの提案がなされてきたが、半導体チップの辺に平行な配線とこの配線に直交する配線を組み合わせた配線によっては限界があり、所謂斜め配線によるものが提案されている。

【0003】

例えば、特許文献１には、斜め配線を用いた半導体集積回路装置が示されている。しかしながら、この半導体集積回路装置を作成する場合には、配線長の計算に多大な計算機リソースを必要とし、半導体レイアウト設計装置が大掛かりとなりコストの高いものとなる問題があった。

【0004】

また、ＬＳＩ製造プロセスにおいてはエッチング工程によって配線パターンが形成される。このエッチング工程において、ウェハにおけるパターンの粗密によって配線パターンの加工に差異が生じる。即ち、パターンが形成され得る全領域面積に対するパターンが存在する部分の面積の比を被覆率と称し、この被覆率の大小でエッチング速度が異なるマイクロローディング効果という現象が発生し、加工精度に影響が生じる。

【0005】

具体的には、被覆率が高くなるほどエッチングする際の化学反応速度が遅くなり、削り残しが生じする虞がある。逆に、被覆率が低くなるほどエッチングする際の化学反応速度が速くなり、パターンが予測以上に削られてしまうディッシンングという現象が起こる可能性がある。

【0006】

上記に対し、所定領域のダミーパターンの被覆率を制御するものが特許文献２に開示されている。この半導体の製造方法では、チップ内のマクロセルの周囲にダミーパターン領域を設け、このダミーパターン領域にダミーパターンを配置し、所定範囲内に被覆率を設定するものである。具体的には、ウェハ上に形成されるパターンの合計周囲長がウェハ面内で所定範囲内のパターン周囲長となるようにするというものである。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２００１－２３０３２２号公報

【文献】特開２０１０－１６０４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明は上記のような半導体レイアウト設計装置の現状に鑑みなされたもので、その目的は、配線長を短くしつつ被覆率調整を容易にする半導体レイアウト設計方法及び装置を提供することである。

【課題を解決するための手段】

【0009】

本発明の一実施形態は、レイアウトパターンを配置可能な位置について、正三角形を複数連続させて配置した場合の各正三角形の各辺を接続して構成されるパターン候補線分により表現した情報として記憶したパターン位置情報記憶手段と、マクロセル間のレイアウトパターンに対し与えられている満たすべき配線抵抗の値に関する配線ルール情報が記憶された配線ルール記憶手段とを備え、前記正三角形の一辺のパターン候補線分の抵抗値が所定値として規定されている半導体レイアウト設計装置を用いて、前記パターン位置情報記憶手段の情報に基づき、半導体基板上にマクロセル間を接続するレイアウトパターンを配置し、このレイアウトパターンの長さが前記正三角形の一辺の何倍かに基づき、このレイアウトパターンの配線抵抗を算出し、算出された配線抵抗が前記配線ルール記憶手段の配線ルールを満たすようにレイアウトパターンの配線を行うパターン配置ステップと、前記パターン位置情報記憶手段の情報に基づき、前記レイアウトパターンが配置されていない前記配置可能な位置に予め用意されている複数の面積のパターンから選択してダミーパターンを配置するダミーパターン配置ステップと、レイアウトパターンとダミーパターンによって占められる領域の被覆率を求め、予め定められた基準パターン被覆率を充足しているかを検出し、前記基準パターン被覆率を満たすように前記ダミーパターン配置ステップを制御する被覆率制御ステップとを実行することを特徴とする。

【図面の簡単な説明】

【0010】

【図1】本発明に係る半導体レイアウト設計装置の第１の実施形態の構成図。

【図2】本発明の半導体レイアウト設計装置に係る実施形態において用いられるパターン候補線分の一例を示す図。

【図3】本発明の半導体レイアウト設計装置に係る実施形態において配線されたレイアウトパターンの一例を示す図。

【図4】本発明の半導体レイアウト設計装置に係る実施形態において配線されたレイアウトパターン及びダミーパターンの一例を示す図。

【図5】本発明の半導体レイアウト設計装置により被覆率を制御するエリアとマスクの関係を示す図。

【図6】本発明に係る半導体レイアウト設計装置の第１の実施形態の動作を説明するためのフローチャート。

【図7】本発明に係る半導体レイアウト設計装置の第２の実施形態の構成図。

【図8】本発明に係る半導体レイアウト設計装置の第２の実施形態が記憶しているダミーパターン候補の情報の一例を示す図。

【図9】本発明の半導体レイアウト設計装置に係る第２の実施形態において配線されたレイアウトパターン及び正方形形状のダミーパターンの一例を示す図。

【図10】本発明の半導体レイアウト設計装置に係る実施形態において配線されたレイアウトパターン及び正六角形形状のダミーパターンの一例を示す図。

【図11】本発明に係る半導体レイアウト設計装置の第２の実施形態の動作を説明するためのフローチャート。

【発明を実施するための形態】

【0011】

以下添付図面を参照して、本発明の実施形態に係る半導体レイアウト設計方法及び半導体レイアウト設計装置を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。

【0012】

（第１の実施形態）
図１に第１の実施形態に係る半導体レイアウト設計装置の構成図を示す。この半導体レイアウト設計装置においては、コンピュータ部１０と情報記憶部２０とが備えられており、コンピュータ部１０が情報記憶部２０の情報を用いて処理を行う。コンピュータ部１０には、キーボードやポインティングデバイスなどから構成される入力装置３１と、情報を表示するためのＬＥＤやＬＣＤディスプレイなどにより構成される表示装置３２が接続されている。また、コンピュータ部１０には、プリンタ等の出力手段が接続されていても良く、また、ネットワークなどを介して情報の送受を行う通信部が接続されていても良い。

【0013】

上記入力装置３１から、配線するダミーパターンを選択指示したり、配線されたダミーパターンの変更を指示したりすることや、選択結果を確定させることなどが可能である。表示装置３２には、半導体レイアウト設計装置による処理の途中経過や結果をエリアの大きさで、或いはエリアの一部を拡大した大きさで、更にはマスクの大きさなどで表示することが可能である。プリンタ等の出力手段が接続されている場合には、表示装置３２に表示した情報をプリントアウトなど出力することが可能である。

【0014】

情報記憶部２０には、ＬＩＳなどを設計するための回路図情報、ネットリスト、レイアウト情報などの回路情報が記憶された回路情報領域と、配線ルールや被覆率ルールなどの配線の場合に必要な各種のルール情報が記憶されたルール領域とが設けられている。

【0015】

情報記憶部２０には、パターン位置情報記憶手段２１が設けられている。パターン位置情報記憶手段２１には、レイアウトパターンを配置可能な位置を、正三角形を複数連続させたパターン候補線分により表現した情報として記憶されている。このパターン候補線分の一例を図２に示す。この図２の例では、隣接する複数の正三角形の一辺が縦方向に一直線に並ぶようにされたライングリッドによりパターン候補線分が構成されている。この候補線分は、レイアウトパターンとして許容される最小線幅と最小ピッチにより表現されている。最小ピッチは、正三角形の高さに相当する。即ち、ライングリッドはマクロセル（素子或いは素子の集合）における端子に接続可能な位置に配線されている。また、パターン位置情報記憶手段２１のパターン候補線分には、ダミーパターンとすることが禁止されているレイヤマスクがあっても良い。ダミーパターンを配置できない当該レイヤマスクの部分は、ダミー配置禁止領域情報が設定された領域でありダミーパターンが配置できない領域であることを知らせるために、特定の標識情報（例えば、特定の色情報など）が表示されていても良い。

【0016】

コンピュータ部１０には、パターン配置手段１１、ダミーパターン配置手段１２、被覆率制御手段１３が備えられている。パターン配置手段１１は、上記パターン位置情報記憶手段２１の情報に基づき、半導体基板上にマクロセル間を接続するレイアウトパターンを配置するものである。レイアウトパターンＬＰの具体例を図３に示す。パターン候補線分が破線で示されているものであり、レイアウトパターンＬＰはパターン候補線分の所要線分についてパターン候補線分より太い実線にて配線を行うことを示している。レイアウトパターンＬＰの線幅は、この半導体について定められたもので、ルール領域に記憶されているものとすることができる。

【0017】

また、ダミーパターン配置手段１２は、上記パターン位置情報記憶手段２１の情報に基づき、パターン候補線分の破線中において、上記レイアウトパターンが配置されていない位置にダミーパターンを配置するものである。図４に、レイアウトパターンＬＰに続けて配線したダミーパターンＤＰの例を示す。ダミーパターンＤＰは、レイアウトパターンＬＰと同様に、パターン候補線分の所要線分についてパターン候補線分より太い網掛線にて配線を行うことを示している。ダミーパターンＤＰの線幅は、複数の種類が設定されており、被覆率に応じて選択することができる。

【0018】

被覆率制御手段１３は、レイアウトパターンとダミーパターンによって占められる領域の被覆率を求め、予め定められた基準パターン被覆率を満たすようにダミーパターン配置手段１２を制御するものである。上記被覆率制御手段１３は、マスクを複数の同じ面積のエリアに分けて、各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置手段１２を制御する。例えば、図５に示すようにマスクＭが１つの大きな領域である場合に、このマスクＭを所定の大きさに等分したエリアＥ１１、Ｅ１２、・・・、Ｅｍｎに分ける。エリアＥ１１、Ｅ１２、・・・、Ｅｍｎは、チップの位置と一致しないものとする。

【0019】

以上のように構成された第１の実施形態では、図６に示すフローチャートに対応するプログラムにより動作が行われるので、このフローチャートに従って動作を説明する。

【0020】

マクロセル間をパターン候補線分に沿ってレイアウトパターンＬＰにより接続し（Ｓ１１）、配線抵抗が配線ルールを満たしているか否か検出する（Ｓ１２）。配線抵抗は、パターン候補線分が正三角形の一辺の集合であるから、正三角形の一辺の抵抗値を何倍かすることにより容易に計算することができるという効果を期待することができる。ステップＳ１２においてＮＯとなると、ステップＳ１１へ戻って配線抵抗がルールを満たす経路によりレイアウトパターンＬＰの配線がなされる。なお、本実施形態では、配線抵抗が配線ルールを満たしているか否か検出するステップＳ１２を次のステップＳ１３の前に設けたが、これは一例に過ぎず、配線抵抗が配線ルールを満たしているか否か検出する処理を、このフローチャートとは別の処理手順の中で行うことを妨げるものではない。

【0021】

ステップＳ１２においてＹＥＳとなると、エリア単位で被覆率を求め、必要量のダミーパターンを配置する（Ｓ１３）。このとき、ダミーパターンとすることが禁止されているパターン候補線分には、ダミーパターンの配置は回避される。次に、当該エリアにおいて被覆率が満足されているか判定が行われ（Ｓ１４）、ＮＯとなるとダミーパターンの調整が行われる（Ｓ１５）。適正な被覆率は他のエリアの被覆率との差が所定の範囲であることなどとして設定される。

【0022】

ステップＳ１４において、ＹＥＳとなると全エリアにおいて被覆率の調整がなされたのか検出が行われ（Ｓ１６）、全エリアにおいて調整がなされていなければステップＳ１３へ戻って処理がなされる。一方、ステップＳ１６においてＹＥＳとなるとマスク全体の被覆率が満たされているか検出し（Ｓ１７）、満たされていなければ被覆率調整が可能なエリアのダミーパターンＤＰの調整を行い（Ｓ１８）、ステップＳ１７へ戻る処理を行う。ステップＳ１７においてＹＥＳとなると、処理を終了する。

【0023】

（第２の実施形態）
図７に第２の実施形態に係る半導体レイアウト設計装置の構成図を示す。この第２の実施形態においては、第１の実施形態における情報記憶部２０に相当する情報記憶部２０Ａが、ダミーパターン候補記憶手段２２を備えている。ダミーパターン候補記憶手段２２は、ダミーパターンの形状及びまたは面積の異なるダミーパターン候補の情報が記憶されたものである。

【0024】

即ち、ダミーパターン候補記憶手段２２には、上記のパターン候補線分に沿って配線されるダミーパターン以外に、上記パターン候補線分の交差点を中心とした図形の形状のよるダミーパターンが記憶されている。この図形は、正多角形とすることができる。

【0025】

図８には、ダミーパターン候補記憶手段２２に記憶されたダミーパターン候補の情報の一例を示す。最上部の一列は、パターン候補線分に沿って配線されるダミーパターンであり、線幅が異なるため、面積が異なっている。長さは、パターン候補線分により構成される正三角形の一辺の長さである。第二列目は、正方形の形状のダミーパターンである。配置する場合には、上記パターン候補線分の交差点を中心とした図形となるように例えば図９のように配置される。第三列目は、正六角形の形状のダミーパターンである。配置する場合には、上記パターン候補線分の交差点を中心とした図形となるように例えば図１０のように配置される。ダミーパターン候補記憶手段２２には、この例以外に様々な形状のダミーパターンを記憶しても良い。

【0026】

本実施形態に係る被覆率制御手段１３は、上記ダミーパターン候補記憶手段２２の情報を用いて各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置手段１２を制御する。特に、被覆率制御手段１３は、各エリアの被覆率の均衡をとって各エリアが予め定められた基準パターン被覆率を満たすようにダミーパターン配置手段１２を制御する。

【0027】

第２の実施形態に係る半導体レイアウト設計装置は上記の構成において第１の実施形態と異なっている。以上のように構成された第２の実施形態では、図１１に示すフローチャートに対応するプログラムにより動作が行われるので、このフローチャートに従って動作を説明する。

【0028】

本実施形態においても第１の実施形態と同様に、マクロセル間をパターン候補線分に沿ってレイアウトパターンＬＰにより接続し（Ｓ１１）、配線抵抗が配線ルールを満たしているか否か検出する（Ｓ１２）。配線抵抗は、パターン候補線分が正三角形の一辺の集合であるから、正三角形の一辺の抵抗値を何倍かすることにより容易に計算することができる。ステップＳ１２においてＮＯとなると、ステップＳ１１へ戻って配線抵抗がルールを満たす経路によりレイアウトパターンＬＰの配線がなされる。

【0029】

ステップＳ１２においてＹＥＳとなると、全エリアについてダミーパターン候補記憶手段２２から選択した所定形状のダミーパターン（例えば、正方形の２番目に大きな面積のもの）を設定し（Ｓ２１）、各エリア毎の被覆率を全てのエリアにおいて求めて平均被覆率を計算する（Ｓ２２）。更に平均被覆率と各エリア毎の被覆率との差分を求める（Ｓ２３）。

【0030】

差分の大きなエリアについて、ダミーパターン候補記憶手段２２から選択するダミーパターンの形状や大きさを変化させて面積を変更し、差分を少なくし各エリアの被覆率の均衡をとる（Ｓ２４）。次に、全てのエリアにおいて平均被覆率との差分が所定範囲に収まったかを検出し（Ｓ２５）、ＮＯとなればステップＳ２４へ戻って処理を行う。

【0031】

一方、ステップＳ２５においてＹＥＳとなれば、マスク全体の被覆率が満たされているか検出し（Ｓ１７）、満たされていなければ被覆率調整が可能なエリアのダミーパターンＤＰの調整を行い（Ｓ１８）、ステップＳ１７へ戻る処理を行う。ステップＳ１７においてＹＥＳとなると、処理を終了する。

【0032】

本実施形態によれば、各エリアの被覆率が概ね同様の値となることが期待でき、パターンが予測以上に削られてしまうディッシンングという現象が起こり難くなり、マスク全体に亘って同様の化学反応速度となることから加工精度が均一となることが期待できる。

【0033】

なお、第１の実施形態では、ダミーパターンの形状を、パターン候補線分に沿って配線されるダミーパターンの一種を挙げたが、第２の実施形態と同様にパターン候補線分の交差点を中心とした図形の形状のよるダミーパターン（特に、正方形や正六角形などの正多角形のダミーパターン）を用いるようにしても良い。

【符号の説明】

【0034】

１０ コンピュータ部
１１ パターン配置手段
１２ ダミーパターン配置手段
１３ 被覆率制御手段
２０ 情報記憶部
２０Ａ 情報記憶部
２１ パターン位置情報記憶手段
２２ ダミーパターン候補記憶手段
３１ 入力装置
３２ 表示装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】