(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-02-20
(45)【発行日】2023-03-01
(54)【発明の名称】集積回路およびその製造方法ならびにそれを用いた無線通信装置
(51)【国際特許分類】
H10B 99/00 20230101AFI20230221BHJP
H01L 21/822 20060101ALI20230221BHJP
H01L 27/04 20060101ALI20230221BHJP
H01L 21/8234 20060101ALI20230221BHJP
H01L 27/06 20060101ALI20230221BHJP
H01L 27/088 20060101ALI20230221BHJP
H01L 29/786 20060101ALI20230221BHJP
H01L 21/336 20060101ALI20230221BHJP
H10K 10/40 20230101ALI20230221BHJP
H10K 85/20 20230101ALI20230221BHJP
【ＦＩ】
H10B99/00 449
H01L27/04 L
H01L27/06 102A
H01L27/088 B
H01L27/088 C
H01L29/78 613
H01L29/78 617T
H01L29/78 618A
H01L29/78 618B
H10K10/40
H10K85/20
【請求項の数】
13
(21)【出願番号】P 2018557069
(86)(22)【出願日】2018-10-25
(86)【国際出願番号】 JP2018039736
(87)【国際公開番号】W WO2019087937
(87)【国際公開日】2019-05-09
【審査請求日】2021-07-19
(31)【優先権主張番号】P 2017212539
(32)【優先日】2017-11-02
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000003159
【氏名又は名称】東レ株式会社
(72)【発明者】
【氏名】清水 浩二
(72)【発明者】
【氏名】村瀬 清一郎
【審査官】宮本 博司
(56)【参考文献】
【文献】特開２００９－００４７４５（ＪＰ，Ａ）
【文献】特開２０１４－１１２８５３（ＪＰ，Ａ）
【文献】国際公開第２０１６／１５８８６２（ＷＯ，Ａ１）
【文献】国際公開第２０１７／１３０８３６（ＷＯ，Ａ１）
【文献】特開２０１３－０４５８３５（ＪＰ，Ａ）
【文献】特開２００８－０４７８８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ９９／００
Ｈ１０Ｋ １０／４０
Ｈ０１Ｌ ２９／７８６
Ｈ１０Ｋ ８５／２０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／８２２
(57)【特許請求の範囲】
【請求項1】
少なくとも、データを記憶するメモリアレイと、交流電流を整流して直流電圧を生成する整流回路と、
前記メモリアレイに記憶されているデータを読み出すロジック回路と、
を有する集積回路であって、
前記メモリアレイは、第１の半導体層を有する第１の半導体素子を有し、
前記整流回路は、第２の半導体層を有する第２の半導体素子を有し、
前記ロジック回路は、第３の半導体層を有する第３の半導体素子を有し、
前記第１の半導体素子はメモリ素子、前記第２の半導体素子は整流素子、前記第３の半導体素子はロジック素子であって、
前記第２の半導体層は、整流作用のある機能層、前記第３の半導体層は、ロジック素子のチャネル層であって、
前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層と、のすべてがカーボンナノチューブを含む同一材料から構成され、
前記第３の半導体層１μｍ２当たりに存在する前記カーボンナノチューブの総長さが、前記第２の半導体層１μｍ２当たりに存在する前記カーボンナノチューブの総長さの０．１倍以上０．７倍以下である集積回路。
【請求項2】
前記第１の半導体素子と、前記第２の半導体素子と、前記第３の半導体素子と、がゲート電極と、前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層と、それぞれ接するソース電極または/およびドレイン電極と、
前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層と、それぞれを前記ゲート電極と絶縁するゲート絶縁層と、
を備えた素子であって、
前記第１の半導体素子のゲート電極、および前記第２の半導体素子のゲート電極、ならびに前記第３の半導体素子のゲート電極がすべて同一材料から構成され、前記第１の半導体素子のソース電極または/およびドレイン電極、および前記第２の半導体素子のソース電極または/およびドレイン電極、ならびに前記第３の半導体素子のソース電極または/およびドレイン電極がすべて同一材料から構成され、前記第１の半導体素子のゲート絶縁層、および前記第２の半導体素子のゲート絶縁層、ならびに前記第３の半導体素子のゲート絶縁層がすべて同一材料からなる請求項１記載の集積回路。
【請求項3】
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の少なくとも一つが、カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有する請求項１または２記載の集積回路。
【請求項4】
前記ロジック回路が、さらに第４の半導体層を有する第４の半導体素子を有し、前記第３の半導体素子はｐチャネル型のトランジスタからなるロジック素子であり、前記第４の半導体素子はｎチャネル型のトランジスタからなるロジック素子である請求項１～３いずれか記載の集積回路。
【請求項5】
前記ゲート絶縁層が、少なくとも、一般式（１）で表されるシラン化合物を重合成分とするポリシロキサンを含む請求項２記載の集積回路。Ｒ１ ｍＳｉ（ＯＲ２）４－ｍ（１）
（ここで、Ｒ１は水素原子、アルキル基、シクロアルキル基、複素環基、アリール基、ヘテロアリール基またはアルケニル基を示し、Ｒ１が複数存在する場合、それぞれのＲ１は同じでも異なっていてもよい。Ｒ２はアルキル基またはシクロアルキル基を示し、Ｒ２が複数存在する場合、それぞれのＲ２は同じでも異なっていてもよい。ｍは１～３の整数を示す。）
【請求項6】
請求項１～５いずれかに記載の集積回路の製造方法であって、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層のすべてを塗布および乾燥して形成する工程を含む集積回路の製造方法。
【請求項7】
前記塗布の方法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つである請求項６記載の集積回路の製造方法。
【請求項8】
前記第１の半導体層、前記第２の半導体層、および前記第３の半導体層のすべてを同一工程で塗布および乾燥して形成する請求項６または７記載の集積回路の製造方法。
【請求項9】
前記第１の半導体層、前記第２の半導体層、および前記第３の半導体層の形成のために塗布する組成物が、すべて同一の組成物である請求項６または７記載の集積回路の製造方法。
【請求項10】
前記第２の半導体層の形成のために塗布する組成物の濃度と、前記第３の半導体層の形成のために塗布する組成物の濃度とが異なる請求項６～８いずれか記載の集積回路の製造方法。
【請求項11】
前記第２の半導体層の形成のために塗布する組成物の塗布量と、前記第３の半導体層の形成のために塗布する組成物の塗布量とが異なる請求項６～９いずれか記載の集積回路の製造方法。
【請求項12】
以下の（１）～（４）の工程を含む、請求項６～１１いずれか記載の集積回路の製造方法；（１）前記第１の半導体素子のゲート電極と、前記第２の半導体素子のゲート電極と、前記第３の半導体素子のゲート電極とを同一工程で形成する工程；
（２）前記第１の半導体素子のゲート絶縁層と、前記第２の半導体素子のゲート絶縁層と、前記第３の半導体素子のゲート絶縁層とを同一工程で形成する工程；
（３）前記第１の半導体素子のソース電極または/およびドレイン電極と、前記第２の半導体素子のソース電極または/およびドレイン電極と、前記第３の半導体素子のソース電極または/およびドレイン電極とを同一工程で形成する工程；
（４）前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層と、を同一工程で形成する工程。
【請求項13】
請求項１～５いずれか記載の集積回路と、前記集積回路に電気的に接続されたアンテナと、を有する無線通信装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路およびその製造方法ならびにそれを用いた無線通信装置に関する。
【背景技術】
【0002】
近年、非接触型のタグとしてＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）技術を用いた無線通信システムの開発が進められている。ＲＦＩＤシステムでは、リーダ／ライタと呼ばれる無線送受信機とＲＦＩＤタグとの間で、無線通信が行われる。
【0003】
ＲＦＩＤタグは、物流管理、商品管理、万引き防止などの様々な用途での利用が期待されており、交通カードなどのＩＣカード、商品タグなど一部で導入が始まっている。ＲＦＩＤタグはＩＣチップと、リーダ／ライタとの無線通信するためのアンテナを有している。タグ内に設置されたアンテナが、リーダ／ライタから送信される搬送波を受信し、ＩＣチップ内の集積回路が動作する。
【0004】
ＲＦＩＤタグは、あらゆる商品で使用することが期待されている。そのためには製造コストの低減が必要であり、真空や高温を使用する製造プロセスから脱却し、塗布・印刷技術を用いたフレキシブルで安価なものが検討されている。
【0005】
例えば、ＩＣチップ内の集積回路には、成形性に優れた有機半導体を半導体層として用いた電界効果型トランジスタ（以下、ＦＥＴという）が提案されている。有機半導体をインクとして利用することで、インクジェット技術やスクリーニング技術等により、フレキシブル基板上に直接回路パターンを形成することが可能になる。そこで、従来の無機半導体に換わり、カーボンナノチューブ（ＣＮＴ）や有機半導体を用いたＦＥＴが盛んに検討されている（例えば、特許文献１参照）。
【0006】
ＲＦＩＤタグは、データを記憶するメモリ回路と、リーダ／ライタから送信される交流信号から電源電圧を生成する整流回路と、前記交流信号を復調しメモリ回路に記憶されているデータを読み出すロジック回路とから少なくとも構成されている。それぞれの回路を構成する素子は、回路によって求められる機能は異なる。具体的には、整流回路を構成する整流素子は、高い電力変換効率、すなわち低電力損失が求められる。また、ロジック回路は、高速動作可能なロジック素子で構成されることが求められる。そのため、要求機能に応じて異なる素子を用いることが一般的である。このため、同一材料では集積回路を構成できず、それぞれの回路の素子で材料を別々に選択しなければならず、製造プロセスが煩雑になり、生産の効率低下と製造コストの増加という問題が生ずる。
【0007】
そこで特性が異なる第１の素子と第２の素子を作製する工程を利用して、第３の素子を作製することで、作製工程数を減少させること（例えば、特許文献２参照）や、連続発振レーザーを用いて結晶性の異なる素子を作り分けること（例えば、特許文献３参照）で、要求機能に応じた異なる素子を形成することが検討されている。
【先行技術文献】
【特許文献】
【0008】
【文献】国際公開第２００９／１３９３３９号
【文献】特開２０１１－２４３９５９号公報
【文献】特開２００５－２７７４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
特許文献２では、単結晶半導体層を有する半導体素子、及び酸化物半導体膜を有する半導体素子を作製する工程と同時に、それらの異なる半導体層を積層し、整流回路を構成する整流素子を作製する方法が検討されている。しかしながら、単結晶半導体層と酸化物半導体層は異なるもので有り、半導体層の形成工程数が複数存在している。
【0010】
特許文献３では、連続発振レーザーを用いて結晶性の異なる素子を作り分けることでメモリ回路を構成する素子と、ロジック回路を構成する素子を作製することが検討されている。しかしながら、結晶化のためのレーザー照射工程が追加されることや、結晶性の劣る素子の特性にばらつきがでるという問題があった。
【0011】
本発明は上記課題に着目し、簡便なプロセスで優れた集積回路を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記課題を解決するため、本発明は以下の構成を有する。
すなわち本発明は、
少なくとも、データを記憶するメモリアレイと、
交流電流を整流して直流電圧を生成する整流回路と、
前記メモリアレイに記憶されているデータを読み出すロジック回路と、
を有する集積回路であって、
前記メモリアレイは、第１の半導体層を有する第１の半導体素子を有し、
前記整流回路は、第２の半導体層を有する第２の半導体素子を有し、
前記ロジック回路は、第３の半導体層を有する第３の半導体素子を有し、
前記第１の半導体素子はメモリ素子、前記第２の半導体素子は整流素子、前記第３の半導体素子はロジック素子であって、
前記第２の半導体層は、整流作用のある機能層、前記第３の半導体層は、ロジック素子のチャネル層であって、
前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層との、すべてが有機半導体、カーボンナノチューブ、グラフェン、フラーレンから選ばれる少なくとも一つを含む同一材料から構成される集積回路である。
すなわち本発明は、
少なくとも、データを記憶するメモリアレイと、
交流電流を整流して直流電圧を生成する整流回路と、
前記メモリアレイに記憶されているデータを読み出すロジック回路と、
を有する集積回路であって、
前記メモリアレイは、第１の半導体層を有する第１の半導体素子を有し、
前記整流回路は、第２の半導体層を有する第２の半導体素子を有し、
前記ロジック回路は、第３の半導体層を有する第３の半導体素子を有し、
前記第１の半導体素子はメモリ素子、前記第２の半導体素子は整流素子、前記第３の半導体素子はロジック素子であって、
前記第２の半導体層は、整流作用のある機能層、前記第３の半導体層は、ロジック素子のチャネル層であって、
前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層との、すべてが有機半導体、カーボンナノチューブ、グラフェン、フラーレンから選ばれる少なくとも一つを含む同一材料から構成される集積回路である。
【発明の効果】
【0013】
本発明によれば、高機能な集積回路、およびそれを用いた無線通信装置を簡便なプロセスで作製することができる。
【図面の簡単な説明】
【0014】
【図1】本発明のメモリアレイの一構成例を示す模式図
【図3】本発明の整流回路の整流素子の一実施形態を示した模式断面図
【図4】本発明の整流回路の整流素子の一実施形態を示した模式断面図
【図5】本発明の整流回路の一例を示すブロック回路図
【図6】本発明のロジック回路のロジック素子の一実施形態を示した模式断面図
【図7】本発明のロジック回路のロジック素子の一実施形態を示した模式断面図
【図8】本発明の集積回路の一例を示すブロック回路図
【図9】本発明のメモリアレイの製造工程の一実施形態を示した断面図
【図10】本発明のメモリアレイの製造工程の一実施形態を示した断面図
【図11】本発明のメモリアレイの製造工程の一実施形態を示した断面図
【図12】本発明の整流回路の整流素子の製造工程の一実施形態を示した断面図
【図13】本発明のロジック回路のロジック素子の製造工程の一実施形態を示した断面図
【図14】本発明の集積回路を用いた無線通信装置の一例を示すブロック図
【発明を実施するための形態】
【0015】
本発明の集積回路は、少なくとも、データを記憶するメモリアレイと、交流電流を整流して直流電圧を生成する整流回路と、前記メモリアレイに記憶されているデータを読み出すロジック回路と、を有する集積回路である。
【0016】
＜メモリアレイ＞
本発明に係るメモリアレイは、第１の半導体層を有する第１の半導体素子を有し、前記第１の半導体素子はメモリ素子である。本発明に係るメモリアレイは、絶縁性基板上に、複数の第一の配線と、これら複数の第一の配線と交差する少なくとも一本の第二の配線と、これら複数の第一の配線と少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子とから構成される。これら複数のメモリ素子は、互いに離間して配置されるソース電極およびドレイン電極と、上述した少なくとも一本の第二の配線のうち一本に接続されるゲート電極と、ソース電極およびドレイン電極と、ゲート電極とを電気的に絶縁するゲート絶縁層と、を備えたメモリ素子であって、複数のメモリ素子の各々において、ソース電極およびドレイン電極のいずれか一方は、上述した複数の第一の配線のうち一本に接続されている。さらに、前記複数のメモリ素子のうち少なくとも一つは、前記ソース電極およびドレイン電極と接する半導体層を有し、前記半導体層が有機半導体、カーボンナノチューブ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。
本発明に係るメモリアレイは、第１の半導体層を有する第１の半導体素子を有し、前記第１の半導体素子はメモリ素子である。本発明に係るメモリアレイは、絶縁性基板上に、複数の第一の配線と、これら複数の第一の配線と交差する少なくとも一本の第二の配線と、これら複数の第一の配線と少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子とから構成される。これら複数のメモリ素子は、互いに離間して配置されるソース電極およびドレイン電極と、上述した少なくとも一本の第二の配線のうち一本に接続されるゲート電極と、ソース電極およびドレイン電極と、ゲート電極とを電気的に絶縁するゲート絶縁層と、を備えたメモリ素子であって、複数のメモリ素子の各々において、ソース電極およびドレイン電極のいずれか一方は、上述した複数の第一の配線のうち一本に接続されている。さらに、前記複数のメモリ素子のうち少なくとも一つは、前記ソース電極およびドレイン電極と接する半導体層を有し、前記半導体層が有機半導体、カーボンナノチューブ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。
【0017】
これら複数のメモリ素子は、半導体層によってソース電極とドレイン電極との間の電気特性が互いに異なる二種類の素子からなる。このような二種類のメモリ素子を任意に組み合わせた配列によって、メモリアレイに記録される情報（例えばＩＤ番号などの固有情報）が決定する。
【0018】
本発明において、「ソース電極とドレイン電極との間の領域」は、メモリ素子の厚さ方向（例えばゲート絶縁層の膜厚方向）からソース電極およびドレイン電極を平面視した場合に、これらのソース電極およびドレイン電極の間に位置する領域である。このような領域には、ソース電極とドレイン電極との間に挟まれた領域は勿論、この挟まれた領域にメモリ素子の厚さ方向（例えば上方）から面する領域（ソース電極とドレイン電極との間に挟まれていない領域）なども含まれる。
【0019】
ソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子を形成する方法は、例えば、半導体層の有無によって、ソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子とする方法が挙げられる。図１にその一構成例を示す。図１に示すように、メモリアレイ１００は二本の第一の配線１０１、１０２と、二本の第二の配線１０３，１０４と、四つのメモリ素子１１０，１１１，１１２，１１３と、を基板（図示せず）上に有する。図１に示すように、第一の配線１０１と１０２とは、所定の方向を長手として互いに離間して並ぶように配置される。第二の配線１０３と１０４とは、これらの第一の配線１０１および１０２と交差する方向を長手として互いに離間して並ぶように配置される。また、第一の配線１０１、１０２と第二の配線１０３、１０４とは、互いに絶縁された状態で交差するように配置される。一方、これらの第一の配線１０１、１０２と第二の配線１０３、１０４との各交差によって規定される四つの領域（図１において破線にて囲んだ領域）には、メモリ素子１１０，１１１，１１２，１１３が、それぞれ配置されている。
【0020】
なお、図１には、説明の簡略化のために、４ビット分のメモリアレイ１００が例示されているが、勿論、４ビット分のものに限定されず、２ビット分以上のものであってもよい。
【0021】
図２は、図１に示すメモリアレイのＩ－Ｉ’線における模式断面図である。図２には、メモリアレイのメモリ素子の一構成例が示されている。図２に示すように、上記二種類のメモリ素子の一例であるメモリ素子１１０および１１１は、基板１の上に形成されている。メモリ素子１１０および１１１の双方とも、基板１の上に、ソース電極５、ドレイン電極６、ゲート絶縁層３およびゲート電極２を有する。ゲート電極２は、ゲート絶縁層３により、ソース電極５およびドレイン電極６と電気的に絶縁されている。ソース電極５およびドレイン電極６は、ゲート絶縁層３の上において、互いに離間した状態で並んでいる。例えば、これら二種類のメモリ素子のうち、一方のメモリ素子１１０は、さらに、ソース電極５とドレイン電極６との間の領域に半導体層４を有する。他方のメモリ素子１１１は、この領域に半導体層４を有していない。このことにより、メモリ素子１１０およびメモリ素子１１１にそれぞれ記録される情報、例えば「０」または「１」が決定される。すなわち、メモリ素子１１０およびメモリ素子１１１は、半導体層４の有無によって、互いに異なる各情報をそれぞれ記録する。このように二種類の素子同士で記録される情報が相異するのは、各メモリ素子１１０、１１１の選択時、すなわち、各メモリ素子１１０、１１１のゲート電極２に一定の電圧が与えられた際に、半導体層４を有するメモリ素子１１０には電流が流れるが、半導体層４を有しないメモリ素子１１１には電流が流れないからである。
【0022】
上述したメモリアレイ１００に適用されたメモリ素子の構造は、図２に例示したように、ゲート電極２が半導体層４の下側（基板１側）に配置され、半導体層４の下面にソース電極５およびドレイン電極６が配置される、いわゆるボトムゲート・ボトムコンタクト構造である。しかし、メモリ素子の構造はこれに限られるものではなく、例えば、ゲート電極２が半導体層４の上側（基板１と反対側）に配置される、いわゆるトップゲート構造や、半導体層４の上面にソース電極５およびドレイン電極６が配置される、いわゆるトップコンタクト構造であってもよい。
【0023】
また別のソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子を形成する方法としては、例えば、半導体層の膜厚の違いや、ＣＮＴの濃度の違いなどが挙げられる。ＣＮＴの濃度の違いとは、半導体層中における任意の１μｍ２の領域内に存在するＣＮＴの総長さの違いをいう。ＣＮＴの総長さの測定方法としては、原子間力顕微鏡で得た半導体層の画像の中から任意の１μｍ２の領域を選択し、その領域に含まれる全てのＣＮＴの長さを測定して合計する方法が挙げられる。その他、各電気特性を十分に相異させるものであれば、第一の半導体層と第二の半導体層との構成の相異は、これらに限定されない。
【0024】
さらに別の方法としては、例えば、複数のメモリ素子は、ソース電極とドレイン電極との間の領域に、ゲート絶縁層と接する半導体層をそれぞれ有する。さらに、前記複数のメモリ素子の少なくとも一つは、ソース電極とドレイン電極との間の領域に、ゲート絶縁層とは反対側から半導体層と接するように塗布された絶縁性材料からなる塗布層を有することで、ソース電極とドレイン電極との間の電気特性が互いに異なる二種類のメモリ素子を形成する方法が挙げられる。
【0025】
（絶縁性基板）
メモリアレイの絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、シリコンウエハ、ガラス、サファイア、アルミナ焼結体等の無機材料、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）、ポリエステル、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリエチレン、ポリフェニレンスルフィド、ポリパラキシレン等の有機材料などが好適に用いられる。また、例えばシリコンウエハ上にＰＶＰ膜を形成したものやポリエチレンテレフタレート上にポリシロキサン膜を形成したものなど複数の材料が積層されたものであってもよい。
メモリアレイの絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、シリコンウエハ、ガラス、サファイア、アルミナ焼結体等の無機材料、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）、ポリエステル、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリエチレン、ポリフェニレンスルフィド、ポリパラキシレン等の有機材料などが好適に用いられる。また、例えばシリコンウエハ上にＰＶＰ膜を形成したものやポリエチレンテレフタレート上にポリシロキサン膜を形成したものなど複数の材料が積層されたものであってもよい。
【0026】
（電極および配線）
メモリアレイのメモリ素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。そのような導電性材料としては、例えば、酸化錫、酸化インジウム、酸化錫インジウム（ＩＴＯ）などの導電性金属酸化物が挙げられる。また、白金、金、銀、銅、鉄、錫、亜鉛、アルミニウム、インジウム、クロム、リチウム、ナトリウム、カリウム、セシウム、カルシウム、マグネシウム、パラジウム、モリブデン、アモルファスシリコンやポリシリコンなどの金属、これらの中から選択される複数の金属の合金、ヨウ化銅、硫化銅などの無機導電性物質が挙げられる。また、ポリチオフェン、ポリピロール、ポリアニリン、ポリエチレンジオキシチオフェンとポリスチレンスルホン酸との錯体、ヨウ素などのドーピングによって導電率を向上させた導電性ポリマーが挙げられる。さらには、炭素材料、有機成分と導電体とを含有する材料などが挙げられる。
メモリアレイのメモリ素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。そのような導電性材料としては、例えば、酸化錫、酸化インジウム、酸化錫インジウム（ＩＴＯ）などの導電性金属酸化物が挙げられる。また、白金、金、銀、銅、鉄、錫、亜鉛、アルミニウム、インジウム、クロム、リチウム、ナトリウム、カリウム、セシウム、カルシウム、マグネシウム、パラジウム、モリブデン、アモルファスシリコンやポリシリコンなどの金属、これらの中から選択される複数の金属の合金、ヨウ化銅、硫化銅などの無機導電性物質が挙げられる。また、ポリチオフェン、ポリピロール、ポリアニリン、ポリエチレンジオキシチオフェンとポリスチレンスルホン酸との錯体、ヨウ素などのドーピングによって導電率を向上させた導電性ポリマーが挙げられる。さらには、炭素材料、有機成分と導電体とを含有する材料などが挙げられる。
【0027】
有機成分と導電体とを含有する材料は、電極の柔軟性が増し、屈曲時にも密着性が良く電気的接続が良好となる。有機成分としては、特に制限はないが、モノマー、オリゴマーもしくはポリマー、光重合開始剤、可塑剤、レベリング剤、界面活性剤、シランカップリング剤、消泡剤、顔料などが挙げられる。電極の折り曲げ耐性向上の観点からは、オリゴマーもしくはポリマーが好ましい。しかし、電極および配線の導電性材料は、これらに限定されるものではない。これらの導電性材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。
【0028】
また、電極の幅、厚み、および各電極間の間隔（例えば第一の電極と第二の電極との間隔）は任意である。具体的には、電極の幅は５μｍ以上、１ｍｍ以下であることが好ましい。電極の厚みは０．０１μｍ以上、１００μｍ以下であることが好ましい。第一の電極と第二の電極との間隔は１μｍ以上、５００μｍ以下であることが好ましい。しかし、これらの寸法は、上記のものに限らない。
【0029】
さらに、配線の幅および厚みも任意である。具体的には、配線の厚みは０．０１μｍ以上、１００μｍ以下であることが好ましい。配線の幅は５μｍ以上、５００μｍ以下であることが好ましい。しかし、これらの寸法は、上記のものに限らない。
【0030】
電極および配線の形成方法としては、例えば、抵抗加熱蒸着、電子線ビーム、スパッタリング、メッキ、ＣＶＤ、イオンプレーティングコーティング、インクジェット、印刷などの公知技術を用いた方法が挙げられる。また、上述した有機成分と導電体とを含む材料のペーストを、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法などの公知の技術で絶縁基板上に塗布し、オーブン、ホットプレート、赤外線などを用いて乾燥を行い形成する方法などが挙げられる。ただし、電極および配線の形成方法は、導通を取ることができる方法であれば、特に制限されない。
【0031】
電極および配線をパターン状に形成する方法としては、特に制限されないが、例えば、上記方法で作製した電極薄膜を、公知のフォトリソグラフィー法などで所望の形状にパターン形成する方法が挙げられる。あるいは、電極および配線の導電性材料の蒸着やスパッタリング時に、所望の形状のマスクを介してパターン形成する方法が挙げられる。また、インクジェットや印刷法を用いて直接パターンを形成する方法も挙げられる。
【0032】
電極パターンおよび配線パターンは、それぞれ別々に加工して形成してもよいし、複数の電極パターンおよび配線パターンのうちの少なくとも二つを一括して加工して形成してもよい。加工工程の低減、パターンの接続し易さおよび精度の観点からは、電極パターンおよび配線パターンを一括して加工することが好ましい。
【0033】
（ゲート絶縁層）
メモリアレイのメモリ素子のゲート絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高分子材料；あるいは無機材料粉末と有機材料の混合物を挙げることができる。有機材料の中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましい。
メモリアレイのメモリ素子のゲート絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高分子材料；あるいは無機材料粉末と有機材料の混合物を挙げることができる。有機材料の中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましい。
【0034】
ケイ素と炭素の結合を含む有機化合物としては、一般式（１）で表されるシラン化合物が好ましく挙げられる。また一般式（２）で表されるエポキシ基含有シラン化合物、またはこれらの縮合物またはこれらを共重合成分とするポリシロキサン等が挙げられる。これらの中でもポリシロキサンは絶縁性が高く、低温硬化が可能であるためより好ましい。
【0035】
Ｒ１
ｍＳｉ（ＯＲ２）４－ｍ （１）
ここで、Ｒ１は水素、アルキル基、複素環基、アリール基またはアルケニル基を示し、Ｒ１が複数存在する場合、それぞれのＲ１は同じでも異なっていてもよい。Ｒ２は水素、アルキル基、アシル基またはアリール基を示し、Ｒ２が複数存在する場合、それぞれのＲ２は同じでも異なっていてもよい。ｍは１～３の整数を示す。
ここで、Ｒ１は水素、アルキル基、複素環基、アリール基またはアルケニル基を示し、Ｒ１が複数存在する場合、それぞれのＲ１は同じでも異なっていてもよい。Ｒ２は水素、アルキル基、アシル基またはアリール基を示し、Ｒ２が複数存在する場合、それぞれのＲ２は同じでも異なっていてもよい。ｍは１～３の整数を示す。
【0036】
Ｒ３
ｎＲ４
ｌＳｉ（ＯＲ５）４－ｎ－ｌ （２）
ここで、Ｒ３は１つ以上のエポキシ基を鎖の一部に有するアルキル基を示し、Ｒ３が複数存在する場合、それぞれのＲ３は同じでも異なっていてもよい。Ｒ４は水素、アルキル基、複素環基、アリール基またはアルケニル基を示し、Ｒ４が複数存在する場合、それぞれのＲ４は同じでも異なっていてもよい。Ｒ５は水素、アルキル基、アシル基またはアリール基を示し、Ｒ５が複数存在する場合、それぞれのＲ５は同じでも異なっていてもよい。ｌは０～２の整数、ｎは１または２を示す。ただし、ｌ＋ｎ≦３である。
ここで、Ｒ３は１つ以上のエポキシ基を鎖の一部に有するアルキル基を示し、Ｒ３が複数存在する場合、それぞれのＲ３は同じでも異なっていてもよい。Ｒ４は水素、アルキル基、複素環基、アリール基またはアルケニル基を示し、Ｒ４が複数存在する場合、それぞれのＲ４は同じでも異なっていてもよい。Ｒ５は水素、アルキル基、アシル基またはアリール基を示し、Ｒ５が複数存在する場合、それぞれのＲ５は同じでも異なっていてもよい。ｌは０～２の整数、ｎは１または２を示す。ただし、ｌ＋ｎ≦３である。
【0037】
Ｒ１～Ｒ５におけるアルキル基、アシル基およびアリール基の説明は、後述のＲ６～Ｒ１１での説明と同様である。
【0038】
Ｒ１およびＲ４における複素環基とは、例えば、ピラン環、ピペリジン環、アミド環などの炭素以外の原子を環内に有する脂肪族環から導かれる基を示し、これは置換基を有していても有していなくてもよい。複素環基の炭素数は、特に限定されないが、２以上２０以下の範囲が好ましい。
【0039】
Ｒ１およびＲ４におけるアルケニル基とは、例えば、ビニル基、アリル基、ブタジエニル基などの二重結合を含む不飽和脂肪族炭化水素基を示し、これは置換基を有していても有していなくてもよい。アルケニル基の炭素数は、特に限定されないが、２以上２０以下の範囲が好ましい。
【0040】
Ｒ３のエポキシ基を鎖の一部に有するアルキル基とは、隣り合う２つの炭素原子が１つの酸素原子と結合して形成される３員環エーテル構造を鎖の一部に有するアルキル基を示す。これは、アルキル基において炭素が最も長く連続する部分である主鎖に含まれる隣り合う２つの炭素原子が利用される場合と、主鎖以外の部分、いわゆる側鎖に含まれる隣り合う２つの炭素原子が利用される場合のいずれも含む。
【0041】
ポリシロキサンの共重合成分として一般式（１）で表されるシラン化合物を導入することにより、可視光領域において高い透明性を保ちつつ、膜の絶縁性、耐薬品性を高め、かつ絶縁膜内のトラップが少ない絶縁膜を形成できる。
【0042】
また、一般式（１）におけるｍ個のＲ１の少なくとも１つがアリール基であると、絶縁膜の柔軟性が向上し、クラック発生が防止できるため好ましい。
【0043】
一般式（１）で表されるシラン化合物としては、具体的に、ビニルトリメトキシシラン、ビニルトリエトキシシラン、３－メタクリロキシプロピルトリメトキシシラン、３－メタクリロキシプロピルトリエトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、プロピルトリメトキシシラン、プロピルトリエトキシシラン、ヘキシルトリメトキシシラン、オクタデシルトリメトキシシラン、オクタデシルトリエトキシシラン、フェニルトリメトキシシラン、フェニルトリエトキシシラン、ｐ－トリルトリメトキシシラン、ベンジルトリメトキシシラン、α－ナフチルトリメトキシシラン、β－ナフチルトリメトキシシラン、３－アミノプロピルトリエトキシシラン、Ｎ－（２－アミノエチル）－３－アミノプロピルトリメトキシシラン、３－クロロプロピルトリメトキシシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、ジフェニルジメトキシシラン、ジフェニルジエトキシシラン、メチルフェニルジメトキシシラン、メチルビニルジメトキシシラン、メチルビニルジエトキシシラン、３－アミノプロピルメチルジメトキシシラン、Ｎ－（２－アミノエチル）－３－アミノプロピルメチルジメトキシシラン、３－クロロプロピルメチルジメトキシシラン、３－クロロプロピルメチルジエトキシシラン、シクロヘキシルメチルジメトキシシラン、３－メタクリロキシプロピルジメトキシシラン、オクタデシルメチルジメトキシシラン、トリメトキシシラン、トリフルオロエチルトリメトキシシラン、トリフルオロエチルトリエトキシシラン、トリフルオロエチルトリイソプロポキシシラン、トリフルオロプロピルトリメトキシシラン、トリフルオロプロピルトリエトキシシラン、トリフルオロプロピルトリイソプロポキシシラン、ヘプタデカフルオロデシルトリメトキシシラン、ヘプタデカフルオロデシルトリエトキシシラン、ヘプタデカフルオロデシルトリイソプロポキシシラン、トリデカフルオロオクチルトリエトキシシラン、トリデカフルオロオクチルトリメトキシシラン、トリデカフルオロオクチルトリイソプロポキシシラン、トリフルオロエチルメチルジメトキシシラン、トリフルオロエチルメチルジエトキシシラン、トリフルオロエチルメチルジイソプロポキシシラン、トリフルオロプロピルメチルジメトキシシラン、トリフルオロプロピルメチルジエトキシシラン、トリフルオロプロピルメチルジイソプロポキシシラン、ヘプタデカフルオロデシルメチルジメトキシシラン、ヘプタデカフルオロデシルメチルジエトキシシラン、ヘプタデカフルオロデシルメチルジイソプロポキシシラン、トリデカフルオロオクチルメチルジメトキシシラン、トリデカフルオロオクチルメチルジエトキシシラン、トリデカフルオロオクチルメチルジイソプロポキシシラン、トリフルオロエチルエチルジメトキシシラン、トリフルオロエチルエチルジエトキシシラン、トリフルオロエチルエチルジイソプロポキシシラン、トリフルオロプロピルエチルジメトキシシラン、トリフルオロプロピルエチルジエトキシシラン、トリフルオロプロピルエチルジイソプロポキシシラン、ヘプタデカフルオロデシルエチルジメトキシシラン、ヘプタデカフルオロデシルエチルジエトキシシラン、ヘプタデカフルオロデシルエチルジイソプロポキシシラン、トリデカフルオロオクチルエチルジエトキシシラン、トリデカフルオロオクチルエチルジメトキシシラン、トリデカフルオロオクチルエチルジイソプロポキシシラン、ｐ－トリフルオロフェニルトリエトキシシランなどが挙げられる。
【0044】
上記シラン化合物のうち、架橋密度を上げ、耐薬品性と絶縁特性を向上させるために、ｍ＝１であるビニルトリメトキシシラン、ビニルトリエトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、プロピルトリメトキシシラン、プロピルトリエトキシシラン、ヘキシルトリメトキシシラン、オクタデシルトリメトキシシラン、オクタデシルトリエトキシシラン、フェニルトリメトキシシラン、ｐ－トリルトリメトキシシラン、ベンジルトリメトキシシラン、α－ナフチルトリメトキシシラン、β－ナフチルトリメトキシシラン、トリフルオロエチルトリメトキシシラン、トリメトキシシラン、ｐ－トリフルオロフェニルトリエトキシシランを用いることが好ましい。また、量産性の観点から、Ｒ２がメチル基であるビニルトリメトキシシラン、メチルトリメトキシシラン、エチルトリメトキシシラン、プロピルトリメトキシシラン、ヘキシルトリメトキシシラン、オクタデシルトリメトキシシラン、フェニルトリメトキシシラン、ｐ－トリルトリメトキシシラン、ベンジルトリメトキシシラン、α－ナフチルトリメトキシシラン、β－ナフチルトリメトキシシラン、トリフルオロエチルトリメトキシシラン、トリメトキシシランを用いることが特に好ましい。
【0045】
また、一般式（１）で表されるシラン化合物を２種以上組み合わせることがより好ましい。中でも、アルキル基を有するシラン化合物とアリール基を有するシラン化合物を組み合わせることにより、高い絶縁性とクラック防止のための柔軟性を両立できるため、特に好ましい。
【0046】
また、一般式（２）で表されるエポキシ基含有シラン化合物としては、具体的に、γ－グリシドキシプロピルトリメトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルトリメトキシシラン、γ－グリシドキシプロピルトリエトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルトリエトキシシラン、γ－グリシドキシプロピルトリイソプロポキシシラン、β－（３，４－エポキシシクロヘキシル）エチルトリイソプロポキシシラン、γ－グリシドキシプロピルメチルジメトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルメチルジメトキシシラン、γ－グリシドキシプロピルメチルジエトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルメチルジエトキシシラン、γ－グリシドキシプロピルメチルジイソプロポキシシラン、β－（３，４－エポキシシクロヘキシル）エチルメチルジイソプロポキシシラン、γ－グリシドキシプロピルエチルジメトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルエチルジメトキシシラン、γ－グリシドキシプロピルエチルジエトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルエチルジエトキシシラン、γ－グリシドキシプロピルエチルジイソプロポキシシラン、β－（３，４－エポキシシクロヘキシル）エチルエチルジイソプロポキシシラン、β－（３，４－エポキシシクロヘキシル）プロピルトリメトキシシラン、γ－グリシドキシエチルトリメトキシシランなどが挙げられる。
【0047】
これらのうち、架橋密度を上げ、耐薬品性と絶縁特性を向上させるために、ｎ＝１、ｌ＝０であるγ－グリシドキシプロピルトリメトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルトリメトキシシラン、γ－グリシドキシプロピルトリエトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルトリエトキシシラン、γ－グリシドキシプロピルトリイソプロポキシシラン、β－（３，４－エポキシシクロヘキシル）エチルトリイソプロポキシシラン、β－（３，４－エポキシシクロヘキシル）プロピルトリメトキシシラン、γ－グリシドキシエチルトリメトキシシランを用いることが好ましい。また、量産性の観点から、Ｒ５がメチル基であるγ－グリシドキシプロピルトリメトキシシラン、β－（３，４－エポキシシクロヘキシル）エチルトリメトキシシラン、β－（３，４－エポキシシクロヘキシル）プロピルトリメトキシシラン、γ－グリシドキシエチルトリメトキシシランを用いることが特に好ましい。
【0048】
メモリアレイのメモリ素子のゲート絶縁層の膜厚は０．０５～５μｍが好ましく、０．１～１μｍがより好ましい。この範囲の膜厚にすることにより、均一な薄膜形成が容易になる。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。
【0049】
メモリアレイのメモリ素子のゲート絶縁層の作製方法は特に制限はないが、例えば、ゲート絶縁層を形成する材料を含む組成物を基板に塗布し、乾燥することで得られたコーティング膜を必要に応じ熱処理する方法が挙げられる。塗布方法としては、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法などの公知の塗布方法が挙げられる。コーティング膜の熱処理の温度としては、１００～３００℃の範囲にあることが好ましい。
【0050】
ゲート絶縁層は単層でも複数層でもよい。また、１つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して複数のゲート絶縁層を形成しても構わない。
【0051】
（半導体層）
メモリアレイのメモリ素子の第１の半導体層は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。
メモリアレイのメモリ素子の第１の半導体層は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。
【0052】
有機半導体としては、例えば、ポリチオフェン類、ポリピロール類、ポリ（ｐ－フェニレンビニレン）などのポリ（ｐ－フェニレンビニレン）類、ポリアニリン類、ポリアセチレン類、ポリジアセチレン類、ポリカルバゾール類、ポリフラン類、ポリヘテロアリール類、縮合多環系の低分子化合物半導体、複素芳香環を有する低分子化合物半導体が挙げられる。ポリチオフェン類としては、ポリ－３－ヘキシルチオフェン、ポリベンゾチオフェンなどが挙げられる。ポリフラン類としては、ポリフラン、ポリベンゾフランなどが挙げられる。ポリヘテロアリール類としては、ピリジン、キノリン、フェナントロリン、オキサゾール、オキサジアゾールなどの含窒素芳香環を構成単位とするものが挙げられる。縮合多環系の低分子化合物半導体としては、アントラセン、ピレン、ナフタセン、ペンタセン、ヘキサセン、ルブレンなどが挙げられる。複素芳香環を有する低分子化合物半導体としては、フラン、チオフェン、ベンゾチオフェン、ジベンゾフラン、ピリジン、キノリン、フェナントロリン、オキサゾール、オキサジアゾールなどが挙げられる。
【0053】
これらの中でも、２００℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、第１の半導体層はＣＮＴを含有することがより好ましい。
【0054】
ＣＮＴとしては、１枚の炭素膜（グラフェン・シート）が円筒状に巻かれた単層ＣＮＴ、２枚のグラフェン・シートが同心円状に巻かれた２層ＣＮＴ、複数のグラフェン・シートが同心円状に巻かれた多層ＣＮＴのいずれを用いてもよいが、高い半導体特性を得るためには単層ＣＮＴを用いるのが好ましい。ＣＮＴは、アーク放電法、化学気相成長法（ＣＶＤ法）、レーザー・アブレーション法等により得ることができる。
【0055】
また、ＣＮＴは半導体型ＣＮＴを８０重量％以上含むことがより好ましい。さらに好ましくは半導体型ＣＮＴを９５重量％以上含むことである。半導体型８０重量％以上のＣＮＴを得る方法としては、既知の方法を用いることができる。例えば、密度勾配剤の共存下で超遠心する方法、特定の化合物を選択的に半導体型もしくは金属型ＣＮＴの表面に付着させ、溶解性の差を利用して分離する方法、電気的性質の差を利用し電気泳動等により分離する方法などが挙げられる。半導体型ＣＮＴの含有率を測定する方法としては、可視－近赤外吸収スペクトルの吸収面積比から算出する方法や、ラマンスペクトルの強度比から算出する方法等が挙げられる。
【0056】
本発明において、ＣＮＴを半導体素子の半導体層に用いる場合、ＣＮＴの長さは、ソース電極とドレイン電極間の距離よりも短いことが好ましい。ＣＮＴの平均長さは、ソース電極とドレイン電極間距離にもよるが、好ましくは２μｍ以下である。
【0057】
ＣＮＴの平均長さとは、ランダムにピックアップした２０本のＣＮＴの長さの平均値を言う。ＣＮＴ平均長さの測定方法としては、原子間力顕微鏡で得た画像の中から、２０本のＣＮＴをランダムにピックアップし、それらの長さの平均値を得る方法が挙げられる。
【0058】
一般に市販されているＣＮＴは長さに分布があり、電極間距離よりも長いＣＮＴが含まれることがあるため、ＣＮＴをソース電極とドレイン電極間距離よりも短くする工程を加えることが好ましい。例えば、硝酸、硫酸などによる酸処理、超音波処理、または凍結粉砕法などにより、ＣＮＴを短繊維状にカットする方法が有効である。またフィルターによる分離を併用することは、ＣＮＴの純度を向上させる点でさらに好ましい。
【0059】
また、ＣＮＴの直径は特に限定されないが、１ｎｍ以上１００ｎｍ以下が好ましく、より好ましくは５０ｎｍ以下である。さらに好ましくは５ｎｍ以下である。
【0060】
本発明では、ＣＮＴを溶媒中に均一分散させ、分散液をフィルターによってろ過する工程を設けることが好ましい。フィルター孔径よりも小さいＣＮＴを濾液から得ることで、一対の電極間距離よりも短いＣＮＴを効率よく得られる。この場合、フィルターとしてはメンブレンフィルターが好ましく用いられる。ろ過に用いるフィルターの孔径は、一対の電極間距離よりも小さければよく、０．５～１０μｍが好ましい。他にＣＮＴを短小化する方法として、酸処理、凍結粉砕処理などが挙げられる
また、ＣＮＴはＣＮＴの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を用いることが好ましい。第１の半導体層だけでなく、後述の通り、第２の半導体層である整流作用のある機能層、および第３の半導体層であるチャネル層でも同様であり、メモリ素子の半導体層、整流作用のある機能層およびチャネル層の少なくとも一つが、カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有することが好ましい。
また、ＣＮＴはＣＮＴの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を用いることが好ましい。第１の半導体層だけでなく、後述の通り、第２の半導体層である整流作用のある機能層、および第３の半導体層であるチャネル層でも同様であり、メモリ素子の半導体層、整流作用のある機能層およびチャネル層の少なくとも一つが、カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有することが好ましい。
【0061】
ＣＮＴの表面の少なくとも一部に共役系重合体が付着した状態とは、ＣＮＴの表面の一部、あるいは全部を共役系重合体が被覆した状態を意味する。共役系重合体がＣＮＴを被覆できるのは、両者の共役系構造に由来するπ電子雲が重なることによって相互作用が生じるためと推測される。ＣＮＴが共役系重合体で被覆されているか否かは、被覆されたＣＮＴの反射色が被覆されていないＣＮＴの色から共役系重合体の色に近づくことで判断できる。定量的にはＸ線光電子分光（ＸＰＳ）などの元素分析によって、付着物の存在とＣＮＴに対する付着物の重量比を同定することができる。
【0062】
また、ＣＮＴへの付着のしやすさから、共役系重合体の重量平均分子量が１０００以上であることが好ましい。ここで、共役系重合体とは、繰り返し単位が共役構造をとり、重合度が２以上の化合物を指す。
【0063】
ＣＮＴの表面の少なくとも一部に共役系重合体を付着させることにより、ＣＮＴの保有する高い電気的特性を損なうことなくＣＮＴを溶液中に均一に分散することが可能になる。また、ＣＮＴが均一に分散した溶液から塗布法により、均一に分散したＣＮＴ膜を形成することが可能になる。これにより、高い半導体特性を実現できる。
【0064】
ＣＮＴに共役系重合体を付着させる方法は、（Ｉ）溶融した共役系重合体中にＣＮＴを添加して混合する方法、（ＩＩ）共役系重合体を溶媒中に溶解させ、この中にＣＮＴを添加して混合する方法、（ＩＩＩ）ＣＮＴを溶媒中に超音波等で予備分散させておき、そこへ共役系重合体を添加し混合する方法、（ＩＶ）溶媒中に共役系重合体とＣＮＴを入れ、この混合系へ超音波を照射して混合する方法などが挙げられる。本発明では、いずれの方法を用いてもよく、複数の方法を組み合わせてもよい。
【0065】
共役系重合体としては、ポリチオフェン系重合体、ポリピロール系重合体、ポリアニリン系重合体、ポリアセチレン系重合体、ポリ－ｐ－フェニレン系重合体、ポリ－ｐ－フェニレンビニレン系重合体などが挙げられるが、特に限定されない。上記重合体は単一のモノマーユニットが並んだものが好ましく用いられるが、異なるモノマーユニットをブロック共重合したもの、ランダム共重合したものも用いられる。また、グラフト重合したものも用いることができる。
【0066】
上記重合体の中でも本発明においては、ＣＮＴへの付着が容易であり、ＣＮＴ複合体を形成しやすいポリチオフェン系重合体が好ましく使用される。環中に含窒素二重結合を有する縮合へテロアリールユニットとチオフェンユニットを繰り返し単位中に含むものがより好ましい。
【0067】
環中に含窒素二重結合を有する縮合へテロアリールユニットとしては、チエノピロール、ピロロチアゾール、ピロロピリダジン、ベンズイミダゾール、ベンゾトリアゾール、ベンゾオキサゾール、ベンゾチアゾール、ベンゾチアジアゾール、キノリン、キノキサリン、ベンゾトリアジン、チエノオキサゾール、チエノピリジン、チエノチアジン、チエノピラジンなどのユニットが挙げられる。これらの中でも特にベンゾチアジアゾールユニットまたはキノキサリンユニットが好ましい。これらのユニットを有することで、ＣＮＴと共役系重合体の密着性が増し、ＣＮＴを半導体層中により良好に分散することができる。
【0068】
さらに、上記共役系重合体として、以下の一般式（３）で表される構造を有するものが特に好ましい。
【0069】
【化1】
【0070】
ここで、Ｒ６～Ｒ１１は同じでも異なっていてもよく、それぞれ、水素、アルキル基、シクロアルキル基、複素環基、アルケニル基、シクロアルケニル基、アルキニル基、アルコキシ基、アルキルチオ基、アリールエーテル基、アリールチオエーテル基、アリール基、ヘテロアリール基、ハロゲン原子、シアノ基、ホルミル基、カルバモイル基、アミノ基、アルキルカルボニル基、アリールカルボニル基、カルボキシル基、アルコキシカルボニル基、アリールオキシカルボニル基、アルキルカルボニルオキシ基、アリールカルボニルオキシ基またはシリル基を示す。また、Ｒ６～Ｒ１１は隣接する基同士で環構造を形成してもかまわない。Ａは単結合、アリーレン基、チエニレン基を除くヘテロアリーレン基、エテニレン基、エチニレン基の中から選ばれる。ｌおよびｍは、それぞれ０～１０の整数を示し、ｌ＋ｍ≧１である。ｎは２～１０００の範囲を示す。ｌ、ｍおよびｎが２以上の場合、それぞれの繰り返し単位において、Ｒ６～Ｒ１１およびＡは同じでも異なっていてもよい。
【0071】
アルキル基とは、例えば、メチル基、エチル基、ｎ－プロピル基、イソプロピル基、ｎ－ブチル基、ｓｅｃ－ブチル基、ｔｅｒｔ－ブチル基などの飽和脂肪族炭化水素基を示し、置換基を有していても有していなくてもよい。置換基を有する場合、置換基には特に制限はなく、例えば、アルコキシ基、アリール基、ヘテロアリール基等を挙げることができ、これら置換基はさらに置換基を有していてもよい。また、アルキル基の炭素数は特に限定されないが、入手の容易性やコストの点から、１以上２０以下が好ましく、より好ましくは１以上８以下である。
【0072】
シクロアルキル基とは、例えば、シクロプロピル基、シクロヘキシル基、ノルボルニル基、アダマンチル基などの飽和脂環式炭化水素基を示し、置換基を有していても有していなくてもよい。置換基を有する場合、置換基には特に制限はなく、例えば、アルキル基、アルコキシ基、アリール基、ヘテロアリール基等を挙げることができ、これら置換基はさらに置換基を有していてもよい。これら置換基に関する説明は、特にことわらない限り、以下の記載にも共通する。シクロアルキル基の炭素数は特に限定されないが、３以上２０以下の範囲が好ましい。
【0073】
複素環基とは、例えば、ピラン環、ピペリジン環、アミド環などの炭素以外の原子を環内に有する脂肪族環から導かれる基を示し、置換基を有していても有していなくてもよい。複素環基の炭素数は特に限定されないが、２以上２０以下の範囲が好ましい。
【0074】
アルケニル基とは、例えば、ビニル基、アリール基、ブタジエニル基などの二重結合を含む不飽和脂肪族炭化水素基を示し、置換基を有していても有していなくてもよい。アルケニル基の炭素数は特に限定されないが、２以上２０以下の範囲が好ましい。
【0075】
シクロアルケニル基とは、例えば、シクロペンテニル基、シクロペンタジエニル基、シクロヘキセニル基などの二重結合を含む不飽和脂環式炭化水素基を示し、置換基を有していても有していなくてもよい。シクロアルケニル基の炭素数は特に限定されないが、３以上２０以下の範囲が好ましい。
【0076】
アルキニル基とは、例えば、エチニル基などの三重結合を含む不飽和脂肪族炭化水素基を示し、置換基を有していても有していなくてもよい。アルキニル基の炭素数は特に限定されないが、２以上２０以下の範囲が好ましい。
【0077】
アルコキシ基とは、例えば、メトキシ基、エトキシ基、プロポキシ基など、エーテル結合の一方を脂肪族炭化水素基で置換した官能基を示し、置換基を有していても有していなくてもよい。アルコキシ基の炭素数は特に限定されないが、１以上２０以下の範囲が好ましい。
【0078】
アルキルチオ基とは、アルコキシ基のエーテル結合の酸素原子が硫黄原子に置換されたものであり、置換基を有していても有していなくてもよい。アルキルチオ基の炭素数は特に限定されないが、１以上２０以下の範囲が好ましい。
【0079】
アリールエーテル基とは、例えば、フェノキシ基、ナフトキシ基など、エーテル結合の一方を芳香族炭化水素基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールエーテル基の炭素数は特に限定されないが、６以上４０以下の範囲が好ましい。
【0080】
アリールチオエーテル基とは、アリールエーテル基のエーテル結合の酸素原子が硫黄原子に置換されたものであり、置換基を有していても有していなくてもよい。アリールチオエーテル基の炭素数は特に限定されないが、６以上４０以下の範囲が好ましい。
【0081】
アリール基とは、例えば、フェニル基、ナフチル基、ビフェニル基、アントラセニル基、フェナントリル基、ターフェニル基、ピレニル基などの芳香族炭化水素基を示し、置換基を有していても有していなくてもよい。アリール基の炭素数は特に限定されないが、６以上４０以下の範囲が好ましい。
【0082】
ヘテロアリール基とは、例えば、フラニル基、チオフェニル基、ベンゾフラニル基、ジベンゾフラニル基、ピリジル基、キノリニル基など、炭素以外の原子を一個または複数個環内に有する芳香族基を示し、置換基を有していても有していなくてもよい。ヘテロアリール基の炭素数は特に限定されないが、２以上３０以下の範囲が好ましい。
ハロゲン原子とは、フッ素、塩素、臭素またはヨウ素を示す。
ハロゲン原子とは、フッ素、塩素、臭素またはヨウ素を示す。
【0083】
アルキルカルボニル基とは、例えば、アセチル基、ヘキサノイル基など、カルボニル結合の一方を脂肪族炭化水素基で置換した官能基を示し、置換基を有していても有していなくてもよい。アルキルカルボニル基の炭素数は特に限定されないが、２以上２０以下の範囲が好ましい。
【0084】
アリールカルボニル基とは、例えば、ベンゾイル基など、カルボニル結合の一方を芳香族炭化水素基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールカルボニル基の炭素数は特に限定されないが、７以上４０以下の範囲が好ましい。
【0085】
アルコキシカルボニル基とは、例えば、メトキシカルボニル基など、カルボニル結合の一方をアルコキシ基で置換した官能基を示し、置換基を有していても有していなくてもよい。アルコキシカルボニル基の炭素数は特に限定されないが、２以上２０以下の範囲が好ましい。
【0086】
アリールオキシカルボニル基とは、例えば、フェノキシカルボニル基など、カルボニル結合の一方をアリールオキシ基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールオキシカルボニル基の炭素数は特に限定されないが、７以上４０以下の範囲が好ましい。
【0087】
アルキルカルボニルオキシ基とは、例えば、アセトキシ基など、エーテル結合の一方をアルキルカルボニル基で置換した官能基を示し、置換基を有していても有していなくてもよい。アルキルカルボニルオキシ基の炭素数は特に限定されないが、２以上２０以下の範囲が好ましい。
【0088】
アリールカルボニルオキシ基とは、例えば、ベンゾイルオキシ基など、エーテル結合の一方をアリールカルボニル基で置換した官能基を示し、置換基を有していても有していなくてもよい。アリールカルボニルオキシ基の炭素数は特に限定されないが、７以上４０以下の範囲が好ましい。
【0089】
カルバモイル基、アミノ基およびシリル基は、置換基を有していても有していなくてもよい。置換基を有する場合、例えば、アルキル基、シクロアルキル基、アリール基、ヘテロアリール基などを挙げることができ、これら置換基はさらに置換基を有していてもよい。
【0090】
隣接する基同士で互いに結合して環構造を形成する場合、前記一般式（３）で説明すると、例えば、Ｒ６とＲ７が互いに結合して共役または非共役の縮合環を形成する。縮合環の構成元素として、炭素以外にも窒素、酸素、硫黄、リン、ケイ素原子を含んでいてもよいし、さらに別の環と縮合してもよい。
【0091】
次に、一般式（３）のＡについて説明する。アリーレン基とは２価（結合部位が２箇所）の芳香族炭化水素基を示し、無置換でも置換されていてもかまわない。置換される場合の置換基の例としては、上記アルキル基や、ヘテロアリール基、ハロゲンが挙げられる。アリーレン基の好ましい具体例としては、フェニレン基、ナフチレン基、ビフェニレン基、フェナントリレン基、アントリレン基、ターフェニレン基、ピレニレン基、フルオレニレン基、ペリレニレン基などが挙げられる。
【0092】
ヘテロアリーレン基とは２価の複素芳香環基を示し、無置換でも置換されていてもかまわない。ヘテロアリーレン基の好ましい具体例しては、ピリジレン基、ピラジレン基、キノリニレン基、イソキノリレン基、キノキサリレン基、アクリジニレン基、インドリレン基、カルバゾリレン基などに加え、ベンゾフラン、ジベンゾフラン、ベンゾチオフェン、ジベンゾチオフェン、ベンゾジチオフェン、ベンゾシロールおよびジベンゾシロールなどの複素芳香環から導かれる２価の基などが挙げられる。
【0093】
一般式（３）のｌおよびｍは０～１０の整数を示し、ｌ＋ｍ≧１である。構造中にチオフェンユニットを含有することでＣＮＴとの密着性が向上し、ＣＮＴの分散性が向上することから、好ましくはｌおよびｍはそれぞれ１以上、さらに好ましくはｌ＋ｍ≧４である。また、モノマーの合成、およびその後の重合の容易さからｌ＋ｍ≦１２が好ましい。
【0094】
ｎは、共役系重合体の重合度を表しており、２～１０００の範囲である。ＣＮＴへの付着のしやすさを考慮して、ｎは３～５００の範囲が好ましい。本発明において、重合度ｎは、重量平均分子量から求めた値である。重量平均分子量は、ＧＰＣ（ゲルパーミエーションクロマトグラフィー）を用いて測定し、ポリスチレンの標準試料を用いて換算して求める。
【0095】
また、ＣＮＴ複合体の形成のしやすさから、共役系重合体は溶媒に可溶であることが好ましく、Ｒ６～Ｒ１１の少なくとも一つがアルキル基であることが好ましい。
【0096】
共役系重合体としては、下記のような構造を有するものが挙げられる。
【0097】
【化2】
【0098】
【化3】
【0099】
【化4】
【0100】
【化5】
【0101】
【化6】
【0102】
【化7】
【0103】
【化8】
【0104】
【化9】
【0105】
【化10】
【0106】
【化11】
【0107】
【化12】
【0108】
また、共役系重合体は、公知の方法により合成することができる。例えば、チオフェン同士を連結する方法としては、ハロゲン化チオフェンとチオフェンボロン酸またはチオフェンボロン酸エステルをパラジウム触媒下でカップリングする方法、ハロゲン化チオフェンとチオフェングリニヤール試薬をニッケルまたはパラジウム触媒下でカップリングする方法が挙げられる。また、他のユニットとチオフェンユニットを連結する場合も、ハロゲン化した他のユニットとチオフェンユニットとを、同様の方法でカップリングすることができる。また、そのようにして得られたモノマーの末端に重合性官能基を導入し、パラジウム触媒やニッケル触媒下で重合を進行させることで共役系重合体を得ることができる。
【0109】
共役系重合体は、合成過程で使用した原料や副生成物などの不純物を除去することが好ましい。不純物を除去する方法としては、例えば、シリカゲルカラムグラフィー法、ソクスレー抽出法、ろ過法、イオン交換法、キレート法などを用いることができる。これらの方法を２種以上組み合わせてもよい。
【0110】
半導体層は電気特性を阻害しない範囲であれば、さらに有機半導体や絶縁材料を含んでもよい。半導体層の膜厚は１ｎｍ以上１００ｎｍ以下が好ましい。この範囲内にあることで、均一な薄膜形成が容易になる。より好ましくは１ｎｍ以上５０ｎｍ以下、さらに好ましくは１ｎｍ以上２０ｎｍ以下である。膜厚は、原子間力顕微鏡により測定できる。
【0111】
半導体層の形成方法としては、抵抗加熱蒸着、電子線ビーム、スパッタリング、ＣＶＤなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法などを好ましく用いることができ、塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。また、形成した塗膜に対して、大気下、減圧下または窒素やアルゴン等の不活性ガス雰囲気下でアニーリング処理を行ってもよい。
【0112】
（塗布層）
前記メモリ素子のソース電極とドレイン電極との間の電気特性を異なるようにするために、ソース電極とドレイン電極との間の領域に、ゲート絶縁層とは反対側から半導体層と接するように塗布される絶縁性材料からなる塗布層としては、半導体層の電気特性を変化させることができるものであれば、特に制限はない。例えば、アクリル樹脂、エポキシ樹脂、ノボラック樹脂、フェノール樹脂、ポリイミド前駆体樹脂、ポリイミド樹脂、ポリシロキサン樹脂、フッ素系樹脂、ポリビニルアセタール樹脂などを用いることができる。その他の樹脂としては、スチレン、ｐ－メチルスチレン、ｏ－メチルスチレン、ｍ－メチルスチレン、ｐ－ヒドロキシスチレン、ｏ－ヒドロキシスチレン、ｍ－ヒドロキシスチレン、α－メチルスチレン、クロロメチルスチレン、ヒドロキシメチルスチレンなどのスチレン誘導体、１－ビニル－２－ピロリドンなどのビニル系モノマーに由来する構造を含む樹脂、シクロオレフィンなどの環状炭化水素構造を含む樹脂などが挙げられる。なお、ビニル系モノマーは、これらのモノマーに限定されるものではなく、また、単独で用いてもよいし、二種類以上を組み合わせて用いても構わない。さらに、上述した絶縁性材料に加えて、酸化シリコン、アルミナ、ジルコニアなどの無機材料や、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物などの、窒素原子を含む化合物を含有してもよい。塗布層に、上記の化合物を含有することで、半導体層の電気特性をさらに変化させることができる。また、塗布層によって、半導体層を酸素や水分などの外部環境から保護することもできる。
前記メモリ素子のソース電極とドレイン電極との間の電気特性を異なるようにするために、ソース電極とドレイン電極との間の領域に、ゲート絶縁層とは反対側から半導体層と接するように塗布される絶縁性材料からなる塗布層としては、半導体層の電気特性を変化させることができるものであれば、特に制限はない。例えば、アクリル樹脂、エポキシ樹脂、ノボラック樹脂、フェノール樹脂、ポリイミド前駆体樹脂、ポリイミド樹脂、ポリシロキサン樹脂、フッ素系樹脂、ポリビニルアセタール樹脂などを用いることができる。その他の樹脂としては、スチレン、ｐ－メチルスチレン、ｏ－メチルスチレン、ｍ－メチルスチレン、ｐ－ヒドロキシスチレン、ｏ－ヒドロキシスチレン、ｍ－ヒドロキシスチレン、α－メチルスチレン、クロロメチルスチレン、ヒドロキシメチルスチレンなどのスチレン誘導体、１－ビニル－２－ピロリドンなどのビニル系モノマーに由来する構造を含む樹脂、シクロオレフィンなどの環状炭化水素構造を含む樹脂などが挙げられる。なお、ビニル系モノマーは、これらのモノマーに限定されるものではなく、また、単独で用いてもよいし、二種類以上を組み合わせて用いても構わない。さらに、上述した絶縁性材料に加えて、酸化シリコン、アルミナ、ジルコニアなどの無機材料や、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物などの、窒素原子を含む化合物を含有してもよい。塗布層に、上記の化合物を含有することで、半導体層の電気特性をさらに変化させることができる。また、塗布層によって、半導体層を酸素や水分などの外部環境から保護することもできる。
【0113】
塗布層の膜厚は、一般的には５０ｎｍ以上、１０μｍ以下であり、好ましくは１００ｎｍ以上、３μｍ以下である。塗布層は、それぞれ、単層からなるものでもよいし、複数層からなるものでもよい。
【0114】
塗布層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、ＣＶＤなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。
【0115】
塗布法を用いて塗布層を形成するに際して、第２の絶縁層に用いられる絶縁材料を溶解させる溶媒としては、特に制限されないが、エチレングリゴールモノメチルエーテル、エチレングリコールモノエチルエーテル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリコールモノｎ－ブチルエーテル、プロピレングリコールモノｔ－ブチルエーテル、エチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールジブチルエーテル、ジエチレングリコールエチルメチルエーテル等のエーテル類；エチレングリコールモノエチルエーテルアセテート、プロピレングリコールモノメチルエーテルアセテート、プロピルアセテート、ブチルアセテート、イソブチルアセテート、３－メトキシブチルアセテート、３－メチル－３－メトキシブチルアセテート、乳酸メチル、乳酸エチル、乳酸ブチル等のエステル類；アセトン、メチルエチルケトン、メチルプロピルケトン、メチルブチルケトン、メチルイソブチルケトン、シクロペンタノン、２－ヘプタノン等のケトン類；ブチルアルコール、イソブチルアルコール、ペンタノール、４－メチル－２－ペンタノール、３－メチル－２－ブタノール、３－メチル－３－メトキシブタノール、ジアセトンアルコール等のアルコール類；トルエン、キシレン等の芳香族炭化水素類が挙げられる。これらを２種以上用いてもよい。中でも、１気圧における沸点が１１０～２００℃の溶剤を含有することが好ましい。沸点が１１０℃以上であれば、溶液塗布時に溶剤の揮発が抑制されて、塗布性が良好となる。沸点が２００℃以下であれば、絶縁膜中に残存する溶剤が少なく、より良好な耐熱性や耐薬品性を有する絶縁層が得られる。また、形成した塗膜に対して、大気下、減圧下または不活性ガス雰囲気下（窒素やアルゴン雰囲気下）でアニーリング処理を行ってもよい。
【0116】
＜整流回路＞
本発明に係わる整流回路は、第２の半導体層を有する第２の半導体素子を有し、第２の半導体層は、整流作用のある機能層であって、第２の半導体素子は,整流素子である。本発明に係わる整流回路は、絶縁性基材と、前記絶縁性基材の表面に、（ａ）第一の電極と第二の電極からなる一対の電極と、前記（ａ）一対の電極間に設けられた（ｂ）整流作用のある機能層とを備えた整流素子、およびコンデンサから少なくとも構成され、前記（ｂ）整流作用のある機能層が、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。前記整流素子は、さらに（ｃ）絶縁層と、（ｄ）第三の電極とを備え、前記（ａ）一対の電極のいずれか一方と前記（ｄ）第三の電極が電気的に接続され、前記（ｄ）第三の電極は前記（ｃ）絶縁層により前記（ｂ）整流作用のある機能層と電気的に絶縁されて配置されたものが好ましい。この場合、（ａ）一対の電極はソース／ドレイン電極、（ｃ）絶縁層はゲート絶縁層、（ｄ）第三の電極はゲート電極となる。
本発明に係わる整流回路は、第２の半導体層を有する第２の半導体素子を有し、第２の半導体層は、整流作用のある機能層であって、第２の半導体素子は,整流素子である。本発明に係わる整流回路は、絶縁性基材と、前記絶縁性基材の表面に、（ａ）第一の電極と第二の電極からなる一対の電極と、前記（ａ）一対の電極間に設けられた（ｂ）整流作用のある機能層とを備えた整流素子、およびコンデンサから少なくとも構成され、前記（ｂ）整流作用のある機能層が、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。前記整流素子は、さらに（ｃ）絶縁層と、（ｄ）第三の電極とを備え、前記（ａ）一対の電極のいずれか一方と前記（ｄ）第三の電極が電気的に接続され、前記（ｄ）第三の電極は前記（ｃ）絶縁層により前記（ｂ）整流作用のある機能層と電気的に絶縁されて配置されたものが好ましい。この場合、（ａ）一対の電極はソース／ドレイン電極、（ｃ）絶縁層はゲート絶縁層、（ｄ）第三の電極はゲート電極となる。
【0117】
一例として、図３に整流回路の整流素子の模式断面図を示す。基板１の表面上に、一対の電極であるソース電極５およびドレイン電極６が設けられ、それらの間に整流作用のある機能層７が形成されている。整流作用のある機能層７の上にゲート絶縁層３が設けられ、さらにゲート絶縁層３の上にゲート電極２が形成されている。ドレイン電極６およびゲート電極２は配線２０で電気的に接続されている。また、ゲート電極２は、ゲート絶縁層３によって、整流作用のある機能層７と電気的に絶縁されている。
【0118】
また、図４に、別の例の整流回路の整流素子の模式断面図を示す。基板１の表面上に、ゲート電極２が設けられ、その上がゲート絶縁層３で覆われている。ゲート絶縁層３の上に一対の電極であるソース電極５およびドレイン電極６が設けられ、それらの間に整流作用のある機能層７が形成されている。ドレイン電極６およびゲート電極２は、図示しない配線により電気的に接続されている。また、ゲート電極２は、ゲート絶縁層３によって、整流作用のある機能層７と電気的に絶縁されている。
【0119】
上述した整流素子の構造は、図４は、ゲート電極２が整流作用のある機能層７の下側（基板１側）に配置され、整流作用のある機能層７の下面にソース電極５およびドレイン電極６が配置される、いわゆるボトムゲート・ボトムコンタクト構造である。図３は、いわゆるトップゲート・ボトムコンタクト構造である。しかし、整流素子の構造はこれに限られるものではなく、例えば、整流作用のある機能層７の上面にソース電極５およびドレイン電極６が配置される、いわゆるトップコンタクト構造であってもよい。
【0120】
整流回路を構成するコンデンサは、一般的に使用されるものであればよく、用いられる材料、形状は特に限定されない。さらに必要に応じてトランジスタ、抵抗素子等を含んでいても良い。またそれぞれを電気的に接続する材料も電気的に導通を取ることが出来れば、いかなる方法でも良く、接続部の幅および厚みは任意である。
【0121】
図５に、上述の整流素子を用いた整流回路の一例として、ブロック回路図を示す。図５の整流回路は、整流回路の整流素子２００と、交流電流が入力される入力端子２０１と、コンデンサ２０２と、出力端子２０３を有した半波整流回路であり、交流の半サイクルのみを整流する回路である。入力端子２０１と整流回路の整流素子２００の一方の電極が電気的に接続され、出力端子２０３と、整流回路の整流素子２００の他方の電極と、コンデンサ２０２の一方の電極が電気的に接続されている。コンデンサ２０２の他方の電極は、接地電位に電気的に接続されている。
【0122】
整流回路に含まれる整流素子の特性は、例えば上記整流回路に交流電流を入力し、出力される電力を測定することから求めることができる。入力する交流電圧に対してできるだけ大きい直流出力電圧を得られる整流素子が、電力損失の少ない特性の良い整流回路に含まれる整流素子となる。
【0123】
（絶縁性基板）
整流回路の絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、上述のメモリアレイの絶縁性基板と同様のものが挙げられる。
整流回路の絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、上述のメモリアレイの絶縁性基板と同様のものが挙げられる。
【0124】
なお、製造コスト、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子と整流回路の整流素子を別々の絶縁性基板上に形成するのではなく、同一の絶縁性基板上に形成することが好ましい。
【0125】
（電極および配線）
整流回路の整流素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。例えば、上述のメモリアレイのメモリ素子の電極および配線材料と同様のものが挙げられる。
整流回路の整流素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。例えば、上述のメモリアレイのメモリ素子の電極および配線材料と同様のものが挙げられる。
【0126】
なお、整流回路の整流素子の電極および配線は、製造コストの観点から、上述のメモリアレイのメモリ素子と整流回路の整流素子の電極および配線と、別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、整流回路の整流素子の電極および配線は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子と整流回路の整流素子の各電極および配線は、同一工程で形成することが好ましい。
【0127】
（絶縁層）
整流回路の整流素子の絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高分子材料；あるいは無機材料粉末と有機材料の混合物を挙げることができる。
中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましく、例えば、上述のメモリアレイのメモリ素子のゲート絶縁層と同様のものが挙げられる。
整流回路の整流素子の絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高分子材料；あるいは無機材料粉末と有機材料の混合物を挙げることができる。
中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましく、例えば、上述のメモリアレイのメモリ素子のゲート絶縁層と同様のものが挙げられる。
【0128】
なお、整流回路の整流素子の絶縁層は、製造コストの観点から、上述のメモリアレイのメモリ素子のゲート絶縁層と、整流回路の整流素子の絶縁層を別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、整流回路の整流素子の絶縁層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子のゲート絶縁層と整流回路の整流素子の絶縁層は、同一工程で形成することが好ましい。
【0129】
（整流作用のある機能層）
整流回路の整流素子の整流作用のある機能層は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。有機半導体としては、上述のメモリアレイのメモリ素子と同様のものが挙げられる。中でも、２００℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、整流作用のある機能層はＣＮＴを含有することがより好ましい。ＣＮＴとしては、上述のメモリアレイのメモリ素子のものと同様である。
整流回路の整流素子の整流作用のある機能層は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。有機半導体としては、上述のメモリアレイのメモリ素子と同様のものが挙げられる。中でも、２００℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、整流作用のある機能層はＣＮＴを含有することがより好ましい。ＣＮＴとしては、上述のメモリアレイのメモリ素子のものと同様である。
【0130】
なお、整流回路の整流素子の整流作用のある機能層は、製造コストの観点から、上述のメモリアレイのメモリ素子の半導体層と、整流回路の整流素子の整流作用のある機能層を別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、整流回路の整流素子の整流作用のある機能層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子の半導体層と整流回路の整流素子の整流作用のある機能層は、同一工程で形成することが好ましい。
【0131】
また整流回路の整流素子の整流作用のある機能層７の１μｍ２当たりに存在する上記ＣＮＴの総長さは、１０μｍ～５０μｍであることが好ましい。総長さがこの範囲内であると、整流回路の整流素子の整流特性が高くなり、かつ、順方向抵抗が低くなる、すなわち低電力損失となるので好ましい。整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在する上記ＣＮＴの総長さとは、整流回路の整流素子の整流作用のある機能層中の任意の１μｍ２内に存在するＣＮＴの長さの総和を言う。ＣＮＴの総長さの測定方法としては、原子間力顕微鏡で得た整流回路の整流素子の整流作用のある機能層の画像の中から任意の１μｍ２を選択し、その領域に含まれる全てのＣＮＴの長さを測定して合計する方法が挙げられる。
【0132】
さらに、整流作用のある機能層に対して前記絶縁層と反対側に第２の絶縁層を形成してもよい。第２の絶縁層を形成することによって、整流作用のある機能層を酸素や水分などの外部環境から保護することができる。
【0133】
第２の絶縁層に用いられる材料としては、特に限定されないが、具体的には酸化シリコン、アルミナ等の無機材料；ポリイミドやその誘導体、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサンやその誘導体、ポリビニルフェノールやその誘導体等などの有機高分子材料；あるいは無機材料粉末と有機高分子材料の混合物や有機低分子材料と有機高分子材料の混合物を挙げることができる。これらの中でも、塗布法で作製できる有機高分子材料を用いることが好ましい。特に、ポリフルオロエチレン、ポリノルボルネン、ポリシロキサン、ポリイミド、ポリスチレン、ポリカーボネートおよびこれらの誘導体、ポリアクリル酸誘導体、ポリメタクリル酸誘導体、およびこれらを含む共重合体からなる群より選ばれる有機高分子材料を用いることが、絶縁層の均一性の観点から好ましい。ポリシロキサン、ポリスチレン、ポリビニルフェノールおよびポリメチルメタクリレートからなる群より選ばれた有機高分子材料を用いることで、整流作用のある機能層の電気抵抗、すなわち整流素子の順方向抵抗を上昇させること無く、整流作用のある機能層の保護が可能となることから、特に好ましい。
【0134】
第２の絶縁層の膜厚は、５０ｎｍ～１０μｍが好ましく、より好ましくは１００ｎｍ～３μｍである。第２の絶縁層は単層でも複数層でもよい。また、１つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して形成しても構わない。
【0135】
上記第２の絶縁層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、ＣＶＤなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。
【0136】
塗布法を用いて第２の絶縁層を形成するに際して、第２の絶縁層に用いられる絶縁材料を溶解させる溶媒としては、特に制限されないが、エチレングリゴールモノメチルエーテル、エチレングリコールモノエチルエーテル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリコールモノｎ－ブチルエーテル、プロピレングリコールモノｔ－ブチルエーテル、エチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールジブチルエーテル、ジエチレングリコールエチルメチルエーテル等のエーテル類；エチレングリコールモノエチルエーテルアセテート、プロピレングリコールモノメチルエーテルアセテート、プロピルアセテート、ブチルアセテート、イソブチルアセテート、３－メトキシブチルアセテート、３－メチル－３－メトキシブチルアセテート、乳酸メチル、乳酸エチル、乳酸ブチル等のエステル類；アセトン、メチルエチルケトン、メチルプロピルケトン、メチルブチルケトン、メチルイソブチルケトン、シクロペンタノン、２－ヘプタノン等のケトン類；ブチルアルコール、イソブチルアルコール、ペンタノール、４－メチル－２－ペンタノール、３－メチル－２－ブタノール、３－メチル－３－メトキシブタノール、ジアセトンアルコール等のアルコール類；トルエン、キシレン等の芳香族炭化水素類が挙げられる。これらを２種以上用いてもよい。中でも、１気圧における沸点が１１０～２００℃の溶剤を含有することが好ましい。沸点が１１０℃以上であれば、溶液塗布時に溶剤の揮発が抑制されて、塗布性が良好となる。沸点が２００℃以下であれば、絶縁膜中に残存する溶剤が少なく、より良好な耐熱性や耐薬品性を有する絶縁層が得られる。また、形成した塗膜に対して、大気下、減圧下または不活性ガス雰囲気下（窒素やアルゴン雰囲気下）でアニーリング処理を行ってもよい。
【0137】
＜ロジック回路＞
本発明に係わるロジック回路は、第３の半導体層を有する第３の半導体素子を有し、第３の半導体層はロジック素子のチャネル層であって、第３の半導体素子はロジック素子である。本発明に係わるロジック回路は、絶縁性基材と、ソース電極、ドレイン電極およびゲート電極と、前記ソース電極およびドレイン電極と接するチャネル層と、前記チャネル層を前記ゲート電極と絶縁するゲート絶縁層と、を備え、前記チャネル層が、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する複数のロジック素子から少なくとも構成される。
本発明に係わるロジック回路は、第３の半導体層を有する第３の半導体素子を有し、第３の半導体層はロジック素子のチャネル層であって、第３の半導体素子はロジック素子である。本発明に係わるロジック回路は、絶縁性基材と、ソース電極、ドレイン電極およびゲート電極と、前記ソース電極およびドレイン電極と接するチャネル層と、前記チャネル層を前記ゲート電極と絶縁するゲート絶縁層と、を備え、前記チャネル層が、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する複数のロジック素子から少なくとも構成される。
【0138】
また、前記ロジック回路は、前記第３の半導体素子に加えて、複数の第４の半導体素子を含むことが好ましい。第４の半導体素子は、絶縁性基材と、ソース電極、ドレイン電極およびゲート電極と、前記ソース電極およびドレイン電極と接する第４の半導体層と、前記第４の半導体層を前記ゲート電極と絶縁するゲート絶縁層と、を備え、前記第４の半導体層が、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有し、第４の半導体層は、チャネル層であって、第４の半導体素子はロジック素子である。この場合、第３の半導体素子は、ｐチャネル型のトランジスタからなるロジック素子、第４の半導体素子はｎチャネル型のトランジスタからなるロジック素子である。さらに前記第４の半導体素子は、第４の半導体層に対してゲート絶縁層とは反対側で前記第４の半導体層と接する第２絶縁層を有することが好ましい。
【0139】
図６にロジック回路のロジック素子の一例を示す模式断面図を示す。基板１の上に形成されるゲート電極２と、それを覆うゲート絶縁層３と、その上に設けられるソース電極５およびドレイン電極６と、それらの電極の間に設けられるチャネル層８とを有する。チャネル層８は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。ロジック素子の構造は、ゲート電極２がチャネル層８の下側（基板１側）に配置され、チャネル層８の下面にソース電極５およびドレイン電極６が配置される、いわゆるボトムゲート・ボトムコンタクト構造である。しかし、ロジック素子の構造はこれに限られるものではなく、例えば、ゲート電極２がチャネル層８の上側（基板１と反対側）に配置される、いわゆるトップゲート構造や、チャネル層８の上面にソース電極５およびドレイン電極６が配置される、いわゆるトップコンタクト構造であってもよい。
【0140】
図７にロジック回路のロジック素子の別の一例を示す模式断面図を示す。基板１の表面に、ｐチャネル型トランジスタ３００と、ｎチャネル型トランジスタ３０１が形成されている。ｐチャネル型トランジスタ３００は、基板１の上に形成されるゲート電極２と、それを覆うゲート絶縁層３と、その上に設けられるソース電極５およびドレイン電極６と、それらの電極の間に設けられるチャネル層８とを有する。ｎチャネル型トランジスタ３０１は、基板１の上に形成されるゲート電極２と、それを覆うゲート絶縁層３と、その上に設けられるソース電極５およびドレイン電極６と、それらの電極の間に設けられるチャネル層８と、チャネル層８の上側に半導体層を覆うｎチャネル型トランジスタの第２絶縁層１０を有する。各チャネル層８は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。ｐチャネル型トランジスタ３００と、ｎチャネル型トランジスタ３０１の各構造は、ゲート電極がチャネル層の下側（基板１側）に配置され、チャネル層の下面にソース電極およびドレイン電極が配置される、いわゆるボトムゲート・ボトムコンタクト構造である。しかし、ロジック素子の構造はこれに限られるものではなく、例えば、ゲート電極２がチャネル層８の上側（基板１と反対側）に配置される、いわゆるトップゲート構造や、チャネル層８の上面にソース電極５およびドレイン電極６が配置される、いわゆるトップコンタクト構造であってもよい。
【0141】
（絶縁性基板）
ロジック回路の絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、上述のメモリアレイの絶縁性基板と同様のものが挙げられる。
ロジック回路の絶縁性基板は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。例えば、上述のメモリアレイの絶縁性基板と同様のものが挙げられる。
【0142】
なお、製造コスト、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子や整流回路の整流素子とロジック回路のロジック素子を別々の絶縁性基板上に形成するのではなく、同一の絶縁性基板上に形成することが好ましい。
【0143】
（電極および配線）
ロジック回路のロジック素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。例えば、上述のメモリアレイのメモリ素子の電極および配線材料と同様のものが挙げられる。
ロジック回路のロジック素子の電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。例えば、上述のメモリアレイのメモリ素子の電極および配線材料と同様のものが挙げられる。
【0144】
なお、ロジック回路のロジック素子の電極および配線は、製造コストの観点から、上述のメモリアレイのメモリ素子や整流回路の整流素子の電極および配線と、別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、ロジック回路のロジック素子の電極および配線は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子や整流回路の整流素子の各電極および配線と、同一工程で形成することが好ましい。
【0145】
（絶縁層）
ロジック回路のロジック素子の絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高分子材料；あるいは無機材料粉末と有機材料の混合物を挙げることができる。
中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましく、例えば、上述のメモリアレイのメモリ素子のゲート絶縁層と同様のものが挙げられる。
ロジック回路のロジック素子の絶縁層に用いられる材料は、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高分子材料；あるいは無機材料粉末と有機材料の混合物を挙げることができる。
中でもケイ素と炭素の結合を含む有機化合物を含むものが基板や電極との密着性の観点から好ましく、例えば、上述のメモリアレイのメモリ素子のゲート絶縁層と同様のものが挙げられる。
【0146】
なお、ロジック回路のロジック素子の絶縁層は、製造コストの観点から、上述のメモリアレイのメモリ素子のゲート絶縁層や整流回路の整流素子の絶縁層と、別々の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、ロジック回路のロジック素子の絶縁層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子のゲート絶縁層や整流回路の整流素子の絶縁層と、同一工程で形成することが好ましい。
【0147】
（チャネル層）
ロジック回路のロジック素子のチャネル層は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。有機半導体としては、上述のメモリアレイのメモリ素子と同様のものが挙げられる。中でも、２００℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、ロジック素子のチャネル層はＣＮＴを含有することがより好ましい。ＣＮＴとしては、上述のメモリアレイのメモリ素子のものと同様である。
ロジック回路のロジック素子のチャネル層は、有機半導体、ＣＮＴ、グラフェン、フラーレンから選ばれる少なくとも一つを含有する。有機半導体としては、上述のメモリアレイのメモリ素子と同様のものが挙げられる。中でも、２００℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、ロジック素子のチャネル層はＣＮＴを含有することがより好ましい。ＣＮＴとしては、上述のメモリアレイのメモリ素子のものと同様である。
【0148】
なお、ロジック回路のロジック素子のチャネル層は、製造コストの観点から、上述のメモリアレイのメモリ素子の半導体層や整流回路の整流素子の整流作用のある機能層と、別の材料で形成するのではなく、同一の材料で形成することが好ましい。さらに、ロジック回路のロジック素子のチャネル層は、プロセス簡便性の観点から、上述のメモリアレイのメモリ素子の半導体層や整流回路の整流素子の整流作用のある機能層と、同一工程で形成することが好ましい。
【0149】
また、前記第３の半導体層１μｍ２当たりに存在する前記カーボンナノチューブの総長さが、前記第２の半導体層１μｍ２当たりに存在する前記カーボンナノチューブの総長さの０．７倍以下であることが好ましい。すなわち、ロジック回路のロジック素子のチャネル層１μｍ２当たりに存在する上記ＣＮＴの総長さは、整流回路の整流素子の整流作用のある機能層１μｍ２当たりに存在するＣＮＴ総長さの０．７倍以下であることが好ましい。総長さがこの範囲内であると、ロジック回路のロジック素子のしきい値電圧が小さくなり、応答性が高くなる、すなわち高速動作可能なロジック素子となるので好ましい。さらに好ましくは、０．２倍以上０．７倍以下である。総長さがこの範囲内であると、ロジック回路のロジック素子のしきい値電圧が小さく且つ移動度が高くなり、応答性が高くなる、すなわち高速動作可能なロジック素子となるので好ましい。なお、上記数値範囲は、限界値の有効数字の下一桁を四捨五入して得られる範囲である。すなわち、０．７倍以下とは、０．７４倍以下であり、０．２倍以上とは、０．１５倍以上である。
【0150】
ロジック回路のロジック素子のチャネル層１μｍ２当たりに存在する上記ＣＮＴの総長さとは、ロジック回路のロジック素子のチャネル層中の任意の１μｍ２内に存在するＣＮＴの長さの総和を言う。ＣＮＴの総長さの測定方法としては、原子間力顕微鏡で得たロジック回路のロジック素子のチャネル層の画像の中から任意の１μｍ２を選択し、その領域に含まれる全てのＣＮＴの長さを測定して合計する方法が挙げられる。
【0151】
さらに、チャネル層に対して前記絶縁層と反対側に絶縁層をさらに形成してもよい。絶縁層をさらに形成することによって、チャネル層を酸素や水分などの外部環境から保護することができる。前記絶縁層の材料、膜厚、形成方法などは、前述の整流回路の整流素子における第２の絶縁層と同様である。
【0152】
（第２絶縁層）
第２絶縁層は、チャネル層に対してゲート絶縁層と反対側に形成される。チャネル層に対してゲート絶縁層と反対側とは、例えば、チャネル層の上側にゲート絶縁層を有する場合はチャネル層の下側を指す。第２絶縁層を形成することによりチャネル層を保護することもできる。
第２絶縁層は、チャネル層に対してゲート絶縁層と反対側に形成される。チャネル層に対してゲート絶縁層と反対側とは、例えば、チャネル層の上側にゲート絶縁層を有する場合はチャネル層の下側を指す。第２絶縁層を形成することによりチャネル層を保護することもできる。
【0153】
前記第２絶縁層は、炭素原子と窒素原子の結合を含む有機化合物を含有する。そのような有機化合物としてはいかなる有機化合物でもよいが、例えば、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物などを挙げることができる。
【0154】
アミド系化合物としては、ポリアミド、ホルムアミド、アセトアミド、ポリ－Ｎ－ビニルアセトアミド、Ｎ，Ｎ－ジメチルホルムアミド、アセトアニリド、ベンズアニリド、Ｎ－メチルベンズアニリド、スルホンアミド、ナイロン、ポリビニルピロリドン、Ｎ－メチルピロリドン、ポリビニルポリピロリドン、β－ラクタム、γ－ラクタム、δ－ラクタム、ε－カプロラクタムなどが挙げられる。
【0155】
イミド系化合物としては、ポリイミド、フタルイミド、マレイミド、アロキサン、スクシンイミドなどが挙げられる。
【0156】
ウレア系化合物としては、ウラシル、チミン、尿素、アセトヘキサミドなどが挙げられる。
【0157】
アミン系化合物としては、メチルアミン、ジメチルアミン、トリメチルアミン、エチルアミン、ジエチルアミン、トリエチルアミン、ジイソプロピルエチルアミン、シクロヘキシルアミン、メチルシクロヘキシルアミン、ジメチルシクロヘキシルアミン、ジシクロヘキシルアミン、ジシクロヘキシルメチルアミン、トリシクロヘキシルアミン、シクロオクチルアミン、シクロデシルアミン、シクロドデシルアミン、１－アザビシクロ［２．２．２］オクタン（キヌクリジン）、１，８－ジアザビシクロ［５．４．０］ウンデカ－７－エン（ＤＢＵ）、１，５－ジアザビシクロ［４．３．０］ノナ－５－エン（ＤＢＮ）、１，５，７－トリアザビシクロ［４．４．０］デカ－５－エン（ＴＢＤ）、７－メチル－１，５，７－トリアザビシクロ［４．４．０］デカ－５－エン（ＭＴＢＤ）、ポリ（メラミン－ｃｏ－ホルムアルデヒド）、テトラメチルエチレンジアミン、ジフェニルアミン、トリフェニルアミン、フェニルアラニンなどが挙げられる。
【0158】
イミン系化合物としては、エチレンイミン、Ｎ－メチルヘキサン－１－イミン、Ｎ－メチル－１－ブチル－１－ヘキサンイミン、プロパン－２－イミン、メタンジイミン、Ｎ－メチルエタンイミン、エタン－１，２－ジイミンなどが挙げられる。
【0159】
アニリン系化合物としては、アニリン、メチルアミノ安息香酸などが挙げられる。
【0160】
ニトリル系化合物としては、アセトニトリル、アクリロニトリルなどが挙げられる。その他の化合物としてはポリウレタン、アラントイン、２－イミダゾリジノン、１，３－ジメチル－２－イミダゾリジノン、ジシアンジアミジン、シトルリン、ピペリジン、イミダゾール、ピリミジン、ジュロリジン、ポリ（メラミン－ｃｏ－ホルムアルデヒド）などを挙げることができるが、これらに限定されるものではない。
【0161】
これらの中でも、ｎチャネル型トランジスタの特性向上の観点からは、第２絶縁層は、以下の一般式（４）または（５）から選ばれる一種類以上を含む化合物を含有することが好ましい。
【0162】
【化13】
【0163】
（Ｒ１２～Ｒ１５は、それぞれ独立して、水素原子、炭素原子、窒素原子、酸素原子、ケイ素原子、リン原子および硫黄原子から選ばれる一種類以上の原子により構成される基を示す。Ｘ１およびＸ２は、それぞれ独立して、下記一般式（６）～（１１）で表されるいずれかの基を示す。）
【0164】
【化14】
【0165】
（Ｒ１６～Ｒ２４は、それぞれ独立して、水素原子、炭素原子、窒素原子、酸素原子、ケイ素原子、リン原子および硫黄原子から選ばれる一種類以上の原子により構成される基を示す。）
さらに、一般式（４）～（１１）のＲ１２～Ｒ２４は、材料の入手性の観点から、炭化水素基であることが好ましい。
さらに、一般式（４）～（１１）のＲ１２～Ｒ２４は、材料の入手性の観点から、炭化水素基であることが好ましい。
【0166】
中でも、第２絶縁層は、ｎチャネル型トランジスタの保存安定性の観点から、環構造を含有する化合物を含むことが好ましい。特に環構造を有するアミン系化合物、または、一般式（４）および（５）が、式中に記載の窒素原子をヘテロ原子として含む環構造を含有する化合物であることが、より好ましい。環構造を有するアミン系化合物としては、シクロヘキシルアミン、メチルシクロヘキシルアミン、ジメチルシクロヘキシルアミン、ジシクロヘキシルアミン、ジシクロヘキシルメチルアミン、トリシクロヘキシルアミン、シクロオクチルアミン、シクロデシルアミン、シクロドデシルアミン、アニリン、ジフェニルアミン、トリフェニルアミンなどが挙げられる。窒素原子をヘテロ原子として含む環構造を含有する化合物としては、ポリビニルピロリドン、Ｎ－メチルピロリドン、ポリビニルポリピロリドン、β－ラクタム、γ－ラクタム、δ－ラクタム、ε－カプロラクタム、ポリイミド、フタルイミド、マレイミド、アロキサン、スクシンイミド、ウラシル、チミン、２－イミダゾリジノン、１，３－ジメチル－２－イミダゾリジノン、キヌクリジン、ＤＢＵ、ＤＢＮ、ＴＢＤ、ＭＴＢＤ、ピペリジン、イミダゾール、ピリミジン、ジュロリジンなどが挙げられる。
【0167】
また、第２絶縁層は、アミジン化合物およびグアニジン化合物を含有することが、さらに好ましい。アミジン化合物としては、ＤＢＵ、ＤＢＮ、グアニジン化合物としては、ＴＢＤ、ＭＴＢＤなどが挙げられる。これらの化合物は、電子供与性が高く、ｎチャネル型トランジスタとしての性能がさらに向上するため好ましい。
【0168】
第２絶縁層の膜厚は、５０ｎｍ以上であることが好ましく、１００ｎｍ以上であることがより好ましい。また、１０μｍ以下であることが好ましく、３μｍ以下であることがより好ましい。この範囲の膜厚にすることにより、均一な薄膜形成が容易になる。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。
【0169】
第２絶縁層は単層でも複数層でもよい。また、１つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して形成しても構わない。
【0170】
第２絶縁層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、ＣＶＤなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。
【0171】
塗布法を用いて第２絶縁層を形成するに際して、第２絶縁層に用いられる絶縁材料を溶解させる溶媒としては、特に制限されないが、エチレングリゴールモノメチルエーテル、エチレングリコールモノエチルエーテル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリコールモノｎ－ブチルエーテル、プロピレングリコールモノｔ－ブチルエーテル、エチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールジブチルエーテル、ジエチレングリコールエチルメチルエーテル等のエーテル類；エチレングリコールモノエチルエーテルアセテート、プロピレングリコールモノメチルエーテルアセテート、プロピルアセテート、ブチルアセテート、イソブチルアセテート、３－メトキシブチルアセテート、３－メチル－３－メトキシブチルアセテート、乳酸メチル、乳酸エチル、乳酸ブチル等のエステル類；アセトン、メチルエチルケトン、メチルプロピルケトン、メチルブチルケトン、メチルイソブチルケトン、シクロペンタノン、２－ヘプタノン等のケトン類；ブチルアルコール、イソブチルアルコール、ペンタノール、４－メチル－２－ペンタノール、３－メチル－２－ブタノール、３－メチル－３－メトキシブタノール、ジアセトンアルコール等のアルコール類；トルエン、キシレン等の芳香族炭化水素類が挙げられる。
【0172】
これらを２種以上用いてもよい。中でも、１気圧における沸点が１１０～２００℃の溶剤を含有することが好ましい。沸点が１１０℃以上であれば、溶液塗布時に溶剤の揮発が抑制されて、塗布性が良好となる。沸点が２００℃以下であれば、絶縁膜中に残存する溶剤が少なく、より良好な耐熱性や耐薬品性を有する絶縁層が得られる。また、形成した塗膜に対して、大気下、減圧下または窒素やアルゴン等の不活性ガス雰囲気下でアニーリング処理を行ってもよい。
【0173】
このようにして形成されたｐチャネル型トランジスタ、及びｎチャネル型トランジスタは、ソース電極とドレイン電極との間に流れる電流（ソース・ドレイン間電流）を、ゲート電圧を変化させることによって制御することができ、その移動度は、下記の（ａ）式を用いて算出することができる。
【0174】
μ＝（δＩｄ／δＶｇ）Ｌ・Ｄ／（Ｗ・εｒ・ε・Ｖｓｄ） （ａ）
ただしＩｄはソース・ドレイン間電流（Ａ）、Ｖｓｄはソース・ドレイン間電圧（Ｖ）、Ｖｇはゲート電圧（Ｖ）、Ｄはゲート絶縁層の厚み（ｍ）、Ｌはチャネル長（ｍ）、Ｗはチャネル幅（ｍ）、εｒはゲート絶縁層の比誘電率、εは真空の誘電率（８．８５×１０－１２Ｆ／ｍ）である。
ただしＩｄはソース・ドレイン間電流（Ａ）、Ｖｓｄはソース・ドレイン間電圧（Ｖ）、Ｖｇはゲート電圧（Ｖ）、Ｄはゲート絶縁層の厚み（ｍ）、Ｌはチャネル長（ｍ）、Ｗはチャネル幅（ｍ）、εｒはゲート絶縁層の比誘電率、εは真空の誘電率（８．８５×１０－１２Ｆ／ｍ）である。
【0175】
また、しきい値電圧は、Ｉｄ－Ｖｇグラフにおける線形部分の延長線とＶｇ軸との交点から求めることができる。
【0176】
ロジック回路のロジック素子の特性は、ゲート電極にしきい値電圧以上の正の電圧が印加されることでソース－ドレイン間が導通することで動作するものであり、例えばしきい値電圧の絶対値が小さく、移動度が高いものが、高機能な特性の良いロジック素子となる。
【0177】
＜集積回路＞
本発明の集積回路の一例としてブロック回路図を図８に示す。前記メモリアレイ５０３、整流回路５０１、およびロジック回路５０２を少なくとも備える。例えば、集積回路では、整流回路５０１で生成した電源により、ロジック回路５０２を起電させ、メモリアレイ５０３に記憶されたデータを読み出す。整流回路５０１、ロジック回路５０２、メモリアレイ５０３は、それぞれ電気的に各回路が接続されていれば、接続する材料、方法はいかなるものでも良く、接続部の幅および厚みは任意である。
本発明の集積回路の一例としてブロック回路図を図８に示す。前記メモリアレイ５０３、整流回路５０１、およびロジック回路５０２を少なくとも備える。例えば、集積回路では、整流回路５０１で生成した電源により、ロジック回路５０２を起電させ、メモリアレイ５０３に記憶されたデータを読み出す。整流回路５０１、ロジック回路５０２、メモリアレイ５０３は、それぞれ電気的に各回路が接続されていれば、接続する材料、方法はいかなるものでも良く、接続部の幅および厚みは任意である。
【0178】
なお本実施の形態では、メモリ素子、整流素子、ロジック素子のみを例示するが、集積回路に用いられるものはこれに限定されず、あらゆる回路素子を用いることができる。例えば、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【0179】
メモリアレイのメモリ素子のゲート電極、および整流回路の整流素子のゲート電極、ならびにロジック回路のロジック素子のゲート電極はすべて同一材料から構成されることが好ましい。材料種類が少なくなり、これらのゲート電極を同一工程で作製することも可能となるからである。各ゲート電極が同一材料から構成されるとは、各ゲート電極に含まれる元素の中でも最も含有モル比率が高い元素が同一であることをいう。ゲート電極中の元素の種類と含有比率はＸ線光電子分光（ＸＰＳ）や二次イオン質量分析法（ＳＩＭＳ）などの元素分析によって、同定することができる。
【0180】
また、メモリアレイのメモリ素子のゲート絶縁層、および整流回路の整流素子のゲート絶縁層、ならびにロジック回路のロジック素子のゲート絶縁層はすべて同一材料からなることが、材料種類が少なくなり同一工程での作製も可能なるため、好ましい。これらのゲート絶縁層が同一材料からなるとは、各ゲート絶縁層を構成する組成物中に１モル％以上含まれる元素の種類および組成比が同じであることをいう。元素の種類および組成比が同じであるか否かは、Ｘ線光電子分光（ＸＰＳ）や二次イオン質量分析法（ＳＩＭＳ）などの元素分析によって、同定することができる。
【0181】
また、メモリアレイのメモリ素子のソース電極または/およびドレイン電極、および整流回路の整流素子のソース電極または/およびドレイン電極、ならびにロジック回路のロジック素子のソース電極または/およびドレイン電極はすべて同一材料から構成されることが好ましい。材料種類が少なくなり、これらの電極を同一工程で作製することも可能となるからである。各電極が同一材料から構成されるとは、各電極に含まれる元素の中で最も含有モル比率が高い元素が同一であることをいう。電極中の元素の種類と含有比率は、Ｘ線光電子分光（ＸＰＳ）や二次イオン質量分析法（ＳＩＭＳ）などの元素分析によって、同定することができる。
【0182】
メモリアレイのメモリ素子、および整流回路の整流素子、ならびにロジック回路のロジック素子は材料種類が少なくなり同一工程での作製も可能なるため、同一構造であることが好ましい。同一構造とは、本発明では基板上に形成される層および電極の形成順番、層数が同じであることをいう。各素子が同一構造であることで、すべてを同時に製造することが可能となり、プロセスが簡便で、生産効率も良くなる。
【0183】
＜製造方法＞
（メモリアレイの製造方法）
本発明に係るメモリアレイの製造方法について説明する。本発明に係るメモリアレイの製造方法は、複数のメモリ素子のうち少なくとも一つのメモリ素子におけるソース電極とドレイン電極との間の領域に、半導体層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象のメモリアレイに含まれる各メモリ素子を構成する電極やゲート絶縁層、半導体層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係るメモリアレイを製造することができる。
（メモリアレイの製造方法）
本発明に係るメモリアレイの製造方法について説明する。本発明に係るメモリアレイの製造方法は、複数のメモリ素子のうち少なくとも一つのメモリ素子におけるソース電極とドレイン電極との間の領域に、半導体層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象のメモリアレイに含まれる各メモリ素子を構成する電極やゲート絶縁層、半導体層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係るメモリアレイを製造することができる。
【0184】
具体的には、図９（ａ）に示すように、まず、第一の配線、およびゲート電極の形成が行われる。この工程では、基板１の上に、少なくとも一本の第一の配線（例えば線１０１）と、複数のゲート電極２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図９に示す線１０１の他に必要な配線がある場合は、必要数の配線が、所定の方向を長手として互いに離間して並ぶように形成される。ゲート電極２は、図９中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板１の上に形成される。これら複数のゲート電極２は、図９に示す配線１０１など、少なくとも一本の配線と電気的に接続されている。
【0185】
つぎに、図９（ｂ）に示すように、ゲート絶縁層３を形成する。この工程では、基板１の上に、複数のゲート絶縁層３が、複数のゲート電極２に対応して、前述の方法、例えば、印刷法で形成される。これら複数のゲート絶縁層３の各々は、ゲート電極２に上側から接するとともに、基板１との間にゲート電極２を挟んで覆う。
【0186】
つぎに、図９（ｃ）に示すように、第二の配線、およびソース電極、ドレイン電極の形成が行われる。この工程では、複数の配線と、複数対のソース電極５およびドレイン電極６とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、配線１０３、１０４は、少なくとも一本の第一の配線と交差する方向を長手として互いに離間して並ぶように、基板１の上に形成される。図９（ｃ）に示す配線１０３、１０４の他に必要な配線がある場合は、必要数の配線が、これらの配線１０３、１０４と同様に形成される。ソース電極５およびドレイン電極６は、図９（ｃ）中に二対（二つずつ）示されているが、作製予定の複数のメモリ素子と同じ数だけ、ゲート絶縁層３の上に各々形成される。複数のソース電極５の各々は、図９（ｃ）に示す配線１０３または１０４など、少なくとも一本の配線と電気的に接続されている。
【0187】
つぎに、図９（ｄ）に示すように、塗布工程が行われる。この工程において対象とする塗布層は、半導体層４である。この工程では、記録される情報に対応して、基板１上の複数のメモリ素子の中から塗布対象のメモリ素子が選択される。ついで、選択された塗布対象のメモリ素子（図９（ｄ）ではメモリ素子１１０）におけるソース電極５とドレイン電極６との間の領域に、半導体層４が、塗布法によって形成される。例えば、メモリ素子１１０のソース電極５とドレイン電極６との間の領域に、ＣＮＴを含む溶液を塗布および乾燥し、半導体層４が形成される。一方、これら複数のメモリ素子のうち、塗布対象に選択されていないメモリ素子（図９（ｄ）ではメモリ素子１１１）には、半導体層４が形成されない。このようにして、基板１上の複数のメモリ素子は、半導体層４の有無によって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。この結果、これら二種類のメモリ素子の任意な配列によって決定する固有情報が記録されたメモリアレイを作製することができる。
【0188】
半導体層の塗布工程における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。
【0189】
つぎに、本発明のメモリアレイの製造方法の別の一例を具体的に説明する。図１０は、メモリアレイの製造方法の別の一例を示す図である。具体的には、図１０（ａ）に示すように、まず、第一の配線形成工程が行われる。この工程では、基板１の上に、少なくとも一本の第一の配線（例えば線１０１）と、複数のゲート電極２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図１０（ａ）に示す線１０１の他に必要な配線がある場合は、必要数の配線が、所定の方向を長手として互いに離間して並ぶように形成される。ゲート電極２は、図１０（ａ）中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板１の上に形成される。これら複数のゲート電極２は、図１０（ａ）に示す１０１など、少なくとも一本の配線と電気的に接続されている。
【0190】
つぎに、図１０（ｂ）に示すように、ゲート絶縁層を形成する。この工程では、基板１の上に、複数のゲート絶縁層３が、複数のゲート電極２に対応して、前述の方法、例えば、印刷法で形成される。これら複数のゲート絶縁層３の各々は、ゲート電極２に上側から接するとともに、基板１との間にゲート電極２を挟んで覆う。
【0191】
つぎに、図１０（ｃ）に示すように、第二の配線、およびソース電極、ドレイン電極の形成が行われる。この工程では、複数の配線と、複数対のソース電極５およびドレイン電極６とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、配線１０３、１０４は、少なくとも一本の第一の配線（例えば線１０１）と交差する方向を長手として互いに離間して並ぶように、基板１の上に形成される。図１０（ｃ）に示す配線１０３、１０４の他に必要な配線がある場合は、必要数の配線が、これらの配線１０３、１０４と同様に形成される。ソース電極５およびドレイン電極６は、図１０（ｃ）中に二対（二つずつ）示されているが、作製予定の複数のメモリ素子と同じ数だけ、ゲート絶縁層３の上に各々形成される。複数のソース電極５の各々は、図１０（ｃ）に示す配線１０３または配線１０４など、少なくとも一本の配線と電気的に接続されている。
【0192】
つぎに、図１０（ｄ）に示すように、塗布工程が行われる。この工程において対象とする塗布層は、互いに電気特性が異なる半導体層４、９である。この工程では、記録される情報に対応して、基板１上の複数のメモリ素子のそれぞれにおけるソース電極５およびドレイン電極６との間の領域に、半導体層４、９が、塗布法によって形成される。例えば、半導体層４を形成する時のＣＮＴ溶液の塗布量を、半導体層９を形成する時のＣＮＴ溶液の塗布量より増加させ、これにより、半導体層４の膜厚を半導体層９の膜厚より厚くすることで形成される。また別の例としては、半導体層４および半導体層９を各々形成するときの各半導体材料の塗布量は一定とするが、半導体層４を形成する時のＣＮＴ溶液の濃度を、半導体層９を形成する時のＣＮＴ溶液の濃度よりも濃くすることでも形成できる。これらの方法により、「０」および「１」のうちの一方の情報をメモリ素子１２０に記録させ、他方の情報をメモリ素子１２１に記録させるなどして、互いに異なる情報を記録した二種類のメモリ素子を任意に組み合わせた複数のメモリ素子の配列、すなわちメモリアレイを、同一の工程で作製することができる。ただし、半導体層同士の電気特性を十分に相異させ得る方法であれば、これら以外の方法であってもよい。またこの工程における塗布法は、上述した塗布工程の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。
【0193】
つぎに、本発明のメモリアレイの製造方法の別の一例を具体的に説明する。図１１は、メモリアレイの製造方法の別の一例を示す図である。具体的には、図１１（ａ）に示すように、まず、第一の配線形成工程が行われる。この工程では、基板１の上に、少なくとも一本の第一の配線（例えば線１０１）と、複数のゲート電極２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図１１（ａ）に示す線１０１の他に必要な配線がある場合は、必要数の配線が、所定の方向を長手として互いに離間して並ぶように形成される。ゲート電極２は、図１１（ａ）中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板１の上に形成される。これら複数のゲート電極２は、図１１（ａ）に示す１０１など、少なくとも一本の配線と電気的に接続されている。
【0194】
つぎに、図１１（ｂ）に示すように、ゲート絶縁層を形成する。この工程では、基板１の上に、複数のゲート絶縁層３が、複数のゲート電極２に対応して、前述の方法、例えば、印刷法で形成される。これら複数のゲート絶縁層３の各々は、ゲート電極２に上側から接するとともに、基板１との間にゲート電極２を挟んで覆う。
【0195】
つぎに、図１１（ｃ）に示すように、第二の配線、およびソース電極、ドレイン電極の形成が行われる。この工程では、複数の配線（例えば線１０３、１０４）と、複数対のソース電極５およびドレイン電極６とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、配線１０３、１０４は、少なくとも一本の第一の配線（例えば線１０１）と交差する方向を長手として互いに離間して並ぶように、基板１の上に形成される。図１１（ｃ）に示す配線１０３、１０４の他に必要な配線がある場合は、必要数の配線が、これらの配線１０３、１０４と同様に形成される。ソース電極５およびドレイン電極６は、図１１（ｃ）中に二対（二つずつ）示されているが、作製予定の複数のメモリ素子と同じ数だけ、ゲート絶縁層３の上に各々形成される。複数のソース電極５の各々は、図１１（ｃ）に示す配線１０３または配線１０４など、少なくとも一本の配線と電気的に接続されている。
【0196】
つぎに、図１１（ｄ）に示すように、半導体層形成工程が行われる。この工程では、作製予定の複数のメモリ素子のそれぞれにおけるソース電極５とドレイン電極６との間の領域に、ゲート絶縁層３と接するように半導体層４が形成される。例えば、メモリ素子１３０の構成要素であるソース電極５とドレイン電極６との間の領域に、ＣＮＴを含む溶液を塗布し、乾燥させて、ゲート絶縁層３の上面に接する半導体層４が形成される。これと同様に、メモリ素子１３１の構成要素であるソース電極５とドレイン電極６との間の領域に、半導体層４が形成される。
【0197】
つぎに、図１１（ｅ）に示すように、塗布工程が行われる。この工程において対象とする塗布層は、互いに電気特性が異なる塗布層１１ａまたは塗布層１１ｂである。この工程では、記録される情報に対応して、基板１上の複数のメモリ素子のそれぞれにおけるソース電極５とドレイン電極６との間の領域に、ゲート絶縁層３とは反対側から半導体層４と接するように塗布層１１ａまたは塗布層１１ｂが形成される。例えば、メモリ素子１３０に対しては、ソース電極５とドレイン電極６との間の領域に、半導体層４を覆うように、塗布層１１ａの形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、塗布層１１ａが形成される。メモリ素子１３１に対しては、ソース電極５とドレイン電極６との間の領域に、半導体層４を覆うように、塗布層１１ｂの形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、塗布層１１ｂが形成される。このようにして、基板１上の複数のメモリ素子は、塗布層１１ａおよび塗布層１１ｂのいずれを有するかによって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。この結果、これら二種類のメモリ素子の任意な配列によって決定する固有情報が記録されたメモリアレイを作製することができる。また、メモリ素子１３０および１３１に対して互いに異なる電気特性を与えるための方法としては、上述した以外にも、塗布層１１ａまたは１１ｂのいずれか一方のみを形成する方法でもよい。
【0198】
またこの工程における塗布法は、上述した塗布工程の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。
【0199】
上述したように、本発明のメモリアレイを製造する際は、半導体層を形成する前の各工程において、同一基板上に作製予定の全メモリ素子の各構成要素を一括して形成するという、一括プロセスを用いることができる。その上で、半導体層を塗布法により特定のメモリ素子だけに選択的に形成したり、互いに電気特性が異なる二種類の半導体層を、塗布法によりメモリ素子ごとに作り分けたりすることができる。
【0200】
上述したメモリアレイの製造方法のいずれにおいても、塗布法という簡便な方法を用いることで、同一工程で、「０」または「１」のいずれかの情報を記録することが可能なメモリ素子を作り分けることができる。
【0201】
このようないずれの製造方法も、それぞれ記録情報の異なる多数のメモリアレイを製造する際に、プロセス面およびコスト面において有利である。それぞれ記録情報の異なる各メモリアレイは、「０」の情報を記録するメモリ素子と「１」の情報を記録するメモリ素子とを任意に組み合わせた配列が相異するものである。メモリアレイごとに、これら二種類のメモリ素子の配列を、相異させるように形成しようとすると、例えば、メモリアレイごとに対応するフォトマスクが必要となるなどの理由により、通常、プロセスやコストが増加する。本発明のメモリアレイの製造方法によれば、半導体層などの塗布層の形成対象とするメモリ素子の位置を、マスクを用いず簡易にメモリアレイごとに変化させることができ、これにより、上記二種類のメモリ素子の配列が相異する多種類のメモリアレイを製造することができる。そのため、それぞれ記録情報の異なる多数のメモリアレイを、簡便なプロセス、かつ低コストで製造することが可能となる。
【0202】
（整流回路の製造方法）
本発明に係る整流回路の製造方法について説明する。本発明に係る整流回路の製造方法は、整流回路の整流素子におけるソース電極とドレイン電極との間の領域に、整流作用のある機能層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象の整流素子を構成する電極やゲート絶縁層、整流作用のある機能層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係る整流回路の整流素子を製造することができる。さらに、整流回路を構成するコンデンサを電気的に整流素子と接続することにより整流回路を製造することができる。コンデンサは一般的に使用されるものであればよく、製造方法は特に限定されない。さらに必要に応じてトランジスタ、抵抗素子等を電気的に接続しても良い。またそれぞれを電気的に接続する方法も電気的に導通を取ることが出来れば、いかなる方法でも良く、接続部の幅および厚みは任意である。
本発明に係る整流回路の製造方法について説明する。本発明に係る整流回路の製造方法は、整流回路の整流素子におけるソース電極とドレイン電極との間の領域に、整流作用のある機能層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象の整流素子を構成する電極やゲート絶縁層、整流作用のある機能層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係る整流回路の整流素子を製造することができる。さらに、整流回路を構成するコンデンサを電気的に整流素子と接続することにより整流回路を製造することができる。コンデンサは一般的に使用されるものであればよく、製造方法は特に限定されない。さらに必要に応じてトランジスタ、抵抗素子等を電気的に接続しても良い。またそれぞれを電気的に接続する方法も電気的に導通を取ることが出来れば、いかなる方法でも良く、接続部の幅および厚みは任意である。
【0203】
整流回路の整流素子の製造方法は特に制限はないが、一例を図１２を用いて説明する。まず、図１２（ａ）に示すように、基板１上にゲート電極２を前述の方法で形成する。次に図１２（ｂ）に示すようにゲート絶縁層３を形成する。次に図１２（ｃ）に示すように、ゲート絶縁層３の上部にソース電極５およびドレイン電極６を、同一の材料を用いて前述の方法で同時に形成する。次に図１２（ｄ）に示すように、ソース電極５とドレイン電極６間に整流作用のある機能層７を前述の方法で形成する。整流作用のある機能層の塗布工程における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。次に、図示しないが、ドレイン電極６とゲート電極２を導電体の配線により電気的に接続することにより整流回路の整流素子を作製できる。
【0204】
（ロジック回路の製造方法）
本発明に係るロジック回路の製造方法について説明する。本発明に係るロジック回路の製造方法は、ロジック回路のロジック素子におけるソース電極とドレイン電極との間の領域に、チャネル層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象のロジック素子を構成する電極やゲート絶縁層、チャネル層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係るロジック回路のロジック素子を製造することができる。
本発明に係るロジック回路の製造方法について説明する。本発明に係るロジック回路の製造方法は、ロジック回路のロジック素子におけるソース電極とドレイン電極との間の領域に、チャネル層を塗布および乾燥して形成する工程を、少なくとも含むものである。また、この製造方法において、製造対象のロジック素子を構成する電極やゲート絶縁層、チャネル層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係るロジック回路のロジック素子を製造することができる。
【0205】
ロジック回路のロジック素子の製造方法は特に制限はないが、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを含む場合、製造コスト、プロセス簡便性の観点から、ｐチャネル型トランジスタとｎチャネル型トランジスタを別々に形成するのではなく、同時に形成することが好ましい。そのため、同一構造であることが好ましい。
【0206】
ここで、同時に形成するとは、その電極や層の形成に必要なプロセスを１回行うことで、２つの電極や層をともに形成することをいう。
これらの工程はいずれも、ｐチャネル型トランジスタとｎチャネル型トランジスタの構造が異なる場合であっても適用可能であるが、それらが同一構造である場合の方が適用が容易である。
これらの工程はいずれも、ｐチャネル型トランジスタとｎチャネル型トランジスタの構造が異なる場合であっても適用可能であるが、それらが同一構造である場合の方が適用が容易である。
【0207】
以下、ロジック回路のロジック素子の製造方法の一例を具体的に説明する。まず、図１３（ａ）に示すように、基板１上のｐチャネル型トランジスタ領域３１０にゲート電極２を、ｎチャネル型トランジスタ３１１にゲート電極２を、前述の方法で形成する。次に図１３（ｂ）に示すようにｐチャネル型トランジスタ３１０およびｎチャネル型トランジスタ３１１のゲート絶縁層３を形成する。次に図１３（ｃ）に示すようにｐチャネル型トランジスタ３１０およびｎチャネル型トランジスタ３１１のゲート絶縁層３の上部にソース電極５およびドレイン電極６を、同一の材料を用いて前述の方法で同時に形成する。次に図１３（ｄ）に示すようにｐチャネル型トランジスタ３１０およびｎチャネル型トランジスタ３１１のソース電極５とドレイン電極６間それぞれにチャネル層８を前述の方法で形成する。次に図１３（ｅ）に示すように、ｎチャネル型トランジスタのチャネル層８を覆うように第２絶縁層１０を前述の方法で形成することによりロジック回路のロジック素子を作製できる。
【0208】
なお、材料の使用効率向上、材料種類が少なくなることから、ｐチャネル型トランジスタ３１０およびｎチャネル型トランジスタ３１１のゲート電極２は同一材料であることが好ましい。同様の理由でｐチャネル型トランジスタ３１０およびｎチャネル型トランジスタ３１１のチャネル層８は同一材料であることが好ましい。また、チャネル層８の塗布工程における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。
【0209】
（集積回路の製造方法）
本発明に係る集積回路の製造方法について説明する。本発明に係る集積回路の製造方法は、製造対象となるメモリアレイ、整流回路、およびロジック回路の形成方法は前述の通りである。これらの回路を形成することで、本発明に係る集積回路を製造することができる。
本発明に係る集積回路の製造方法について説明する。本発明に係る集積回路の製造方法は、製造対象となるメモリアレイ、整流回路、およびロジック回路の形成方法は前述の通りである。これらの回路を形成することで、本発明に係る集積回路を製造することができる。
【0210】
本発明の集積回路の製造方法は、前記第１の半導体層、前記第２の半導体層、および前記第３の半導体層のすべてを塗布および乾燥して形成することが好ましい。すなわち、前記半導体層、前記整流作用のある機能層および前記チャネル層のすべてを塗布および乾燥して形成する工程を含むことが好ましい。さらに、本発明の集積回路の製造方法は、前記第１の半導体層、前記第２の半導体層、および前記第３の半導体層のすべてを同一工程で塗布および乾燥して形成することが好ましい。すなわち、前記半導体層、前記整流作用のある機能層および前記チャネル層のすべてを同一工程で塗布および乾燥して形成することが好ましい。
【0211】
なお、材料の使用効率、材料種類が少なくなることや、プロセス簡便性の観点から、以下の（１）～（４）の工程を含むことが好ましい。
（１）前記第１の半導体素子のゲート電極と、前記第２の半導体素子のゲート電極と、前記第３の半導体素子のゲート電極とを同一工程で形成する工程；
（２）前記第１の半導体素子のゲート絶縁層と、前記第２の半導体素子のゲート絶縁層と、前記第３の半導体素子のゲート絶縁層とを同一工程で形成する工程；
（３）前記第１の半導体素子のソース電極または/およびドレイン電極と、前記第２の半導体素子のソース電極または/およびドレイン電極と、前記第３の半導体素子のソース電極または/およびドレイン電極とを同一工程で形成する工程；
（４）前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層と、を同一工程で形成する工程。
（１）前記第１の半導体素子のゲート電極と、前記第２の半導体素子のゲート電極と、前記第３の半導体素子のゲート電極とを同一工程で形成する工程；
（２）前記第１の半導体素子のゲート絶縁層と、前記第２の半導体素子のゲート絶縁層と、前記第３の半導体素子のゲート絶縁層とを同一工程で形成する工程；
（３）前記第１の半導体素子のソース電極または/およびドレイン電極と、前記第２の半導体素子のソース電極または/およびドレイン電極と、前記第３の半導体素子のソース電極または/およびドレイン電極とを同一工程で形成する工程；
（４）前記第１の半導体層と、前記第２の半導体層と、前記第３の半導体層と、を同一工程で形成する工程。
【0212】
すなわち、以下の（１）～（４）の工程を含むことが好ましい。
（１）メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のゲート電極を、同一工程で形成する工程；
（２）メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のゲート絶縁層、を同一工程で形成する工程；
（３）メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のソース電極または/およびドレイン電極を、同一工程で形成する工程；
（４）メモリアレイのメモリ素子の半導体層と、整流回路の整流素子の整流作用のある機能層と、ロジック回路のロジック素子のチャネルと、を同一工程で形成する工程。
（１）メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のゲート電極を、同一工程で形成する工程；
（２）メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のゲート絶縁層、を同一工程で形成する工程；
（３）メモリアレイのメモリ素子と、整流回路の整流素子と、ロジック回路のロジック素子と、のソース電極または/およびドレイン電極を、同一工程で形成する工程；
（４）メモリアレイのメモリ素子の半導体層と、整流回路の整流素子の整流作用のある機能層と、ロジック回路のロジック素子のチャネルと、を同一工程で形成する工程。
【0213】
なお、材料の使用効率、材料種類が少なくなる観点から、前記第１の半導体層、前記第２の半導体層、および前記第３の半導体層の形成のために塗布する組成物が、すべて同一の組成物であることが好ましい。すなわち、前記半導体層、前記整流作用のある機能層、および前記チャネル層の形成のために塗布する組成物が、すべて同一の組成物であることが好ましい。
【0214】
また、前記第２の半導体層の形成のために塗布する組成物の濃度と、前記第３の半導体層の形成のために塗布する組成物の濃度とが異なることが好ましい。すなわち、整流回路の整流素子の整流作用のある機能層の形成のために塗布する組成物の濃度と、ロジック回路のロジック素子のチャネル層の形成のために塗布する組成物の濃度とが異なることが好ましい。または、前記第２の半導体層の形成のために塗布する組成物の塗布量と、前記第３の半導体層の形成のために塗布する組成物の塗布量とが異なることが好ましい。すなわち、整流回路の整流素子の整流作用のある機能層の形成のために塗布する組成物の塗布量と、ロジック回路のロジック素子のチャネル層の形成のために塗布する組成物の塗布量とが異なることが好ましい。これにより、整流回路の整流素子は低電力損失が、ロジック回路のロジック素子は高速動作が可能となる。
【0215】
＜無線通信装置＞
次に、本発明の集積回路を含有する無線通信装置について説明する。この無線通信装置は、例えばＲＦＩＤのような、リーダ／ライタに搭載されたアンテナから送信される搬送波をＲＦＩＤタグが受信することで電気通信を行う装置である。具体的な動作は、例えばリーダ／ライタに搭載されたアンテナから送信された無線信号を、ＲＦＩＤタグのアンテナが受信し、整流回路により直流電流に変換されＲＦＩＤタグが起電する。次に、起電されたＲＦＩＤタグは、無線信号からコマンドを受信し、コマンドに応じた動作を行う。その後、コマンドに応じた結果の回答をＲＦＩＤタグのアンテナからリーダ／ライタのアンテナへ無線信号を送信する。なお、コマンドに応じた動作は少なくとも公知の復調回路、動作制御ロジック回路、変調回路などを含むロジック回路で行われる。
次に、本発明の集積回路を含有する無線通信装置について説明する。この無線通信装置は、例えばＲＦＩＤのような、リーダ／ライタに搭載されたアンテナから送信される搬送波をＲＦＩＤタグが受信することで電気通信を行う装置である。具体的な動作は、例えばリーダ／ライタに搭載されたアンテナから送信された無線信号を、ＲＦＩＤタグのアンテナが受信し、整流回路により直流電流に変換されＲＦＩＤタグが起電する。次に、起電されたＲＦＩＤタグは、無線信号からコマンドを受信し、コマンドに応じた動作を行う。その後、コマンドに応じた結果の回答をＲＦＩＤタグのアンテナからリーダ／ライタのアンテナへ無線信号を送信する。なお、コマンドに応じた動作は少なくとも公知の復調回路、動作制御ロジック回路、変調回路などを含むロジック回路で行われる。
【0216】
本発明の無線通信装置は、上述の集積回路と、上述の集積回路に電気的に接続されたアンテナと、を少なくとも有するものである。より具体的な構成としては、例えば図１４に示すように、アンテナ１０００で受信した外部からの変調波信号の整流を行い各部に電源を供給する整流回路５０１、上記変調波信号を復調して制御回路５０２ａへ送る復調回路５０２ｂ、制御回路５０２ａから送られたデータを変調してアンテナ１０００に送り出す変調回路５０２ｃ、復調回路５０２ｂで復調されたデータのメモリアレイ５０３への書込みおよびメモリアレイ５０３からデータを読み出して変調回路５０２ｃへの送信を行う制御回路５０２ａからなるロジック回路で構成され、各回路部が電気的に接続された無線通信装置が挙げられる。前記ロジック回路には、さらに必要に応じて、適宜、コンデンサ、抵抗素子、ダイオードなどを含んでいても良い。
【0217】
アンテナ、コンデンサ、抵抗素子、ダイオード、などは一般的に使用されるものであればよく、用いられる材料、形状は特に限定はされない。またそれぞれを電気的に接続する材料も、一般的に使用されうる導電材料であればいかなるものでもよい。接続方法も電気的に導通を取ることができれば、いかなる方法でもよく、接続部の幅、厚みは任意である。
【実施例】
【0218】
以下、本発明を実施例に基づいてさらに具体的に説明する。なお、本発明は下記実施例に限定されるものではない。なお、実施例１、５は、参考例１、２と読み替えるものとする。
【0219】
半導体溶液の作製例１；半導体溶液Ａ
ＣＮＴ１を１．０ｍｇと、クロロホルム５０ｍＬ加え、超音波洗浄機を用いて１時間分散した。さらにこの分散液５ｍＬを分取し１００ｍＬに希釈してさらに超音波洗浄機を用いて２時間分散しＣＮＴ分散液Ａを得た。得られたＣＮＴ分散液Ａをメンブレンフィルター（孔径１０μｍ、直径２５ｍｍ、ミリポア社製オムニポアメンブレン）を用いて濾過を行い、長さ１０μｍ以上のＣＮＴを除去し、半導体溶液Ａを得た。
ＣＮＴ１を１．０ｍｇと、クロロホルム５０ｍＬ加え、超音波洗浄機を用いて１時間分散した。さらにこの分散液５ｍＬを分取し１００ｍＬに希釈してさらに超音波洗浄機を用いて２時間分散しＣＮＴ分散液Ａを得た。得られたＣＮＴ分散液Ａをメンブレンフィルター（孔径１０μｍ、直径２５ｍｍ、ミリポア社製オムニポアメンブレン）を用いて濾過を行い、長さ１０μｍ以上のＣＮＴを除去し、半導体溶液Ａを得た。
【0220】
半導体溶液の作製例２；半導体溶液Ｂ１、半導体溶液Ｂ２
まず、ポリ（３－ヘキシルチオフェン）（Ｐ３ＨＴ）（アルドリッチ（株）製）２．０ｍｇのクロロホルム１０ｍｌ溶液にＣＮＴ１（ＣＮＩ社製、単層ＣＮＴ、純度９５％）を１．０ｍｇ加え、氷冷しながら超音波ホモジナイザー（東京理化器械（株）製ＶＣＸ－５００）を用いて出力２０％で４時間超音波撹拌し、ＣＮＴ分散液Ｂ（溶媒に対するＣＮＴ複合体濃度０．９６ｇ／ｌ）を得た。
まず、ポリ（３－ヘキシルチオフェン）（Ｐ３ＨＴ）（アルドリッチ（株）製）２．０ｍｇのクロロホルム１０ｍｌ溶液にＣＮＴ１（ＣＮＩ社製、単層ＣＮＴ、純度９５％）を１．０ｍｇ加え、氷冷しながら超音波ホモジナイザー（東京理化器械（株）製ＶＣＸ－５００）を用いて出力２０％で４時間超音波撹拌し、ＣＮＴ分散液Ｂ（溶媒に対するＣＮＴ複合体濃度０．９６ｇ／ｌ）を得た。
【0221】
次に、半導体層を形成するための半導体溶液の作製を行った。上記ＣＮＴ分散液Ｂをメンブレンフィルター（孔径１０μｍ、直径２５ｍｍ、ミリポア社製オムニポアメンブレン）を用いてろ過を行い、長さ１０μｍ以上のＣＮＴ複合体を除去した。得られた濾液にｏ－ＤＣＢ（和光純薬工業（株）製）５ｍｌを加えた後、ロータリーエバポレーターを用いて、低沸点溶媒であるクロロホルムを留去し、溶媒をｏ－ＤＣＢで置換し、ＣＮＴ分散液Ｂ’を得た。ＣＮＴ分散液Ｂ’１ｍｌにｏ－ＤＣＢ３ｍＬを加え、半導体溶液Ｂ１（溶媒に対するＣＮＴ複合体濃度０．０３ｇ／ｌ）、ＣＮＴ分散液Ｂ’１ｍｌにｏ－ＤＣＢ１．５ｍＬを加え、半導体溶液Ｂ２（溶媒に対するＣＮＴ複合体濃度０．０６ｇ／ｌ）とした。
【0222】
組成物の作製例１；ゲート絶縁層溶液Ａ
メチルトリメトキシシラン６１．２９ｇ（０．４５モル）、２－（３，４－エポキシシクロヘキシル）エチルトリメトキシシラン１２．３１ｇ（０．０５モル）、およびフェニルトリメトキシシラン９９．１５ｇ（０．５モル）をプロピレングリコールモノブチルエーテル（沸点１７０℃）２０３．３６ｇに溶解し、これに、水５４．９０ｇ、リン酸０．８６４ｇを撹拌しながら加えた。得られた溶液をバス温１０５℃で２時間加熱し、内温を９０℃まで上げて、主として副生するメタノールからなる成分を留出せしめた。次いでバス温１３０℃で２．０時間加熱し、内温を１１８℃まで上げて、主として水とプロピレングリコールモノブチルエーテルからなる成分を留出せしめた後、室温まで冷却し、固形分濃度２６．０重量％のポリシロキサン溶液Ａを得た。得られたポリシロキサンの重量平均分子量は６０００であった。
メチルトリメトキシシラン６１．２９ｇ（０．４５モル）、２－（３，４－エポキシシクロヘキシル）エチルトリメトキシシラン１２．３１ｇ（０．０５モル）、およびフェニルトリメトキシシラン９９．１５ｇ（０．５モル）をプロピレングリコールモノブチルエーテル（沸点１７０℃）２０３．３６ｇに溶解し、これに、水５４．９０ｇ、リン酸０．８６４ｇを撹拌しながら加えた。得られた溶液をバス温１０５℃で２時間加熱し、内温を９０℃まで上げて、主として副生するメタノールからなる成分を留出せしめた。次いでバス温１３０℃で２．０時間加熱し、内温を１１８℃まで上げて、主として水とプロピレングリコールモノブチルエーテルからなる成分を留出せしめた後、室温まで冷却し、固形分濃度２６．０重量％のポリシロキサン溶液Ａを得た。得られたポリシロキサンの重量平均分子量は６０００であった。
【0223】
得られたポリシロキサン溶液Ａを１０ｇはかり取り、プロピレングリコールモノエチルエーテルアセテート（以下、ＰＧＭＥＡという）５４．４ｇを混合して、室温にて２時間撹拌し、ゲート絶縁層溶液Ａを得た。
【0224】
実施例１
図２に示すメモリアレイのメモリ素子、図２に示す整流回路の整流素子、図６に示すロジック回路のロジック素子を作製した。まず、ガラス製の基板１（膜厚０．７ｍｍ）上に、抵抗加熱法により、マスクを通してクロムを５ｎｍおよび金を５０ｎｍ真空蒸着し、これにより、図２に示すメモリアレイのメモリ素子１１０、１１１、１１２、１１３のゲート電極２、第一の配線１０１、１０２、図２に示す整流回路の整流素子のゲート電極２、図６に示すロジック回路のロジック素子のゲート電極２を形成した。つぎに、エチルシリケート２８（商品名、コルコート（株）製）を上記基板上にスピンコート塗布（２０００ｒｐｍ×３０秒）し、窒素気流下２００℃、１時間熱処理することによって、膜厚６００ｎｍの各素子のゲート絶縁層３を形成した。つぎに、抵抗加熱法により、金を膜厚５０ｎｍになるように真空蒸着し、その上にフォトレジスト（商品名“ＬＣ１００－１０ｃＰ”、ローム・アンド・ハース株式会社製）をスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分間加熱乾燥した。
図２に示すメモリアレイのメモリ素子、図２に示す整流回路の整流素子、図６に示すロジック回路のロジック素子を作製した。まず、ガラス製の基板１（膜厚０．７ｍｍ）上に、抵抗加熱法により、マスクを通してクロムを５ｎｍおよび金を５０ｎｍ真空蒸着し、これにより、図２に示すメモリアレイのメモリ素子１１０、１１１、１１２、１１３のゲート電極２、第一の配線１０１、１０２、図２に示す整流回路の整流素子のゲート電極２、図６に示すロジック回路のロジック素子のゲート電極２を形成した。つぎに、エチルシリケート２８（商品名、コルコート（株）製）を上記基板上にスピンコート塗布（２０００ｒｐｍ×３０秒）し、窒素気流下２００℃、１時間熱処理することによって、膜厚６００ｎｍの各素子のゲート絶縁層３を形成した。つぎに、抵抗加熱法により、金を膜厚５０ｎｍになるように真空蒸着し、その上にフォトレジスト（商品名“ＬＣ１００－１０ｃＰ”、ローム・アンド・ハース株式会社製）をスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分間加熱乾燥した。
【0225】
ついで、上記のように作製したフォトレジスト膜を、パラレルライトマスクアライナー（キヤノン株式会社製、ＰＬＡ－５０１Ｆ）を用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業株式会社製、ＡＤ－２０００）を用いて、２．３８重量％の水酸化テトラメチルアンモニウム水溶液（商品名“ＥＬＭ－Ｄ”、三菱ガス化学株式会社製）で７０秒間シャワー現像し、続いて水で３０秒間洗浄した。その後、エッチング処理液（商品名“ＡＵＲＵＭ－３０２”、関東化学株式会社製）で５分間エッチング処理した後、水で３０秒間洗浄した。ついで、剥離液（商品名“ＡＺリムーバ１００”、ＡＺエレクトロニックマテリアルズ株式会社製）に５分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することで、メモリ素子、整流素子、ロジック素子のソース電極５、ドレイン電極６、メモリアレイの第２の配線１０３、１０４を形成した。
【0226】
メモリアレイのメモリ素子およびロジック回路のロジック素子のソース電極５およびドレイン電極６の幅は２００μｍとし、これらの電極間の距離は２０μｍ、整流回路の整流素子のソース電極５およびドレイン電極６の幅は５００μｍとし、これらの電極間の距離は２０μｍとした。上記のように各電極が形成された基板１上において、メモリアレイのメモリ素子１１０、１１３、整流回路の整流素子、およびロジック回路のロジック素子に、１００ｐｌの半導体溶液Ａをインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによってメモリアレイのメモリ素子の半導体層、整流回路の整流素子の整流作用のある機能層、およびロジック回路中のロジック素子のチャネル層を形成した。このようにして、実施例１の集積回路を得た。次にロジック回路のロジック素子のチャネル層の画像を原子間力顕微鏡Ｄｉｍｅｎｓｉｏｎ Ｉｃｏｎ（ブルカー・エイエックスエス株式会社製）を用いて取得し、任意の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、８μｍであった。また同様に整流回路の整流素子の半導体層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、８μｍであった。
【0227】
（評価）
つぎに、実施例１のメモリアレイを構成するメモリ素子におけるソース電極とドレイン電極との間の電気特性、つまりメモリ素子におけるゲート電極の電圧（Ｖｇ）を変えたときの、ソース・ドレイン間電流（Ｉｄ）を測定した。この測定には半導体特性評価システム４２００－ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、具体的には、Ｖｇ＝－３Ｖ、Ｖｓｄ＝－５ＶにおけるＩｄの値を測定した。結果を表１に示す。表１を参照して分かるように、実施例１における、半導体層４を有するメモリ素子１１０およびメモリ素子１１３と、半導体層４を有していないメモリ素子１１１およびメモリ素子１１２とにおいて、ソース電極とドレイン電極との間を流れるＩｄに十分な差があった。この結果から、実施例１について、メモリ素子１１０およびメモリ素子１１３と、メモリ素子１１１およびメモリ素子１１２との間で、互いに異なる情報が記録されていることを確認することができた。
つぎに、実施例１のメモリアレイを構成するメモリ素子におけるソース電極とドレイン電極との間の電気特性、つまりメモリ素子におけるゲート電極の電圧（Ｖｇ）を変えたときの、ソース・ドレイン間電流（Ｉｄ）を測定した。この測定には半導体特性評価システム４２００－ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、具体的には、Ｖｇ＝－３Ｖ、Ｖｓｄ＝－５ＶにおけるＩｄの値を測定した。結果を表１に示す。表１を参照して分かるように、実施例１における、半導体層４を有するメモリ素子１１０およびメモリ素子１１３と、半導体層４を有していないメモリ素子１１１およびメモリ素子１１２とにおいて、ソース電極とドレイン電極との間を流れるＩｄに十分な差があった。この結果から、実施例１について、メモリ素子１１０およびメモリ素子１１３と、メモリ素子１１１およびメモリ素子１１２との間で、互いに異なる情報が記録されていることを確認することができた。
【0228】
次に、実施例１の整流回路の整流素子の電流－電圧特性を測定した。ゲート電極およびドレイン電極を金線で電気的に接続し、ソース電極を入力、ゲート電極およびドレイン電極を出力とする２端子法で測定した。測定は、大気中（気温２０℃、湿度３５％）で実施し、整流作用が得られることを確認した。次に、上記整流回路の整流素子を用いて図５に示す整流回路を構成した。キャパシタ２０２の容量値は、１００［ｐＦ］である。上記整流回路の整流素子のソース電極を入力端子２０１に接続し、前記整流回路の整流素子のゲート電極およびドレイン電極をキャパシタ２０２および出力端子２０３に接続した。キャパシタ２０２の反対側の電極は、接地電位と電気的に接続した。入力端子２０１に１ＧＨｚの交流電圧（電圧振幅±５［Ｖ］）を入力した際、出力端子２０３に出力された直流電圧は、平均値１．０［Ｖ］、ばらつき０．８［Ｖ］であった。
【0229】
次に、実施例１のロジック回路のロジック素子のゲート電圧（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）－ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した。測定には半導体特性評価システム４２００－ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。Ｖｇ＝＋３０～－３０Ｖに変化させたときのＶｓｄ＝－５ＶにおけるＩｄの値の変化から線形領域の移動度、またＩｄ－Ｖｇグラフにおける線形部分の延長線とＶｇ軸との交点からしきい値電圧を求めた。
【0230】
実施例２
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１の代わりに半導体溶液Ｂ２を用いたこと以外は、実施例１と同様にして集積回路を作製した。次にロジック回路のロジック素子のチャネル層の画像を原子間力顕微鏡Ｄｉｍｅｎｓｉｏｎ Ｉｃｏｎ（ブルカー・エイエックスエス株式会社製）を用いて取得し、任意の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１０μｍであった。また同様に整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、２５μｍであった。
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１の代わりに半導体溶液Ｂ２を用いたこと以外は、実施例１と同様にして集積回路を作製した。次にロジック回路のロジック素子のチャネル層の画像を原子間力顕微鏡Ｄｉｍｅｎｓｉｏｎ Ｉｃｏｎ（ブルカー・エイエックスエス株式会社製）を用いて取得し、任意の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１０μｍであった。また同様に整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、２５μｍであった。
【0231】
実施例３
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１を１０００ｐｌ滴下して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１１μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは５３μｍであった。
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１を１０００ｐｌ滴下して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１１μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは５３μｍであった。
【0232】
実施例４
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１を３００ｐｌ滴下して形成し、ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を７０ｐｌ滴下して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、８μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは１５μｍであった。
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１を３００ｐｌ滴下して形成し、ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を７０ｐｌ滴下して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、８μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは１５μｍであった。
【0233】
実施例５
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１を５０００ｐｌ滴下し、ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を３０００ｐｌ滴下して形成して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、８２μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは１０２μｍであった。
整流回路の整流素子の整流作用のある機能層を、半導体溶液Ｂ１を５０００ｐｌ滴下し、ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を３０００ｐｌ滴下して形成して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、８２μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは１０２μｍであった。
【0234】
実施例６
ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を２５０ｐｌ滴下して形成して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１８μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは２７μｍであった。
ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を２５０ｐｌ滴下して形成して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１８μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは２７μｍであった。
【0235】
実施例７
ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を１０ｐｌ滴下して形成して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、２μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは２３μｍであった。
ロジック回路のロジック素子のチャネル層を、半導体溶液Ｂ１を１０ｐｌ滴下して形成して形成したこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、２μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは２３μｍであった。
【0236】
実施例８
図２に示すメモリアレイのメモリ素子、図４に示す整流回路の整流素子、図７に示すロジック回路のロジック素子（ｐチャネル型トランジスタ、およびｎチャネル型トランジスタ）を作製した。まず、ガラス製の基板１（膜厚０．７ｍｍ）上に、抵抗加熱法により、マスクを通してクロムを５ｎｍおよび金を５０ｎｍ真空蒸着し、これにより、メモリアレイのメモリ素子１１０、１１１、１１２、１１３のゲート電極２、第一の配線１０１、１０２、整流回路の整流素子のゲート電極、ロジック回路のロジック素子（ｐチャネル型トランジスタ、およびｎチャネル型トランジスタ）のゲート電極を形成した。つぎに、エチルシリケート２８（商品名、コルコート（株）製）を上記基板上にスピンコート塗布（２０００ｒｐｍ×３０秒）し、窒素気流下２００℃、１時間熱処理することによって、膜厚６００ｎｍの各素子のゲート絶縁層３を形成した。つぎに、抵抗加熱法により、金を膜厚５０ｎｍになるように真空蒸着し、その上にフォトレジスト（商品名“ＬＣ１００－１０ｃＰ”、ローム・アンド・ハース株式会社製）をスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分間加熱乾燥した。
図２に示すメモリアレイのメモリ素子、図４に示す整流回路の整流素子、図７に示すロジック回路のロジック素子（ｐチャネル型トランジスタ、およびｎチャネル型トランジスタ）を作製した。まず、ガラス製の基板１（膜厚０．７ｍｍ）上に、抵抗加熱法により、マスクを通してクロムを５ｎｍおよび金を５０ｎｍ真空蒸着し、これにより、メモリアレイのメモリ素子１１０、１１１、１１２、１１３のゲート電極２、第一の配線１０１、１０２、整流回路の整流素子のゲート電極、ロジック回路のロジック素子（ｐチャネル型トランジスタ、およびｎチャネル型トランジスタ）のゲート電極を形成した。つぎに、エチルシリケート２８（商品名、コルコート（株）製）を上記基板上にスピンコート塗布（２０００ｒｐｍ×３０秒）し、窒素気流下２００℃、１時間熱処理することによって、膜厚６００ｎｍの各素子のゲート絶縁層３を形成した。つぎに、抵抗加熱法により、金を膜厚５０ｎｍになるように真空蒸着し、その上にフォトレジスト（商品名“ＬＣ１００－１０ｃＰ”、ローム・アンド・ハース株式会社製）をスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分間加熱乾燥した。
【0237】
ついで、上記のように作製したフォトレジスト膜を、パラレルライトマスクアライナー（キヤノン株式会社製、ＰＬＡ－５０１Ｆ）を用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業株式会社製、ＡＤ－２０００）を用いて、２．３８重量％の水酸化テトラメチルアンモニウム水溶液（商品名“ＥＬＭ－Ｄ”、三菱ガス化学株式会社製）で７０秒間シャワー現像し、続いて水で３０秒間洗浄した。その後、エッチング処理液（商品名“ＡＵＲＵＭ－３０２”、関東化学株式会社製）で５分間エッチング処理した後、水で３０秒間洗浄した。ついで、剥離液（商品名“ＡＺリムーバ１００”、ＡＺエレクトロニックマテリアルズ株式会社製）に５分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することで、メモリ素子、整流素子、ロジック素子のソース電極５、ドレイン電極６、メモリアレイの第２の配線１０３、１０４を形成した。
【0238】
メモリアレイのメモリ素子、およびロジック回路のロジック素子のソース電極５およびドレイン電極６の幅は２００μｍとし、これらの電極間の距離は２０μｍ、整流回路の整流素子のソース電極５およびドレイン電極６の幅は５００μｍとし、これらの電極間の距離は２０μｍとした。上記のように電極が形成された基板１上において、メモリアレイのメモリ素子１１０、１１３に、１００ｐｌの半導体溶液Ｂ１を、整流回路の整流素子に、１００ｐｌの半導体溶液Ｂ２を、ロジック回路のロジック素子（ｐチャネル型トランジスタ、およびｎチャネル型トランジスタ）に２００ｐｌの半導体溶液Ｂ１をインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによってメモリ素子の半導体層、ロジック素子のチャネル層、整流素子の整流作用のある機能層を形成した。次にＤＢＵ（東京化成工業製、一級）をロジック回路のｎチャネル型トランジスタのチャネル層上にチャネル層を覆うように５０μＬ滴下し、窒素気流下１５０℃、１時間熱処理することによって第２絶縁層を形成し、ｎチャネル型トランジスタを得た。このようにして、実施例８の集積回路を得た。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１６μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは２４μｍであった。
【0239】
実施例９
エチルシリケート２８の代わりに、ゲート絶縁層溶液Ａを用いたこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１１μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは２８μｍであった。
エチルシリケート２８の代わりに、ゲート絶縁層溶液Ａを用いたこと以外は、実施例２と同様にして集積回路を作製した。実施例１同様に、ロジック回路のロジック素子のチャネル層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さを測定したところ、１１μｍであった。また整流回路の整流素子の整流作用のある機能層中の１μｍ２当たりに存在するＣＮＴ複合体の総長さは２８μｍであった。
【0240】
【表1】
【0241】
【表2】
【符号の説明】
【0242】
１ 基板
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
５ ソース電極
６ ドレイン電極
７ 整流作用のある機能層
８ チャネル層
９ 半導体層
１０ ｎチャネル型トランジスタの第２絶縁層
１１ａ，１１ｂ 塗布層
２０ 配線
１００ メモリアレイ
１０１，１０２ 第一の配線
１０３，１０４ 第二の配線
１１０,１１１,１１２,１１３ メモリアレイのメモリ素子
１２０,１２１,１３０,１３１ メモリアレイのメモリ素子
２００ 整流回路の整流素子
２０１ 入力端子
２０２ コンデンサ
２０３ 出力端子
３００，３１０ ｐチャネル型トランジスタ
３０１，３１１ ｎチャネル型トランジスタ
５０１ 整流回路
５０２ ロジック回路
５０２ａ 制御回路
５０２ｂ 復調回路
５０２ｃ 変調回路
５０３ メモリアレイ
１０００ アンテナ
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
５ ソース電極
６ ドレイン電極
７ 整流作用のある機能層
８ チャネル層
９ 半導体層
１０ ｎチャネル型トランジスタの第２絶縁層
１１ａ，１１ｂ 塗布層
２０ 配線
１００ メモリアレイ
１０１，１０２ 第一の配線
１０３，１０４ 第二の配線
１１０,１１１,１１２,１１３ メモリアレイのメモリ素子
１２０,１２１,１３０,１３１ メモリアレイのメモリ素子
２００ 整流回路の整流素子
２０１ 入力端子
２０２ コンデンサ
２０３ 出力端子
３００，３１０ ｐチャネル型トランジスタ
３０１，３１１ ｎチャネル型トランジスタ
５０１ 整流回路
５０２ ロジック回路
５０２ａ 制御回路
５０２ｂ 復調回路
５０２ｃ 変調回路
５０３ メモリアレイ
１０００ アンテナ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】