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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-02-21
(45)【発行日】2023-03-02
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20230222BHJP
H01L 29/778 20060101ALI20230222BHJP
H01L 29/812 20060101ALI20230222BHJP
【ＦＩ】
H01L29/80 H
【請求項の数】
8
(21)【出願番号】P 2019066471
(22)【出願日】2019-03-29
(65)【公開番号】P2020167275
(43)【公開日】2020-10-08
【審査請求日】2021-12-08
(73)【特許権者】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】山田 敦史
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２０１４－１５７９９３（ＪＰ，Ａ）
【文献】特開２０１１－１１９３０４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３２３２９７（ＵＳ，Ａ１）
【文献】特開２００２－０１６０８７（ＪＰ，Ａ）
【文献】特開２００７－１０９８３０（ＪＰ，Ａ）
【文献】特開２０１６－０８６１０８（ＪＰ，Ａ）
【文献】特開２００１－２３０４０７（ＪＰ，Ａ）
【文献】特開２０１６－１２７０８９（ＪＰ，Ａ）
【文献】特開２０１７－０２２２７０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２１／３３８
(57)【特許請求の範囲】
【請求項1】
第１窒化物半導体を含有するチャネル層と、前記チャネル層上に設けられ、第２窒化物半導体を含有するバリア層と、
前記バリア層上の第１領域に設けられたキャップ構造と、
前記バリア層上に設けられたゲート電極と、
前記ゲート電極両側の前記バリア層上にそれぞれ設けられたソース電極及びドレイン電極と
を含み、
前記キャップ構造は、
ＩｎｘＧａ１－ｘＮ（０＜ｘ＜１）を含有する第１層と、
前記第１層上に設けられ、ＧａＮを含有する第２層と
を有し、
前記キャップ構造が設けられる前記第１領域は、前記バリア層上の、前記ゲート電極下の少なくとも一部から前記ドレイン電極に到達するまでの領域であることを特徴とする半導体装置。
【請求項2】
前記チャネル層の前記バリア層との界面近傍に、二次元電子ガスが生成され、前記バリア層上に設けられた前記キャップ構造の前記第１層は、圧縮ひずみを有することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記バリア層上の前記第１領域とは異なる第２領域の下方の前記チャネル層には、前記第１領域の下方の前記チャネル層よりも、高濃度の二次元電子ガスが生成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
前記第１層は、膜厚が２ｎｍ以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項5】
前記第１層は、Ｉｎの組成ｘが０．２０以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項6】
前記第２層は、膜厚が２ｎｍ以上であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項7】
第１窒化物半導体を含有するチャネル層上に、第２窒化物半導体を含有するバリア層を形成する工程と、前記バリア層上の第１領域に、キャップ構造を形成する工程と、
前記バリア層上に、ゲート電極を形成する工程と、
前記ゲート電極両側の前記バリア層上にそれぞれ、ソース電極及びドレイン電極を形成する工程と
を含み、
前記キャップ構造を形成する工程は、
ＩｎｘＧａ１－ｘＮ（０＜ｘ＜１）を含有する第１層を形成する工程と、
前記第１層上に、ＧａＮを含有する第２層を形成する工程と
を含み、
前記キャップ構造を形成する前記第１領域は、前記バリア層上の、前記ゲート電極下の少なくとも一部から前記ドレイン電極に到達するまでの領域であることを特徴とする半導体装置の製造方法。
【請求項8】
第１窒化物半導体を含有するチャネル層と、前記チャネル層上に設けられ、第２窒化物半導体を含有するバリア層と、
前記バリア層上の第１領域に設けられたキャップ構造と、
前記バリア層上に設けられたゲート電極と、
前記ゲート電極両側の前記バリア層上にそれぞれ設けられたソース電極及びドレイン電極と
を含み、
前記キャップ構造は、
ＩｎｘＧａ１－ｘＮ（０＜ｘ＜１）を含有する第１層と、
前記第１層上に設けられ、ＧａＮを含有する第２層と
を有し、
前記キャップ構造が設けられる前記第１領域は、前記バリア層上の、前記ゲート電極下の少なくとも一部から前記ドレイン電極に到達するまでの領域である半導体装置を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
半導体材料として窒化物半導体を用いた半導体装置が知られている。例えば、ガリウムナイトライド（ＧａＮ）を用いたチャネル層上に、アルミニウムガリウムナイトライド（ＡｌＧａＮ）を用いたバリア層を設け、チャネル層に二次元電子ガスを生成する半導体装置が知られている。このような半導体装置に関し、例えば、バリア層上にそのバリア層に対して所定の応力を与える絶縁体のパッシベーション膜を設ける技術が知られている。このほか、バリア層上にｐ型ＧａＮ等のキャップ層を設ける技術、バリア層上にインジウムガリウムナイトライド（ＩｎＧａＮ）のキャップ層を設ける技術が知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００９－２６７１５５号公報
【文献】特開２０１５－１７３１５１号公報
【文献】特開２００９－３２７１３号公報
【非特許文献】
【0004】
【文献】ＩＥＥＥエレクトロンデバイスレターズ（IEEE Electron Device Letters）、２００７年７月、第２８巻、第７号、ｐ．５４９～５５１
【発明の概要】
【発明が解決しようとする課題】
【0005】
窒化物半導体を用いる上記のような半導体装置では、バリア層上に設けられる絶縁体のパッシベーション膜、ｐ型ＧａＮ等やＩｎＧａＮのキャップ層により、チャネル層に生成される二次元電子ガスの濃度が変調される。これを利用し、チャネル層に生成される二次元電子ガスの濃度を部分的に変調し、半導体装置の特性を高める試みもなされている。しかし、絶縁体のパッシベーション膜では、変調効果が小さく、十分な特性の半導体装置が得られない場合がある。ｐ型ＧａＮ等のキャップ層では、それに含まれるｐ型不純物の他層への拡散によって、また、ＩｎＧａＮのキャップ層では、それ自体の熱等によるダメージによって、半導体装置の特性の劣化を招く場合がある。
【0006】
１つの側面では、本発明は、窒化物半導体を用い、優れた特性を有する半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0007】
１つの態様では、第１窒化物半導体を含有するチャネル層と、前記チャネル層上に設けられ、第２窒化物半導体を含有するバリア層と、前記バリア層上の第１領域に設けられたキャップ構造と、前記バリア層上に設けられたゲート電極と、前記ゲート電極両側の前記バリア層上にそれぞれ設けられたソース電極及びドレイン電極とを含み、前記キャップ構造は、ＩｎｘＧａ１－ｘＮ（０＜ｘ＜１）を含有する第１層と、前記第１層上に設けられ、ＧａＮを含有する第２層とを有し、前記キャップ構造が設けられる前記第１領域は、前記バリア層上の、前記ゲート電極下の少なくとも一部から前記ドレイン電極に到達するまでの領域である半導体装置が提供される。
【0008】
また、１つの態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0009】
１つの側面では、窒化物半導体を用い、優れた特性を有する半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0010】
【図1】半導体装置の例を示す図である。
【図2】第１の実施の形態に係る半導体装置の一例について説明する図である。
【図3】第１の実施の形態に係る半導体装置の一例のエネルギーバンド構造について説明する図である。
【図4】第１の実施の形態に係る半導体装置の変形例について説明する図である。
【図5】第２の実施の形態に係る半導体装置の一例について説明する図である。
【図6】第２の実施の形態に係る半導体装置の第１の変形例について説明する図である。
【図7】第２の実施の形態に係る半導体装置の第２の変形例について説明する図である。
【図8】第３の実施の形態に係る半導体装置の一例について説明する図である。
【図9】第４の実施の形態に係る半導体装置の一例について説明する図である。
【図10】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図11】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図12】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図13】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図14】第４の実施の形態に係る半導体装置の形成方法の一例について説明する図（その５）である。
【図15】第５の実施の形態に係る半導体装置の一例について説明する図である。
【図16】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図17】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図18】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図19】第５の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図20】第６の実施の形態に係る半導体装置の一例について説明する図である。
【図21】第７の実施の形態に係る半導体パッケージの一例について説明する図である。
【図22】第８の実施の形態に係る力率改善回路の一例について説明する図である。
【図23】第９の実施の形態に係る電源装置の一例について説明する図である。
【図24】第１０の実施の形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0011】
はじめに、窒化物半導体を用いた半導体装置の例について説明する。
図１は半導体装置の例を示す図である。図１（Ａ）には、半導体装置の第１の例の要部断面図を模式的に示している。図１（Ｂ）には、半導体装置の第２の例の要部断面図を模式的に示している。
図１は半導体装置の例を示す図である。図１（Ａ）には、半導体装置の第１の例の要部断面図を模式的に示している。図１（Ｂ）には、半導体装置の第２の例の要部断面図を模式的に示している。
【0012】
図１（Ａ）に示す半導体装置１００Ａは、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）の一例である。半導体装置１００Ａは、窒化物半導体が用いられたチャネル層１０１と、チャネル層１０１上に設けられ、窒化物半導体が用いられたバリア層１０２とを有する。例えば、チャネル層１０１にはＧａＮが用いられ、バリア層１０２にはＡｌＧａＮが用いられる。バリア層１０２との接合界面近傍のチャネル層１０１内に、二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）１０３が生成される。半導体装置１００Ａは更に、バリア層１０２上に設けられたキャップ層１０４Ａと、キャップ層１０４Ａ上に設けられたゲート電極１０５と、バリア層１０２上に設けられたソース電極１０６及びドレイン電極１０７とを有する。キャップ層１０４Ａにはｐ型窒化物半導体、例えば、ｐ型不純物としてマグネシウム（Ｍｇ）を含有したＧａＮ（ｐ型ＧａＮ）が用いられる。このようなキャップ層１０４Ａ上に、ゲート電極１０５が設けられ、ゲート電極１０５両側のバリア層１０２上に、ソース電極１０６及びドレイン電極１０７が設けられる。ゲート電極１０５、ソース電極１０６及びドレイン電極１０７には、金属が用いられる。
【0013】
例示の半導体装置１００Ａは、ｐ型ＧａＮのキャップ層１０４Ａの固定電荷により、ゲート電極１０５下方のチャネル層１０１とバリア層１０２との接合界面の伝導帯を押し上げ、２ＤＥＧ１０３の生成を抑えようとするものである。
【0014】
また、図１（Ｂ）に示す半導体装置１００Ｂは、ＨＥＭＴの別例である。半導体装置１００Ｂは、バリア層１０２上に設けられたキャップ層１０４ＢにＩｎＧａＮが用いられる点で、上記半導体装置１００Ａと相違する。
【0015】
例示の半導体装置１００Ｂにおいて、ＡｌＧａＮのバリア層１０２上に設けられるＩｎＧａＮのキャップ層１０４Ｂは、圧縮ひずみを有する。半導体装置１００Ｂは、この圧縮歪みに起因してキャップ層１０４Ｂに発生するピエゾ分極により、ゲート電極１０５下方のチャネル層１０１とバリア層１０２との接合界面の伝導帯を押し上げ、２ＤＥＧ１０３の生成を抑えようとするものである。
【0016】
半導体装置１００Ａ及び半導体装置１００Ｂにおいて、ゲート電極１０５下方のチャネル層１０１に生成される２ＤＥＧ１０３が抑えられれば、ゲート電圧オフ時にドレイン電極１０７とソース電極１０６との間に流れる電流が遮断される、ノーマリオフ型のＨＥＭＴが実現される。このようにチャネル層１０１の２ＤＥＧ１０３の生成を部分的に抑えるように変調するために、半導体装置１００Ａ及び半導体装置１００Ｂではそれぞれ、ｐ型ＧａＮを用いたキャップ層１０４Ａ及びＩｎＧａＮを用いたキャップ層１０４Ｂが設けられる。
【0017】
しかし、半導体装置１００Ａのように、キャップ層１０４Ａにｐ型ＧａＮを用いると、それに含有されるＭｇ等のｐ型不純物がチャネル層１０１に拡散し、オン抵抗（Ｒｏｎ）の悪化を招く場合がある。更に、ＧａＮに注入されるＭｇ等のｐ型不純物の活性化率が低いために、キャップ層１０４Ａの寄与が小さく、チャネル層１０１の２ＤＥＧ１０３の濃度が十分に変調されない場合がある。ｐ型不純物の活性化率が低いことから、ＧａＮに多量のｐ型不純物を導入すると、前述のようなｐ型不純物のチャネル層１０１への拡散、オン抵抗の悪化が起こり易くなる。
【0018】
また、キャップ層１０４ＢにＩｎＧａＮを用いる半導体装置１００Ｂでは、その製造過程において、バリア層１０２上のキャップ層１０４Ｂの形成後、キャップ層１０４Ｂが表面に露出した状態で高温の熱に曝される場合がある。このようにキャップ層１０４Ｂが表面に露出した状態で高温の熱に曝されると、比較的熱に弱いインジウム（Ｉｎ）が脱離する等、キャップ層１０４Ｂがダメージを受け易くなる。キャップ層１０４Ｂがダメージを受けると、リーク電流が増大したり、チャネル層１０１の２ＤＥＧ１０３の十分な変調効果が得られなかったりする場合がある。
【0019】
このように半導体装置１００Ａ及び半導体装置１００Ｂでは、窒化物半導体を用い、低オン抵抗、低リーク電流、２ＤＥＧ１０３の濃度変調によるノーマリオフ化等、十分な特性を実現することができない場合がある。
【0020】
以上のような点に鑑み、ここでは、以下に実施の形態として例示するような構成を採用し、窒化物半導体を用い、優れた特性を有する半導体装置を実現する。
［第１の実施の形態］
図２は第１の実施の形態に係る半導体装置の一例について説明する図である。図２には、半導体装置の一例の要部断面図を模式的に示している。
［第１の実施の形態］
図２は第１の実施の形態に係る半導体装置の一例について説明する図である。図２には、半導体装置の一例の要部断面図を模式的に示している。
【0021】
図２に示す半導体装置１０Ａは、ＨＥＭＴの一例である。半導体装置１０Ａは、チャネル層１１、バリア層１２、キャップ構造１４、ゲート電極１５、ソース電極１６及びドレイン電極１７を有する。
【0022】
チャネル層１１は、所定の基板（図示せず）、例えば、シリコンカーバイド（ＳｉＣ）等の基板やその上に核形成層又はバッファ層が形成された基板の上に設けられる。チャネル層１１には、窒化物半導体、例えば、ＧａＮが用いられる。このほか、チャネル層１１には、ＩｎＧａＮ、ＡｌＧａＮ、インジウムアルミニウムガリウムナイトライド（ＩｎＡｌＧａＮ）等の窒化物半導体が用いられてもよい。チャネル層１１は、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。チャネル層１１には、例えば、アンドープの窒化物半導体が用いられる。例えば、チャネル層１１は、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、又はMetal Organic Vaper Phase Epitaxy；ＭＯＶＰＥ）法を用いて所定の基板上に形成される。チャネル層１１は、電子走行層とも称される。
【0023】
バリア層１２は、チャネル層１１上に設けられる。バリア層１２には、窒化物半導体、例えば、ＡｌＧａＮが用いられる。このほか、バリア層１２には、インジウムアルミニウムナイトライド（ＩｎＡｌＮ）、ＩｎＡｌＧａＮ、アルミニウムナイトライド（ＡｌＮ）等の窒化物半導体が用いられてもよい。バリア層１２は、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。バリア層１２には、例えば、アンドープの窒化物半導体が用いられる。例えば、バリア層１２は、ＭＯＶＰＥ法を用いてチャネル層１１上に形成される。バリア層１２は、電子供給層とも称される。
【0024】
ここで、チャネル層１１及びバリア層１２には、バンドギャップの異なる窒化物半導体が用いられる。チャネル層１１上に、それよりもバンドギャップの大きい窒化物半導体を用いたバリア層１２が設けられることで、バンド不連続を有するヘテロ接合構造が形成される。フェルミ準位がチャネル層１１とバリア層１２との接合界面の伝導帯よりも上（高エネルギー側）となるようにすることで、接合界面のチャネル層１１に２ＤＥＧ１３が生成される。チャネル層１１上に、それよりも格子定数の大きい窒化物半導体を用いたバリア層１２が設けられることで、バリア層１２にピエゾ分極が発生する。バリア層１２に用いられる窒化物半導体の自発分極、及びその格子定数に起因して発生するピエゾ分極により、接合界面のチャネル層１１に高濃度の２ＤＥＧ１３が生成される。チャネル層１１及びバリア層１２には、それらの接合界面近傍に、このように２ＤＥＧ１３が生成されるような組み合わせの窒化物半導体が用いられる。
【0025】
尚、図２には、チャネル層１１とバリア層１２との接合界面に沿ってその近傍に生成される２ＤＥＧ１３のうちの一部を消失させた状態を図示している。この点については後述する。
【0026】
キャップ構造１４は、バリア層１２上の一部の領域、この例では、ゲート電極１５が設けられる領域に設けられる。キャップ構造１４には、窒化物半導体が用いられる。キャップ構造１４は、バリア層１２上に設けられた下層側の第１のキャップ層１４ａと、そのキャップ層１４ａ上に設けられた上層側の第２のキャップ層１４ｂとを有する。下層側のキャップ層１４ａには、ＩｎｘＧａ１－ｘＮ（０＜ｘ＜１）（単にＩｎＧａＮとも記す）が用いられる。上層側のキャップ層１４ｂには、ＧａＮが用いられる。ＩｎＧａＮを含有するキャップ層１４ａは、図２に示すように、チャネル層１１の一部の２ＤＥＧ１３の生成を抑える機能を有する。この点については後述する。ＧａＮを含有するキャップ層１４ｂは、比較的熱に弱いＩｎを含有するキャップ層１４ａの表面を保護する機能を有する。
【0027】
下層側のキャップ層１４ａには、例えば、アンドープのＩｎＧａＮが用いられる。キャップ層１４ａのＩｎＧａＮは、例えば、ＭＯＶＰＥ法を用いてバリア層１２上に形成される。上層側のキャップ層１４ｂには、例えば、アンドープのＧａＮが用いられる。キャップ層１４ｂのＧａＮは、例えば、ＭＯＶＰＥ法を用いてキャップ層１４ａ上に形成される。
【0028】
ゲート電極１５は、キャップ構造１４上に設けられる。ゲート電極１５とキャップ構造１４との間には、酸化物、窒化物、酸窒化物等の保護膜が介在されてもよい。ゲート電極１５は、ショットキー電極又はショットキーゲート電極として機能する。ゲート電極１５には、金属が用いられる。例えば、ゲート電極１５として、ニッケル（Ｎｉ）とその上に設けられた金（Ａｕ）とを有する金属電極が設けられる。ゲート電極１５は、蒸着法等を用いて形成される。
【0029】
ソース電極１６及びドレイン電極１７は、ゲート電極１５両側のバリア層１２上に設けられる。ソース電極１６及びドレイン電極１７は、オーミック電極として機能するように、バリア層１２上に設けられる。ソース電極１６及びドレイン電極１７には、金属が用いられる。例えば、ソース電極１６及びドレイン電極１７として、タンタル（Ｔａ）とその上に設けられたアルミニウム（Ａｌ）とを有する金属電極が設けられる。ソース電極１６及びドレイン電極１７は、蒸着法等を用いて形成される。
【0030】
続いて、チャネル層１１に生成される２ＤＥＧ１３の濃度変調について説明する。
図３は第１の実施の形態に係る半導体装置の一例のエネルギーバンド構造について説明する図である。図３（Ａ）には、キャップ構造が設けられない領域におけるゲート電圧オフ時の厚さ方向のエネルギーバンド構造を示している。図３（Ｂ）には、キャップ構造が設けられる領域におけるゲート電圧オフ時の厚さ方向のエネルギーバンド構造を示している。
図３は第１の実施の形態に係る半導体装置の一例のエネルギーバンド構造について説明する図である。図３（Ａ）には、キャップ構造が設けられない領域におけるゲート電圧オフ時の厚さ方向のエネルギーバンド構造を示している。図３（Ｂ）には、キャップ構造が設けられる領域におけるゲート電圧オフ時の厚さ方向のエネルギーバンド構造を示している。
【0031】
ここでは、チャネル層１１にＧａＮを用い、バリア層１２にＡｌＧａＮを用いた半導体装置１０Ａを例にする。このような半導体装置１０Ａでは、バリア層１２のＡｌＧａＮが、チャネル層１１のＧａＮよりも、バンドギャップが大きく、格子定数が小さい。これに起因したバンド不連続と分極、及びフェルミ準位Ｅｆがバリア層１２とチャネル層１１との接合界面（ＡｌＧａＮ／ＧａＮ接合界面）の伝導帯Ｅｃよりも上になることにより、図３（Ａ）に示すように、ＡｌＧａＮ／ＧａＮ接合界面近傍に高濃度の２ＤＥＧ１３が生成される。
【0032】
上記図２に示した半導体装置１０Ａの、キャップ構造１４が設けられない領域、即ちゲート電極１５両側の領域の下方のチャネル層１１には、この図３（Ａ）に示すようなエネルギーバンド構造に基づき、２ＤＥＧ１３が生成される。
【0033】
半導体装置１０Ａでは、ゲート電極１５が設けられる領域のＡｌＧａＮを用いたバリア層１２上に、ＩｎＧａＮを用いたキャップ層１４ａとその上のＧａＮを用いたキャップ層１４ｂとを有するキャップ構造１４が設けられる。キャップ層１４ａのＩｎＧａＮは、バリア層１２のＡｌＧａＮよりも、大きな格子定数を有する。そのため、バリア層１２のＡｌＧａＮ上に設けられるキャップ層１４ａのＩｎＧａＮは、圧縮ひずみを有する。この圧縮ひずみにより、キャップ層１４ａのＩｎＧａＮ中には、バリア層１２のＡｌＧａＮに発生するのとは逆のピエゾ分極が発生する。このキャップ層１４ａのＩｎＧａＮ中に発生するピエゾ分極により、図３（Ｂ）に示すように、バリア層１２のＡｌＧａＮ及びチャネル層１１のＧａＮの伝導帯Ｅｃが押し上げられ、ＡｌＧａＮ／ＧａＮ接合界面近傍の２ＤＥＧ１３の生成が抑えられる。例えば、ＡｌＧａＮ／ＧａＮ接合界面の伝導帯Ｅｃが、フェルミ準位Ｅｆよりも上まで押し上げられることで、２ＤＥＧ１３は消失する。
【0034】
上記図２に示した半導体装置１０Ａの、キャップ構造１４が設けられた領域、即ちゲート電極１５下方のチャネル層１１では、この図３（Ｂ）に示すようなエネルギーバンド構造に基づき、２ＤＥＧ１３の生成が抑えられ、２ＤＥＧ１３が低減又は消失される。
【0035】
半導体装置１０Ａでは、チャネル層１１に生成される２ＤＥＧ１３が、バリア層１２上に設けられるキャップ層１４ａのＩｎＧａＮにより、部分的に低濃度化されるように、変調される。この例では、ゲート電極１５下方のチャネル層１１の２ＤＥＧ１３が、他の部位よりも低濃度化されるように変調され、これにより、ノーマリオフ型のＨＥＭＴとして機能する半導体装置１０Ａが実現される。
【0036】
キャップ構造１４について更に述べる。
上記のようにチャネル層１１の２ＤＥＧ１３を部分的に低濃度化するキャップ層１４ａのＩｎＧａＮは、比較的熱に弱いＩｎを含有する。そのため、ＩｎＧａＮのキャップ層１４ａは、表面に露出した状態で数百℃といった高温に曝されると、Ｉｎが脱離する等のダメージを受け易い。例えば、半導体装置１０Ａの製造過程において、キャップ層１４ａのＩｎＧａＮは、その形成後からその上に設けられるゲート電極１５の形成終了までの間（パッシベーション膜やゲート電極の形成時等）、高温に曝され得る。高温に曝されてＩｎＧａＮがダメージを受けてしまうと、リーク電流が増大したり、ゲート電極１５下方のチャネル層１１の２ＤＥＧ１３を十分に低濃度化することができなかったりすることが起こり得る。
上記のようにチャネル層１１の２ＤＥＧ１３を部分的に低濃度化するキャップ層１４ａのＩｎＧａＮは、比較的熱に弱いＩｎを含有する。そのため、ＩｎＧａＮのキャップ層１４ａは、表面に露出した状態で数百℃といった高温に曝されると、Ｉｎが脱離する等のダメージを受け易い。例えば、半導体装置１０Ａの製造過程において、キャップ層１４ａのＩｎＧａＮは、その形成後からその上に設けられるゲート電極１５の形成終了までの間（パッシベーション膜やゲート電極の形成時等）、高温に曝され得る。高温に曝されてＩｎＧａＮがダメージを受けてしまうと、リーク電流が増大したり、ゲート電極１５下方のチャネル層１１の２ＤＥＧ１３を十分に低濃度化することができなかったりすることが起こり得る。
【0037】
半導体装置１０Ａでは、このようなダメージを受け得るキャップ層１４ａ上に、そのキャップ層１４ａのＩｎＧａＮを保護するキャップ層１４ｂが設けられる。このキャップ層１４ｂには、ＧａＮが用いられる。キャップ層１４ｂのＧａＮは、キャップ層１４ａのＩｎＧａＮをＭＯＶＰＥ法で形成する場合、その原料ガスを切り替えた（Ｉｎ源の供給を停止した）ＭＯＶＰＥ法によって、ＩｎＧａＮ上に連続して形成することができる。このようにキャップ層１４ａは、そのＩｎＧａＮに連続して形成されるキャップ層１４ｂのＧａＮによって保護されることで、表面に露出した状態で高温の熱に曝されることが回避される。これにより、バリア層１２上には、チャネル層１１の２ＤＥＧ１３を部分的に低濃度化するキャップ層１４ａとして、ダメージが抑えられたＩｎＧａＮが形成される。
【0038】
キャップ層１４ａのＩｎＧａＮがキャップ層１４ｂのＧａＮによって保護され、そのＩｎＧａＮのダメージが抑えられることで、ダメージを受けたＩｎＧａＮに起因するリーク電流の発生が抑えられ、信頼性の高い半導体装置１０Ａが実現される。更に、ＧａＮによる保護によってＩｎＧａＮのダメージが抑えられることで、そのＩｎＧａＮにより、ゲート電極１５下方のチャネル層１１の２ＤＥＧ１３の生成が十分に抑えられ、ノーマリオフ化が実現される。また、ｐ型窒化物半導体をキャップ層に用いた場合に生じるようなｐ型不純物の拡散、それによるオン抵抗の悪化が回避される。ＩｎＧａＮとそれを保護するＧａＮとを有するキャップ構造１４を設けることで、窒化物半導体を用いた、高信頼性、ノーマリオフ型、低オン抵抗といった優れた特性を有する半導体装置１０Ａが実現される。
【0039】
ところで、ノーマリオフ化を実現するための技術の１つとして、ＡｌＧａＮ等が用いられるバリア層の厚さや組成を調整し、分極効果による２ＤＥＧの発生を抑えるものがある。しかし、この技術では、チャネル層の２ＤＥＧ濃度が減少すると共にチャネル層の抵抗が増大し、オン抵抗の増大を招いてしまう。従って、この技術では、ノーマリオフ化と低オン抵抗の両立が難しい。これに対し、半導体装置１０Ａでは、ゲート電極１５が設けられる領域のバリア層１２上に、上記のようなキャップ構造１４が設けられる。これにより、低オン抵抗を実現しつつ、ゲート電極１５下方のチャネル層１１の２ＤＥＧ１３の部分的な低濃度化、それによるノーマリオフ化が実現される。
【0040】
上記のような構成を有する半導体装置１０Ａについて行ったシミュレーションの結果の一例を表１に示す。
【0041】
【表1】
【0042】
表１には、キャップ構造１４が設けられる「キャップ構造あり」の領域と、キャップ構造１４が設けられない「キャップ構造なし」の領域の、チャネル層１１の２ＤＥＧ１３の濃度［ｃｍ－３］及びシート抵抗［Ω／□］のシミュレーション結果の一例を示している。表１より、チャネル層１１の２ＤＥＧ１３の濃度は、「キャップ構造あり」の領域、即ちゲート電極１５下方では、「キャップ構造なし」の領域、即ちゲート電極１５両側の領域の下方に比べて、大幅に低減する。更に、チャネル層１１のシート抵抗は、「キャップ構造あり」の領域では、「キャップ構造なし」の領域に比べて、大幅に増大する。
【0043】
このように、上記半導体装置１０Ａでは、キャップ構造１４により、チャネル層１１に生成される２ＤＥＧ１３が、ゲート電極１５下方で低濃度化されるように変調され、ノーマリオフ化される。ゲート電極１５が設けられる領域にキャップ構造１４が設けられることで、優れたデバイス特性を有する半導体装置１０Ａが実現される。
【0044】
キャップ構造１４において、そのキャップ層１４ａのＩｎＧａＮの厚さは、２ｎｍ以下とすることが好ましい。キャップ層１４ａのＩｎＧａＮの厚さが２ｎｍを上回ると、キャップ層１４ａに電子がリークする可能性が高まり、キャップ層１４ａの耐圧が低下し得るためである。更に、キャップ構造１４において、そのキャップ層１４ａのＩｎＧａＮのＩｎ組成ｘは、０．０５以上０．２０以下（０．０５≦ｘ≦０．２０）の範囲とすることが好ましい。Ｉｎ組成ｘが０．０５を下回ると、ＧａＮとの差異が小さくなり、ＩｎＧａＮを設けることによる効果が小さくなり得るためである。Ｉｎ組成ｘが０．２０を上回ると、キャップ層１４ａに電子がリークする可能性が高まり、キャップ層１４ａの耐圧が低下し得るためである。更に、Ｉｎ組成ｘが０．２０を上回ると、バリア層１２のＡｌＧａＮとの格子不整合が大きくなり、適切なピエゾ分極が得られず、ＩｎＧａＮを設けることによる効果が小さくなり得るためである。
【0045】
また、キャップ構造１４において、そのキャップ層１４ｂのＧａＮの厚さは、２ｎｍ以上とすることが好ましい。キャップ層１４ｂのＧａＮの厚さが２ｎｍを下回ると、キャップ層１４ａのＩｎＧａＮの表面がＧａＮによって十分に被覆されず、ＩｎＧａＮのダメージを十分に抑えられなくなり得るためである。
【0046】
ＩｎＧａＮのキャップ層１４ａとそれを保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４の厚さは、例えば、その上に設けられるゲート電極１５の電界による適切なオンオフ動作の実現等の観点から、５ｎｍ以下に設定することができる。
【0047】
尚、ゲート電極１５は、必ずしもその全体がキャップ構造１４の上面上に設けられることを要しない。
図４は第１の実施の形態に係る半導体装置の変形例について説明する図である。図４には、半導体装置の一例の要部断面図を模式的に示している。
図４は第１の実施の形態に係る半導体装置の変形例について説明する図である。図４には、半導体装置の一例の要部断面図を模式的に示している。
【0048】
図４に示す半導体装置１０Ｂは、ゲート電極１５の一部がキャップ構造１４の上面１４ｃ上に設けられ、ゲート電極１５の他部がバリア層１２の上面１２ｃ上に設けられた構成を有する点で、上記半導体装置１０Ａと相違する。半導体装置１０Ｂでは、キャップ構造１４の一側面（キャップ層１４ａのＩｎＧａＮの一側面及びキャップ層１４ｂのＧａＮの一側面）が、ゲート電極１５で被覆される。
【0049】
このような半導体装置１０Ｂにおいても、キャップ構造１４により、チャネル層１１に生成される２ＤＥＧ１３が、ゲート電極１５下方で部分的に低濃度化されるように変調される。これにより、ノーマリオフ化が実現される。
【0050】
このほか、ゲート電極１５は、バリア層１２上に設けられたキャップ構造１４の上面及び側面を全て覆うように、キャップ構造１４よりも大きな寸法で設けられてもよい。また、ゲート電極１５は、その縁が、バリア層１２上に設けられたキャップ構造１４の縁よりも内側に位置するように、キャップ構造１４も小さな寸法で設けられてもよい。
【0051】
【0052】
図５に示す半導体装置１０Ｃは、ＨＥＭＴの一例である。半導体装置１０Ｃは、チャネル層１１、バリア層１２、キャップ構造１４、ゲート電極１５、ソース電極１６及びドレイン電極１７を有する。半導体装置１０Ｃは、キャップ構造１４が、ゲート電極１５とドレイン電極１７との間のバリア層１２上に設けられた構成を有する。この例では、バリア層１２上の、ゲート電極１５下の一部からドレイン電極１７に到達するまでの領域に、キャップ構造１４が設けられる。ゲート電極１５の一部は、キャップ構造１４の上面１４ｃ上に設けられ、ゲート電極１５の他部は、バリア層１２の上面１２ｃ上に設けられる。このように半導体装置１０Ｃは、ゲート電極１５とドレイン電極１７との間のバリア層１２上にキャップ構造１４を有する点で、上記第１の実施の形態で述べた半導体装置１０Ａ（図２）と相違する。
【0053】
半導体装置１０Ｃのキャップ構造１４は、上記半導体装置１０Ａと同様に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有する。半導体装置１０Ｃでは、このようなキャップ構造１４が、ゲート電極１５とドレイン電極１７との間のバリア層１２上に設けられる。半導体装置１０Ｃでは、このようにバリア層１２上に設けられるキャップ構造１４により、その下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。
【0054】
即ち、半導体装置１０Ｃにおいても、上記半導体装置１０Ａについて述べたのと同様に、ＡｌＧａＮ等のバリア層１２上に設けられるキャップ層１４ａのＩｎＧａＮが有する圧縮ひずみにより、そのＩｎＧａＮ中にピエゾ分極が発生する。このキャップ層１４ａのＩｎＧａＮ中に発生するピエゾ分極により、ゲート電極１５とドレイン電極１７との間の領域に対応する、チャネル層１１とバリア層１２との接合界面の伝導帯Ｅｃが押し上げられ、２ＤＥＧ１３の生成が抑えられる。これにより、ゲート電極１５とドレイン電極１７との間の領域の、その下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。
【0055】
このように、ゲート電極１５とドレイン電極１７との間のバリア層１２上にキャップ構造１４が設けられ、その下方のチャネル層１１の２ＤＥＧ１３が低濃度化されることで、高耐圧の半導体装置１０Ｃが実現される。ゲート電極１５とドレイン電極１７との間に生じる電界を緩和し、高いドレイン電圧が印加される条件が用いられても適正に動作する、優れたデバイス特性を有する半導体装置１０Ｃが実現される。
【0056】
半導体装置１０Ｃでは、上記半導体装置１０Ａについて述べたのと同様に、キャップ層１４ａのＩｎＧａＮが、その上に形成されるキャップ層１４ｂのＧａＮによって保護される。これにより、キャップ層１４ａのＩｎＧａＮからＩｎが脱離する等のダメージが抑えられ、リーク電流の発生が抑えられる、信頼性の高い半導体装置１０Ｃが実現される。
【0057】
上記のような構成を有する半導体装置１０Ｃについて行ったシミュレーションの結果の一例を表２に示す。
【0058】
【表2】
【0059】
表２には、キャップ構造１４が設けられる「ドレイン側」と、キャップ構造１４が設けられない「ソース側」の、チャネル層１１の２ＤＥＧ１３の濃度［×１０１２ｃｍ－３］及びシート抵抗［Ω／□］のシミュレーション結果の一例を示している。表２より、「ドレイン側」のチャネル層１１の２ＤＥＧ１３の濃度は、「ソース側」のチャネル層１１の２ＤＥＧ１３の濃度に比べて低くなる。更に、「ドレイン側」のチャネル層１１のシート抵抗は、「ソース側」のチャネル層１１のシート抵抗に比べて高くなる。
【0060】
このように、半導体装置１０Ｃでは、キャップ構造１４により、チャネル層１１に生成される２ＤＥＧ１３が、ゲート電極１５とドレイン電極１７との間の領域の下方で低濃度化されるように変調され、高耐圧化される。ゲート電極１５とドレイン電極１７との間にキャップ構造１４が設けられることで、高耐圧で優れたデバイス特性を有する半導体装置１０Ｃが実現される。
【0061】
尚、半導体装置１０Ｃにおいても、上記半導体装置１０Ａについて述べたのと同様に、キャップ層１４ａのＩｎＧａＮは、その厚さを２ｎｍ以下とすることが好ましく、そのＩｎ組成ｘを０．０５以上０．２０以下の範囲とすることが好ましい。また、キャップ層１４ｂのＧａＮは、その厚さを２ｎｍ以上とすることが好ましい。ＩｎＧａＮのキャップ層１４ａとそれを保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４の厚さは、例えば、５ｎｍ以下に設定することができる。
【0062】
図６は第２の実施の形態に係る半導体装置の第１の変形例について説明する図である。図６には、半導体装置の一例の要部断面図を模式的に示している。
図６に示す半導体装置１０Ｄは、ゲート電極１５の全体がキャップ構造１４（そのキャップ層１４ｂ）の上面１４ｃ上に設けられる点で、上記半導体装置１０Ｃ（図５）と相違する。
図６に示す半導体装置１０Ｄは、ゲート電極１５の全体がキャップ構造１４（そのキャップ層１４ｂ）の上面１４ｃ上に設けられる点で、上記半導体装置１０Ｃ（図５）と相違する。
【0063】
半導体装置１０Ｄによっても、キャップ構造１４により、ゲート電極１５（その全体）下からドレイン電極１７までの領域の、その下方のチャネル層１１の２ＤＥＧ１３が低濃度化され、高耐圧化が実現される。
【0064】
図７は第２の実施の形態に係る半導体装置の第２の変形例について説明する図である。図７には、半導体装置の一例の要部断面図を模式的に示している。
図７に示す半導体装置１０Ｅは、ゲート電極１５がソース電極１６側に偏って設けられ、ゲート電極１５とドレイン電極１７との間隔が、ゲート電極１５とソース電極との間隔よりも広い、非対称構造を有する点で、上記半導体装置１０Ｃと相違する。
図７に示す半導体装置１０Ｅは、ゲート電極１５がソース電極１６側に偏って設けられ、ゲート電極１５とドレイン電極１７との間隔が、ゲート電極１５とソース電極との間隔よりも広い、非対称構造を有する点で、上記半導体装置１０Ｃと相違する。
【0065】
半導体装置１０Ｅでは、このように間隔を広げられたゲート電極１５とドレイン電極１７との間のバリア層１２上に、ＩｎＧａＮのキャップ層１４ａとそれを保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４が設けられる。
【0066】
半導体装置１０Ｅによっても、キャップ構造１４により、ゲート電極１５とドレイン電極１７との間の領域の、その下方のチャネル層１１の２ＤＥＧ１３が低濃度化され、高耐圧化が実現される。更に、半導体装置１０Ｅでは、ゲート電極１５とドレイン電極１７との間隔が広げられることで、それらの間に生じる電界の緩和効果が高められ、耐圧が向上される。
【0067】
尚、第２の実施の形態で述べた半導体装置１０Ｃ，１０Ｄ，１０Ｅは、上記第１の実施の形態で述べた半導体装置１０Ａ，１０Ｂと、共通の１枚の基板上に混載されてもよい。例えば、１枚の基板上に、半導体装置１０Ａと半導体装置１０Ｃとが混載された半導体装置等を得ることもできる。
【0068】
【0069】
図８に示す半導体装置１０Ｆは、ショットキーバリアダイオード（Schottky Barrier Diode；ＳＢＤ）の一例である。半導体装置１０Ｆは、チャネル層１１、バリア層１２、キャップ構造１４、カソード電極１８（オーミック電極）及びアノード電極１９（ショットキー電極）を有する。
【0070】
半導体装置１０Ｆのチャネル層１１及びバリア層１２には、上記半導体装置１０Ａ（図２）等について述べたのと同様の窒化物半導体が用いられる。半導体装置１０Ｆのキャップ構造１４は、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有する。半導体装置１０Ｆのキャップ構造１４は、カソード電極１８とアノード電極１９との間のバリア層１２上の、アノード電極１９寄りの一部の領域に設けられる。半導体装置１０Ｆのカソード電極１８及びアノード電極１９には、金属が用いられる。カソード電極１８は、オーミック電極として機能するようにバリア層１２上に設けられ、アノード電極１９は、ショットキー電極として機能するようにバリア層１２上に設けられる。
【0071】
一般に、ＳＢＤでは、逆方向バイアスの印加時に、ショットキー接続されるアノード電極側に電界が集中し易い。半導体装置１０Ｆでは、バリア層１２上のアノード電極１９寄りの一部の領域にキャップ構造１４が設けられ、その領域の下方のチャネル層１１の２ＤＥＧ１３が低濃度化されることで、逆方向バイアス印加時のアノード電極１９側の電界が緩和される。これにより、逆方向耐圧の高いＳＢＤが実現される。
【0072】
尚、第３の実施の形態で述べた半導体装置１０Ｆは、上記第１の実施の形態で述べた半導体装置１０Ａ，１０Ｂや上記第２の実施の形態で述べた半導体装置１０Ｃ，１０Ｄ，１０Ｅと、共通の１枚の基板上に混載されてもよい。例えば、１枚の基板上に、半導体装置１０Ａと半導体装置１０Ｆとが混載された半導体装置や、１枚の基板上に、半導体装置１０Ｃと半導体装置１０Ｆとが混載された半導体装置等を得ることもできる。或いは、１枚の基板上に、半導体装置１０Ａ及び半導体装置１０Ｃと、半導体装置１０Ｆとが混載された半導体装置等を得ることもできる。
【0073】
［第４の実施の形態］
ここでは、上記第１の実施の形態で述べたような構成を含む半導体装置及びその形成方法の一例について説明する。
ここでは、上記第１の実施の形態で述べたような構成を含む半導体装置及びその形成方法の一例について説明する。
【0074】
図９は第４の実施の形態に係る半導体装置の一例について説明する図である。図９には、半導体装置の一例の要部断面図を模式的に示している。
図９に示す半導体装置１０Ｇは、ＨＥＭＴの一例である。半導体装置１０Ｇは、基板２０と、その上に設けられた核形成層２１とを有する。基板２０には、例えば、半絶縁性ＳｉＣ基板が用いられる。核形成層２１には、窒化物半導体、例えば、ＡｌＮが用いられる。核形成層２１は、例えば、ＭＯＶＰＥ法を用いて形成される。
図９に示す半導体装置１０Ｇは、ＨＥＭＴの一例である。半導体装置１０Ｇは、基板２０と、その上に設けられた核形成層２１とを有する。基板２０には、例えば、半絶縁性ＳｉＣ基板が用いられる。核形成層２１には、窒化物半導体、例えば、ＡｌＮが用いられる。核形成層２１は、例えば、ＭＯＶＰＥ法を用いて形成される。
【0075】
基板２０上に設けられた核形成層２１上に、上記第１の実施の形態で述べたようなチャネル層１１及びバリア層１２が設けられる。チャネル層１１及びバリア層１２には、上記半導体装置１０Ａ（図２）等について述べたのと同様の窒化物半導体が用いられる。例えば、チャネル層１１にはＧａＮが用いられ、バリア層１２にはＡｌＧａＮが用いられる。バリア層１２上の一部の領域に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４が設けられる。キャップ構造１４上に、ゲート電極１５が設けられ、ゲート電極１５両側のバリア層１２上に、ソース電極１６及びドレイン電極１７が設けられる。ゲート電極１５両側のバリア層１２上、並びにソース電極１６及びドレイン電極１７上には、パッシベーション膜２２が設けられる。
【0076】
半導体装置１０Ｇでは、バリア層１２上の、ゲート電極１５が設けられる領域に、キャップ構造１４が設けられる。このバリア層１２上に設けられるキャップ構造１４の、ＩｎＧａＮのキャップ層１４ａに発生するピエゾ分極により、伝導帯が押し上げられ、ゲート電極１５が設けられる領域に対応するチャネル層１１の２ＤＥＧ１３が低濃度化される。これにより、ノーマリオフ型のＨＥＭＴとして機能する半導体装置１０Ｇが実現される。更に、半導体装置１０Ｇでは、ＩｎＧａＮのキャップ層１４ａ上に、それを保護するＧａＮのキャップ層１４ｂが設けられる。これにより、ノーマリオフ型のＨＥＭＴとして機能する、高信頼性の半導体装置１０Ｇが実現される。
【0077】
続いて、上記構成を有する半導体装置１０Ｇの形成方法の一例について説明する。
図１０～図１４は第４の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１０～図１４にはそれぞれ、半導体装置形成の各工程の一例の要部断面図を模式的に示している。
図１０～図１４は第４の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１０～図１４にはそれぞれ、半導体装置形成の各工程の一例の要部断面図を模式的に示している。
【0078】
まず、図１０に示すように、基板２０上に、ＭＯＶＰＥ法を用いて、核形成層２１、チャネル層１１、バリア層１２、キャップ層１４ａ及びキャップ層１４ｂが順次成長される。ここでは、基板２０に半絶縁性ＳｉＣ基板が用いられ、その上に、ＡｌＮの核形成層２１、ＧａＮのチャネル層１１、ＡｌｙＧａ１－ｙＮ（０＜ｙ＜１）のバリア層１２、ＩｎｘＧａ１－ｘＮ（０＜ｘ＜１）のキャップ層１４ａ及びＧａＮのキャップ層１４ｂが成長される場合を例にする。例えば、基板２０上に、厚さ１００ｎｍのＡｌＮの核形成層２１が成長され、その上に、厚さ３μｍのＧａＮのチャネル層１１が成長され、その上に、厚さ６ｎｍのＡｌ０．４Ｇａ０．６Ｎのバリア層１２が成長される。このバリア層１２上に、例えば、厚さ１ｎｍのＩｎ０．２Ｇａ０．８Ｎのキャップ層１４ａが成長され、その上に、厚さ３ｎｍのＧａＮのキャップ層１４ｂが成長される。
【0079】
ＭＯＶＰＥ法を用いた各層の成長において、ＡｌＮの成長には、Ａｌ源であるトリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）とアンモニア（ＮＨ３）との混合ガスが用いられる。ＧａＮの成長には、ガリウム（Ｇａ）源であるトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）とＮＨ３との混合ガスが用いられる。ＡｌＧａＮの成長には、ＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。ＩｎＧａＮの成長には、Ｉｎ源であるトリメチルインジウム（Tri-Methyl-Indium；ＴＭＩｎ）とＴＭＧａとＮＨ３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＡｌ、ＴＭＧａ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。成長圧力は、１ｋＰａ～１００ｋＰａ程度、成長温度は６００℃～１２００℃程度とされる。
【0080】
図１０に示す工程では、ＩｎＧａＮのキャップ層１４ａの成長後、続けてＧａＮのキャップ層１４ｂを成長することができる。これにより、ＩｎＧａＮがＧａＮで保護される。このようにＩｎＧａＮがＧａＮで保護されることで、後述する以降の工程において、ＩｎＧａＮが表面に露出した状態で高温に曝されることが回避される。これにより、ＩｎＧａＮからのＩｎの脱離等が抑えられ、所定の組成のＩｎＧａＮを含有するキャップ層１４ａを備える半導体装置１０Ｇが形成されるようになる。
【0081】
各層の成長後、ＩｎＧａＮのキャップ層１４ａ及びＧａＮのキャップ層１４ｂが、図１１に示すように、バリア層１２上の一部の領域（ゲート電極１５を形成する領域）に設けられるようにパターニングされ、キャップ構造１４が形成される。
【0082】
その際は、まず、成長された最上層のＧａＮのキャップ層１４ｂ上に、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、保護膜（図示せず）が形成される。保護膜の形成には、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。保護膜には、例えば、シリコン（Ｓｉ）、Ａｌ、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、Ｔａ又はタングステン（Ｗ）を含む酸化物、窒化物又は酸窒化物が用いられる。例えば、保護膜として、酸化シリコン（ＳｉＯ２）が形成される。形成された保護膜上に、フォトリソグラフィ技術を用いて、ゲート電極１５を形成する領域以外の部位に開口を有するレジストが形成され、これをマスクとするエッチング、例えば、フッ素系又は塩素系ガスを用いたドライエッチングが行われる。このエッチングにより、レジストの開口から露出する保護膜、その下のＧａＮのキャップ層１４ｂ及びＩｎＧａＮのキャップ層１４ａが除去される。このような方法により、図１１に示すような、ゲート電極１５を形成する領域のバリア層１２上に、ＩｎＧａＮのキャップ層１４ａとＧａＮのキャップ層１４ｂとを有するキャップ構造１４が形成された状態が得られる。保護膜は、キャップ構造１４上に残存されてもよいし（図示せず）、キャップ構造１４上から除去されてもよい。
【0083】
キャップ構造１４の形成後、フォトリソグラフィ技術を用いて、素子間分離領域に開口を有するレジストが設けられ、エッチング（塩素系ガスを用いたドライエッチング等）又はイオン注入により、素子間分離領域（図示せず）が形成されてもよい。
【0084】
次いで、図１２に示すように、キャップ構造１４両側のバリア層１２上に、ソース電極１６及びドレイン電極１７が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極１６及びドレイン電極１７を形成する領域のバリア層１２上に、電極用金属、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属がオーミック接続される。このような方法により、図１２に示すような、キャップ構造１４両側のバリア層１２上に、ソース電極１６及びドレイン電極１７が形成された状態が得られる。
【0085】
次いで、図１３に示すように、キャップ構造１４、ソース電極１６及びドレイン電極１７が形成されたバリア層１２上に、パッシベーション膜２２が形成される。例えば、プラズマＣＶＤ法を用いて、厚さ２ｎｍ～５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜２２が形成される。パッシベーション膜２２の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。パッシベーション膜２２には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜２２として、窒化シリコン（ＳｉＮ）が形成される。このような方法により、図１３に示すような、キャップ構造１４、ソース電極１６及びドレイン電極１７が形成されたバリア層１２上に、パッシベーション膜２２が形成された状態が得られる。
【0086】
次いで、図１４に示すように、ゲート電極１５を形成する領域のパッシベーション膜２２が除去され、キャップ構造１４が露出される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極１５を形成する領域に開口を有するレジストが形成され、これをマスクとするエッチングが行われる。このエッチングにより、レジストの開口から露出するパッシベーション膜２２が除去される。パッシベーション膜２２のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜２２のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。このような方法により、図１４に示すような、ゲート電極１５を形成する領域のパッシベーション膜２２が除去されてキャップ構造１４が露出された状態が得られる。
【0087】
尚、パッシベーション膜２２をエッチングする際のマスクとするレジストの開口位置や開口サイズは、適宜設定することができる。例えば、レジストをマスクとするエッチングによってパッシベーション膜２２が除去された部位から、キャップ構造１４の全部又は一部とバリア層１２の一部とが露出した状態や、キャップ構造１４の上面の一部のみが露出した状態等を得ることもできる。
【0088】
その後、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜２２から露出するキャップ構造１４上に、電極用金属、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成され、ゲート電極１５が形成される。これにより、上記図９に示したような半導体装置１０Ｇが得られる。
【0089】
尚、ここでは半導体装置１０Ｇのチャネル層１１に単層構造のＧａＮを用い、バリア層１２に単層構造のＡｌＧａＮを用いる例を示したが、チャネル層１１及びバリア層１２の構成は、この例に限定されるものではない。例えば、半導体装置１０Ｇにおいて、チャネル層１１には、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等の窒化物半導体が用いられてもよく、１種の窒化物半導体の単層構造が用いられてもよいし、１種又は２種以上の窒化物半導体の積層構造が用いられてもよい。また、半導体装置１０Ｇにおいて、バリア層１２には、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＡｌＮ等の窒化物半導体が用いられてもよく、１種の窒化物半導体の単層構造が用いられてもよいし、１種又は２種以上の窒化物半導体の積層構造が用いられてもよい。
【0090】
また、半導体装置１０Ｇのゲート電極１５、ソース電極１６及びドレイン電極１７に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極１５、ソース電極１６及びドレイン電極１７にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極１６及びドレイン電極１７の形成時には、それらの電極用金属の形成によってオーミック接続が実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極１５の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
【0091】
また、ここでは半導体装置１０Ｇの基板２０に半絶縁性ＳｉＣ基板を用いる例を示したが、電界効果トランジスタの機能を持つ構造部に窒化物半導体が用いられていれば、他の基板材料が用いられてもよい。基板２０は、半絶縁性であってもよいし、導電性であってもよい。基板２０には、半絶縁性ＳｉＣ基板のほか、導電性ＳｉＣ基板、サファイヤ基板、ＧａＮ基板、Ｓｉ基板、ダイヤモンド基板等が用いられてもよい。
【0092】
［第５の実施の形態］
ここでは、上記第２の実施の形態で述べたような構成を含む半導体装置及びその形成方法の一例について説明する。
ここでは、上記第２の実施の形態で述べたような構成を含む半導体装置及びその形成方法の一例について説明する。
【0093】
図１５は第５の実施の形態に係る半導体装置の一例について説明する図である。図１５には、半導体装置の一例の要部断面図を模式的に示している。
図１５に示す半導体装置１０Ｈは、ＨＥＭＴの一例である。半導体装置１０Ｈは、基板２０と、その上に設けられた核形成層２１とを有する。基板２０には、例えば、半絶縁性ＳｉＣ基板が用いられる。核形成層２１には、窒化物半導体、例えば、ＡｌＮが用いられる。基板２０上に設けられた核形成層２１上に、チャネル層１１及びバリア層１２が設けられる。例えば、チャネル層１１にはＧａＮが用いられ、バリア層１２にはＡｌＧａＮが用いられる。バリア層１２上に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４、並びにゲート電極１５、ソース電極１６及びドレイン電極１７が設けられる。キャップ構造１４は、ゲート電極１５とドレイン電極１７との間のバリア層１２上に設けられる。ゲート電極１５両側のバリア層１２上、ソース電極１６及びドレイン電極１７上、並びにゲート電極１５とドレイン電極１７との間のキャップ構造１４上には、パッシベーション膜２２が設けられる。
図１５に示す半導体装置１０Ｈは、ＨＥＭＴの一例である。半導体装置１０Ｈは、基板２０と、その上に設けられた核形成層２１とを有する。基板２０には、例えば、半絶縁性ＳｉＣ基板が用いられる。核形成層２１には、窒化物半導体、例えば、ＡｌＮが用いられる。基板２０上に設けられた核形成層２１上に、チャネル層１１及びバリア層１２が設けられる。例えば、チャネル層１１にはＧａＮが用いられ、バリア層１２にはＡｌＧａＮが用いられる。バリア層１２上に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４、並びにゲート電極１５、ソース電極１６及びドレイン電極１７が設けられる。キャップ構造１４は、ゲート電極１５とドレイン電極１７との間のバリア層１２上に設けられる。ゲート電極１５両側のバリア層１２上、ソース電極１６及びドレイン電極１７上、並びにゲート電極１５とドレイン電極１７との間のキャップ構造１４上には、パッシベーション膜２２が設けられる。
【0094】
半導体装置１０Ｈでは、バリア層１２上の、ゲート電極１５とドレイン電極１７との間の領域に、キャップ構造１４が設けられる。このバリア層１２上に設けられるキャップ構造１４の、ＩｎＧａＮのキャップ層１４ａに発生するピエゾ分極により、伝導帯が押し上げられ、ゲート電極１５とドレイン電極１７との間の領域に対応する、その領域の下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。これにより、ＨＥＭＴとして機能する、高耐圧の半導体装置１０Ｈが実現される。更に、半導体装置１０Ｈでは、ＩｎＧａＮのキャップ層１４ａ上に、それを保護するＧａＮのキャップ層１４ｂが設けられる。これにより、ＨＥＭＴとして機能する、高信頼性の半導体装置１０Ｈが実現される。
【0095】
続いて、上記構成を有する半導体装置１０Ｈの形成方法の一例について説明する。
図１６～図１９は第５の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１６～図１９にはそれぞれ、半導体装置形成の各工程の一例の要部断面図を模式的に示している。
図１６～図１９は第５の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１６～図１９にはそれぞれ、半導体装置形成の各工程の一例の要部断面図を模式的に示している。
【0096】
半導体装置１０Ｈの形成では、まず、上記第４の実施の形態で述べた半導体装置１０Ｇの形成と同様に、基板２０上に、ＭＯＶＰＥ法を用いて、核形成層２１、チャネル層１１、バリア層１２、キャップ層１４ａ及びキャップ層１４ｂが順次成長される（図１０）。例えば、基板２０に半絶縁性ＳｉＣ基板が用いられ、その基板２０上に、厚さ１００ｎｍのＡｌＮの核形成層２１が成長され、その上に、厚さ３μｍのＧａＮのチャネル層１１が成長され、その上に、厚さ６ｎｍのＡｌ０．５Ｇａ０．５Ｎのバリア層１２が成長される。このバリア層１２上に、例えば、厚さ１ｎｍのＩｎ０．２Ｇａ０．８Ｎのキャップ層１４ａが成長され、その上に、厚さ３ｎｍのＧａＮのキャップ層１４ｂが成長される。
【0097】
ＩｎＧａＮのキャップ層１４ａの成長後、続けてＧａＮのキャップ層１４ｂが成長され、ＩｎＧａＮがＧａＮで保護されることで、後述する以降の工程において、ＩｎＧａＮが表面に露出した状態で高温に曝されることが回避される。これにより、ＩｎＧａＮからのＩｎの脱離等が抑えられ、所定の組成のＩｎＧａＮを含有するキャップ層１４ａを備える半導体装置１０Ｈが形成されるようになる。
【0098】
各層の成長後、ＩｎＧａＮのキャップ層１４ａ及びＧａＮのキャップ層１４ｂが、図１６に示すように、バリア層１２上の一部の領域（ゲート電極１５とドレイン電極１７との間となる領域）に設けられるようにパターニングされ、キャップ構造１４が形成される。その際は、最上層のＧａＮのキャップ層１４ｂ上に保護膜（図示せず）が形成され、フォトリソグラフィ技術及びエッチング技術を用いて、ゲート電極１５とドレイン電極１７との間の領域以外の保護膜、キャップ層１４ｂ及びキャップ層１４ａが除去される。これにより、図１６に示すような、キャップ構造１４がバリア層１２上の一部の領域に形成された状態が得られる。保護膜は、キャップ構造１４上に残存されてもよいし（図示せず）、キャップ構造１４上から除去されてもよい。
【0099】
キャップ構造１４の形成後には、素子間分離領域（図示せず）が形成されてもよい。
次いで、図１７に示すように、バリア層１２上に、ソース電極１６及びドレイン電極１７が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極１６及びドレイン電極１７を形成する領域のバリア層１２上に、電極用金属、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属がオーミック接続される。これにより、図１７に示すような、バリア層１２上に、ソース電極１６及びドレイン電極１７が形成された状態が得られる。
次いで、図１７に示すように、バリア層１２上に、ソース電極１６及びドレイン電極１７が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極１６及びドレイン電極１７を形成する領域のバリア層１２上に、電極用金属、例えば、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属がオーミック接続される。これにより、図１７に示すような、バリア層１２上に、ソース電極１６及びドレイン電極１７が形成された状態が得られる。
【0100】
次いで、図１８に示すように、キャップ構造１４、ソース電極１６及びドレイン電極１７が形成されたバリア層１２上に、パッシベーション膜２２が形成される。例えば、プラズマＣＶＤ法、ＡＬＤ法、スパッタ法等を用いて、厚さ２ｎｍ～５００ｎｍ、例えば、厚さ１００ｎｍのパッシベーション膜２２が形成される。パッシベーション膜２２には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷを含む酸化物、窒化物又は酸窒化物が用いられる。例えば、パッシベーション膜２２として、ＳｉＮが形成される。これにより、図１８に示すような、キャップ構造１４、ソース電極１６及びドレイン電極１７が形成されたバリア層１２上に、パッシベーション膜２２が形成された状態が得られる。
【0101】
次いで、図１９に示すように、ゲート電極１５を形成する領域のパッシベーション膜２２が除去される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極１５を形成する領域に開口を有するレジストが形成され、これをマスクとするエッチングが行われる。このエッチングにより、レジストの開口から露出するパッシベーション膜２２が除去される。パッシベーション膜２２のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチング、或いはフッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われる。これにより、図１９に示すような、ゲート電極１５を形成する領域のパッシベーション膜２２が除去された状態が得られる。パッシベーション膜２２が除去された領域には、キャップ構造１４の端部が露出されていてもよい。
【0102】
尚、パッシベーション膜２２をエッチングする際のマスクとするレジストの開口位置や開口サイズは、適宜設定することができる。例えば、レジストをマスクとするエッチングによってパッシベーション膜２２が除去された部位から、キャップ構造１４及びバリア層１２のうち、キャップ構造１４のみが露出した状態や、バリア層１２のみが露出した状態等を得ることもできる。
【0103】
その後、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜２２が除去された領域に、電極用金属、例えば、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成され、ゲート電極１５が形成される。これにより、上記図１５に示したような半導体装置１０Ｈが得られる。
【0104】
尚、ここでは半導体装置１０Ｈのチャネル層１１に単層構造のＧａＮを用い、バリア層１２に単層構造のＡｌＧａＮを用いる例を示したが、チャネル層１１及びバリア層１２の構成は、この例に限定されるものではない。例えば、半導体装置１０Ｈにおいて、チャネル層１１には、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等の窒化物半導体が用いられてもよく、１種の窒化物半導体の単層構造が用いられてもよいし、１種又は２種以上の窒化物半導体の積層構造が用いられてもよい。また、半導体装置１０Ｈにおいて、バリア層１２には、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＡｌＮ等の窒化物半導体が用いられてもよく、１種の窒化物半導体の単層構造が用いられてもよいし、１種又は２種以上の窒化物半導体の積層構造が用いられてもよい。
【0105】
また、半導体装置１０Ｈのゲート電極１５、ソース電極１６及びドレイン電極１７に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極１５、ソース電極１６及びドレイン電極１７にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極１６及びドレイン電極１７の形成時には、それらの電極用金属の形成によってオーミック接続が実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極１５の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
【0106】
また、ここでは半導体装置１０Ｈの基板２０に半絶縁性ＳｉＣ基板を用いる例を示したが、電界効果トランジスタの機能を持つ構造部に窒化物半導体が用いられていれば、他の基板材料が用いられてもよい。基板２０は、半絶縁性であってもよいし、導電性であってもよい。基板２０には、半絶縁性ＳｉＣ基板のほか、導電性ＳｉＣ基板、サファイヤ基板、ＧａＮ基板、Ｓｉ基板、ダイヤモンド基板等が用いられてもよい。
【0107】
［第６の実施の形態］
ここでは、上記第３の実施の形態で述べたような構成を含む半導体装置及びその形成方法の一例について説明する。
ここでは、上記第３の実施の形態で述べたような構成を含む半導体装置及びその形成方法の一例について説明する。
【0108】
図２０は第６の実施の形態に係る半導体装置の一例について説明する図である。図２０には、半導体装置の一例の要部断面図を模式的に示している。
図２０に示す半導体装置１０Ｉは、ＳＢＤの一例である。半導体装置１０Ｉは、基板２０と、その上に設けられた核形成層２１とを有する。基板２０には、例えば、半絶縁性ＳｉＣ基板が用いられる。核形成層２１には、窒化物半導体、例えば、ＡｌＮが用いられる。基板２０上に設けられた核形成層２１上に、チャネル層１１及びバリア層１２が設けられる。例えば、チャネル層１１にはＧａＮが用いられ、バリア層１２にはＡｌＧａＮが用いられる。バリア層１２上に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４、並びにカソード電極１８（オーミック電極）及びアノード電極１９（ショットキー電極）が設けられる。キャップ構造１４は、カソード電極１８とアノード電極１９との間のバリア層１２上の、アノード電極１９寄りの一部の領域に設けられる。カソード電極１８は、オーミック電極として機能するようにバリア層１２上に設けられ、アノード電極１９は、ショットキー電極として機能するようにバリア層１２上に設けられる。キャップ構造１４、カソード電極１８及びアノード電極１９が設けられたバリア層１２上には、パッシベーション膜２２が設けられる。
図２０に示す半導体装置１０Ｉは、ＳＢＤの一例である。半導体装置１０Ｉは、基板２０と、その上に設けられた核形成層２１とを有する。基板２０には、例えば、半絶縁性ＳｉＣ基板が用いられる。核形成層２１には、窒化物半導体、例えば、ＡｌＮが用いられる。基板２０上に設けられた核形成層２１上に、チャネル層１１及びバリア層１２が設けられる。例えば、チャネル層１１にはＧａＮが用いられ、バリア層１２にはＡｌＧａＮが用いられる。バリア層１２上に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４、並びにカソード電極１８（オーミック電極）及びアノード電極１９（ショットキー電極）が設けられる。キャップ構造１４は、カソード電極１８とアノード電極１９との間のバリア層１２上の、アノード電極１９寄りの一部の領域に設けられる。カソード電極１８は、オーミック電極として機能するようにバリア層１２上に設けられ、アノード電極１９は、ショットキー電極として機能するようにバリア層１２上に設けられる。キャップ構造１４、カソード電極１８及びアノード電極１９が設けられたバリア層１２上には、パッシベーション膜２２が設けられる。
【0109】
半導体装置１０Ｉでは、バリア層１２上のアノード電極１９寄りの一部の領域にキャップ構造１４が設けられ、そのＩｎＧａＮのキャップ層１４ａに発生するピエゾ分極の作用により、その領域の下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。これにより、逆方向バイアス印加時のアノード電極１９側の電界が緩和され、ＳＢＤとして機能する、逆方向耐圧の高い半導体装置１０Ｉが実現される。更に、半導体装置１０Ｉでは、ＩｎＧａＮのキャップ層１４ａ上に、それを保護するＧａＮのキャップ層１４ｂが設けられる。これにより、ＳＢＤとして機能する、高信頼性の半導体装置１０Ｉが実現される。
【0110】
上記構成を有する半導体装置１０Ｉは、上記第４及び第５の実施の形態において上記図１０及び図１６～図１８について述べたような方法を用いて、形成することができる。
即ち、まず、上記図１０の例に従い、基板２０上に、ＭＯＶＰＥ法を用いて、核形成層２１、チャネル層１１、バリア層１２、キャップ層１４ａ及びキャップ層１４ｂが順次成長される。この時、ＩｎＧａＮのキャップ層１４ａの成長後、続けてＧａＮのキャップ層１４ｂが成長されることで、ＩｎＧａＮがＧａＮで保護される。
即ち、まず、上記図１０の例に従い、基板２０上に、ＭＯＶＰＥ法を用いて、核形成層２１、チャネル層１１、バリア層１２、キャップ層１４ａ及びキャップ層１４ｂが順次成長される。この時、ＩｎＧａＮのキャップ層１４ａの成長後、続けてＧａＮのキャップ層１４ｂが成長されることで、ＩｎＧａＮがＧａＮで保護される。
【0111】
次いで、上記図１６の例に従い、ＩｎＧａＮのキャップ層１４ａ及びＧａＮのキャップ層１４ｂがパターニングされ、キャップ構造１４が形成される。
次いで、上記図１７の例に従い、バリア層１２上に電極用金属が形成され、カソード電極１８及びアノード電極１９が形成される。その際、カソード電極１８は、オーミック電極として機能するようにバリア層１２上に形成され、アノード電極１９は、ショットキー電極として機能するようにバリア層１２上に形成される。半導体装置１０Ｉの形成では、カソード電極１８及びアノード電極１９についてそれぞれオーミック接続及びショットキー接続が実現されるように、形成が別々の工程で行われてもよく、また、互いに異なる種類の電極用金属が用いられてもよい。
次いで、上記図１７の例に従い、バリア層１２上に電極用金属が形成され、カソード電極１８及びアノード電極１９が形成される。その際、カソード電極１８は、オーミック電極として機能するようにバリア層１２上に形成され、アノード電極１９は、ショットキー電極として機能するようにバリア層１２上に形成される。半導体装置１０Ｉの形成では、カソード電極１８及びアノード電極１９についてそれぞれオーミック接続及びショットキー接続が実現されるように、形成が別々の工程で行われてもよく、また、互いに異なる種類の電極用金属が用いられてもよい。
【0112】
次いで、上記図１８の例に従い、キャップ構造１４、カソード電極１８及びアノード電極１９が形成されたバリア層１２上に、パッシベーション膜２２が形成される。
例えば、このような方法が用いられ、図２０に示すような構成を有する半導体装置１０Ｉが形成される。
例えば、このような方法が用いられ、図２０に示すような構成を有する半導体装置１０Ｉが形成される。
【0113】
尚、半導体装置１０Ｉにおいても、チャネル層１１には、ＧａＮのほか、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等の窒化物半導体が用いられてもよく、１種の窒化物半導体の単層構造が用いられてもよいし、１種又は２種以上の窒化物半導体の積層構造が用いられてもよい。バリア層１２には、ＡｌＧａＮのほか、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＡｌＮ等の窒化物半導体が用いられてもよく、１種の窒化物半導体の単層構造が用いられてもよいし、１種又は２種以上の窒化物半導体の積層構造が用いられてもよい。また、基板２０には、半絶縁性ＳｉＣ基板のほか、導電性ＳｉＣ基板、サファイヤ基板、ＧａＮ基板、Ｓｉ基板、ダイヤモンド基板等が用いられてもよい。
【0114】
以上、第１～第６の実施の形態で述べたような構成を有する半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0115】
［第７の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第７の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第７の実施の形態として説明する。
【0116】
図２１は第７の実施の形態に係る半導体パッケージの一例について説明する図である。図２１には、半導体パッケージの一例の要部平面図を模式的に示している。
図２１に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べた半導体装置１０Ａ、半導体装置１０Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
図２１に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べた半導体装置１０Ａ、半導体装置１０Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【0117】
半導体装置１０Ａは、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１０Ａには、上記ゲート電極１５に接続されたパッド１５ａ、ソース電極１６に接続されたパッド１６ａ及びドレイン電極１７に接続されたパッド１７ａが設けられる。パッド１５ａ、パッド１６ａ及びパッド１７ａはそれぞれ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１０Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0118】
例えば、上記第１の実施の形態で述べた半導体装置１０Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。ここでは、半導体装置１０Ａを例にしたが、ＨＥＭＴとして機能する他の半導体装置１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等を用いて、同様に高性能の半導体パッケージを得ることが可能である。
【0119】
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等では、バリア層１２上の一部の領域に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４が設けられる。そして、キャップ構造１４下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。キャップ構造１４が、ゲート電極１５下に設けられることで、ＨＥＭＴのノーマリオフ化が実現される。キャップ構造１４が、ゲート電極１５とドレイン電極１７との間に設けられることで、ＨＥＭＴの高耐圧化が実現される。ＩｎＧａＮのキャップ層１４ａがＧａＮのキャップ層１４ｂで保護されることで、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられ、高性能の半導体パッケージ２００が実現される。
【0120】
また、ＳＢＤとして機能する半導体装置１０Ｆ，１０Ｉ等を用いてディスクリートパッケージを得ることもできる。上記のように、半導体装置１０Ｆ，１０Ｉ等では、キャップ構造１４が、カソード電極１８とアノード電極１９との間のアノード電極１９寄りの一部の領域に設けられることで、ＳＢＤの逆方向耐圧の向上が実現される。ＩｎＧａＮのキャップ層１４ａがＧａＮのキャップ層１４ｂで保護されることで、高信頼性のＳＢＤが実現される。このような優れた特性を有する半導体装置１０Ｆ，１０Ｉ等が用いられ、高性能の半導体パッケージが実現される。
【0121】
［第８の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第８の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第８の実施の形態として説明する。
【0122】
図２２は第８の実施の形態に係る力率改善回路の一例について説明する図である。図２２には、力率改善回路の一例の等価回路図を示している。
図２２に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図２２に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0123】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0124】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、ＨＥＭＴとして機能する上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられる。
【0125】
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等では、バリア層１２上の一部の領域に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４が設けられる。そして、キャップ構造１４下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。キャップ構造１４が、ゲート電極１５下に設けられることで、ＨＥＭＴのノーマリオフ化が実現される。キャップ構造１４が、ゲート電極１５とドレイン電極１７との間に設けられることで、ＨＥＭＴの高耐圧化が実現される。ＩｎＧａＮのキャップ層１４ａがＧａＮのキャップ層１４ｂで保護されることで、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0126】
また、ＰＦＣ回路３００のダイオード３２０やダイオードブリッジ３６０には、ＳＢＤとして機能する上記半導体装置１０Ｆ，１０Ｉ等が用いられてもよい。上記のように、半導体装置１０Ｆ，１０Ｉ等では、キャップ構造１４が、カソード電極１８とアノード電極１９との間のアノード電極１９寄りの一部の領域に設けられることで、ＳＢＤの逆方向耐圧の向上が実現される。ＩｎＧａＮのキャップ層１４ａがＧａＮのキャップ層１４ｂで保護されることで、高信頼性のＳＢＤが実現される。このような優れた特性を有する半導体装置１０Ｆ，１０Ｉ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0127】
［第９の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第９の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第９の実施の形態として説明する。
【0128】
図２３は第９の実施の形態に係る電源装置の一例について説明する図である。図２３には、電源装置の一例の等価回路図を示している。
図２３に示す電源装置４００は、高圧の一次側回路４１０及び低圧の二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図２３に示す電源装置４００は、高圧の一次側回路４１０及び低圧の二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0129】
一次側回路４１０には、上記第８の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数（ここでは一例として４つ）のスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0130】
二次側回路４２０には、複数（ここでは一例として３つ）のスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、ＨＥＭＴとして機能する上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、シリコンを用いた通常のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、ＨＥＭＴとして機能する上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、シリコンを用いた通常のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタが用いられる。
【0131】
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等では、バリア層１２上の一部の領域に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４が設けられる。そして、キャップ構造１４下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。キャップ構造１４が、ゲート電極１５下に設けられることで、ＨＥＭＴのノーマリオフ化が実現される。キャップ構造１４が、ゲート電極１５とドレイン電極１７との間に設けられることで、ＨＥＭＴの高耐圧化が実現される。ＩｎＧａＮのキャップ層１４ａがＧａＮのキャップ層１４ｂで保護されることで、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられ、高性能の電源装置４００が実現される。
【0132】
また、一次側回路４１０に含まれるＰＦＣ回路３００のダイオード３２０やダイオードブリッジ３６０には、上記第８の実施の形態で述べたように、ＳＢＤとして機能する上記半導体装置１０Ｆ，１０Ｉ等が用いられてもよい。優れた特性を有する半導体装置１０Ｆ，１０Ｉ等が用いられ、高性能のＰＦＣ回路３００が実現され、そのようなＰＦＣ回路３００が用いられ、高性能の電源装置４００が実現される。
【0133】
［第１０の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第１０の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第１０の実施の形態として説明する。
【0134】
図２４は第１０の実施の形態に係る増幅器の一例について説明する図である。図２４には、増幅器の一例の等価回路図を示している。
図２４に示す増幅器５００は、ディジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０、及びパワーアンプ５４０を含む。
図２４に示す増幅器５００は、ディジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０、及びパワーアンプ５４０を含む。
【0135】
ディジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてディジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0136】
このような構成を有する増幅器５００のパワーアンプ５４０に、ＨＥＭＴとして機能する上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられる。
【0137】
上記のように、半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等では、バリア層１２上の一部の領域に、ＩｎＧａＮのキャップ層１４ａとその表面を保護するＧａＮのキャップ層１４ｂとを有するキャップ構造１４が設けられる。そして、キャップ構造１４下方のチャネル層１１の２ＤＥＧ１３が低濃度化される。キャップ構造１４が、ゲート電極１５下に設けられることで、ＨＥＭＴのノーマリオフ化が実現される。キャップ構造１４が、ゲート電極１５とドレイン電極１７との間に設けられることで、ＨＥＭＴの高耐圧化が実現される。ＩｎＧａＮのキャップ層１４ａがＧａＮのキャップ層１４ｂで保護されることで、高信頼性のＨＥＭＴが実現される。このような優れた特性を有する半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｇ，１０Ｈ等が用いられ、高性能の増幅器５００が実現される。
【0138】
また、増幅器５００にダイオードが用いられる場合、そのダイオードには、半導体装置１０Ｆ，１０Ｉ等のＳＢＤが用いられてもよい。上記のように、半導体装置１０Ｆ，１０Ｉ等では、キャップ構造１４が、カソード電極１８とアノード電極１９との間のアノード電極１９寄りの一部の領域に設けられることで、ＳＢＤの逆方向耐圧の向上が実現される。ＩｎＧａＮのキャップ層１４ａがＧａＮのキャップ層１４ｂで保護されることで、高信頼性のＳＢＤが実現される。このような優れた特性を有する半導体装置１０Ｆ，１０Ｉ等が用いられ、高性能の増幅器５００が実現される。
【0139】
上記半導体装置１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉ等を適用した各種電子装置（上記第７～第１０の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することが可能である。
【符号の説明】
【0140】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉ，１００Ａ，１００Ｂ 半導体装置
１１，１０１ チャネル層
１２，１０２ バリア層
１２ｃ，１４ｃ 上面
１３，１０３ ２ＤＥＧ
１４ キャップ構造
１４ａ，１４ｂ，１０４Ａ，１０４Ｂ キャップ層
１５，１０５ ゲート電極
１５ａ，１６ａ，１７ａ パッド
１６，１０６ ソース電極
１７，１０７ ドレイン電極
１８ カソード電極
１９ アノード電極
２０ 基板
２１ 核形成層
２２ パッシベーション膜
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ ディジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
１１，１０１ チャネル層
１２，１０２ バリア層
１２ｃ，１４ｃ 上面
１３，１０３ ２ＤＥＧ
１４ キャップ構造
１４ａ，１４ｂ，１０４Ａ，１０４Ｂ キャップ層
１５，１０５ ゲート電極
１５ａ，１６ａ，１７ａ パッド
１６，１０６ ソース電極
１７，１０７ ドレイン電極
１８ カソード電極
１９ アノード電極
２０ 基板
２１ 核形成層
２２ パッシベーション膜
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ ディジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】