特許 7232743 半導体装置及びそれを用いた整流素子、オルタネータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-02-22

(45)【発行日】2023-03-03

(54)【発明の名称】半導体装置及びそれを用いた整流素子、オルタネータ

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230224BHJP

   H02M 7/21 20060101ALI20230224BHJP

   H01L 21/8234 20060101ALI20230224BHJP

   H01L 27/06 20060101ALI20230224BHJP

   H01L 27/088 20060101ALI20230224BHJP

   H01L 29/06 20060101ALI20230224BHJP

   H01L 21/329 20060101ALI20230224BHJP

   H01L 29/866 20060101ALI20230224BHJP

   H01L 23/48 20060101ALI20230224BHJP

【ＦＩ】

H01L29/78 652N

H02M7/21 A

H01L27/06 102A

H01L27/088 E

H01L29/78 657A

H01L29/78 653C

H01L29/78 652P

H01L29/90 D

H01L29/06 301F

H01L29/06 301V

H01L29/06 301G

H01L29/78 652S

H01L23/48 G

H01L23/48 F

【請求項の数】 10

(21)【出願番号】P 2019193215

(22)【出願日】2019-10-24

(65)【公開番号】P2021068812

(43)【公開日】2021-04-30

【審査請求日】2022-04-15

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】白石 正樹

(72)【発明者】

【氏名】坂野 順一

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１９－０３３１４４（ＪＰ，Ａ）

【文献】特開２００７－１１０００２（ＪＰ，Ａ）

【文献】特開２０１６－１６２９４８（ＪＰ，Ａ）

【文献】特開２０１９－１２９６５６（ＪＰ，Ａ）

【文献】特表２０１１－５０７４６８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／８２３４

Ｈ０２Ｍ ７／２１

Ｈ０１Ｌ ２３／４８

(57)【特許請求の範囲】

【請求項1】

ツェナーダイオード内蔵ＭＯＳＦＥＴを備える半導体装置において、
ＭＯＳＦＥＴが動作するアクティブ領域と、
前記アクティブ領域よりも外側に配置され、チップ周辺部の耐圧を保持する周辺領域と、を備え、
前記アクティブ領域は、チップ中心部を含む第１の領域と、前記第１の領域よりも外側に配置される第２の領域と、を有し、
前記第１の領域の耐圧は、前記第２の領域の耐圧及び前記周辺領域の耐圧よりも低いことを特徴とする半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記第１の領域の耐圧は、前記半導体装置にサージが発生し、前記第１の領域の温度が上昇し、前記第２の領域の温度よりも高くなった場合であっても、前記第２の領域の耐圧及び前記周辺領域の耐圧よりも低いことを特徴とする半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記第１の領域及び前記第２の領域には複数の単位セルが配列されており、
前記第１の領域の単位セルの各々にはツェナーダイオードが設けられており、
前記ツェナーダイオードの耐圧は、前記第２の領域の耐圧及び前記周辺領域の耐圧よりも低いことを特徴とする半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層と、
前記第２半導体層上に形成された第２導電型の第３半導体層と、
前記第３半導体層を貫通し、前記第２半導体層に到達するトレンチゲートと、
前記第３半導体層上に形成された第１導電型の第４半導体層と、
前記第４半導体層を貫通し、前記第３半導体層に到達するコンタクトと、を有し、
前記ツェナーダイオードは、前記第２半導体層と前記第３半導体層の接合部の中心部に設けられることを特徴とする半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
前記第２半導体層と第３半導体層の接合部の中心部近傍の前記第２半導体層内に、第１半導体型の第５半導体層を有し、
前記第２半導体層と第３半導体層の接合部の中心部近傍の前記第３半導体層内に、第２導電型の第６半導体層を有することを特徴とする半導体装置。

【請求項6】

請求項５に記載の半導体装置において、

前記第５半導体層の不純物濃度は前記第２半導体層の不純物濃度よりも高く、前記第６半導体層の不純物濃度は前記第３半導体層の不純物濃度よりも高いことを特徴とする半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記半導体装置を覆う保護膜を有し、
前記第１の領域は、前記保護膜に設けられた開口部内に配置されることを特徴とする半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
前記第１の領域は、前記開口部内に設けられた配線用の銅端子の直下にのみ配置されることを特徴とする半導体装置。

【請求項9】

オルタネータに用いられる整流素子において、
上面視で略円形の外周部と前記外周部内に収まる略円形の台座を有する第１の外部電極と、
前記台座上に配置され、樹脂封止された内部パッケージと、
前記内部パッケージを挟んで前記第１の外部電極とは反対側に配置された第２の外部電極と、
を備え、
前記内部パッケージ内に、半導体装置と、
前記半導体装置のドレイン電極とソース電極の電圧または電流が入力され、当該入力された電圧または電流に基づいて、前記半導体装置のゲートを駆動する制御ＩＣチップと、
前記制御ＩＣチップに電源を供給するコンデンサと、
前記ドレイン電極と接続されたドレインフレームと、
前記ソース電極と接続された銅ブロックと、を有し、
前記ドレインフレーム及び前記銅ブロックの表面は前記樹脂に封止されることなく、前記内部パッケージ表面に露出しており、
前記ドレインフレーム及び前記銅ブロックのいずれか一方と前記第１の外部電極とが接合材を用いて電気的に接続され、
前記ドレインフレーム及び前記銅ブロックの他方と前記第２の外部電極とが接合材を用いて電気的に接続されており、
前記半導体装置は、請求項１から８のいずれか１項に記載の半導体装置であることを特徴とする整流素子。

【請求項10】

請求項９に記載の整流素子を備えることを特徴とするオルタネータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の構造に係り、特に、車載用オルタネータ（交流発電機）などに搭載され、高い信頼性が要求される電力制御用半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

自動車にて発電を行うオルタネータ（交流発電機）には、発電した交流電圧を整流して直流電圧に変換し、バッテリを充電する整流回路が設けられている。この整流回路に用いられる整流素子としては、これまでダイオードが用いられてきた。

【0003】

ダイオードを用いた整流素子は、例えば、特許文献１に示されるように、ダイオードチップの上面の端子をリード電極に接続し、ダイオードチップの下面の端子をベース電極に接続する。ベース電極から成るパッケージの外形は円形をしており、その円形のパッケージをオルタネータの電極板に半田もしくは圧入によって固定して用いる。

【0004】

円形のパッケージを用いることで、電極の回転軸方向の位置を合わせることなしにダイオードをオルタネータの電極板に固定することができ、オルタネータの整流部の組み立てが容易になる。オルタネータ一台当たり６個もしくは１２個もの多数の整流素子をオルタネータの電極板に固定する必要があり、容易に整流素子をオルタネータに固定できることは、オルタネータの組み立て工程の簡素化、低コスト化に重要である。

【0005】

しかしながら、ダイオードは安価ではあるが、順方向電圧降下があり、損失が大きい。これに対して、近年ではダイオードに代わり、ＭＯＳＦＥＴがオルタネータ用の整流素子として使われ始めている。ＭＯＳＦＥＴを同期整流することにより、順方向電圧降下がなく０Ｖから順方向電流が立ち上がり、損失が少ない整流素子を実現可能である。

【0006】

例えば、特許文献２には、従来の２端子である円形パッケージにＭＯＳＦＥＴとそれを制御する制御ＩＣ、制御ＩＣに電源を供給するコンデンサを搭載し、ＭＯＳＦＥＴのソース・ドレイン間の電圧でＭＯＳＦＥＴのオン・オフを自律的に判定して、従来と同形のパッケージを用いたまま、低損失化できるオルタネータ向け整流素子が示されている。

【0007】

また、オルタネータでは、発電動作時にオルタネータの出力端子やバッテリの端子が外れるロードダンプと呼ばれる現象が生じたときに、発電で生じるエネルギーを内部で消費して、オルタネータの出力端子に高電圧が出力しないようにする必要がある。そのため、特許文献２には、ＭＯＳＦＥＴと並列にツェナーダイオードを搭載し、ロードダンプ時に発生するサージエネルギーをツェナーダイオードで消費する整流素子も示されている。

【0008】

サージエネルギーを消費するためにツェナーダイオードをＭＯＳＦＥＴと並列に搭載すると、その分ＭＯＳＦＥＴの搭載面積が小さくなるため、オルタネータの高出力化が制限される。そこで、例えば、特許文献３には、ＭＯＳＦＥＴのアクティブ領域内に、サージ発生時にアバランシェするＭＯＳＦＥＴより降伏電圧の低いツェナーダイオードを設けた、ツェナーダイオード内蔵ＭＯＳＦＥＴを搭載することでサージ耐量を確保しつつ、オルタネータの高出力化ができると示されている。

【0009】

また、特許文献４には、ショットキ接合とｐｎ接合を備える半導体装置であって、ｐｎ接合部の降伏電圧を、ショットキ接合及びガードリング部のｐｎ接合より低くすることで、サージ耐量を確保できると示されている。

【先行技術文献】

【特許文献】

【0010】

【文献】特開平１０－２１５５５２号公報

【文献】特開２０１５－１１６０５３号公報

【文献】特開２０１９－０３３１４４号公報

【文献】特開２０１２－１７４８７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

図１１および図１２に、従来の代表的なツェナーダイオード内蔵ＭＯＳＦＥＴの断面構造とサージ発生時のアバランシェ電流を示す。

【0012】

上記特許文献３や特許文献４では、アクティブ領域内に降伏電圧の低い構造を設けることで、サージ耐量を確保できる構造を示しているが、実際の構造においては、図１１に示すようにアクティブ領域は周辺領域の保護膜２４２の下部にまで設けられており、サージが発生した際には、図１２に示すように保護膜２４２の下部にあるアクティブ領域でもアバランシェ電流が発生する。

【0013】

アバランシェ電流は、保護膜２４２の開口部に接続されたメッキ層２４０や半田層２４１、銅ブロック２５０を介して流れるため、保護膜２４２の開口部周辺にアバランシェ電流が集中し、温度が上昇し破壊するという課題がある。

【0014】

一方、保護膜２４２の開口部の下部にのみアクティブ領域を設ける構造にすると、アクティブ領域の面積が小さくなるためＭＯＳＦＥＴのオン抵抗が高くなるという課題がある。

【0015】

図３に、後述する本発明のツェナーダイオード内蔵ＭＯＳＦＥＴの平面構造を示す。図３に示すように、搭載する銅ブロック２５０の加工上の制約から銅ブロック２５０並びに保護膜２４２の開口部が長方形（矩形）の形状である場合、特にパッド（ゲートパッド２６１及びソースセンスパッド２６２）の横の部分で保護膜２４２の下部にあるアクティブ領域が大きくなり、電流集中や保護膜下のアクティブ領域を削除した際のオン抵抗増大の課題がより顕著になる。

【0016】

そこで、本発明の目的は、ツェナーダイオード内蔵ＭＯＳＦＥＴを備える半導体装置において、サージ耐量向上と低オン抵抗を両立可能な半導体装置を提供することにある。

【課題を解決するための手段】

【0017】

上記課題を解決するために、本発明は、ツェナーダイオード内蔵ＭＯＳＦＥＴを備える半導体装置において、ＭＯＳＦＥＴが動作するアクティブ領域と、前記アクティブ領域よりも外側に配置され、チップ周辺部の耐圧を保持する周辺領域と、を備え、前記アクティブ領域は、チップ中心部を含む第１の領域と、前記第１の領域よりも外側に配置される第２の領域と、を有し、前記第１の領域の耐圧は、前記第２の領域の耐圧及び前記周辺領域の耐圧よりも低いことを特徴とする。

【0018】

また、本発明は、オルタネータに用いられる整流素子において、上面視で略円形の外周部と前記外周部内に収まる略円形の台座を有する第１の外部電極と、前記台座上に配置され、樹脂封止された内部パッケージと、前記内部パッケージを挟んで前記第１の外部電極とは反対側に配置された第２の外部電極と、を備え、前記内部パッケージ内に、半導体装置と、前記半導体装置のドレイン電極とソース電極の電圧または電流が入力され、当該入力された電圧または電流に基づいて、前記半導体装置のゲートを駆動する制御ＩＣチップと、前記制御ＩＣチップに電源を供給するコンデンサと、前記ドレイン電極と接続されたドレインフレームと、前記ソース電極と接続された銅ブロックと、を有し、前記ドレインフレーム及び前記銅ブロックの表面は前記樹脂に封止されることなく、前記内部パッケージ表面に露出しており、前記ドレインフレーム及び前記銅ブロックのいずれか一方と前記第１の外部電極とが接合材を用いて電気的に接続され、前記ドレインフレーム及び前記銅ブロックの他方と前記第２の外部電極とが接合材を用いて電気的に接続されており、前記半導体装置は、上記の半導体装置であることを特徴とする。

【0019】

また、本発明は、上記の整流素子を備えることを特徴とするオルタネータである。

【発明の効果】

【0020】

本発明によれば、ツェナーダイオード内蔵ＭＯＳＦＥＴを備える半導体装置において、サージ耐量向上と低オン抵抗を両立可能な半導体装置を実現することができる。

【0021】

これにより、ツェナーダイオード内蔵ＭＯＳＦＥＴを備える半導体装置、及びそれを用いた整流素子やオルタネータ（交流発電機）の信頼性向上と高性能化（低損失化）が図れる。

【0022】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0023】

【図1】本発明の実施例１に係るツェナーダイオード内蔵ＭＯＳＦＥＴの断面構造を示す図である。

【図2】本発明の実施例１に係るツェナーダイオード内蔵ＭＯＳＦＥＴのサージ発生時のアバランシェ電流を示す図である。

【図3】本発明の実施例１に係るツェナーダイオード内蔵ＭＯＳＦＥＴの平面構造を示す図である。

【図4】本発明の実施例２に係るツェナーダイオード内蔵ＭＯＳＦＥＴの断面構造を示す図である。

【図5】本発明の実施例２に係るツェナーダイオード内蔵ＭＯＳＦＥＴのサージ発生時のアバランシェ電流を示す図である。

【図6】本発明の実施例３に係るオルタネータ用整流素子の上面図である。

【図7】図６のＢ－Ｂ’断面図である。

【図8】図６のＣ－Ｃ’断面図である。

【図9】本発明の実施例３に係るオルタネータ用整流素子の回路図である。

【図10】本発明の実施例３に係るオルタネータの回路図である。

【図11】従来のツェナーダイオード内蔵ＭＯＳＦＥＴの断面構造を示す図である。

【図12】従来のツェナーダイオード内蔵ＭＯＳＦＥＴのサージ発生時のアバランシェ電流を示す図である。

【発明を実施するための形態】

【0024】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【実施例1】

【0025】

図１から図３を参照して、本発明の実施例１に係るツェナーダイオード内蔵ＭＯＳＦＥＴについて説明する。図１は、本実施例のツェナーダイオード内蔵ＭＯＳＦＥＴの断面構造を示す。図２は、サージが発生した際のアバランシェ電流を示す。図３は、本実施例のツェナーダイオード内蔵ＭＯＳＦＥＴのチップ平面図を示しており、図１及び図２は、図３のＡ－Ａ’断面図に相当する。

【0026】

図１に示すように、本実施例のツェナーダイオード内蔵ＭＯＳＦＥＴは、ＭＯＳＦＥＴのアクティブ領域とその外側に周辺領域を有している。アクティブ領域は、ドレイン電極２２１上にｎ+基板２０１、ｎ－エピ層２０２があり、ｎ-エピ層２０２上にｐ型チャネル層２０３が形成されている。さらに、半導体表面からｐ型チャネル層２０３を貫き、ｎ-エピ層２０２層に到達するトレンチゲート２１０が形成されており、トレンチゲート２１０はゲート酸化膜２１１とトレンチ内に充填されたポリシリコン電極２１２で構成されている。

【0027】

半導体表面には、ｎ+ソース層２０４が形成されており、ｎ+ソース層２０４を貫きチャネル層２０３に到達するコンタクト用のトレンチ２１３が形成されており、トレンチ２１３の直下には、ｐ+コンタクト層２０５が形成されている。半導体層の表面には、トレンチ２１３及び層間絶縁膜２１４を介してソース電極２２０が設けられている。

【0028】

アクティブ領域には、アクティブ領域内周部とその外側にアクティブ領域外周部がある。アクティブ領域内周部には、トレンチ２１３の下部にツェナーダイオード２３０が設けられており、アクティブ領域外周部には、トレンチ２１３の下部にツェナーダイオードが設けられていない。アクティブ領域内周部では、ソース電極２２０の上にメッキ層２４０があり、半田層２４１を介して銅ブロック２５０が接続されている。一方、アクティブ領域外周部では、ソース電極２２０の上に周辺領域にまで延伸（延在）する保護膜２４２が設けられている。

【0029】

アクティブ領域内周部に設けられているツェナーダイオード２３０は、ｐ型チャネル層２０３より高濃度のｐ層２０６とｎ－エピ層２０２より高濃度のｎ層２０７の接合からなり、ツェナーダイオード２３０が設けられているアクティブ領域内周部の耐圧は、ツェナーダイオードが設けられていないアクティブ領域外周部や周辺領域の耐圧に比べて低くなっている。

【0030】

また、ツェナーダイオード２３０は、トレンチ２１３の下部で、なおかつ、ｐ型チャネル層２０３の中央部に設けられているため、ツェナーダイオードがアバランシェした際に流れる電流が、ｐ+コンタクト層２０５に流れやすく、ｎ+ソース層２０４の下部を通る電流を少なくすることができるため、寄生ｎｐｎトランジスタの動作を防止でき、高いアバランシェ耐量を実現できる。

【0031】

また、周辺領域には、深いｐ層２０８があり、電圧印可時に空乏層を外周へ広げ耐圧を確保することができる。また、深いｐ層２０８を覆う位置までソース電極２２０が延伸（延在）しており、フィールドプレートの役割を果たし、深いｐ層２０８端部での電界を緩和する。

【0032】

チップ端部にはｎ+のフィールドストップ層（チャネルストッパ層）２０９及びガードリング２２２があり、欠陥が多くライフタイムが短いチップ端部まで空乏層が到達するのを防止し、耐圧を保持する。

【0033】

アクティブ領域内周部のツェナーダイオード２３０の耐圧は、アクティブ領域外周部や周辺領域の耐圧よりも低く設定するが、サージ発生時は、ツェナーダイオード２３０がアバランシェし電流が流れることで温度が上昇し、ツェナーダイオード２３０の耐圧が上昇する。

【0034】

一方、アクティブ領域外周部や周辺領域はアバランシェ電流が流れないため、アクティブ領域内周部よりも温度上昇が小さくなるが、その際でも確実にツェナーダイオード２３０でサージエネルギーを吸収できるように、温度が上昇した際でも、アクティブ領域外周部や周辺領域よりツェナーダイオード２３０の耐圧が低くなるように設定する。

【0035】

図１に示すように、アクティブ領域内周部のみにツェナーダイオード２３０を設けるには、コンタクト用のトレンチ２１３を形成後、ツェナーダイオード２３０を構成するｐ層２０６とｎ層２０７をイオン打ち込みで形成する際に、アクティブ領域外周部や周辺領域をホトマスクで覆うことで、アクティブ領域内周部のみに選択的にツェナーダイオード２３０を形成することができる。

【0036】

以上説明した本実施例のツェナーダイオード内蔵ＭＯＳＦＥＴは、言い換えると、ＭＯＳＦＥＴが動作するアクティブ領域と、アクティブ領域よりも外側に配置され、チップ周辺部の耐圧を保持する周辺領域と、を備えており、アクティブ領域は、チップ中心部を含む第１の領域（アクティブ領域内周部）と、第１の領域（アクティブ領域内周部）よりも外側に配置される第２の領域（アクティブ領域外周部）と、を有し、第１の領域（アクティブ領域内周部）の耐圧は、第２の領域（アクティブ領域外周部）の耐圧及び周辺領域の耐圧よりも低くなるように形成されている。

【0037】

また、第１の領域（アクティブ領域内周部）の耐圧は、ツェナーダイオード内蔵ＭＯＳＦＥＴ（半導体装置）にサージが発生し、第１の領域（アクティブ領域内周部）の温度が上昇し、第２の領域（アクティブ領域外周部）の温度よりも高くなった場合であっても、第２の領域（アクティブ領域外周部）の耐圧及び周辺領域の耐圧よりも低くなるように形成されている。

【0038】

また、第１の領域（アクティブ領域内周部）及び第２の領域（アクティブ領域外周部）には複数の単位セル（トレンチゲート２１０）が配列されており、第１の領域（アクティブ領域内周部）の単位セル（トレンチゲート２１０）の各々にはツェナーダイオード２３０が設けられており、ツェナーダイオード２３０の耐圧は、第２の領域（アクティブ領域外周部）の耐圧及び周辺領域の耐圧よりも低くなるように形成されている。

【0039】

本実施例によるサージ耐量向上の効果を図２で説明する。図２は、図１に示すツェナーダイオード内蔵ＭＯＳＦＥＴの構造において、サージが発生した際のアバランシェ電流を概念的に示している。上述したように、アクティブ領域内周部（保護膜開口部）には、ツェナーダイオード２３０が設けられているため、アクティブ領域外周部や周辺領域に対して耐圧が低くなり、アバランシェ電流はアクティブ領域内周部にのみ流れる。

【0040】

アクティブ領域内周部の上部には保護膜２４２がないため、アバランシェ電流は保護膜開口部端部に集中することなく、メッキ層２４０や半田層２４１、銅ブロック２５０に流れる。電流集中が無いため、電流集中による温度上昇が抑制できサージ耐量を確保できる。一方、通常動作時には、アクティブ領域外周部もアクティブ領域として動作するため、オン抵抗が増大することもない。

【0041】

図３は、本実施例のツェナーダイオード内蔵ＭＯＳＦＥＴのチップ平面図を示す。ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３は、ゲートパッド２６１及びソースセンスパッド２６２を有する長方形（矩形）の形状をしている。ソース電極２２０と電気的に接続する銅ブロック２５０が保護膜２４２の開口部に半田層２４１を介して接続されている。銅ブロック２５の加工の容易性から、銅ブロック２５０や保護膜２４２の開口部は図のような長方形（矩形）の形状をしている。

【0042】

アクティブ領域２６０は、図３の点線で示すように配置されており、特にパッド（ゲートパッド２６１及びソースセンスパッド２６２）の横の領域では、保護膜２４２下のアクティブ領域が広く、アバランシェ時の電流が保護膜２４２の開口部の端部に集中するが、本実施例では、保護膜２４２下のアクティブ領域外周部にはツェナーダイオードを設けていないので、電流集中を防止することができる。

【実施例2】

【0043】

図４及び図５を参照して、本発明の実施例２に係るツェナーダイオード内蔵ＭＯＳＦＥＴについて説明する。図４は、本実施例のツェナーダイオード内蔵ＭＯＳＦＥＴの断面構造を示す。図５は、サージが発生した際のアバランシェ電流を示す。

【0044】

図４に示すように、本実施例のツェナーダイオード内蔵ＭＯＳＦＥＴの特徴は、ツェナーダイオード２３０が設けられているアクティブ領域内周部が銅ブロック２５０の下部に設けられている点である。つまり、第１の領域（アクティブ領域内周部）は、保護膜２４２の開口部内に設けられた配線用の銅端子（銅ブロック２５０）の直下にのみ配置されている。

【0045】

言い換えると、実施例１（図１）では、保護膜２４２の開口部で、なおかつ、銅ブロック２５０が設けられていない領域にもツェナーダイオード２３０が設けられているが、本実施例（図４）では、保護膜２４２の開口部で、なおかつ、銅ブロック２５０が設けられていない領域にはツェナーダイオード２３０が設けられていない。

【0046】

図５に示すように、サージが発生するとアバランシェ電流が銅ブロック２５０に向けて直線的に流れることでより半田層２４１の端部や銅ブロック２５０の端部での電流集中を抑制でき、サージ耐量の向上ができる。

【実施例3】

【0047】

図６から図１０を参照して、本発明の実施例３に係るオルタネータ用整流素子とオルタネータ（交流発電機）について説明する。

【0048】

図６は、実施例１或いは実施例２で説明した本発明のツェナーダイオード内蔵ＭＯＳＦＥＴを搭載するオルタネータ用整流素子１００の上面図を示す。図７は整流素子１００のＢ－Ｂ’断面、図８は整流素子１００のＣ－Ｃ’断面をそれぞれ示す。また、図９は、整流素子１００の回路図を示し、図１０は、整流素子１００を搭載するオルタネータ（交流発電機）の回路図を示す。

【0049】

本実施例の整流素子１００は、図６から図８に示すように、円形の外周部を有するベース電極１０１、ベース電極１０１上に設けられた台座１０２、台座１０２上に設けられた長方形（矩形）の内部パッケージ３００を有している。

【0050】

内部パッケージ３００は、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３と、制御ＩＣチップ１０４と、コンデンサ１０５と、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３の上に載せられた銅ブロック２５０と、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３を載せているドレインフレーム３０２と、制御ＩＣチップ１０４とコンデンサ１０５を載せているリードフレーム３０３及び３０４を有しており、それら全体は樹脂３０５で覆われている。

【0051】

銅ブロック２５０の上面、及びドレインフレーム３０２の下面は樹脂３０５で覆われることなく内部パッケージ３００の表面に露出している。銅ブロック２５０の上面は、接合材３０６を介してリード電極１０７に接続され、ドレインフレーム３０２の下面は、接合材３０６を介して台座１０２に接続される。また、制御ＩＣチップ１０４とコンデンサ１０５の低電圧側が同じリードフレーム３０３に接続され、コンデンサ１０５の高電圧側はリードフレーム３０４に接続される。

【0052】

なお、オルタネータ用整流素子には、電流方向が異なる正座構造と逆座構造があり、図６で示した整流素子１００は正座構造である。逆座構造は、図示はしないが、内部パッケージ３００の構成は共通で、銅ブロック２５０が台座１０２に、ドレインフレーム３０２がリード電極１０７にそれぞれ接続される。

【0053】

図９は、整流素子１００の回路構成を示す。図９に示す回路では、Ｌ端子がベース電極１０１、Ｈ端子がリード電極１０７である。ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３、制御ＩＣチップ１０４、コンデンサ１０５が、図９のような接続で配線される。

【0054】

制御ＩＣチップ１０４は、コンパレータ１１６、ゲートドライバ１１７、ダイオード１１８で構成される。コンパレータ１１６の一方の入力端子はＨ端子に接続され、コンパレータ１１６の他方の入力端子はＬ端子に接続され、コンパレータ１１６の出力端子はゲートドライバ１１７の入力端子に接続され、ゲートドライバ１１７の出力端子はツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のゲート電極に接続される。

【0055】

また、コンデンサ１０５の高電圧側端子１１０（図８参照）は、コンパレータ１１６の電源端子とゲートドライバ１１７の電源端子に接続され、コンデンサ１０５の低電圧側端子１１１（図８参照）は、Ｌ端子に接続される。更に、コンデンサ１０５とＨ端子の間にコンデンサ１０５の電荷の逆流防止用のダイオード１１８が挿入される。

【0056】

図９に図示した回路は、次のように動作する。Ｈ端子の電圧がＬ端子の電圧より低くなると、コンパレータ１１６は高電圧（若しくは低電圧）の信号を出力し、その信号が入力されたゲートドライバ１１７がツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のゲート電極の電圧を上げてツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３をオン状態にする。

【0057】

逆に、Ｈ端子の電圧がＬ端子の電圧より高くなると、コンパレータ１１６は低電圧（若しくは高電圧）の信号を出力し、その信号が入力されたゲートドライバ１１７がツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３のゲート電極の電圧を下げてツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３をオフ状態にする。

【0058】

すなわち、Ｈ端子とＬ端子の電圧の大小関係から、ツェナーダイオード内蔵ＭＯＳＦＥＴチップ１０３を自律的にオン・オフする。コンデンサ１０５はコンパレータ１１６とゲートドライバ１１７に電源電圧を供給する。

【0059】

図１０は、本発明のツェナーダイオード内蔵ＭＯＳＦＥＴ１０３を搭載した整流素子１００をオルタネータ（交流発電機）に適用した例を示す。オルタネータは、発電機で交流電力（電圧）を発生し、その交流電力（電圧）を整流装置で整流し、直流電力（電圧）を生成して出力するものである。

【0060】

図１０では、整流素子１００を６個用いた３相全波整流の回路構成（４００）を示す。正座の整流素子１００が３個と、図示はしていないが逆座の整流素子３個と、バッテリ４０１が備えられている。

【0061】

図１０に示すように、正座の整流素子と逆座の整流素子が直列に接続され、それぞれの接続点が３相交流のＵ相、Ｖ相、Ｗ相に接続されており、発電機からの交流を直流に変換し、バッテリ４０１に直流電力（電圧）を出力する。

【0062】

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【符号の説明】

【0063】

１００…（オルタネータ用）整流素子
１０１…ベース電極
１０２…台座
１０３…ツェナーダイオード内蔵ＭＯＳＦＥＴチップ
１０４…制御ＩＣチップ
１０５…コンデンサ
１０７…リード電極
１０８…樹脂
１０９…接合材
１１０…コンデンサの高電圧側端子
１１１…コンデンサの低電圧側端子
１１５…ボンディングワイヤ
１１６…コンパレータ
１１７…ゲートドライバ
１１８…ダイオード
２０１…ｎ＋基板
２０２…ｎ－エピ層
２０３…ｐ型チャネル層
２０４…ｎ+ソース層
２０５…ｐ+コンタクト層
２０６…ｐ層
２０７…ｎ層
２０８…深いｐ層
２０９…フィールドストップ層（チャネルストッパ層）
２１０…トレンチゲート
２１１…ゲート酸化膜
２１２…ポリシリコン電極
２１３…トレンチ
２１４…層間絶縁膜
２２０…ソース電極
２２１…ドレイン電極
２２２…ガードリング
２３０…ツェナーダイオード（ＺＤ）
２４０…メッキ層
２４１…半田層
２４２…保護膜
２５０…銅ブロック
２６０…アクティブ領域
２６１…ゲートパッド
２６２…ソースセンスパッド
３００…内部パッケージ
３０２…ドレインフレーム
３０３，３０４…リードフレーム
３０５…樹脂
３０６…接合材
４００…３相全波整流回路
４０１…バッテリ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】