(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-02-28
(45)【発行日】2023-03-08
(54)【発明の名称】電力変換装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20230301BHJP
【ＦＩ】
H02M3/155 C
【請求項の数】
5
(21)【出願番号】P 2019104563
(22)【出願日】2019-06-04
(65)【公開番号】P2020198732
(43)【公開日】2020-12-10
【審査請求日】2021-12-21
(73)【特許権者】
【識別番号】000000929
【氏名又は名称】ＫＹＢ株式会社
(74)【代理人】
【識別番号】110003339
【氏名又は名称】弁理士法人南青山国際特許事務所
(74)【代理人】
【識別番号】100104215
【弁理士】
【氏名又は名称】大森 純一
(74)【代理人】
【識別番号】100196575
【弁理士】
【氏名又は名称】高橋 満
(74)【代理人】
【識別番号】100168181
【弁理士】
【氏名又は名称】中村 哲平
(74)【代理人】
【識別番号】100117330
【弁理士】
【氏名又は名称】折居 章
(74)【代理人】
【識別番号】100160989
【弁理士】
【氏名又は名称】関根 正好
(74)【代理人】
【識別番号】100168745
【弁理士】
【氏名又は名称】金子 彩子
(74)【代理人】
【識別番号】100176131
【弁理士】
【氏名又は名称】金山 慎太郎
(74)【代理人】
【識別番号】100197398
【弁理士】
【氏名又は名称】千葉 絢子
(74)【代理人】
【識別番号】100197619
【弁理士】
【氏名又は名称】白鹿 智久
(72)【発明者】
【氏名】松島 英郎
(72)【発明者】
【氏名】山口 雄一
(72)【発明者】
【氏名】高島 元弘
(72)【発明者】
【氏名】伊藤 賢佑
(72)【発明者】
【氏名】河野 智行
(72)【発明者】
【氏名】町田 誠
【審査官】佐藤 匡
(56)【参考文献】
【文献】特開２００２－０９５２４５（ＪＰ，Ａ）
【文献】特開平１０－２４８２６４（ＪＰ，Ａ）
【文献】特開２００６－２５４５１８（ＪＰ，Ａ）
【文献】国際公開第２０１７／１８６６０９（ＷＯ，Ａ１）
【文献】特開平０８－３３６２７９（ＪＰ，Ａ）
【文献】実開昭５５－１４６５１６（ＪＰ，Ｕ）
【文献】特開２００９－１７１８３７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
Ｈ０２Ｍ １／００
(57)【特許請求の範囲】
【請求項1】
ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との間に一端が接続されたインダクタと、
互いに直列接続された第１の整流素子および第１の抵抗と、
互いに直列接続された第２の整流素子および第２の抵抗と、
前記第１または第２の抵抗に流れる電流値が所定の電流値を超えた場合に、当該抵抗の抵抗値を上昇させる抵抗値制御部と、を備え、
前記第１の整流素子と前記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続され、
前記第１の整流素子および第１の抵抗は、前記第１のスイッチング素子に並列に接続され、
前記第２の整流素子および第２の抵抗は、前記第２のスイッチング素子に並列に接続され、
前記第１および第２の抵抗は、それぞれの抵抗値が可変する可変抵抗である電力変換装置。
【請求項2】
請求項１に記載の電力変換装置であって、前記第１または第２の抵抗に流れる電流値が所定の電流値を超えたのを検知するとユーザにアラートを報知する報知部をさらに備え、
前記抵抗値制御部は、前記第１または第２の抵抗に流れる電流値が所定の電流値を超えた場合に、上昇させた抵抗値をラッチして元の抵抗値に戻らないようにする
電力変換装置。
【請求項3】
ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との間に一端が接続されたインダクタと、
互いに直列接続された第１の整流素子および第１の抵抗と、
互いに直列接続された第２の整流素子および第２の抵抗と、
前記第１または第２の抵抗に流れる電流値からランダム信号を生成するジッター生成回路と、
前記ランダム信号に応じて発振周波数を変動させる発振回路と、を備え、
前記第１の整流素子と前記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続され、
前記第１の整流素子および第１の抵抗は、前記第１のスイッチング素子に並列に接続され、
前記第２の整流素子および第２の抵抗は、前記第２のスイッチング素子に並列に接続される電力変換装置。
【請求項4】
ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との間に一端が接続されたインダクタと、
互いに直列接続された第１の整流素子および第１の抵抗と、
互いに直列接続された第２の整流素子および第２の抵抗と、
前記第１および第２の整流素子と前記第１および第２の抵抗の間にそれぞれ設けられ、前記第１および第２の抵抗の電圧波形を検出する電圧測定部位と、
前記第１および第２のスイッチング素子が共にオフとなるデッドタイムを記憶する記憶部と、
前記電圧測定部位が検出した電圧波形に基づいて前記デッドタイムを調整する制御入力部と、を備え、
前記第１の整流素子と前記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続され、
前記第１の整流素子および第１の抵抗は、前記第１のスイッチング素子に並列に接続され、
前記第２の整流素子および第２の抵抗は、前記第２のスイッチング素子に並列に接続される電力変換装置。
【請求項5】
ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との間に一端が接続されたインダクタと、
互いに直列接続された第１の整流素子および第１の抵抗と、
互いに直列接続された第２の整流素子および第２の抵抗と、
入力信号が入力され、前記入力信号を第１の時間遅延させて反転させた反転信号と、前記入力信号を第１の時間とは異なる第２の時間遅延させた遅延信号を生成するタイミング生成回路と、
前記第１のスイッチング素子の駆動信号を反転させる第１のレベルシフタと、
前記第２のスイッチング素子の駆動信号を反転させる第２のレベルシフタと、
前記第１および第２のスイッチング素子に印加される電圧が反転したのを検出する第３のレベルシフタと、
前記入力信号と前記第２のレベルシフタと前記第３のレベルシフタの論理積に基づく信号と、前記遅延信号と、の論理和に基づいて前記第１のスイッチング素子の駆動信号を生成する第１の論理素子と、
前記入力信号の反転信号と前記第１のレベルシフタと前記第３のレベルシフタの論理積に基づく信号と、前記反転信号と、の論理和に基づいて前記第２のスイッチング素子の駆動信号を生成する第２の論理素子と、を備え、
前記第１の整流素子と前記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続され、
前記第１の整流素子および第１の抵抗は、前記第１のスイッチング素子に並列に接続され、
前記第２の整流素子および第２の抵抗は、前記第２のスイッチング素子に並列に接続される電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、故障を防止し、エネルギ変換効率を向上させる電力変換装置に関する。
【背景技術】
【0002】
電気エネルギの変換を行う場合、変換効率の観点からスイッチング方式が概して採用される（例えば特許文献１）。その一方式としてハーフブリッジ回路が挙げられる。この回路は、Highサイドの素子とLowサイドの素子とから構成されており、これらのスイッチング素子にはそれぞれ、（例えばサージ電圧による）故障を防止するための還流ダイオードが並列に接続される。この還流ダイオードが（ショートや経年劣化などにより）故障した場合、他の部品に過電流が流れ、焼損や二次故障が起きてしまうおそれがある。
【先行技術文献】
【特許文献】
【0003】
【文献】特許公開２００６－２５４５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
以上のような事情に鑑み、本発明の目的は、還流ダイオードが故障した場合でも、配線や他の素子に過電流が流れるのを防止することができる電力変換装置を提供することにある。
【課題を解決するための手段】
【0005】
上記の課題を解決するために、本発明の一形態に係る電力変換装置は、ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、上記第１のスイッチング素子と上記第２のスイッチング素子との間に一端が接続されたインダクタと、互いに直列接続された第１の整流素子および第１の抵抗と、互いに直列接続された第２の整流素子および第２の抵抗と、上記第１または第２の抵抗に流れる電流値が所定の電流値を超えた場合に、当該抵抗の抵抗値を上昇させる抵抗値制御部と、を備える。上記第１の整流素子と上記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続される。上記第１の整流素子および第１の抵抗は、上記第１のスイッチング素子に並列に接続される。上記第２の整流素子および第２の抵抗は、上記第２のスイッチング素子に並列に接続される。上記第１および第２の抵抗は、それぞれの抵抗値が可変する可変抵抗である。
【0006】
上記電力変換回路によれば、第１および第２の整流素子が故障した場合でも、第１および第２の抵抗を設けることにより、配線や他の素子に過電流が流れるのを防止することができる。
【0008】
また、第１および第２の整流素子に過電流が流れ、当該素子が故障する可能性が高いときに、第１および第２の抵抗値を上げることで、配線や他の素子に流れる電流をより抑えることができるので、配線や他の素子が損傷する可能性を低減することができる。
【0009】
本発明の一形態に係る電力変換装置において、上記第１または第２の抵抗に流れる電流値が所定の電流値を超えたのを検知するとユーザにアラートを報知する報知部をさらに備え、上記抵抗値制御部は、上記第１または第２の抵抗に流れる電流値が所定の電流値を超えた場合に、上昇させた抵抗値をラッチして元の抵抗値に戻らないようにしてもよい。
【0010】
上記電力変換装置によれば、上昇させた第１および第２の抵抗値をラッチさせることで、配線や他の素子の損傷が拡大するのを防止し、かつ、その状態をユーザにアラートを報知し、電力変換装置の交換、点検を早期に促すことができる。
【0011】
本発明の一形態に係る電力変換装置は、ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、上記第１のスイッチング素子と上記第２のスイッチング素子との間に一端が接続されたインダクタと、互いに直列接続された第１の整流素子および第１の抵抗と、互いに直列接続された第２の整流素子および第２の抵抗と、上記第１または第２の抵抗に流れる電流値からランダム信号を生成するジッター生成回路と、上記ランダム信号に応じて発振周波数を変動させる発振回路と、を備える。上記第１の整流素子と上記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続される。上記第１の整流素子および第１の抵抗は、上記第１のスイッチング素子に並列に接続される。上記第２の整流素子および第２の抵抗は、上記第２のスイッチング素子に並列に接続される。
【0012】
上記電力変換装置によれば、発振回路における発振周波数をランダム信号に応じて変動させることで、スペクトラムの尖頭値を下げ、折り返しノイズを拡散させて、ＥＭＩを低減させることができる。
【0013】
本発明の一形態に係る電力変換装置は、ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、上記第１のスイッチング素子と上記第２のスイッチング素子との間に一端が接続されたインダクタと、互いに直列接続された第１の整流素子および第１の抵抗と、互いに直列接続された第２の整流素子および第２の抵抗と、上記第１および第２の整流素子と上記第１および第２の抵抗の間にそれぞれ設けられ、上記第１および第２の抵抗の電圧波形を検出する電圧測定部位と、上記第１および第２のスイッチング素子が共にオフとなるデッドタイムを記憶する記憶部と、上記電圧測定部位が検出した電圧波形に基づいて上記デッドタイムを調整する制御入力部と、を備える。上記第１の整流素子と上記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続される。上記第１の整流素子および第１の抵抗は、上記第１のスイッチング素子に並列に接続される。上記第２の整流素子および第２の抵抗は、上記第２のスイッチング素子に並列に接続される。
【0014】
上記電力変換装置によれば、電圧測定部位で測定したデッドタイムから、適切なデッドタイムになるよう、第１および第２のスイッチング素子に印加する波形を調整することができる。
【0015】
本発明の一形態に係る電力変換装置は、ハーフブリッジを構成するように互いに直列接続された、第１および第２のスイッチング素子と、上記第１のスイッチング素子と上記第２のスイッチング素子との間に一端が接続されたインダクタと、互いに直列接続された第１の整流素子および第１の抵抗と、互いに直列接続された第２の整流素子および第２の抵抗と、入力信号が入力され、上記入力信号を第１の時間遅延させて反転させた反転信号と、上記入力信号を第１の時間とは異なる第２の時間遅延させた遅延信号を生成するタイミング生成回路と、上記第１のスイッチング素子の駆動信号を反転させる第１のレベルシフタと、上記第２のスイッチング素子の駆動信号を反転させる第２のレベルシフタと、上記第１および第２のスイッチング素子に印加される電圧が反転したのを検出する第３のレベルシフタと、上記入力信号と上記第２のレベルシフタと上記第３のレベルシフタの論理積に基づく信号と、上記遅延信号と、の論理和に基づいて上記第１のスイッチング素子の駆動信号を生成する第１の論理素子と、上記入力信号の反転信号と上記第１のレベルシフタと上記第３のレベルシフタの論理積に基づく信号と、上記反転信号と、の論理和に基づいて上記第２のスイッチング素子の駆動信号を生成する第２の論理素子と、を備える。上記第１の整流素子と上記第２の整流素子は、電源側からグランド側への電力の共有を遮断する向きに接続される。上記第１の整流素子および第１の抵抗は、上記第１のスイッチング素子に並列に接続される。上記第２の整流素子および第２の抵抗は、上記第２のスイッチング素子に並列に接続される。
【0016】
上記電力変換装置によれば、インバータ回路に回生電流が流れて出力波形歪みが発生したときに、スイッチング波形を生成する第１および第２の論理素子に第１～第３のレベルシフタで検出した信号をフィードバックすることで、デッドタイム時間を短くなるよう制御することができる。
【発明の効果】
【0017】
以上のように、本発明によれば、電力変換装置の故障を防止し、エネルギ変換効率を向上させることができる。
【図面の簡単な説明】
【0018】
【図1】本発明の一実施形態における電力変換装置の一部構成を示した概略回路図である。
【図2】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図3】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図4】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図5】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図6】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図7】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図8】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図9】本発明の他実施形態における電力変換装置の一部構成を示した概略回路図である。
【図10】本発明の一実施形態における電力変換装置の構成を示した概略回路図である。
【図12】本発明の他実施形態における電力変換装置の構成を示した回路図である。
【発明を実施するための形態】
【0019】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0020】
＜第１の実施形態＞
図１は、本発明の一実施形態における電力変換装置１０の一部構成を示した概略回路図である。電力変換装置には、チョッパ回路、ＤＣ‐ＤＣコンバータ、ＰＦＣコンバータ、単相インバータ、多相インバータ、マトリックスコンバータ、サイクルコンバータなどがあり、これらには半導体を備えたスイッチング回路（チョッピング回路）が用いられる。
この電力変換装置１０は、そのスイッチング回路の１つとして例示されたハーフブリッジ回路である。
図１は、本発明の一実施形態における電力変換装置１０の一部構成を示した概略回路図である。電力変換装置には、チョッパ回路、ＤＣ‐ＤＣコンバータ、ＰＦＣコンバータ、単相インバータ、多相インバータ、マトリックスコンバータ、サイクルコンバータなどがあり、これらには半導体を備えたスイッチング回路（チョッピング回路）が用いられる。
この電力変換装置１０は、そのスイッチング回路の１つとして例示されたハーフブリッジ回路である。
【0021】
電源Ｖｃｃ側のＡ点と信号用接地Ｇ１側のＢ点との間（図１０参照）には、ハーフブリッジを構成するための第１および第２のスイッチング素子Ｑ１（ハイサイド）およびＱ２（ローサイド）が配置されている。
これら第１および第２のスイッチング素子Ｑ１およびＱ２は具体的には、ＦＥＴ、ＧａＮ‐ＦＥＴ、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＪＴ等のＳｉ半導体や化合物半導体（例えばＧａＡＳ半導体）であり、本実施形態では、オフ耐圧１０００ＶオーダーのＮ型のＭＯＳＦＥＴで構成される。
これら第１および第２のスイッチング素子Ｑ１およびＱ２は具体的には、ＦＥＴ、ＧａＮ‐ＦＥＴ、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＪＴ等のＳｉ半導体や化合物半導体（例えばＧａＡＳ半導体）であり、本実施形態では、オフ耐圧１０００ＶオーダーのＮ型のＭＯＳＦＥＴで構成される。
【0022】
第１および２のスイッチング素子Ｑ１およびＱ２は、Ａ点とＢ点との間で直列接続されており、第１および第２のスイッチング素子Ｑ１およびＱ２は、制御部（例えば、後述する制御入力部１０１）によってスイッチング制御されるように構成されている（図示せず）。
【0023】
第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２との間のＣ点に一端が接続された、インダクタＬ（Ｖout、Ｖout２）がさらに配置されている。
さらに、直列接続された第１の抵抗Ｒ１および第１のダイオードＤ１（整流素子、還流ダイオード）が、第１のスイッチング素子Ｑ１に対して並列に配置されている。ここで、第１のダイオードＤ１は、第１の抵抗Ｒ１の上流に配置され、かつ、第１のダイオードＤ１のアノード（プラス）側が第１の抵抗Ｒ１の一端に接続されている。
さらに、直列接続された第１の抵抗Ｒ１および第１のダイオードＤ１（整流素子、還流ダイオード）が、第１のスイッチング素子Ｑ１に対して並列に配置されている。ここで、第１のダイオードＤ１は、第１の抵抗Ｒ１の上流に配置され、かつ、第１のダイオードＤ１のアノード（プラス）側が第１の抵抗Ｒ１の一端に接続されている。
【0024】
直列接続された第２の抵抗Ｒ２および第２のダイオードＤ２（整流素子、還流ダイオードやＦＥＴなど）が、第２のスイッチング素子Ｑ２に対して並列に配置されている。ここで、第２のダイオードＤ２は、第２の抵抗Ｒ２の上流に配置され、かつ、第２のダイオードＤ２のアノード側が第２の抵抗Ｒ２の一端に接続されている。
【0025】
図示しないが、第１および第２のダイオードＤ１およびＤ２のそれぞれは、直列接続された複数のダイオードから構成されてもよい（第１および第２の整流子群Ｄ１、Ｄ１、、、およびＤ２、Ｄ２、Ｄ２、、、）。これにより、１つの素子が経年劣化やサージなどによって故障したとしても、同列の他の素子が、ショート電流を防止できる。
第１および第２の抵抗Ｒ１およびＲ２のそれぞれは、同様の機能を実現する他の素子（例えばダイオードなどの整流素子）が代わりに用いられてもよい。
又、第１のダイオードＤ１と第１の抵抗Ｒ１の接続を、第１の抵抗Ｒ１と第１のダイオードＤ１としても良い。第２のダイオードＤ２と第２の抵抗Ｒ２も同様である。
第１および第２の抵抗Ｒ１およびＲ２のそれぞれは、同様の機能を実現する他の素子（例えばダイオードなどの整流素子）が代わりに用いられてもよい。
又、第１のダイオードＤ１と第１の抵抗Ｒ１の接続を、第１の抵抗Ｒ１と第１のダイオードＤ１としても良い。第２のダイオードＤ２と第２の抵抗Ｒ２も同様である。
【0026】
図２に示されているように、図１の第１のダイオードＤ１は、同様の機能を実現する整流素子（例えばＮチャネルＭＯＳ ＦＥＴ）が代わりに用いられてもよい。
図２（ａ）では、ＮチャネルＭＯＳ ＦＥＴ１のゲートおよびソースが同電位であり、それらは第１の抵抗Ｒ１の上流側の一端子に接続され、かつ、ドレインがＱ１の上流側の一端子に接続されている。
図２（ａ）では、ＮチャネルＭＯＳ ＦＥＴ１のゲートおよびソースが同電位であり、それらは第１の抵抗Ｒ１の上流側の一端子に接続され、かつ、ドレインがＱ１の上流側の一端子に接続されている。
【0027】
図２（ｂ）では、ＮチャネルＭＯＳ ＦＥＴ２のソースが、第１の抵抗Ｒ１の上流側の一端子に接続され、ゲートが第１の抵抗Ｒ１の下流側の一端子に接続され、かつ、ドレインがＱ１の上流側の一端子に接続されている。
図２（ｃ）では、第１の抵抗Ｒ１とＮチャネルＭＯＳ ＦＥＴ３のソースとの間に、第３の抵抗Ｒ３がさらに備えられている。ＮチャネルＭＯＳ ＦＥＴ３のソースが、第３の抵抗Ｒ３の上流側の一端子に接続され、ゲートが第１の抵抗Ｒ１と第３の抵抗Ｒ３との間に接続され、かつ、ドレインがＱ１の上流側の一端子に接続されている。
図２（ｃ）では、第１の抵抗Ｒ１とＮチャネルＭＯＳ ＦＥＴ３のソースとの間に、第３の抵抗Ｒ３がさらに備えられている。ＮチャネルＭＯＳ ＦＥＴ３のソースが、第３の抵抗Ｒ３の上流側の一端子に接続され、ゲートが第１の抵抗Ｒ１と第３の抵抗Ｒ３との間に接続され、かつ、ドレインがＱ１の上流側の一端子に接続されている。
【0028】
第２のダイオードＤ２も第１のダイオードＤ１と同様にＮチャネルＭＯＳ ＦＥＴが代用されてよい。
図２で説明したように、ダイオード（Ｄ１、Ｄ２）の代わりにＦＥＴを用い、そのＦＥＴの接続先をアレンジすることにより、電力効率が向上する。
図２で説明したように、ダイオード（Ｄ１、Ｄ２）の代わりにＦＥＴを用い、そのＦＥＴの接続先をアレンジすることにより、電力効率が向上する。
【0029】
図１に戻るが、Ｂ点に対してＡ点のほうが高電位となる。第１のスイッチング素子Ｑ１がＯＮで、かつ、第２のスイッチング素子Ｑ２がＯＦＦとなるＨＩ状態（後述する第１のスイッチング状態、以降ＨＩ状態と呼称する）である場合、通常は、Ａ点からＣ点を経由してインダクタＬ（Ｖout）の後流側の他端Ｄ点へ電流が流れ、Ｃ点からＢ点へは電流が流れない。
【0030】
Ａ点からＣ点に流れる電流は、第１のスイッチング素子Ｑ１の順方向電流ｉ１であり、Ｃ点からＤ点に流れる電流は、インダクタＬ（回路）またはその後流にある負荷に流れる電流ｉ２である。
このとき、第１のスイッチング素子Ｑ１の順方向電流ｉ１と、インダクタＬまたはその後流にある負荷に流れる電流ｉ２とは等しい。
このとき、第１のスイッチング素子Ｑ１の順方向電流ｉ１と、インダクタＬまたはその後流にある負荷に流れる電流ｉ２とは等しい。
【0031】
しかしながら、第２のダイオードＤ２が経年劣化やサージなどによってショート故障した場合、Ｃ点からＢ点へ電流が流れてしまう。Ｃ点からＢ点に流れる電流は、ショート故障した第２のダイオードＤ２および第２の抵抗Ｒ２を経由する電流ｉ３となる。
順方向電流ｉ１および電流ｉ３が流れるため、Ａ点とＢ点との間がショート状態となり、大電流が流れ、第１のスイッチング素子Ｑ１やその間の配線自体などを破壊するのを防止するために、第２の抵抗Ｒ２が配置されている。この抵抗により電流制限がかかるため、回路部品が損傷するのを防ぐことができる。
順方向電流ｉ１および電流ｉ３が流れるため、Ａ点とＢ点との間がショート状態となり、大電流が流れ、第１のスイッチング素子Ｑ１やその間の配線自体などを破壊するのを防止するために、第２の抵抗Ｒ２が配置されている。この抵抗により電流制限がかかるため、回路部品が損傷するのを防ぐことができる。
【0032】
なお、Ａ点とＢ点との間に流れるショート電流は、
（Ａ点とＢ点との間の電位差）／（第１のスイッチング素子Ｑ１のＯＮ抵抗値＋第２の抵抗Ｒ２の抵抗値）
によって算出できる。第２の抵抗Ｒ２によって電流制限がかかることが、この算出式を見ても理解できる。ここで、第１および第２の抵抗Ｒ１およびＲ２の抵抗値は、数ｋΩオーダーとなる。
（Ａ点とＢ点との間の電位差）／（第１のスイッチング素子Ｑ１のＯＮ抵抗値＋第２の抵抗Ｒ２の抵抗値）
によって算出できる。第２の抵抗Ｒ２によって電流制限がかかることが、この算出式を見ても理解できる。ここで、第１および第２の抵抗Ｒ１およびＲ２の抵抗値は、数ｋΩオーダーとなる。
【0033】
あるいは、仕様温度範囲を超えた高温環境下でこの電力変換装置１０が使用された場合、第２のダイオードＤ２の逆バイアスリーク電流が増加し、Ｃ点からＢ点へ電流が流れる。このＣ点からＢ点へ流れる電流は、第２のダイオードＤ２および第２の抵抗Ｒ２を経由する電流ｉ３'となる。
【0034】
この電流ｉ３'が流れると、第２のダイオードＤ２は発熱し、さらに高温になり逆バイアスリーク電流がさらに増加してしまう。この悪循環を熱暴走といい、熱暴走が続くと最悪の場合、第２のダイオードＤ２が破壊されてしまうが、第２の抵抗Ｒ２の配置により電流制限がかかるため、熱暴走を防ぐこともできる。
【0035】
＜第２の実施形態＞
図３は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０に２つの電圧モニタ回路５１，５２（後述する電位測定部位２１，２２に相当）がさらに備えられたものである。図１と同様の構成に関しては、説明を省略する。
図３は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０に２つの電圧モニタ回路５１，５２（後述する電位測定部位２１，２２に相当）がさらに備えられたものである。図１と同様の構成に関しては、説明を省略する。
【0036】
２つの電圧モニタ回路５１，５２はそれぞれ、第１の抵抗Ｒ１および第２の抵抗Ｒ２の両端に接続され、各抵抗間の電圧を測定することができる。
【0037】
図１で説明した第１のスイッチング素子Ｑ１がＯＮで、第２のスイッチング素子Ｑ２がＯＦＦとなるＨＩ状態から、その後、第２のスイッチング素子Ｑ２がＯＦＦのまま第１のスイッチング素子Ｑ１がＯＮからＯＦＦに切り替わったときを考える。
このときインダクタＬに蓄えられたエネルギにより、Ｂ点からＣ点を経由してＤ点へ（例えば数１０Ａオーダーの）回生電流が流れる。
このときインダクタＬに蓄えられたエネルギにより、Ｂ点からＣ点を経由してＤ点へ（例えば数１０Ａオーダーの）回生電流が流れる。
【0038】
Ｂ点からＣ点へ流れる電流は、第２の抵抗Ｒ２および第２のダイオードＤ２を経由する電流ｉ３'となる。Ｃ点からＤ点へ流れる電流は、インダクタＬ（回路）またはその後流にある負荷に流れる電流ｉ２'である。
このとき、電流ｉ３'と電流ｉ２'は等しい。
このとき、電流ｉ３'と電流ｉ２'は等しい。
【0039】
第２のダイオードＤ２のアノード側に第２の抵抗Ｒ２を直列接続し、その抵抗の両端の電圧を電圧モニタ５２で測定することにより、電流ｉ３'が流れた否かを判定することができるので、第１のスイッチング素子Ｑ１がＯＦＦしたタイミングが分かるようになる。
このタイミングを用いて無駄な持ち時間なく、第１のスイッチング素子Ｑ１のＯＦＦ後の次の制御に遷移することが可能となり、高速制御ができるようになる。この高速制御（デッドタイムの調整制御）に関しては、図１０以降において後述する。
このタイミングを用いて無駄な持ち時間なく、第１のスイッチング素子Ｑ１のＯＦＦ後の次の制御に遷移することが可能となり、高速制御ができるようになる。この高速制御（デッドタイムの調整制御）に関しては、図１０以降において後述する。
【0040】
＜第３の実施形態＞
図４は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗（例えば（ＰＴＣ）サーミスタ）になったものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
図４は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗（例えば（ＰＴＣ）サーミスタ）になったものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
【0041】
上述したショート故障、高温環境下、回生電流などにより、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'に規定電流を超えた電流が流れた場合に、（温度上昇によって）それぞれの抵抗値が上昇する。
これにより、第１のダイオードＤ１および第２のダイオードＤ２の損傷を軽減することができる。
これにより、第１のダイオードＤ１および第２のダイオードＤ２の損傷を軽減することができる。
【0042】
＜第４の実施形態＞
図５は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗になり、それぞれの抵抗値を制御するための回路６１，６２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
図５は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗になり、それぞれの抵抗値を制御するための回路６１，６２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
【0043】
上述したショート故障、高温環境下、回生電流などにより、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'に規定電流を超えた電流が流れた場合に、抵抗値制御回路６１または６２は、異常状態と判断してそれぞれの抵抗値を上昇（変化）させる（４０％以上７０％以下の上昇）ように機能する。そして、抵抗値制御回路６１，６２は一旦、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'の抵抗値を上昇させると、ラッチして、元の抵抗値に戻らないように機能する。なお、第１および第２の可変抵抗Ｒ１'、Ｒ２'に流れる電流は、図３のような電圧モニタ回路５１、５２により検出される。
これにより、第１のダイオードＤ１および第２のダイオードＤ２の損傷をさらに軽減しつつ、防止することもできる。なお、可変抵抗器として、デジタル信号で抵抗値を調整可能なデジタルポテンショメータなどが用いられる。
これにより、第１のダイオードＤ１および第２のダイオードＤ２の損傷をさらに軽減しつつ、防止することもできる。なお、可変抵抗器として、デジタル信号で抵抗値を調整可能なデジタルポテンショメータなどが用いられる。
【0044】
＜第５の実施形態＞
図６は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗（例えばＰＴＣサーミスタ）になり、それぞれの抵抗値を検知するための回路７１，７２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
図６は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗（例えばＰＴＣサーミスタ）になり、それぞれの抵抗値を検知するための回路７１，７２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
【0045】
上述したショート故障、高温環境下、回生電流などにより、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'に規定電流を超えた電流が流れた場合に、（温度上昇によって）それぞれの抵抗値が上昇する。閾値以上にどちらかの抵抗値が上昇すると、第１のスイッチング素子Ｑ１の寄生ダイオードＰＤ１、または、第２のスイッチング素子Ｑ２の寄生ダイオードＰＤ２に電流が流れるようになる。
そのとき抵抗値検知回路７１，７２は、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'の抵抗値が閾値以上に上昇しているのを検知して、寄生ダイオードＰＤ１およびＰＤ２が破損しない電力まで入力電圧上流の電源電圧を下げるように機能する（図７参照）。あるいは、ブレーカー（図示せず）が落ちるように機能してもよい。
そのとき抵抗値検知回路７１，７２は、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'の抵抗値が閾値以上に上昇しているのを検知して、寄生ダイオードＰＤ１およびＰＤ２が破損しない電力まで入力電圧上流の電源電圧を下げるように機能する（図７参照）。あるいは、ブレーカー（図示せず）が落ちるように機能してもよい。
【0046】
＜第６の実施形態＞
図８は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗になり、それぞれの抵抗値を検知かつ制御するための回路８１，８２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。この抵抗値検知制御回路８１，８２は、図５の抵抗値制御回路６１，６２と同様の機能を有しており、図６の抵抗値検知回路７１，７２の機能も有してよい。
図８は、本発明の他実施形態における電力変換装置１０の一部構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗になり、それぞれの抵抗値を検知かつ制御するための回路８１，８２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。この抵抗値検知制御回路８１，８２は、図５の抵抗値制御回路６１，６２と同様の機能を有しており、図６の抵抗値検知回路７１，７２の機能も有してよい。
【0047】
上述したショート故障、高温環境下、回生電流などにより、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'に規定電流を超えた電流が流れた場合に、抵抗値検知制御回路８１または８２は、異常状態と判断してそれぞれの抵抗値を上昇（変化）させるように機能する。抵抗値検知制御回路８１，８２は一旦、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'の抵抗値を上昇させると、ラッチして、元の抵抗値に戻らないように機能してもよい。
【0048】
さらに、抵抗値制御検知回路８１，８２は、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'の抵抗値が所定の限界値を超えたのを検知すると、ユーザにアラート（警告としては例えば"電力変換装置を交換してください"）を、伝達（音声出力、（視覚的に）表示など）する報知部８３を備える。この所定の限界値とは、例えば、第１のスイッチング素子Ｑ１の寄生ダイオードＰＤ１、または、第２のスイッチング素子Ｑ２の寄生ダイオードＰＤ２に電流が流れ始めるときの、第１の可変抵抗Ｒ１'または第２の可変抵抗Ｒ２'の抵抗値のことである。
これにより、第１のダイオードＤ１および第２のダイオードＤ２の損傷を軽減・防止しつつ、電力変換装置１０の安全性を高めることができる。
これにより、第１のダイオードＤ１および第２のダイオードＤ２の損傷を軽減・防止しつつ、電力変換装置１０の安全性を高めることができる。
【0049】
＜第７の実施形態＞
図９は、本発明の他実施形態における電力変換装置１０の構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗になり、それぞれの抵抗に流れる電流から、ランダム信号を生成する回路９１，９２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
なお、この回路９１，９２は、図５の抵抗値制御回路６１，６２、図６の抵抗値検知回路７１，７２、および図８の抵抗値検知制御回路８１，８２と同様の機能を有してよい。
図９は、本発明の他実施形態における電力変換装置１０の構成を示した概略回路図である。この電力変換装置１０は、図１の電力変換装置１０の第１の抵抗Ｒ１および第２の抵抗Ｒ２が可変抵抗になり、それぞれの抵抗に流れる電流から、ランダム信号を生成する回路９１，９２がさらに備えられたものであり、他の構成は同様である。図１と同様の構成に関しては、説明を省略する。
なお、この回路９１，９２は、図５の抵抗値制御回路６１，６２、図６の抵抗値検知回路７１，７２、および図８の抵抗値検知制御回路８１，８２と同様の機能を有してよい。
【0050】
このランダム信号生成回路（ジッター生成回路）９１，９２からのランダム信号は、水晶発振器、ＶＣＯ、ＰＬＬなどの発振回路１１に入力される。
これにより、発振周波数を所定の範囲（例えば１６ＭＨｚの発振回路１１の周波数精度に±１０PPM以上１００PPM以下の周波数範囲で）で変動させてＥＭＩ（Electro Magnetic Interference）を低減させることができる。
これにより、発振周波数を所定の範囲（例えば１６ＭＨｚの発振回路１１の周波数精度に±１０PPM以上１００PPM以下の周波数範囲で）で変動させてＥＭＩ（Electro Magnetic Interference）を低減させることができる。
【0051】
＜第８の実施形態＞
ハーフブリッジ回路には、Highサイドの素子およびLowサイドの素子が同時にONしない時間（以下、デッドタイム）が予め設けられている。２つの素子が同時にON状態であると、貫通電流が流れ、２つの素子の寿命が短くなるか、最悪の場合は破壊に至るためである。
このデッドタイムは、２つの素子の製造個体差や温度ドリフトなどのすべての条件を考慮した、最も長い時間に設定されていた。
しかしこのような長いデッドタイムは、貫通電流を防止できるが、入出力波形の歪みを生じさせ、この歪みは、エネルギ変換効率を悪化させるものであった。デッドタイムの適正化（短縮化）が望まれていた。
ハーフブリッジ回路には、Highサイドの素子およびLowサイドの素子が同時にONしない時間（以下、デッドタイム）が予め設けられている。２つの素子が同時にON状態であると、貫通電流が流れ、２つの素子の寿命が短くなるか、最悪の場合は破壊に至るためである。
このデッドタイムは、２つの素子の製造個体差や温度ドリフトなどのすべての条件を考慮した、最も長い時間に設定されていた。
しかしこのような長いデッドタイムは、貫通電流を防止できるが、入出力波形の歪みを生じさせ、この歪みは、エネルギ変換効率を悪化させるものであった。デッドタイムの適正化（短縮化）が望まれていた。
【0052】
図１０は、本発明の一実施形態における電力変換装置１０の構成を示した概略回路図である。この電力変換装置１０は、還流ダイオードの故障を防止し、デッドタイムを調整して入出力波形の歪みを低減して、エネルギ変換効率を向上させることができる。
【0053】
電力変換装置１０は、電源Ｖｃｃと、電源Ｖｃｃの下流に配置された少なくとも１つのハーフブリッジ型回路と、ハーフブリッジ型回路に印加する波形生成回路（制御入力部）１０１とを含む。
【0054】
生成される電圧波形は、Ｖｃｃと低電位側（信号用接地）との間の電圧で発生されて、例えば、４００～８００Ｖの正弦波交流波形である（図１１の実線の入力波形に相当）。
電力変換装置１０は一例として、ＡＣ‐ＤＣコンバータ回路の一部であり、ソレノイド、電動モータ、ＤＣ－ＤＣコンバータなどの負荷を駆動させるものである（図示せず）。
電力変換装置１０は一例として、ＡＣ‐ＤＣコンバータ回路の一部であり、ソレノイド、電動モータ、ＤＣ－ＤＣコンバータなどの負荷を駆動させるものである（図示せず）。
【0055】
電源Ｖｃｃと信号用接地Ｇ１との間には、ハーフブリッジを構成するための第１および第２のスイッチング素子Ｑ１（ハイサイド）およびＱ２（ローサイド）が配置されている。
【0056】
第１および２のスイッチング素子Ｑ１およびＱ２は、電源Ｖｃｃに対して直列接続されている。波形生成回路１０１は、第１および第２のスイッチング素子Ｑ１およびＱ２に制御可能に接続されている。
波形生成回路１０１は、第１および第２のスイッチング素子Ｑ１およびＱ２のそれぞれに対する２つのプリドライバ電源を備えており、後述するインダクタＬの出力（Ｖout）レベルを検出する出力レベル検出部が、備えられてもよい。
波形生成回路１０１は、第１および第２のスイッチング素子Ｑ１およびＱ２のそれぞれに対する２つのプリドライバ電源を備えており、後述するインダクタＬの出力（Ｖout）レベルを検出する出力レベル検出部が、備えられてもよい。
【0057】
波形生成回路（制御入力部）１０１は、第１および第２のスイッチング素子Ｑ１およびＱ２のスイッチング動作を制御するためのＰＷＭ制御部３を含む。このＰＷＭ制御部３は、ＣＰＵ、マイコン等であり、負帰還処理として例えばＰＩＤ制御によるＰＷＭ出力に基づいて、第１および第２のスイッチング素子Ｑ１およびＱ２のそれぞれに制御信号を送信し（換言すると、図１０の電位ＶＧＳ１およびＶＧＳ２を印加し）、スイッチングを任意に行うことができる。
波形生成回路（制御入力部）１０１は、情報を記憶しておくためのメモリ（記憶装置）４、システムコントローラなどのハードウェアをさらに含む。
波形生成回路（制御入力部）１０１は、情報を記憶しておくためのメモリ（記憶装置）４、システムコントローラなどのハードウェアをさらに含む。
【0058】
これらのスイッチング素子Ｑ１およびＱ２は、ＰＷＭ制御部３からの制御信号をＯＮからＯＦＦにしても、電源Ｖｃｃからスイッチング素子Ｑ１およびＱ２に流れる電流がＯＦＦされるまで、遅延が生じる。例えばＦＥＴであれば数ｎｓ～数十ｎｓ、ＩＧＢＴやＢＪＴならば数百ｎｓ～数μｓの遅延が起きる。
【0059】
この遅延は、スイッチング素子Ｑ１およびＱ２の製造バラつきや温度ドリフトなどによって変化するため、全ての条件下を考慮した最も長い時間Ｔｄ＿Ｍａｘがデッドタイムとして設定されていた。
【0060】
第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２との間に一端が接続された、インダクタＬ（Ｖout）がさらに配置されている。
ＰＷＭ制御部３が、上述したデッドタイムＴｄ＿ＭａｘをデッドタイムＴｄとして設定すると、電源Ｖｃｃからスイッチング素子Ｑ１およびＱ２への貫通電流が確実に防止される一方で、回生電流によりインダクタＬの出力波形（Ｖout）に歪みが生じる（図１１の点線の出力波形に相当）。
この種の歪みは、モータ回転の急な加減速を引き起こし、モータからのノイズ（騒音）や電磁放射など（無駄なエネルギ消費）の原因になる。
ＰＷＭ制御部３が、上述したデッドタイムＴｄ＿ＭａｘをデッドタイムＴｄとして設定すると、電源Ｖｃｃからスイッチング素子Ｑ１およびＱ２への貫通電流が確実に防止される一方で、回生電流によりインダクタＬの出力波形（Ｖout）に歪みが生じる（図１１の点線の出力波形に相当）。
この種の歪みは、モータ回転の急な加減速を引き起こし、モータからのノイズ（騒音）や電磁放射など（無駄なエネルギ消費）の原因になる。
【0061】
さらに、直列接続された第１の抵抗Ｒ１および第１のダイオードＤ１（整流素子）が、第１のスイッチング素子Ｑ１に対して並列に配置されている。ここで、第１のダイオードＤ１は、第１の抵抗Ｒ１の上流に配置され、かつ、第１のダイオードＤ１のアノード（プラス）側が第１の抵抗Ｒ１の一端に接続されている。
【0062】
第１の抵抗Ｒ１の他端と信号用接地Ｇ２との間に、直列接続された第２の抵抗Ｒ２および第２のダイオードＤ２（整流素子）が、第２のスイッチング素子Ｑ２に対して並列に配置されている。ここで、第２のダイオードＤ２は、第２の抵抗Ｒ２の上流に配置され、かつ、第２のダイオードＤ２のアノード側が第２の抵抗Ｒ２の一端に接続されている。信号用接地Ｇ１およびＧ２は共通のグランドである。換言すると、第１および２のダイオードＤ１、Ｄ２のアノード側（整流素子のプラス側）が、各スイッチング素子のマイナス側に接続されている。
第１および第２のダイオードＤ１およびＤ２は、同様の機能を実現する整流素子（例えばＦＥＴ）を代わりに用いてもよい。
第１および第２のダイオードＤ１およびＤ２は、同様の機能を実現する整流素子（例えばＦＥＴ）を代わりに用いてもよい。
【0063】
インダクタＬ（Ｖout）の一端は、第１の抵抗Ｒ１と第２のダイオードＤ２との間にも接続されている。
そして、第１の抵抗Ｒ１と第１のダイオードＤ１との間、および、第２の抵抗Ｒ２と第２のダイオードＤ２との間のそれぞれに、電位測定部位（例えばテストパッド）２１、２２が接続されている。このテストパッド２１、２２に電位測定用のプローブなどが接続され、第１および第２のダイオードＤ１およびＤ２にかかるそれぞれの電位ＶＤ１およびＶＤ２が時間経過とともに測定される。なお、テストパッドは、電力変換装置を構成するプリント基板の表面に設けられる。
そして、第１の抵抗Ｒ１と第１のダイオードＤ１との間、および、第２の抵抗Ｒ２と第２のダイオードＤ２との間のそれぞれに、電位測定部位（例えばテストパッド）２１、２２が接続されている。このテストパッド２１、２２に電位測定用のプローブなどが接続され、第１および第２のダイオードＤ１およびＤ２にかかるそれぞれの電位ＶＤ１およびＶＤ２が時間経過とともに測定される。なお、テストパッドは、電力変換装置を構成するプリント基板の表面に設けられる。
【0064】
この種のハーフブリッジ回路では、インダクタＬに流れる電流がＶout→Ｖout２の時、第１のスイッチング素子Ｑ１のゲート用の制御入力電圧をゼロにすると、第１のスイッチング素子Ｑ１のＶＧＳ１が下がり、第１のスイッチング素子Ｑ１がオフになる。するとインダクタＬの回生電流によって第１のスイッチング素子Ｑ１の寄生容量（図示せず）に電荷が溜まり、インダクタＬの出力電圧Voutが０Ｖ未満になる。
このときにテストパッド２２において信号用接地Ｇ２からインダクタＬへ流れる電流（つまり電位ＶＤ２）を検出できるように、第２の抵抗Ｒ２および第２のダイオードＤ２が配置されており、第２のスイッチング素子Ｑ２がオフになった実際のタイミングが検出される。
このときにテストパッド２２において信号用接地Ｇ２からインダクタＬへ流れる電流（つまり電位ＶＤ２）を検出できるように、第２の抵抗Ｒ２および第２のダイオードＤ２が配置されており、第２のスイッチング素子Ｑ２がオフになった実際のタイミングが検出される。
【0065】
同様に、インダクタＬに流れる電流がＶout２→Ｖoutの時、第２のスイッチング素子Ｑ２のゲート用の制御入力電圧をゼロにすると、第２のスイッチング素子Ｑ２のＶＧＳ２が下がり、第２のスイッチング素子Ｑ２がオフになる。するとインダクタＬの回生電流によって第２のスイッチング素子Ｑ２の寄生容量（図示せず）に電荷が溜まり、インダクタＬの出力電圧Voutが電源Ｖｃｃより大きくなる。
このときにテストパッド２１においてインダクタＬから電源Ｖｃｃへ流れる電流（つまり電位ＶＤ１）を検出できるように、第１の抵抗Ｒ１および第１のダイオードＤ１が配置されており、第１のスイッチング素子Ｑ１がオフになった実際のタイミングが検出される。
このときにテストパッド２１においてインダクタＬから電源Ｖｃｃへ流れる電流（つまり電位ＶＤ１）を検出できるように、第１の抵抗Ｒ１および第１のダイオードＤ１が配置されており、第１のスイッチング素子Ｑ１がオフになった実際のタイミングが検出される。
【0066】
これらの電位ＶＤ１およびＶＤ２は、第１および第２のダイオードＤ１およびＤ２に電流が流れているか否かを判定し、第１のスイッチング素子Ｑ１および第２のスイッチング素子Ｑ２における実際のデッドタイムＴｄを算出するために測定される。
【0067】
以下の第１および第２のスイッチング状態を所定の時間幅(デューティ)で周期的に切り替えるように、ＰＷＭ制御部３は、第１および第２のスイッチング素子Ｑ１、Ｑ２をＯＮ／ＯＦＦ制御する。
【0068】
（第１のスイッチング状態、ＨＩ状態）
このスイッチング状態では、第１のスイッチング素子Ｑ１がＯＮで、かつ、第２のスイッチング素子Ｑ２がＯＦＦとなるＨＩ状態である。
この状態において例えば、波形生成回路１０１からインダクタＬに磁気エネルギが蓄えられる。ここで波形生成回路１０１からインダクタＬへ流れる電流が所望より足りないときに、電流補償するように機能するコンデンサを配置してもよい（図示せず）。
このスイッチング状態では、第１のスイッチング素子Ｑ１がＯＮで、かつ、第２のスイッチング素子Ｑ２がＯＦＦとなるＨＩ状態である。
この状態において例えば、波形生成回路１０１からインダクタＬに磁気エネルギが蓄えられる。ここで波形生成回路１０１からインダクタＬへ流れる電流が所望より足りないときに、電流補償するように機能するコンデンサを配置してもよい（図示せず）。
【0069】
（第２のスイッチング状態、ＬＯＷ状態）
このスイッチング状態では、第１のスイッチング素子Ｑ１がＯＦＦで、かつ、第２のスイッチング素子Ｑ２がＯＮとなるＬＯＷ状態である。
この状態において例えば、インダクタＬに蓄えられた磁気エネルギが、駆動負荷やコンデンサ（図示せず）へ移動する。このコンデンサは、インダクタＬから駆動負荷へ流れる電流が所望より足りないときに、この電流を補償するように駆動負荷へ電流を流すように機能する。
このスイッチング状態では、第１のスイッチング素子Ｑ１がＯＦＦで、かつ、第２のスイッチング素子Ｑ２がＯＮとなるＬＯＷ状態である。
この状態において例えば、インダクタＬに蓄えられた磁気エネルギが、駆動負荷やコンデンサ（図示せず）へ移動する。このコンデンサは、インダクタＬから駆動負荷へ流れる電流が所望より足りないときに、この電流を補償するように駆動負荷へ電流を流すように機能する。
【0070】
上記の第１のスイッチング状態と第２のスイッチング状態とを切り替えるように、ＰＷＭ制御部３は、第１および第２のスイッチング素子Ｑ１、Ｑ２のオンの時間幅(デューティ)を周期的に変化させる。これにより、中間直流電圧Ｖｃｃ（Ｖ）もしくは直流入力電圧に変換される。
（入力）交流電圧Ａ（Ｖ）が、異なる直流電圧Ｂ（Ｖ）に変換される。
（入力）交流電圧Ａ（Ｖ）が、異なる直流電圧Ｂ（Ｖ）に変換される。
【0071】
電圧Ａ（Ｖ）とＢ（Ｖ）との比は、この第１のスイッチング状態と第２のスイッチング状態との間のデューティ比（例えば所定のデューティ比として５０％）で決定される。このデューティ比は、ＰＷＭ制御部３からの制御信号により調整可能である。
【0072】
ここで、第１のスイッチング状態と第２のスイッチング状態との間には、電源ＶｃｃからＱ１，Ｑ２を経由した信号用接地Ｇ１への貫通電流を防止するために、両スイッチング素子Ｑ１、Ｑ２がＯＦＦとなるデッドタイムＴｄが設けられる。
ＰＷＭ制御部３がスイッチング素子Ｑ１またはＱ２を（ＯＮ状態から）ＯＦＦにしたタイミングから、電位ＶＤ１およびＶＤ２に電位が生じるまでの期間を実際のデッドタイムＴｄとし、この実際のデッドタイムＴｄはＰＷＭ制御部３により算出される。
ＰＷＭ制御部３がスイッチング素子Ｑ１またはＱ２を（ＯＮ状態から）ＯＦＦにしたタイミングから、電位ＶＤ１およびＶＤ２に電位が生じるまでの期間を実際のデッドタイムＴｄとし、この実際のデッドタイムＴｄはＰＷＭ制御部３により算出される。
【0073】
換言すると、インダクタＬから第１および第２のダイオードＤ１またはＤ２に回生電流が流れ始めたときを、スイッチング素子Ｑ１，Ｑ２のそれぞれが、波形生成回路１０１からの制御信号に応じて実際にＯＦＦになったタイミングと判断している。
【0074】
第１のダイオードＤ１に電流が流れると、スイッチング素子Ｑ１がオフ→オンに切り替えられる。時間経過に対する（例えば１０ｎｓ毎に）スイッチング素子Ｑ１およびＱ２の立ち上がりと立下がりの伝搬時間を計測し、この伝搬時間がデッドタイムＴｄ＿ＬＴとしてルックアップテーブルに保存される。
【0075】
本実施形態では、出荷前テストとして所定の稼働条件下で測定される電位から算出されたデッドタイムＴｄ＿ＬＴが保存されたルックアップテーブルが、メモリ４に備えられる。所定の稼働条件とは、例えば、スイッチング素子Ｑ１、Ｑ２の温度が高温、常温、低温の場合や、モータ回転数が高速、中速、低速の場合などである。ルックアップテーブルには関数化されたデータが存在していてもよい。
【0076】
ＰＷＭ制御部３は、そのルックアップテーブル内のデッドタイムＴｄ＿ＬＴに基づいて、貫通電流が流れることなしにデッドタイムＴｄを調整（短縮化）することができる。
当然のことながら、電力変換装置１０は、このルックアップテーブルを使用するための必要なセンサ類（例えばスイッチング素子用の温度センサやモータエンコーダ）を備える必要がある。
当然のことながら、電力変換装置１０は、このルックアップテーブルを使用するための必要なセンサ類（例えばスイッチング素子用の温度センサやモータエンコーダ）を備える必要がある。
【0077】
＜第９の実施形態＞
図１２は、本発明の他実施形態における電力変換装置１０'の構成を示した概略回路図である。この電力変換装置１０'では、ハードウェアレベルでデッドタイムＴｄがリアルタイム制御される。
図１２は、本発明の他実施形態における電力変換装置１０'の構成を示した概略回路図である。この電力変換装置１０'では、ハードウェアレベルでデッドタイムＴｄがリアルタイム制御される。
【0078】
電力変換装置１０'は、電力変換装置１０と同様の、電源Ｖｃｃと、少なくとも１つのハーフブリッジ型回路（第１および第２のスイッチング素子Ｑ１およびＱ２）と、波形生成回路１０１'と、インダクタＬとを含む。
電力変換装置１０'は、電力変換装置１０の第１および第２の整流素子Ｄ１、Ｄ２、第１および第２の抵抗Ｒ１、Ｒ２ならびにテストパッド２１、２２の代わりに、以下に説明する制御回路１０２、１０４、１０５および論理素子１０３が備えられる。
電力変換装置１０'は、電力変換装置１０の第１および第２の整流素子Ｄ１、Ｄ２、第１および第２の抵抗Ｒ１、Ｒ２ならびにテストパッド２１、２２の代わりに、以下に説明する制御回路１０２、１０４、１０５および論理素子１０３が備えられる。
【0079】
電力変換装置１０'は、図１２に示されているように、タイミング生成器１０２と、論理素子１０３‐１、１０３‐２と、レベルシフタ１０４Ａ、１０４Ｂと、レベルシフタ１０４Ｃ、１０４Ｄ（フィードバック回路（検出回路））と、プリドライバ１０５Ａ、１０５Ｂとを備える。
【0080】
これらは、波形生成回路１０１'から、タイミング生成器１０２および論理素子１０３‐１、１０３‐２、プリドライバ１０５Ａ、１０５Ｂ、そして第１および第２のスイッチング素子Ｑ１、Ｑ２（のゲート）の順序で下流になるように接続されている。
レベルシフタ１０４Ｃおよび１０４Ｄに耐圧が必要な場合は、第３および第４のダイオードＤ３およびＤ４が、レベルシフタ１０４Ｃおよび１０４Ｄに、直列接続されるようにさらに備えられてもよい。
レベルシフタ１０４Ｃおよび１０４Ｄに耐圧が必要な場合は、第３および第４のダイオードＤ３およびＤ４が、レベルシフタ１０４Ｃおよび１０４Ｄに、直列接続されるようにさらに備えられてもよい。
【0081】
インダクタＬ（Ｖout）の一端は、レベルシフタ１０４Ｃとレベルシフタ１０４Ｄとの間にも接続されている。
レベルシフタ１０４Ｃおよび１０４Ｄは、ＯＲ回路（論理和回路）を介して論理素子１０３－１および１０３－２にも接続されている。
レベルシフタ１０４Ｃおよび１０４Ｄは、ＯＲ回路（論理和回路）を介して論理素子１０３－１および１０３－２にも接続されている。
【0082】
レベルシフタ１０４Ａは、プリドライバ１０５Ａと第１のスイッチング素子Ｑ１との間と、論理素子１０３－２とに接続されている。同様にレベルシフタ１０４Ｂは、プリドライバ１０５Ｂと第２のスイッチング素子Ｑ２との間と、論理素子１０３－１とに接続されている。
プリドライバ１０５Ａ、１０５Ｂはそれぞれ、論理素子１０３－１、１０３－２の出力（Ｈレベル、制御信号）を、第１および第２のスイッチング素子Ｑ１、Ｑ２のゲート用の制御電圧にレベルシフトするためのものである。
プリドライバ１０５Ａ、１０５Ｂはそれぞれ、論理素子１０３－１、１０３－２の出力（Ｈレベル、制御信号）を、第１および第２のスイッチング素子Ｑ１、Ｑ２のゲート用の制御電圧にレベルシフトするためのものである。
【0083】
タイミング生成器１０２は、論理素子１０３‐１および１０３‐２にも接続されている。
各レベルシフタ１０４Ａ～Ｄはそれぞれ、信号用接地Ｇ３～Ｇ５、Ｇ１にも接続されている。
各レベルシフタ１０４Ａ～Ｄはそれぞれ、信号用接地Ｇ３～Ｇ５、Ｇ１にも接続されている。
【0084】
図１３～１５は、タイミング生成器１０２および論理素子１０３－１、１０３－２の回路構成を示している。
図１３は、タイミング生成器１０２の論理回路図である。タイミング生成器１０２は、複数のＮＯＴ回路、ＮＡＮＤ回路、およびＲＣ素子から成る差動遅延素子（インバータ遅延素子でもよい）から構成されており、波形生成回路１０１'からの入力信号Ａ＋を受けて、入力反転信号Ａ－（入力信号Ａ＋の反転信号、?、以下Ａ－とする）およびＤ＋、Ｄ－を出力する。
Ｄ＋およびＤ－は、最長のデッドタイムＴｄ＿Ｍａｘ（Ｔｄ１）を生成するための信号である（以下このデッドタイム生成信号は、Ｄ＋、Ｄ－のみの符号とする）。
図１３は、タイミング生成器１０２の論理回路図である。タイミング生成器１０２は、複数のＮＯＴ回路、ＮＡＮＤ回路、およびＲＣ素子から成る差動遅延素子（インバータ遅延素子でもよい）から構成されており、波形生成回路１０１'からの入力信号Ａ＋を受けて、入力反転信号Ａ－（入力信号Ａ＋の反転信号、?、以下Ａ－とする）およびＤ＋、Ｄ－を出力する。
Ｄ＋およびＤ－は、最長のデッドタイムＴｄ＿Ｍａｘ（Ｔｄ１）を生成するための信号である（以下このデッドタイム生成信号は、Ｄ＋、Ｄ－のみの符号とする）。
【0085】
図１４は、論理素子１０３－１の論理回路図である。論理素子１０３－１は、３入力のＮＡＮＤ回路から、ＮＯＴ回路、ＤフリップフロップおよびＯＲ回路を順に含む。ＮＡＮＤ回路は、Ａ＋、Ｂ、Ｃ＋を受け、Ｄフリップフロップは、ＮＡＮＤ回路の反転出力をクロックとして受け、かつ、Ｄも受ける。ここで、Ｂは後述するが、論理素子１０３－１（１０３－２）へのフィードバック信号である（以下このフィードバック信号は、Ｂのみの符号とする）。Ｃ＋は後述するが、論理素子１０３－２からの出力Ｃ'－が送信された否かを確認するための信号である（以下この確認信号は、Ｃ＋のみの符号とする）。そして、Ｄの出力値は、常に１（Ｈレベル）である。
【0086】
Ｄフリップフロップのリセット回路（Ｒｅｓ）は、ＮＡＮＤ回路のＡ＋の入力部に接続されている。ＯＲ回路は、Ｄフリップフロップの出力ＱおよびＤ＋を入力として受けて、Ｃ'＋を出力する（以下この論理素子１０３－１の出力信号は、Ｃ'＋のみの符号とする）。
Ｄフリップフロップは、ラッチ回路、ＲＳ型、Ｄ型などのフリップフロップが代わりに用いられてもよい。
Ｄフリップフロップは、ラッチ回路、ＲＳ型、Ｄ型などのフリップフロップが代わりに用いられてもよい。
【0087】
図１５は、論理素子１０３－２の論理回路図である。論理素子１０３－２は、論理素子１０３－１と同様のものであり、Ａ－、Ｂ、Ｃ－およびＤ－を受けて、Ｃ'－を出力する（以下この論理素子１０３－２の出力信号は、Ｃ'－のみの符号とする）。
ここで、Ｃ－は、論理素子１０３－１からの出力Ｃ'＋が送信された否かを確認するための信号（第１群の負帰還信号）である（以下この確認信号は、Ｃ－のみの符号とする）。
ここで、Ｃ－は、論理素子１０３－１からの出力Ｃ'＋が送信された否かを確認するための信号（第１群の負帰還信号）である（以下この確認信号は、Ｃ－のみの符号とする）。
【0088】
図１６は、レベルシフタ１０４Ａ～Ｄの各々の論理回路図である。レベルシフタ１０４Ａ～Ｄは、同様のものであり、４つの端子ｅ～ｈを有する。
端子ｆからｅまでには、抵抗および発光ダイオードが順に備えられている。この抵抗は、発光ダイオードのアノード（プラス）側に接続されている。レベルシフタ１０４Ｃおよび１０４Ｄの発光ダイオードはそれぞれ、第１および第２のダイオードＤ１、Ｄ２（整流素子）に相当する。
端子ｆからｅまでには、抵抗および発光ダイオードが順に備えられている。この抵抗は、発光ダイオードのアノード（プラス）側に接続されている。レベルシフタ１０４Ｃおよび１０４Ｄの発光ダイオードはそれぞれ、第１および第２のダイオードＤ１、Ｄ２（整流素子）に相当する。
【0089】
レベルシフタ１０４Ａ～１０４Ｄの電源＋Ｖから端子ｇまでには、フォトトランジスタおよび抵抗が順に備えられている。
フォトトランジスタ（図示せず）は、発光ダイオードの光を受けるように構成されたフォトカプラである。端子ｈは、フォトトランジスタと抵抗との間に接続されている。フォトカプラの代わりにアイソレータのコンプリメンタリ素子が用いられてもよい。
フォトトランジスタ（図示せず）は、発光ダイオードの光を受けるように構成されたフォトカプラである。端子ｈは、フォトトランジスタと抵抗との間に接続されている。フォトカプラの代わりにアイソレータのコンプリメンタリ素子が用いられてもよい。
【0090】
以下に表１として電力変換装置１０'の入力信号Ａ、各論理素子の出力Ｂ～Ｄに対するＤフリップフロップの真理値表を示す。
【0091】
【表1】
【0092】
図１７～２０を参照しながら、電力変換装置１０'の制御方法Ｓ１００を説明する。これらの図は、電力変換装置１０'の構成においてシミュレーションを行って得られたグラフ図であり、横軸は時間、そして縦軸は電流または信号値である。
【0093】
図１７は、図１１の出力波形が上に凸で、かつ、入力信号Ａ＋が０から１へ立ち上がるときのタイミングチャートである。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（矩形波信号）Ａ＋（Ｈレベル，１）を印加する（ステップＳ１０１）。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（矩形波信号）Ａ＋（Ｈレベル，１）を印加する（ステップＳ１０１）。
【0094】
その後タイミング生成器１０２は、入力信号Ａ＋を受けて、ｔ１の遅延後にＤ＋（Ｈレベル，１）を論理素子１０３‐１に、ならびに、Ａ－およびｔ２の遅延後にＤ‐（Ｌレベル，０）を論理素子１０３‐２に送信する（ステップＳ１０２）。ｔ１およびｔ２の遅延時間は、タイミング生成器１０２の抵抗ＲおよびコンデンサＣの値により調整される。
【0095】
論理素子１０３‐２では、入力信号Ａ－およびタイミング生成器１０２の出力の一方Ｄ－が共にＬレベルとなることを受けて、出力Ｃ'－がＬレベルとなる（ステップＳ１０３）。Ｃ'－は、第２のスイッチング素子Ｑ２のゲート用の制御電圧に相当する。
換言すると、論理素子１０３‐２は、第２のスイッチング素子Ｑ２にゲート用の制御信号を送信する。
換言すると、論理素子１０３‐２は、第２のスイッチング素子Ｑ２にゲート用の制御信号を送信する。
【0096】
このとき、論理回路１０３－２の（入力を読み取ってから出力するまでの）遅延時間だけ出力Ｃ'－が遅くなる。
この論理回路１０３－２の遅延時間は、Ｄフリップフロップの最大動作周波数によって決まる。
この論理回路１０３－２の遅延時間は、Ｄフリップフロップの最大動作周波数によって決まる。
【0097】
Ｃ'－の信号を端子ｆにおいて受けたレベルシフタ１０４Ｂは、この回路の伝搬遅延時間分だけ遅れてＣ＋（第１群の負帰還信号）を、端子ｈから出力する（ステップＳ１０４）。ここで、Ｃ'－とＣ＋とは論理反転の関係にあり、Ｃ＋は、出力Ｃ'－が送信された否かを確認するための信号である。
レベルシフタ１０４Ｂの伝搬遅延時間は、レベルシフタ１０４Ｂの発光ダイオードに接続された抵抗や、電源＋Ｖとフォトトランジスタとの間に設けられた抵抗（図示せず）などによって調整される。
このレベルシフタは一例であって、デジタルアイソレータであっても良い。
レベルシフタ１０４Ｂの伝搬遅延時間は、レベルシフタ１０４Ｂの発光ダイオードに接続された抵抗や、電源＋Ｖとフォトトランジスタとの間に設けられた抵抗（図示せず）などによって調整される。
このレベルシフタは一例であって、デジタルアイソレータであっても良い。
【0098】
ステップＳ１０４において、第２のスイッチング素子Ｑ２のゲート電圧がＯＦＦされていることが確認される。
Ｃ'－がＬレベルになったので、第２のスイッチング素子Ｑ２のＶＧＳ２が下がり、第２のスイッチング素子Ｑ２がオフする（ステップＳ１０５）。するとインダクタＬの回生電流によって、インダクタＬの出力電圧Voutが０Ｖ以下になる。
Ｃ'－がＬレベルになったので、第２のスイッチング素子Ｑ２のＶＧＳ２が下がり、第２のスイッチング素子Ｑ２がオフする（ステップＳ１０５）。するとインダクタＬの回生電流によって、インダクタＬの出力電圧Voutが０Ｖ以下になる。
【0099】
インダクタＬの出力電圧Voutが０Ｖ以下になったことにより、レベルシフタ１０４Ｄの端子ｆｅ間に電流が流れ、レベルシフタ１０４Ｄの伝搬遅延時間分だけ遅れて、レベルシフタ１０４Ｄの出力Ｂ－（端子ｈ、第２群の負帰還信号、このレベルシフタ１０４Ｄの出力信号は、以下Ｂ－のみの符号とする）がＨレベルになる（ステップＳ１０６）。このレベルシフタ１０４Ｄの伝搬遅延時間は、レベルシフタ１０４Ｂと同様に調整される。
Ｂ－がＨレベルになったことで、ＯＲ回路を介して、論理素子１０３－１（１０３－２）へのフィードバックＢもＨレベルとなる（ステップＳ１０７）。
Ｂ－がＨレベルになったことで、ＯＲ回路を介して、論理素子１０３－１（１０３－２）へのフィードバックＢもＨレベルとなる（ステップＳ１０７）。
【0100】
すると、論理素子１０３－１は、Ａ＋、ＢおよびＣ＋がＨレベルになったことでＣ'＋を立ち上げる（ステップＳ１０８）。ここで、Ｃ'＋は、第１のスイッチング素子Ｑ１のゲート用の制御電圧に相当する。
Ｃ'＋がＨレベルとなることで、第１のスイッチング素子Ｑ１がオンされて、インダクタＬの出力電圧VoutがＨレベルになる（ステップＳ１０９）。ここで、出力電圧Voutは、最長のデッドタイムＴｄ＿Ｍａｘを考慮するように、Ｃ'＋とＤ＋との間で論理和（ＯＲ）を取って出力される。
Ｃ'＋がＨレベルとなることで、第１のスイッチング素子Ｑ１がオンされて、インダクタＬの出力電圧VoutがＨレベルになる（ステップＳ１０９）。ここで、出力電圧Voutは、最長のデッドタイムＴｄ＿Ｍａｘを考慮するように、Ｃ'＋とＤ＋との間で論理和（ＯＲ）を取って出力される。
【0101】
これにより、電源Ｖｃｃから第１および２のスイッチング素子Ｑ１、Ｑ２への貫通電流を防止しながら、デッドタイムが、最長のＴｄ＿ＭａｘからＴｄｒに短縮される。
ここでのデッドタイムＴｄｒは、第２のスイッチング素子Ｑ２がオフしてから第１のスイッチング素子Ｑ１がオンするまでの時間である（図１７参照）。このデッドタイムＴｄｒは、上述した各素子Ｒ，Ｃの値や半導体の動作周波数などによって任意に調整可能である。
ここでのデッドタイムＴｄｒは、第２のスイッチング素子Ｑ２がオフしてから第１のスイッチング素子Ｑ１がオンするまでの時間である（図１７参照）。このデッドタイムＴｄｒは、上述した各素子Ｒ，Ｃの値や半導体の動作周波数などによって任意に調整可能である。
【0102】
図１８は、図１１の出力波形が上に凸で、かつ、入力信号Ａ＋が１から０へ立ち下がるときのタイミングチャートである。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（信号）Ａ＋（Ｌレベル，０）を印加する（ステップＳ２０１）。
その後のステップは、Ｓ１０２～Ｓ１０９と同様（動作出力が±逆）になるだけなので、説明の簡単化のために省略する。レベルシフタ１０４Ａは、レベルシフタ１０４Ｂと同様に機能する。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（信号）Ａ＋（Ｌレベル，０）を印加する（ステップＳ２０１）。
その後のステップは、Ｓ１０２～Ｓ１０９と同様（動作出力が±逆）になるだけなので、説明の簡単化のために省略する。レベルシフタ１０４Ａは、レベルシフタ１０４Ｂと同様に機能する。
【0103】
図１９は、図１１の出力波形が下に凸で、かつ、入力信号Ａ＋が０から１へ立ち上がるときのタイミングチャートである。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（信号）Ａ＋（Ｈレベル，１）を印加する（ステップＳ２０１）。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（信号）Ａ＋（Ｈレベル，１）を印加する（ステップＳ２０１）。
【0104】
その後タイミング生成器１０２は、入力信号Ａ＋を受けて、ｔ１の遅延後にＤ＋（Ｈレベル，１）を論理素子１０３‐１に、ならびに、Ａ－およびｔ２の遅延後にＤ‐（Ｌレベル，０）を論理素子１０３‐２に送信する（ステップＳ２０２）。ｔ１およびｔ２の遅延時間は、タイミング生成器１０２の抵抗ＲおよびコンデンサＣの値により調整される。
【0105】
論理素子１０３‐２では、入力信号Ａ－およびタイミング生成器１０２の出力の一方Ｄ－が共にＬレベルとなることを受けて、出力Ｃ'－がＬレベルとなる（ステップＳ２０３）。Ｃ'－は、第２のスイッチング素子Ｑ２のゲート用の制御電圧に相当する。
換言すると、論理素子１０３‐２は、第２のスイッチング素子Ｑ２にゲート用の制御信号を送信する。
換言すると、論理素子１０３‐２は、第２のスイッチング素子Ｑ２にゲート用の制御信号を送信する。
【0106】
このとき、論理回路１０３－２の（入力を読み取ってから出力するまでの）遅延時間だけ出力Ｃ'－が遅くなる。
この論理回路１０３－２の遅延時間は、Ｄフリップフロップの動作最大周波数によって調整される。
この論理回路１０３－２の遅延時間は、Ｄフリップフロップの動作最大周波数によって調整される。
【0107】
Ｃ'－の信号を端子ｆにおいて受けたレベルシフタ１０４Ｂは、この回路の伝搬遅延時間分だけ遅れてＣ＋（第１群の負帰還信号）を、端子ｈから出力する（ステップＳ２０４）。ここで、Ｃ'－とＣ＋とは論理反転の関係にあり、Ｃ＋は、出力Ｃ'－が送信された否かを確認するための信号である。
レベルシフタ１０４Ｂの伝搬遅延時間は、レベルシフタ１０４Ｂの発光ダイオードに接続された抵抗や、電源＋Ｖとフォトトランジスタとの間に設けられた抵抗（図示せず）などによって調整される。このレベルシフタは一例であって、デジタルアイソレータでも良い。
レベルシフタ１０４Ｂの伝搬遅延時間は、レベルシフタ１０４Ｂの発光ダイオードに接続された抵抗や、電源＋Ｖとフォトトランジスタとの間に設けられた抵抗（図示せず）などによって調整される。このレベルシフタは一例であって、デジタルアイソレータでも良い。
【0108】
ステップＳ２０４において、第２のスイッチング素子Ｑ２のゲート電圧がＯＦＦされていることが確認される。
Ｃ'－がＬレベルになったので、第２のスイッチング素子Ｑ２のＶＧＳ２が下がり、第２のスイッチング素子Ｑ２がオフする（ステップＳ１０５）。するとインダクタＬの回生電流によって、インダクタＬの出力電圧Voutが電源ＶＣＣより高くなる。
Ｃ'－がＬレベルになったので、第２のスイッチング素子Ｑ２のＶＧＳ２が下がり、第２のスイッチング素子Ｑ２がオフする（ステップＳ１０５）。するとインダクタＬの回生電流によって、インダクタＬの出力電圧Voutが電源ＶＣＣより高くなる。
【0109】
インダクタＬの出力電圧Voutが電源ＶＣＣより高くなったことにより、レベルシフタ１０４Ｃの端子ｆｅ間に電流が流れ、レベルシフタ１０４Ｃの伝搬遅延時間分だけ遅れて、レベルシフタ１０４Ｃの出力Ｂ＋（端子ｈ、第２群の負帰還信号、このレベルシフタ１０４Ｃの出力信号は、以下Ｂ＋のみの符号とする）がＨレベルになる（ステップＳ２０６）。このレベルシフタ１０４Ｃの伝搬遅延時間は、レベルシフタ１０４Ｂと同様に調整される。
Ｂ＋がＨレベルになったことで、ＯＲ回路を介して、論理素子１０３－１（１０３－２）へのフィードバックＢもＨレベルとなる（ステップＳ２０７）。
Ｂ＋がＨレベルになったことで、ＯＲ回路を介して、論理素子１０３－１（１０３－２）へのフィードバックＢもＨレベルとなる（ステップＳ２０７）。
【0110】
すると、論理素子１０３－１は、Ａ＋、ＢおよびＣ＋がＨレベルになったことでＣ'＋を立ち上げる（ステップＳ２０８）。ここで、Ｃ'＋は、第１のスイッチング素子Ｑ１のゲート用の制御電圧に相当する。
Ｃ'＋がＨレベルとなることで、第１のスイッチング素子Ｑ１がオンされて、インダクタＬの出力電圧VoutがＨレベルになる（ステップＳ２０９）。ここで、出力電圧Voutは、最長のデッドタイムＴｄ＿Ｍａｘを考慮するように、Ｃ'＋とＤ＋との間で論理和（ＯＲ）を取って出力される。
Ｃ'＋がＨレベルとなることで、第１のスイッチング素子Ｑ１がオンされて、インダクタＬの出力電圧VoutがＨレベルになる（ステップＳ２０９）。ここで、出力電圧Voutは、最長のデッドタイムＴｄ＿Ｍａｘを考慮するように、Ｃ'＋とＤ＋との間で論理和（ＯＲ）を取って出力される。
【0111】
これにより、電源Ｖｃｃから第１および２のスイッチング素子Ｑ１、Ｑ２への貫通電流を防止しながら、デッドタイムが、最長のＴｄ＿ＭａｘからＴｄｒに短縮される。
ここでのデッドタイムＴｄｒは、第２のスイッチング素子Ｑ２がオフしてから第１のスイッチング素子Ｑ１がオンするまでの時間である（図１９参照）。このデッドタイムＴｄｒは、上述した各素子Ｒ，Ｃの値や半導体の動作最大周波数などによって任意に調整可能である。
ここでのデッドタイムＴｄｒは、第２のスイッチング素子Ｑ２がオフしてから第１のスイッチング素子Ｑ１がオンするまでの時間である（図１９参照）。このデッドタイムＴｄｒは、上述した各素子Ｒ，Ｃの値や半導体の動作最大周波数などによって任意に調整可能である。
【0112】
図２０は、図１１の出力波形が下に凸で、かつ、入力信号Ａ＋が１から０へ立ち下がるときのタイミングチャートである。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（信号）Ａ＋（Ｌレベル，０）を印加する（ステップＳ２０１）。
その後のステップは、Ｓ１０２～Ｓ１０９と同様（動作出力が±逆）になるだけなので、説明の簡単化のために省略する。
波形生成回路１０１'はこのとき、タイミング生成器１０２および論理素子１０３‐１に入力波形（信号）Ａ＋（Ｌレベル，０）を印加する（ステップＳ２０１）。
その後のステップは、Ｓ１０２～Ｓ１０９と同様（動作出力が±逆）になるだけなので、説明の簡単化のために省略する。
【0113】
上述したように、本実施形態の電力変換装置１０、１０'は、インダクタＬの回生電流が整流素子（第１および２のダイオードＤ１，Ｄ２）に流れるか否かに基づいて、第１および２のスイッチング素子Ｑ１、Ｑ２への貫通電流を防止しながら、デッドタイムを調整ことができる。
これにより、デッドタイムを短縮化することができるので、電力変換装置のエネルギ変換効率を向上させ、かつ、動作を安定化させることができる。
これにより、デッドタイムを短縮化することができるので、電力変換装置のエネルギ変換効率を向上させ、かつ、動作を安定化させることができる。
【0114】
本実施形態の電力変換装置は、モータ、ソレノイド、電源回路、センシングデバイス全般に幅広く適用されることができる。
上述した各実施形態の電力変換装置の制御方式は、ＰＷＭ（Pulse Width Modulation）に限られず、ＰＡＭ（Pulse Amplitude Modulation）、ＰＦＭ（Pulse Frequency Modulation）などの他の制御方式も適用可能である。
上述した各実施形態の電力変換装置の制御方式は、ＰＷＭ（Pulse Width Modulation）に限られず、ＰＡＭ（Pulse Amplitude Modulation）、ＰＦＭ（Pulse Frequency Modulation）などの他の制御方式も適用可能である。
【符号の説明】
【0115】
３・・・・ＰＷＭ制御部（制御部）
４・・・・メモリ
１０，１０'・・・電力変換装置
１１・・・発振回路
２１，２２・・・・電位測定部位（テストパッド）
５１，５２・・・・電圧モニタ回路（電位測定部位）
６１，６２・・・・抵抗値制御回路
７１，７２・・・・抵抗値検知回路
８１，８２・・・・抵抗値検知制御回路
８３・・・・報知部
９１，９２・・・・ランダム信号生成回路
１０１・・・波形生成回路（制御入力部）
１０２・・・タイミング生成器
１０３・・・論理素子
１０４・・・レベルシフタ
１０５・・・プリドライバ
Ｌ・・・・インダクタ
Ｇ・・・・信号用接地
Ｑ１、Ｑ２・・・スイッチング素子
Ｖｃｃ・・電源
４・・・・メモリ
１０，１０'・・・電力変換装置
１１・・・発振回路
２１，２２・・・・電位測定部位（テストパッド）
５１，５２・・・・電圧モニタ回路（電位測定部位）
６１，６２・・・・抵抗値制御回路
７１，７２・・・・抵抗値検知回路
８１，８２・・・・抵抗値検知制御回路
８３・・・・報知部
９１，９２・・・・ランダム信号生成回路
１０１・・・波形生成回路（制御入力部）
１０２・・・タイミング生成器
１０３・・・論理素子
１０４・・・レベルシフタ
１０５・・・プリドライバ
Ｌ・・・・インダクタ
Ｇ・・・・信号用接地
Ｑ１、Ｑ２・・・スイッチング素子
Ｖｃｃ・・電源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】