特許 7239169 増幅装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-03-06

(45)【発行日】2023-03-14

(54)【発明の名称】増幅装置

(51)【国際特許分類】

   H03F 3/193 20060101AFI20230307BHJP

   H03F 3/60 20060101ALI20230307BHJP

   H01L 21/822 20060101ALI20230307BHJP

   H01L 27/04 20060101ALI20230307BHJP

   H03F 1/42 20060101ALI20230307BHJP

【ＦＩ】

H03F3/193

H03F3/60

H01L27/04 F

H01L27/04 E

H03F1/42

【請求項の数】 8

(21)【出願番号】P 2019098593

(22)【出願日】2019-05-27

(65)【公開番号】P2020195031

(43)【公開日】2020-12-03

【審査請求日】2022-03-21

(73)【特許権者】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(72)【発明者】

【氏名】宮澤 直行

【審査官】渡井 高広

(56)【参考文献】

【文献】特開平８－３２３７６（ＪＰ，Ａ）

【文献】特開平２－２４６４０５（ＪＰ，Ａ）

【文献】特開２００３－２４３９４２（ＪＰ，Ａ）

【文献】国際公開第２０１３／１６０９６２（ＷＯ，Ａ１）

【文献】特表２０１４－５０２７９７（ＪＰ，Ａ）

【文献】特開２００４－２２８９８９（ＪＰ，Ａ）

【文献】特表２００８－５２６０４４（ＪＰ，Ａ）

【文献】特開２０００－１２８７１（ＪＰ，Ａ）

【文献】特開２００１－９４３５７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３８１１２２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ ３／１９３

Ｈ０３Ｆ ３／６０

Ｈ０１Ｌ ２１／８２２

Ｈ０３Ｆ １／４２

(57)【特許請求の範囲】

【請求項1】

互いに対向する一対の端辺を有する半導体基板、前記半導体基板上にソース電極、ゲート電極、及びドレイン電極を有するトランジスタが複数設けられ、前記一対の端辺のうち一方に沿って前記半導体基板上に配置され、前記複数のトランジスタのそれぞれの前記ゲート電極と接続されてなる複数のゲートパッドを含むゲートパッド群、前記一対の端辺のうち他方に沿って前記半導体基板上に配置され、前記複数のトランジスタのそれぞれの前記ドレイン電極と接続されてなる複数のドレインパッドを含むドレインパッド群、並びに、前記複数のトランジスタのそれぞれの前記ソース電極と接続されてなる複数のソースパッドを含むソースパッド群を有する半導体チップと、
前記半導体チップの底面が接合される金属製のベース、前記半導体チップを取り囲む絶縁性の側壁、前記ゲートパッド群と接続され前記側壁の内側から外側へ延在する入力リード、及び前記ドレインパッド群と接続され前記側壁の内側から外側へ延在する出力リードを有するパッケージと、
前記金属製のベース上に設けられる誘電体基板および前記誘電体基板上に配置された帰還抵抗、並びに前記帰還抵抗と直列に接続されたキャパシタを有し、前記ゲートパッド群と前記ドレインパッド群との間に電気的に接続された第１及び第２の帰還回路と、
を備え、
前記第１の帰還回路は、前記一対の端辺の延在方向における前記半導体チップの一方側の前記ベース上に配置されており、
前記第２の帰還回路は、前記延在方向における前記半導体チップの他方側の前記ベース上に配置されている、増幅装置。

【請求項2】

前記第１の帰還回路の前記帰還抵抗の抵抗値と、前記第２の帰還回路の前記帰還抵抗の抵抗値とが互いに等しい、請求項１に記載の増幅装置。

【請求項3】

前記第１及び第２の帰還回路の前記キャパシタは、前記出力リード上に設けられたダイキャパシタである、請求項１または請求項２に記載の増幅装置。

【請求項4】

前記誘電体基板は、金属含有接着剤を介して前記ベースに固定され、
前記第１及び第２の帰還回路は、前記ゲートパッド群と前記帰還抵抗との間に電気的に接続された入力側キャパシタと、前記ドレインパッド群と前記帰還抵抗との間に電気的に接続された出力側キャパシタとを有する、請求項１または請求項２に記載の増幅装置。

【請求項5】

前記半導体チップは、前記一対の端辺の延在方向における前記ゲートパッド群の一方側の前記半導体基板上に設けられた第１の補助パッドと、前記延在方向における前記ゲートパッド群の他方側の前記半導体基板上に設けられた第２の補助パッドとを更に有し、
前記第１の帰還回路は前記第１の補助パッドを介して前記ゲートパッド群と電気的に接続され、前記第２の帰還回路は前記第２の補助パッドを介して前記ゲートパッド群と電気的に接続されている、請求項１から請求項４のいずれか１項に記載の増幅装置。

【請求項6】

前記第１及び第２の帰還回路の前記帰還抵抗は、前記誘電体基板の主面に形成された薄膜抵抗である、請求項１から請求項５のいずれか１項に記載の増幅装置。

【請求項7】

前記誘電体基板は前記半導体基板よりも厚い、請求項１から請求項６のいずれか１項に記載の増幅装置。

【請求項8】

前記第１及び第２の帰還回路の前記帰還抵抗は、前記帰還抵抗の延在方向に並ぶ複数のボンディングパッドを有する、請求項１から請求項７のいずれか１項に記載の増幅装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、増幅装置に関する。

【背景技術】

【0002】

特許文献１には、広帯域増幅器に関する技術が記載されている。この広帯域増幅器は、信号増幅用トランジスタを備える。信号増幅用トランジスタの入力側及び出力側のそれぞれには、インダクタンスからなる整合回路と、コンデンサからなる整合回路とが接続されている。更に、抵抗及びコンデンサを含む並列帰還回路が、分割された入力整合回路の分割点と、分割された出力整合回路の分割点との間に接続されている。特許文献１に記載された広帯域増幅器は、このような構成を備えることによって、高周波領域の利得の低下を少なくし、増幅器としての周波数帯域を広くすることを企図している。

【0003】

特許文献２には、マイクロ波増幅器に関する技術が記載されている。このマイクロ波増幅器は、入力端子および出力端子を有する増幅素子と、この増幅素子の出力端子側に出力された出力の一部を、増幅素子の入力端子側に帰還する帰還回路とを備える。帰還回路は、増幅素子の位置する面の上方または下方を通るように形成されている。または、帰還回路は、増幅素子の接地端子が接地される２か所の接地場所で挟まれた内側領域を通るように形成されている。特許文献２に記載されたマイクロ波増幅器は、帰還回路長を短くし、特性を向上することを企図している。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平５－３１５８６５号公報

【文献】特開平６－０３７５５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

近年、高周波且つ広帯域に対応できる半導体増幅装置が求められている。ここでいう広帯域とは、例えば、数十ｋＨｚから数百ｋＨｚのＬＦ（Low Freqency）帯から、数ＧＨｚのＲＦ（Low Freqency）帯までをカバーする周波数帯域である。このような広い周波帯域を対象として、トランジスタの増幅特性を向上させる手法として、トランジスタのドレインからゲートに帰還を施す手法がある（例えば特許文献１，２を参照）。トランジスタのゲートとドレインとでは信号の位相が１８０°異なるので、ドレインからゲートに帰還を施した回路は負帰還回路となる。そして、利得帯域幅積（ＧＢ積）一定の法則により、利得が減じた分だけ帯域が拡大する。帰還回路は、例えば抵抗及びキャパシタの直列回路により構成される。

【0006】

一方、近年の高周波トランジスタにはより大きな電流に対応できるものが望まれている。そのため、トランジスタのサイズが次第に大型化しており、例えば数十本といった多数のゲートフィンガを有するものも実用化されつつある。このようなサイズの大きなトランジスタでは、ゲートとドレインとを接続する帰還回路の配線経路が長くなり、配線のインダクタンスがトランジスタの周波数特性の乱れを誘発する。

【0007】

そこで、本開示は、帰還回路の配線経路を短くしてトランジスタの周波数特性の乱れを抑制できる増幅装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

一実施形態に係る増幅装置は、互いに対向する一対の端辺を有する半導体基板、半導体基板上にソース電極、ゲート電極、及びドレイン電極を有するトランジスタが複数設けられ、一対の端辺のうち一方に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのゲート電極と接続されてなる複数のゲートパッドを含むゲートパッド群、一対の端辺のうち他方に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのドレイン電極と接続されてなる複数のドレインパッドを含むドレインパッド群、並びに、複数のトランジスタのそれぞれのソース電極と接続されてなる複数のソースパッドを含むソースパッド群を有する半導体チップと、半導体チップの底面が接合される金属製のベース、半導体チップを取り囲む絶縁性の側壁、ゲートパッド群と接続され側壁の内側から外側へ延在する入力リード、及びドレインパッド群と接続され側壁の内側から外側へ延在する出力リードを有するパッケージと、金属製のベース上に設けられる誘電体基板および誘電体基板上に配置された帰還抵抗、並びに帰還抵抗と直列に接続されたキャパシタを有し、ゲートパッド群とドレインパッド群との間に電気的に接続された第１及び第２の帰還回路と、を備える。第１の帰還回路は、一対の端辺の延在方向における半導体チップの一方側のベース上に配置されており、第２の帰還回路は、延在方向における半導体チップの他方側のベース上に配置されている。

【発明の効果】

【0009】

本開示によれば、帰還回路の配線経路を短くしてトランジスタの周波数特性の乱れを抑制できる増幅装置を提供することが可能となる。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の一実施形態に係る増幅装置の構成を示す平面図である。

【図2】図２は、半導体チップ１０を拡大して示す平面図である。

【図3】図３は、半導体チップ１０及び帰還回路３０Ａ，４０Ａを前壁部分２２ａから見た示す図である。

【図4】図４は、増幅装置１Ａの回路図である。

【図5】図５は、第１変形例に係る増幅装置１Ｂの平面図である。

【図6】図６は、第２変形例に係る増幅装置１Ｃの平面図である。

【発明を実施するための形態】

【0011】

［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。一実施形態に係る増幅装置は、互いに対向する一対の端辺を有する半導体基板、半導体基板上にソース電極、ゲート電極、及びドレイン電極を有するトランジスタが複数設けられ、一対の端辺のうち一方に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのゲート電極と接続されてなる複数のゲートパッドを含むゲートパッド群、一対の端辺のうち他方に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのドレイン電極と接続されてなる複数のドレインパッドを含むドレインパッド群、並びに、複数のトランジスタのそれぞれのソース電極と接続されてなる複数のソースパッドを含むソースパッド群を有する半導体チップと、半導体チップの底面が接合される金属製のベース、半導体チップを取り囲む絶縁性の側壁、ゲートパッド群と接続され側壁の内側から外側へ延在する入力リード、及びドレインパッド群と接続され側壁の内側から外側へ延在する出力リードを有するパッケージと、金属製のベース上に設けられる誘電体基板および誘電体基板上に配置された帰還抵抗、並びに帰還抵抗と直列に接続されたキャパシタを有し、ゲートパッド群とドレインパッド群との間に電気的に接続された第１及び第２の帰還回路と、を備える。第１の帰還回路は、一対の端辺の延在方向における半導体チップの一方側のベース上に配置されており、第２の帰還回路は、延在方向における半導体チップの他方側のベース上に配置されている。

【0012】

この増幅装置では、パッケージ内において半導体チップを搭載するベース上に、半導体チップと並んで第１及び第２の帰還回路が設けられている。従って、例えばパッケージの外部に帰還回路を設ける場合と比較して、帰還回路の配線経路を短くすることが可能となる。故に、この増幅装置によれば、半導体チップの周波数特性の乱れを効果的に抑制できる。また、この増幅装置では帰還回路が少なくとも２つ設けられ、第１の帰還回路は一対の端辺の延在方向における半導体チップの一方側に設けられ、第２の帰還回路は該延在方向における半導体チップの他方側に設けられている。この場合、帰還回路が半導体チップの片側のみに設けられる場合と比較して、各ゲートパッド及び各ドレインパッドと帰還回路との距離差に起因する特性ばらつきを低減することができる。

【0013】

上記の増幅装置において、第１の帰還回路の帰還抵抗の抵抗値と、第２の帰還回路の帰還抵抗の抵抗値とが互いに等しくてもよい。この場合、第１及び第２の帰還回路に均等な特性を与えて、半導体チップの周波数特性の乱れを更に効果的に抑制できる。

【0014】

上記の増幅装置において、第１及び第２の帰還回路のキャパシタは、出力リード上に設けられたダイキャパシタであってもよい。この場合、狭いパッケージ内においてキャパシタを容易に配置することができる。

【0015】

上記の増幅装置において、誘電体基板は、金属含有接着剤を介してベースに固定され、第１及び第２の帰還回路は、ゲートパッド群と帰還抵抗との間に電気的に接続された入力側キャパシタと、ドレインパッド群と帰還抵抗との間に電気的に接続された出力側キャパシタとを有してもよい。多くの場合、ゲートバイアスは負電圧であり、誘電体基板とベースとを固定する金属含有接着剤（例えば銀ペースト）の金属が水分によりイオン化すると、その金属イオンが誘電体基板上の負電位の配線に向けて這い上がる（イオンマイグレーション）。上記のように入力側キャパシタ及び出力側キャパシタを設けると、これらのキャパシタ間ではバイアスが遮断されて電位が不定となる。従って、イオンマイグレーションを抑制することができる。

【0016】

上記の増幅装置において、半導体チップは、一対の端辺の延在方向におけるゲートパッド群の一方側の半導体基板上に設けられた第１の補助パッドと、該延在方向におけるゲートパッド群の他方側の半導体基板上に設けられた第２の補助パッドとを更に有し、第１の帰還回路は第１の補助パッドを介してゲートパッド群と電気的に接続され、第２の帰還回路は第２の補助パッドを介してゲートパッド群と電気的に接続されてもよい。この場合、第１及び第２の帰還回路とゲートパッド群とを容易に接続することができる。

【0017】

上記の増幅装置において、第１及び第２の帰還回路の帰還抵抗は、誘電体基板の主面に形成された薄膜抵抗であってもよい。この場合、帰還抵抗を容易に実現することができる。

【0018】

上記の増幅装置において、誘電体基板は半導体基板よりも厚くてもよい。この場合、誘電体基板上の帰還回路の配線とベースとの間に生じる寄生容量を小さく抑えることができる。

【0019】

上記の増幅装置において、第１及び第２の帰還回路の帰還抵抗は、帰還抵抗の延在方向に並ぶ複数のボンディングパッドを有してもよい。この場合、ボンディングワイヤを用いて任意のボンディングパッド間を短絡させることにより、帰還抵抗の抵抗値を任意の大きさに容易に調整することができる。

【0020】

［本開示の実施形態の詳細］
本開示の増幅装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0021】

図１は、本発明の一実施形態に係る増幅装置の構成を示す平面図である。この増幅装置１Ａは、半導体チップ１０と、パッケージ２０と、第１の帰還回路３０Ａと、第２の帰還回路４０Ａとを備える。半導体チップ１０は、半導体基板上にソース電極、ゲート電極、及びドレイン電極を有するトランジスタが複数設けられてなる。半導体チップ１０を構成するトランジスタは、例えばゲート幅が６ｍｍのＦＥＴであって、一例ではＧａＮ系半導体を主に含む高電子移動度トランジスタ（ＨＥＭＴ）である。半導体チップ１０の最大出力は、例えば３０Ｗである。

【0022】

図２は、半導体チップ１０を拡大して示す平面図である。半導体チップ１０は、半導体基板１１と、半導体基板１１の主面上に設けられた、ゲートパッド群１２、ドレインパッド群１３、第１の補助パッド１４、第２の補助パッド１５、及びソースパッド群１６を有する。半導体基板１１は、方向Ｄ１を長手方向とする長方形状の平面形形状を有している。半導体基板１１は、方向Ｄ１に沿ってそれぞれ延在し、方向Ｄ１と交差する方向に互いに対向する一対の端辺１１ａ，１１ｂを有する。また、半導体基板１１は、端辺１１ａ，１１ｂの一端同士を繋ぎ方向Ｄ１と交差する方向に延在する側辺１１ｃと、端辺１１ａ，１１ｂの他端同士を繋ぎ方向Ｄ１と交差する方向に延在する側辺１１ｄとを更に有する。

【0023】

ゲートパッド群１２は、複数のトランジスタのそれぞれのゲート電極と接続されてなる複数のゲートパッド１２ａを含む。複数のゲートパッド１２ａは、半導体基板１１上に形成された金属膜（例えばＡｕ膜）であって、一対の端辺１１ａ，１１ｂのうち一方（例えば端辺１１ａ）に沿って半導体基板１１上に並んで配置されている。なお、図には４つのゲートパッド１２ａが例として示されているが、ゲートパッド１２ａの個数は２以上の任意の個数である。各ゲートパッド１２ａは、半導体基板１１の活性領域上に設けられた図示しない１本又は２本以上（例えば６本）のゲート電極（ゲートフィンガ）と電気的に接続されており、図１に示されるように、ボンディングワイヤ５１を介してパッケージ２０の入力リード２３（後述）と電気的に接続されている。なお、各ゲート電極と半導体との接触幅（単位ゲート幅）は例えば２００μｍである。

【0024】

ドレインパッド群１３は、複数のトランジスタのそれぞれのドレイン電極と接続されてなる複数のドレインパッド１３ａを含む。複数のドレインパッド１３ａは、半導体基板１１上に形成された金属膜（例えばＡｕ膜）であって、一対の端辺１１ａ，１１ｂのうち他方（例えば端辺１１ｂ）に沿って半導体基板１１上に並んで配置されている。ドレインパッド１３ａの個数は、例えばゲートパッド１２ａの個数と同じである。各ドレインパッド１３ａは、半導体基板１１の活性領域上に設けられた図示しない２本以上のドレイン電極（ドレインフィンガ）と電気的に接続されており、図１に示されるように、ボンディングワイヤ５２を介してパッケージ２０の出力リード２４（後述）と電気的に接続されている。

【0025】

補助パッド１４は、半導体基板１１上に形成された金属膜（例えばＡｕ膜）であって、方向Ｄ１におけるゲートパッド群１２の一方側の半導体基板１１上の領域（すなわち、ゲートパッド群１２と側辺１１ｃとの間の領域）に設けられている。補助パッド１４は、半導体基板１１上に設けられた配線を通じて、ゲートパッド群１２と電気的に接続されている。また、図１に示されるように、補助パッド１４は、ボンディングワイヤ５３を介して帰還回路３０Ａと電気的に接続されている。

【0026】

補助パッド１５は、半導体基板１１上に形成された金属膜（例えばＡｕ膜）であって、方向Ｄ１におけるゲートパッド群１２の他方側の半導体基板１１上の領域（すなわち、ゲートパッド群１２と側辺１１ｄとの間の領域）に設けられている。補助パッド１５は、半導体基板１１上に設けられた配線を通じて、ゲートパッド群１２と電気的に接続されている。また、図１に示されるように、補助パッド１５は、ボンディングワイヤ５４を介して帰還回路３０Ａと電気的に接続されている。

【0027】

ソースパッド群１６は、複数のトランジスタのそれぞれのソース電極と接続されてなる複数のソースパッド１６ａを含む。複数のソースパッド１６ａは、半導体基板１１上に形成された金属膜（例えばＡｕ膜）であって、一対の端辺１１ａ，１１ｂのうち一方（例えば端辺１１ａ）に沿ってゲートパッド１２ａと交互に、半導体基板１１上に並んで配置されている。各ソースパッド１６ａは、半導体基板１１の活性領域上に設けられた図示しない２本以上のソース電極（ソースフィンガ）と電気的に接続されている。また、各ソースパッド１６ａは、半導体基板１１を貫通するビアを介して半導体チップ１０の裏面電極膜（不図示）と電気的に接続されている。

【0028】

なお、１個のゲートパッド１２ａに接続された１又は２以上のゲートフィンガと、それらのゲートフィンガを挟むソースフィンガ及びドレインフィンガとは、１個のトランジスタユニットを構成する。図２には４個のトランジスタユニットを含む半導体チップ１０が示されているが、トランジスタユニットの個数は任意である。例えば、半導体チップ１０が８個のトランジスタユニットを含む場合、トランジスタユニットの並び方向（方向Ｄ１）における半導体チップ１０の全幅は例えば６ｍｍにもなる。

【0029】

再び図１を参照する。パッケージ２０は、ベース２１、側壁２２、入力リード２３、及び出力リード２４を有する。ベース２１は金属製の板状の部材である。方向Ｄ１におけるベース２１の両端には、ネジ止めにより増幅装置１Ａを固定するための半円形の一対の凹部２１ｂ，２１ｃが形成されている。ベース２１は平坦な主面２１ａを有しており、方向Ｄ１における該主面２１ａの中央部には、半導体チップ１０の底面（裏面電極膜）が金属含有接着剤を介して導電接合されている。金属含有接着剤は、例えば焼結型の金属ペースト（一例では銀ペースト）である。半導体チップ１０のベース２１への導電接合は、例えば、金属ペーストをベース２１の主面２１ａに塗布し、半導体チップ１０を該金属ペースト上に配置したのち、金属ペーストに含まれる樹脂を熱処理により揮発させることにより行われる。多くの場合、ベース２１は基準電位（ＧＮＤ電位）に規定されるので、半導体チップ１０のソース電極は、裏面電極膜及びビアを通じて基準電位に規定される。

【0030】

側壁２２は、半導体チップ１０を取り囲む絶縁性の部材であって、ベース２１の主面２１ａ上に立設している。本実施形態の側壁２２の平面形状は、方向Ｄ１を長手方向とする略長方形の枠状である。具体的には、側壁２２は、方向Ｄ１に沿ってそれぞれ延在すると共に方向Ｄ１と交差する方向に互いに対向する前壁部分２２ａ及び後壁部分２２ｂと、前壁部分２２ａ及び後壁部分２２ｂの各一端を繋ぐ側壁部分２２ｃと、前壁部分２２ａ及び後壁部分２２ｂの各他端を繋ぐ側壁部分２２ｄとを含む。側壁２２は、例えばセラミック製である。なお、側壁２２の上面には図示しない蓋部（リッド）が接合され、これにより側壁２２の内側は気密に封止される。

【0031】

入力リード２３は、金属製の板状部材であって、前壁部分２２ａを貫通し、前壁部分２２ａの内側から外側へ延在している。入力リード２３の上面は、前壁部分２２ａの内側及び外側の双方において前壁部分２２ａから露出している。前壁部分２２ａの内側における入力リード２３の上面は、複数のボンディングワイヤ５１を介して複数のゲートパッド１２ａと電気的に接続されている。一例では、１個のゲートパッド１２ａにつき１本のボンディングワイヤ５１が接続されている。前壁部分２２ａの外側に位置する入力リード２３の部分には、増幅装置１Ａの外部の配線が導電接続される。

【0032】

出力リード２４は、入力リード２３と同様の金属製の板状部材であって、後壁部分２２ｂを貫通し、後壁部分２２ｂの内側から外側へ延在している。出力リード２４の上面は、後壁部分２２ｂの内側及び外側の双方において後壁部分２２ｂから露出している。後壁部分２２ｂの内側における出力リード２４の上面は、複数のボンディングワイヤ５２を介して複数のドレインパッド１３ａと電気的に接続されている。一例では、１個のドレインパッド１３ａにつき２本のボンディングワイヤ５２が接続されている。後壁部分２２ｂの外側に位置する出力リード２４の部分には、増幅装置１Ａの外部の配線が導電接続される。

【0033】

帰還回路３０Ａは、方向Ｄ１における半導体チップ１０の一方側のベース２１上の領域に配置されている。帰還回路３０Ａは、誘電体基板３１、帰還抵抗３２、及びキャパシタ３３を有する。帰還回路４０Ａは、方向Ｄ１における半導体チップ１０の他方側のベース２１上の領域に配置されている。帰還回路４０Ａは、誘電体基板４１、帰還抵抗４２、及びキャパシタ４３を有する。帰還回路３０Ａ，４０Ａの一端側はそれぞれ補助パッド１４，１５を介してゲートパッド群１２と電気的に接続されており、帰還回路３０Ａ，４０Ａの他端側は出力リード２４と電気的に接続されている。

【0034】

誘電体基板３１，４１は、方向Ｄ１を短手方向とする長方形状の平面形状を有し、例えばＡｌ₂Ｏ₃といったセラミックからなる。図３は、半導体チップ１０及び帰還回路３０Ａ，４０Ａを前壁部分２２ａから見た示す図である。図３に示すように、誘電体基板３１，４１は半導体基板１１よりも厚い。一例では、誘電体基板３１，４１の厚さは２５０μｍ程度であり、半導体基板１１の厚さは１００μｍ程度である。

【0035】

誘電体基板３１は、互いに対向する主面３１ａ及び裏面３１ｂを有する。同様に、誘電体基板４１は、互いに対向する主面４１ａ及び裏面４１ｂを有する。誘電体基板３１，４１の裏面３１ｂ，４１ｂはベース２１の主面２１ａと対向しており、金属含有接着剤を介して主面２１ａに接合されている。金属含有接着剤は、例えば焼結型の金属ペースト（一例では銀ペースト）である。誘電体基板３１，４１とベース２１との接合方法は、半導体チップ１０のベース２１への接合方法と同様である。すなわち、焼結型の金属ペーストをベース２１の主面２１ａに塗布し、誘電体基板３１，４１を該金属ペースト上に配置したのち、金属ペーストに含まれる樹脂を熱処理により揮発させることにより行われる。ベース２１への誘電体基板３１，４１の接合は、ベース２１への半導体チップ１０の接合と同時に行われてもよい。

【0036】

帰還抵抗３２は、誘電体基板３１上に配置され、誘電体基板３１の長手方向に延びている。帰還抵抗３２は、例えば誘電体基板３１の主面３１ａに形成された薄膜抵抗であり、一例ではＮｉＣｒからなる。帰還抵抗３２の抵抗値は例えば３００Ωである。主面３１ａにおける帰還抵抗３２の両端には、ワイヤボンディングのためのパッド３４，３５が設けられている。一方のパッド３４には前述したボンディングワイヤ５３の一端が接続され、該パッド３４はボンディングワイヤ５３を介して補助パッド１４と電気的に接続されている。これにより、帰還抵抗３２のＤＣ電位はゲートバイアス（例えば－２．８Ｖ）に規定される。他方のパッド３５は、ボンディングワイヤ５５を介してキャパシタ３３の一方の電極と電気的に接続されている。

【0037】

帰還抵抗４２は、誘電体基板４１上に配置され、誘電体基板４１の長手方向に延びている。帰還抵抗４２は、帰還抵抗３２と同様に、例えば誘電体基板４１の主面４１ａに形成された薄膜抵抗であり、一例ではＮｉＣｒからなる。帰還抵抗４２の抵抗値は、例えば帰還抵抗３２の抵抗値と等しい。主面４１ａにおける帰還抵抗４２の両端には、ワイヤボンディングのためのパッド４４，４５が設けられている。一方のパッド４４には前述したボンディングワイヤ５４の一端が接続され、該パッド４４はボンディングワイヤ５４を介して補助パッド１５と電気的に接続されている。これにより、帰還抵抗４２のＤＣ電位はゲートバイアスに規定される。他方のパッド４５は、ボンディングワイヤ５６を介してキャパシタ４３の一方の電極と電気的に接続されている。帰還抵抗４２の抵抗値は、帰還抵抗３２の抵抗値と等しい。

【0038】

キャパシタ３３は、側壁２２の内側の出力リード２４と補助パッド１４との間において、帰還抵抗３２と直列に接続されている。本実施形態のキャパシタ３３は側壁２２の内側の出力リード２４上に配置されたダイキャパシタであり、ボンディングワイヤ５５に接続された電極とは反対側の電極と出力リード２４とが導電接合されている。同様に、キャパシタ４３は、側壁２２の内側の出力リード２４と補助パッド１５との間において、帰還抵抗４２と直列に接続されている。本実施形態のキャパシタ４３は側壁２２の内側の出力リード２４上に配置されたダイキャパシタであり、ボンディングワイヤ５６に接続された電極とは反対側の電極と出力リード２４とが導電接合されている。キャパシタ４３の容量値は、キャパシタ３３の容量値と等しい。キャパシタ３３，４３の容量値は、数ＧＨｚ帯～ＬＦ帯において実質ショートと見なせる大きさであり、例えば２０ｐＦである。

【0039】

なお、本実施形態では帰還回路３０Ａ，４０Ａの各一端は、補助パッド１４，１５をそれぞれ介してゲートパッド群１２と接続されているが、補助パッド１４，１５を介さずに、ボンディングワイヤ等を介してゲートパッド群１２と直接接続されてもよい。また、本実施形態では帰還回路３０Ａ，４０Ａの各他端は、出力リード２４を介してドレインパッド群１３と接続されているが、出力リード２４を介さずに、ボンディングワイヤ等を介してドレインパッド群１３と直接接続されてもよい。

【0040】

以上に説明した本実施形態の増幅装置１Ａによって得られる効果について説明する。図４は、本実施形態の増幅装置１Ａの回路図である。本実施形態では、広い周波帯域において半導体チップ１０の増幅特性を向上させるために、帰還回路３０Ａ，４０Ａによって、半導体チップ１０のドレインからゲートに帰還を施す。半導体チップ１０のゲートとドレインとでは信号の位相が１８０°異なるので、ドレインからゲートに帰還を施す回路は負帰還回路となる。そして、利得帯域幅積（ＧＢ積）一定の法則により、利得が減じた分だけ帯域が拡大する。なお、帰還は専ら帰還抵抗３２，４２に依存し、キャパシタ３３，４３は直流成分を遮断するために設けられる。キャパシタ３３，４３の容量値としては、帰還が作用する周波数帯域において実質的にショート（短絡）と見なすことのできる値が設定される。

【0041】

一方、近年の高周波トランジスタにはより大きな電流に対応できるものが望まれている。そのため、半導体チップのサイズが次第に大型化しており、本実施形態のように、例えば数十本といった多数のゲートフィンガを有するものも実用化されつつある。このようなサイズの大きな半導体チップを備える増幅装置において、従来のように、装置外部の入力リード２３と出力リード２４との間に帰還回路を接続すると、帰還回路の配線経路が長くなり、配線のインダクタンスがトランジスタの周波数特性の乱れを誘発する。

【0042】

本実施形態の増幅装置１Ａでは、パッケージ２０内において半導体チップ１０を搭載するベース２１上に、半導体チップ１０と並んで帰還回路３０Ａ，４０Ａが設けられている。従って、例えばパッケージ２０の外部に帰還回路を設ける場合と比較して、帰還回路の配線経路を短くすることが可能となる。故に、この増幅装置１Ａによれば、半導体チップ１０の周波数特性の乱れを効果的に抑制できる。

【0043】

また、帰還回路が半導体チップ１０の片側のみに設けられる場合、方向Ｄ１に並ぶゲートパッド１２ａの個数が多くなるほど、各ゲートパッド１２ａの位置に応じて帰還回路との距離に差が生じる。同様に、方向Ｄ１に並ぶドレインパッド１３ａの個数が多くなるほど、各ゲートパッド１２ａの位置に応じて帰還回路との距離に差が生じる。各ゲートパッド１２ａと帰還回路とを接続する配線はその長さに応じたインダクタンスを有するので、これらの距離差は、帰還効果の差となって、半導体チップ１０に含まれる各トランジスタの特性ばらつきの要因となる。特に、数ＧＨｚを超える周波数領域では、配線のインダクタンスによる帰還効果への影響が大きくなり、周波数特性の乱れが顕著に現れてしまう。

【0044】

これに対し、本実施形態では、２つの帰還回路３０Ａ，４０Ａが設けられ、一方の帰還回路３０Ａは方向Ｄ１における半導体チップ１０の一方側に設けられ、他方の帰還回路４０Ａは方向Ｄ１における半導体チップ１０の他方側に設けられている。この場合、帰還回路に対する各ゲートパッド１２ａ及び各ドレインパッド１３ａの距離差を短縮し、該距離差に起因する特性ばらつきを低減することができる。また、帰還回路が半導体チップ１０の片側のみに設けられる場合と比較して、帰還回路と半導体チップ１０とを接続する配線の長さを短くすることができるので、配線のインダクタンスによる帰還効果への影響を更に低減することができる。

【0045】

本実施形態のように、帰還回路３０Ａの帰還抵抗３２の抵抗値と、帰還回路４０Ａの帰還抵抗４２の抵抗値とが互いに等しくてもよい。この場合、帰還回路３０Ａ，４０Ａに均等な特性を与えて、半導体チップ１０の周波数特性の乱れを更に効果的に抑制できる。

【0046】

本実施形態のように、帰還回路３０Ａ，４０Ａのキャパシタ３３，４３は、出力リード２４上に設けられたダイキャパシタであってもよい。この場合、狭いパッケージ２０内においてキャパシタ３３，４３を容易に配置することができる。また、キャパシタ３３，４３と出力リード２４とを接続するボンディングワイヤを不要として、配線のインダクタンスを低減することができる。

【0047】

本実施形態のように、半導体チップ１０は、方向Ｄ１におけるゲートパッド群１２の一方側の半導体基板１１上に設けられた補助パッド１４と、方向Ｄ１におけるゲートパッド群１２の他方側の半導体基板１１上に設けられた補助パッド１５とを有してもよい。そして、帰還回路３０Ａは補助パッド１４を介してゲートパッド群１２と接続され、帰還回路４０Ａは補助パッド１５を介してゲートパッド群１２と接続されてもよい。この場合、帰還回路３０Ａ，４０Ａとゲートパッド群１２とを容易に接続することができる。

【0048】

本実施形態のように、帰還回路３０Ａの帰還抵抗３２は、誘電体基板３１の主面３１ａに形成された薄膜抵抗であってもよい。同様に、帰還回路４０Ａの帰還抵抗４２は、誘電体基板４１の主面４１ａに形成された薄膜抵抗であってもよい。これらの場合、帰還抵抗３２，４２を容易に実現することができる。

【0049】

本実施形態のように、帰還回路３０Ａ，４０Ａの帰還抵抗３２，４２は、それぞれ誘電体基板３１，４１上に設けられてもよい。この場合、誘電体基板３１上の帰還回路３０Ａの配線とベース２１との間に生じる寄生容量、及び誘電体基板４１上の帰還回路４０Ａの配線とベース２１との間に生じる寄生容量を小さく抑えることができる。特に、誘電体基板３１，４１が半導体基板１１よりも厚い場合、これらの寄生容量をより効果的に抑えることができる。

【0050】

（第１変形例）
図５は、上記実施形態の第１変形例に係る増幅装置１Ｂの平面図である。本変形例と上記実施形態との相違点は、帰還回路の構成及び形状である。具体的には、本変形例の増幅装置１Ｂは、上記実施形態の帰還回路３０Ａ，４０Ａに代えて、帰還回路３０Ｂ，４０Ｂを有する。帰還回路３０Ｂは、上記実施形態の帰還抵抗３２に代えて、帰還抵抗３６を有する。また、帰還回路４０Ｂは、上記実施形態の帰還抵抗４２に代えて、帰還抵抗４６を有する。

【0051】

図５に示すように、本変形例では帰還抵抗を長くして更に高抵抗とするため、帰還抵抗３６，４６は、誘電体基板３１，４１上の長手方向における一端から他端にわたって複数回曲折しながら延在している。また、帰還抵抗３６上には帰還抵抗３６の延在方向に沿って複数のボンディングパッド３７が並んで設けられている。任意の対のボンディングパッド３７をワイヤボンディングにより短絡することで、帰還抵抗３６の抵抗値を段階的に可変とすることができる。同様に、帰還抵抗４６上には帰還抵抗４６の延在方向に沿って複数のボンディングパッド４７が並んで設けられている。任意の対のボンディングパッド４７をワイヤボンディングにより短絡することで、帰還抵抗４６の抵抗値を段階的に可変とすることができる。このように、本変形例によれば、帰還抵抗３６，４６の抵抗値を任意の大きさに容易に調整することができる。帰還回路３０Ｂ，４０Ｂによる帰還量は帰還抵抗３６，４６の抵抗値に反比例するので、これにより帰還量を容易に調整することができる。また、帰還抵抗３６，４６の抵抗値の変更は半導体チップ１０とは独立に実施することができる。従って、増幅装置毎の半導体チップ１０の特性にバラツキが存在する場合においても、それぞれの特性に応じて帰還量を設定して、バラツキを低減することができる。

【0052】

（第２変形例）
図６は、上記実施形態の第２変形例に係る増幅装置１Ｃの平面図である。本変形例と上記第１変形例との相違点は、帰還回路の構成である。具体的には、本変形例の増幅装置１Ｃは、上記第１変形例の帰還回路３０Ｂ，４０Ｂに代えて、帰還回路３０Ｃ，４０Ｃを有する。

【0053】

帰還回路３０Ｃは、第１変形例の帰還回路３０Ｂの構成に加えて、キャパシタ３８を更に有する。キャパシタ３８は、側壁２２の内側の入力リード２３と出力リード２４との間において、帰還抵抗３６及びキャパシタ３３と直列に接続されている。キャパシタ３８は、側壁２２の内側の入力リード２３上に配置されたダイキャパシタである。キャパシタ３８の一方の電極は、ボンディングワイヤ５７を介してパッド３４と電気的に接続されており、他方の電極は入力リード２３と導電接合されている。

【0054】

同様に、帰還回路４０Ｃは、第１変形例の帰還回路４０Ｂの構成に加えて、キャパシタ４８を更に有する。キャパシタ４８は、側壁２２の内側の入力リード２３と出力リード２４との間において、帰還抵抗４６及びキャパシタ４３と直列に接続されている。キャパシタ４８は、側壁２２の内側の入力リード２３上に配置されたダイキャパシタである。キャパシタ４８の一方の電極は、ボンディングワイヤ５８を介してパッド４４と電気的に接続されており、他方の電極は入力リード２３と導電接合されている。キャパシタ４８の容量値は、キャパシタ３８の容量値と等しい。

【0055】

なお、キャパシタ３８，４８は、本変形例における入力側キャパシタに相当する。また、キャパシタ３３，４３は、本変形例における出力側キャパシタに相当する。本変形例のキャパシタ３８，４８は入力リード２３に接続されているが、入力リード２３を介さずに、ボンディングワイヤ等を介してゲートパッド群１２に直接接続されてもよい。

【0056】

多くの場合、ゲートバイアスは負電圧であり、誘電体基板３１，４１とベース２１とを固定する金属含有接着剤（例えば銀ペースト）の金属が水分によりイオン化すると、その金属イオンが誘電体基板３１，４１上の負電位の配線に向けて這い上がり、誘電体基板３１，４１上の配線と基準電位であるベース２１とが短絡するおそれがある（イオンマイグレーション）。本変形例のように入力側のキャパシタ３８，４８及び出力側のキャパシタ３３，４３を設けると、これらのキャパシタ間ではバイアスが遮断されて電位が不定（フロート）となる。従って、イオンマイグレーションを抑制することができる。

【0057】

なお、このようなイオンマイグレーションへの対策は、セラミックパッケージに限らず、樹脂モールドパッケージにおいても有効である。樹脂モールドパッケージでは、パッケージ内への水分の侵入がセラミックパッケージよりも多くなるので、誘電体基板３１，４１上の配線のＤＣ電位をフロート状態にすることはさらに効果的である。

【0058】

本発明による増幅装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び各変形例ではキャパシタ３３，４３が出力リード２４上に実装されているが、キャパシタ３３，４３はそれぞれ誘電体基板３１，４１上に配置されてもよい。その場合、キャパシタ３３，４３と出力リード２４またはドレインパッド群１３とをボンディングワイヤにて接続することとなる。

【符号の説明】

【0059】

１Ａ，１Ｂ，１Ｃ…増幅装置、１０…半導体チップ、１１…半導体基板、１１ａ，１１ｂ…端辺、１１ｃ，１１ｄ…側辺、１２…ゲートパッド群、１２ａ…ゲートパッド、１３…ドレインパッド群、１３ａ…ドレインパッド、１４，１５…補助パッド、１６…ソースパッド群、１６ａ…ソースパッド、２０…パッケージ、２１…ベース、２１ａ…主面、２１ｂ，２１ｃ…凹部、２２…側壁、２２ａ…前壁部分、２２ｂ…後壁部分、２２ｃ，２２ｄ…側壁部分、２３…入力リード、２４…出力リード、３０Ａ，３０Ｂ，３０Ｃ…（第１の）帰還回路、４０Ａ，４０Ｂ，４０Ｃ…（第２の）帰還回路、３１，４１…誘電体基板、３１ａ，４１ａ…主面、３１ｂ，４１ｂ…裏面、３２，４２…帰還抵抗、３３，４３…キャパシタ、３４，３５，４４，４５…パッド、３６，４６…帰還抵抗、３７，４７…ボンディングパッド、３８，４８…キャパシタ、５１～５８…ボンディングワイヤ、Ｄ１…方向。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】