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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-03-07
(45)【発行日】2023-03-15
(54)【発明の名称】低周波基準信号に基づくオンチップの同期自己修復システム
(51)【国際特許分類】
H03L 7/10 20060101AFI20230308BHJP
H03L 7/087 20060101ALI20230308BHJP
H04L 7/00 20060101ALI20230308BHJP
G01S 7/02 20060101ALN20230308BHJP
【ＦＩ】
H03L7/10 110
H03L7/087
H04L7/00 160
G01S7/02 216
【請求項の数】
3
(21)【出願番号】P 2020558604
(86)(22)【出願日】2020-04-09
(65)【公表番号】
(43)【公表日】2021-08-19
(86)【国際出願番号】 CN2020084002
(87)【国際公開番号】W WO2020207443
(87)【国際公開日】2020-10-15
【審査請求日】2020-10-21
(31)【優先権主張番号】201910289884.X
(32)【優先日】2019-04-11
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】505072650
【氏名又は名称】浙江大学
【氏名又は名称原語表記】ＺＨＥＪＩＡＮＧ ＵＮＩＶＥＲＳＩＴＹ
(74)【代理人】
【識別番号】100128347
【弁理士】
【氏名又は名称】西内 盛二
(72)【発明者】
【氏名】徐 志▲偉▼
(72)【発明者】
【氏名】王 ▲聖▼▲傑▼
(72)【発明者】
【氏名】▲劉▼ 嘉冰
(72)【発明者】
【氏名】邱 良
(72)【発明者】
【氏名】弓 悦
(72)【発明者】
【氏名】▲趙▼ ▲カイ▼▲龍▼
(72)【発明者】
【氏名】宋 春毅
【審査官】志津木 康
(56)【参考文献】
【文献】特開２０１５－０４６７９９（ＪＰ，Ａ）
【文献】特開２０１３－０１７０６７（ＪＰ，Ａ）
【文献】特開２０１３－１５７６５４（ＪＰ，Ａ）
【文献】特開２０１５－１５４４８６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０１６３２７４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０３５１５６３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｓ７／００ － Ｇ０１Ｓ７／４２
Ｈ０３Ｌ１／００ － Ｈ０３Ｌ９／００
Ｈ０４Ｌ７／００ － Ｈ０４Ｌ７／１０
(57)【特許請求の範囲】
【請求項1】
低周波基準信号に基づくオンチップの同期自己修復システムであって、デュアル入力タイプのＰＬＬバタフライ型結合構造又はデュアル入力タイプのＰＬＬスター型結合構造を用い、デュアル入力タイプのＰＬＬバタフライ型結合構造は、チェーンでｎ個のデュアル入力タイプのＰＬＬを閉鎖して接続し、ＰＬＬが備えるＶＣＯ発振信号の１／４の周波数の信号である前記低周波基準信号を互いに伝送してインターロックを行い、ＤＬＬモジュールによって伝送線路に発生した相互接続による位相シフトを補償することでオンチップのローカル信号の同期を実現し、デュアル入力タイプのＰＬＬスター型結合構造は、集中定数回路によりｍ個のデュアル入力タイプのＰＬＬを接続し、所定の基準信号によってオンチップの各ＩＣチップにおけるローカル信号を同期化し、ｎ≧３、ｍ≧３であり、前記デュアル入力タイプのＰＬＬ同士の相互接続が左手系材料伝送線路によるＤＬＬを使用し、前記低周波基準信号は、各チップが受信した、他のＩＣチップから伝送された１／４のＶＣＯ発振信号であり、
前記デュアル入力タイプのＰＬＬバタフライ型結合構造は、そのデュアル入力タイプのＰＬＬモジュールがＩＣチップ内に位置し、各ＩＣチップが順に１つの共通ＩＯポートを介して相互接続され、ＤＬＬモジュールによって伝送線路に発生した相互接続による位相シフトを補償し、前記デュアル入力タイプのＰＬＬバタフライ型結合構造は、
デュアル入力タイプのＰＬＬ１の１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ２の１つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬ２のもう1つの共通ＩＯ端がデュアル入力タイプのＰＬＬ３の1つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬ３のもう1つの共通ＩＯ端がデュアル入力タイプのＰＬＬ４の1つの共通ＩＯ端に接続され、このように類推し、デュアル入力タイプのＰＬＬｎ－１の1つの共通ＩＯ端がデュアル入力タイプのＰＬＬｎの1つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬｎのもう1つの共通ＩＯ端がデュアル入力タイプのＰＬＬ１のもう1つの共通ＩＯ端に接続され、これにより１つの閉鎖ループを形成し、
前記デュアル入力タイプのＰＬＬスター型結合構造は、そのＰＬＬモジュールがＩＣチップ内に位置するが、そのＤＬＬモジュールがＩＣチップの外に位置し、これらのＤＬＬモジュールが互いに接続され、集中定数回路によって前記低周波基準信号を伝送し、各ＩＣチップの共通ＩＯポートが複数本の伝送線路を介して集中ＤＬＬモジュールに接続され、前記デュアル入力タイプのＰＬＬスター型結合構造は、
デュアル入力タイプのＰＬＬ１、ＰＬＬ２・・・ＰＬＬｍのｍ個のＤＬＬは、相互接続され、ＤＬＬモジュールによって伝送による位相シフトを補償し、集中定数回路によって前記低周波基準信号を伝送し、共通ＩＯポートを介してそれぞれＰＬＬ１、ＰＬＬ２・・・ＰＬＬｍに接続され、これによりオンチップの各ＩＣチップのＬＯ信号を同期化することを特徴とする低周波基準信号に基づくオンチップの同期自己修復システム。
【請求項2】
前記デュアル入力タイプのＰＬＬは、ＬＣ ＶＣＯ発振器、注入同期２分周器、４分周器、単線接続ブロック１、単線接続ブロック２と、位相検出器ＰＤ１、ＰＤ２と、ドライブＧＭ１、ＧＭ２、ＧＭ３、ＧＭ４、ＧＭ５、ＧＭ６、ＧＭ７、ＧＭ８と、バッファＢＵＦ１、ＢＵＦ２、ＢＵＦ３、ＢＵＦ４、ＢＵＦ５、ＢＵＦ６と、ローパスフィルタＬＰＦ１、ＬＰＦ２、ＬＰＦ３とを備え、位相検出器ＰＤ１がミキサＭｉｘｅｒ１及びＭｉｘｅｒ２を備え、位相検出器ＰＤ２がミキサＭｉｘｅｒ３及びＭｉｘｅｒ４を備え、デュアル入力タイプのＰＬＬの接続は、ＰＬＬの一端に接続される伝送線路が単線接続ブロック１の１つの入力端に接続され、単線接続ブロック１の出力端がバッファＢＵＦ３の入力端、バッファＢＵＦ４の入力端に接続され、単線接続ブロック１のもう１つの入力端がバッファＢＵＦ１の出力端に接続され、バッファＢＵＦ３の出力端がミキサＭｉｘｅｒ１の入力端に接続され、バッファＢＵＦ４の出力端がミキサＭｉｘｅｒ２の１つの入力端に接続され、ミキサＭｉｘｅｒ１の出力端がドライブＧＭ１、ＧＭ７の入力端に接続され、ミキサＭｉｘｅｒ２の出力端がドライブＧＭ２、ＧＭ８の入力端に接続され、ドライブＧＭ７、ＧＭ８の出力端がいずれも単線接続ブロック１の制御端及びローパスフィルタＬＰＦ３の入力端に接続され、ミキサＭｉｘｅｒ１のもう１つの入力端、Ｍｉｘｅｒ２のもう１つの入力端が４分周器の出力端、バッファＢＵＦ１の入力端、バッファＢＵＦ２の入力端及びミキサＭｉｘｅｒ３の１つの入力端、Ｍｉｘｅｒ４の１つの入力端に接続され、４分周器の入力端が注入同期２分周器の出力端に接続され、注入同期２分周器の入力端がＬＣ ＶＣＯ発振器の出力端に接続され、ＬＣ ＶＣＯ発振器の入力端がドライブＧＭ１、ＧＭ２、ＧＭ３、ＧＭ４の出力端及びローパスフィルタＬＰＦ１の入力端に接続され、ミキサＭｉｘｅｒ３のもう１つの入力端がバッファＢＵＦ５の出力端に接続され、ミキサＭｉｘｅｒ４のもう１つの入力端がバッファＢＵＦ６の出力端に接続され、ミキサＭｉｘｅｒ３の出力端がドライブＧＭ３、ＧＭ５の入力端に接続され、ミキサＭｉｘｅｒ４の出力端がドライブＧＭ４、ＧＭ６の入力端に接続され、バッファＢＵＦ５、ＢＵＦ６の入力端がいずれも単線接続ブロック２の出力端に接続され、ドライブＧＭ５、ＧＭ６の出力端がいずれもローパスフィルタＬＰＦ２の入力端、単線接続ブロック２の制御端に接続され、単線接続ブロック２の入力端がバッファＢＵＦ２の出力端に接続され、単線接続ブロック２のもう１つの入力端がＰＬＬの他端の伝送線路に接続されることを特徴とする請求項１に記載の低周波基準信号に基づくオンチップの同期自己修復システム。
【請求項3】
前記デュアル入力タイプのＰＬＬ同士の相互接続は、左手系材料による集中素子のラダーネットワークにおける伝送線路を用い、該ラダーネットワークは、無限小回路モデルと同一のＬＣユニットがカスケード接続されており、無損失の場合に、その伝送係数が次式のように表され、【数1】
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、レーダーフェーズドアレイ分野に関し、具体的にフェーズドアレイにおけるアレイエレメントタイル上のデジタル送受信チップ間のローカル信号位相の同期自己修復システムに関する。
【背景技術】
【0002】
大型アレイにおいて、どのように各アレイエレメントを同期化するかはフェーズドアレイの主要技術である。アレイの使用は厳格に同期化されるように要求され、アナログアレイは各アレイエレメント間の位相差が一定であり、デジタルアレイは各アレイエレメント間の位相が同じであり、大型デジタルフェーズドアレイは一般的に複数のアレイエレメントタイルからなり、各アレイエレメントタイルが数個乃至数十個のデジタル送受信チップを備える。システムは２種類の同期要件、すなわちアレイエレメントタイル内の同期及びアレイエレメントタイル間の同期がある。環境が変化すると、インストール時の同期が得られなくなり、アレイエレメントタイル内の複数のＩＣチップのＬＯ信号の間に位相偏移が生じてしまい、このような静的偏移はフェーズドアレイにとって所望のものではないため、最小化によってアレイエレメントタイル内の同期を実現する必要がある。
【0003】
また、同期システムは遅延を整数倍の周期まで補う必要があり、低周波信号の波長が長すぎて（例えば、１０ＭＨｚの基準信号の空気での波長が３０メートルである。）、アレイエレメントタイルの寸法が一般的に１メートルより大幅に小さいので、低周波同期システムを用いるために３０メートルの等価遅延線路を生成する必要があり、これは受け取れないものである。
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来技術の欠点に対して、本発明は調整可能な左手系材料による伝送線路に基づくデュアル入力タイプのＰＬＬ結合構造のオンチップの同期自己修復システムを提供し、該システムは低周波基準信号に基づくものであり、同期システム全体が星状又は蝶形構造に接続され、ＩＣチップが位相同期回路によって送信された基準信号と受信された基準信号とを同期化し、各アレイエレメントタイルが１つの同じ位相の基準信号を得られると仮定し、これを基にタイル内の各無線周波数送受信チップのローカル信号の同期を確保する。
【課題を解決するための手段】
【0005】
本発明が上記目的を実現するために用いた技術案は以下のとおりである。
低周波基準信号に基づくオンチップの同期自己修復システムであって、デュアル入力タイプのＰＬＬ星状結合構造又はデュアル入力タイプのＰＬＬ蝶形結合構造を用い、且つＰＬＬ同士が単線で結合され、デュアル入力タイプのＰＬＬ星状結合構造は、チェーンでｎ個のデュアル入力タイプのＰＬＬを閉鎖して接続し、四分の一のローカル信号を互いに伝送してインターロックを行うことでオンチップのローカル信号の同期を実現し、デュアル入力タイプのＰＬＬ蝶形結合構造は、集中定数回路によりｍ個のデュアル入力タイプのＰＬＬを接続し、所定の基準信号によってオンチップの各ＩＣチップにおけるローカル信号を同期化し、ｎ≧３、ｍ≧３であり、前記デュアル入力タイプのＰＬＬ同士の相互接続が左手系材料による伝送線路を用いることを特徴とする。
低周波基準信号に基づくオンチップの同期自己修復システムであって、デュアル入力タイプのＰＬＬ星状結合構造又はデュアル入力タイプのＰＬＬ蝶形結合構造を用い、且つＰＬＬ同士が単線で結合され、デュアル入力タイプのＰＬＬ星状結合構造は、チェーンでｎ個のデュアル入力タイプのＰＬＬを閉鎖して接続し、四分の一のローカル信号を互いに伝送してインターロックを行うことでオンチップのローカル信号の同期を実現し、デュアル入力タイプのＰＬＬ蝶形結合構造は、集中定数回路によりｍ個のデュアル入力タイプのＰＬＬを接続し、所定の基準信号によってオンチップの各ＩＣチップにおけるローカル信号を同期化し、ｎ≧３、ｍ≧３であり、前記デュアル入力タイプのＰＬＬ同士の相互接続が左手系材料による伝送線路を用いることを特徴とする。
【0006】
更に、前記デュアル入力タイプのＰＬＬ星状結合構造は、そのデュアル入力タイプのＰＬＬモジュールがＩＣチップ内に位置し、各ＩＣチップが順に１つの共通ＩＯポートを介して相互接続され、ＤＬＬモジュールによって伝送線路に発生した相互接続による位相シフトを補償し、その構造は、
デュアル入力タイプのＰＬＬ１の１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ２の１つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬ２のもう１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ３の１つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬ３のもう１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ４の１つの共通ＩＯ端に接続され、このように類推し、デュアル入力タイプのＰＬＬｎ－１の１つの共通ＩＯ端がデュアル入力タイプのＰＬＬｎの１つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬｎのもう１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ１のもう１つの共通ＩＯ端に接続され、これにより１つの閉鎖ループを形成することを特徴とする。
デュアル入力タイプのＰＬＬ１の１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ２の１つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬ２のもう１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ３の１つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬ３のもう１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ４の１つの共通ＩＯ端に接続され、このように類推し、デュアル入力タイプのＰＬＬｎ－１の１つの共通ＩＯ端がデュアル入力タイプのＰＬＬｎの１つの共通ＩＯ端に接続され、デュアル入力タイプのＰＬＬｎのもう１つの共通ＩＯ端がデュアル入力タイプのＰＬＬ１のもう１つの共通ＩＯ端に接続され、これにより１つの閉鎖ループを形成することを特徴とする。
【0007】
更に、前記デュアル入力タイプのＰＬＬ蝶形結合構造は、そのＬＯモジュール及びＰＬＬモジュールがＩＣチップ内に位置するが、そのＤＬＬモジュールがＩＣチップの外に位置し、これらのＤＬＬモジュールが互いに接続され、集中定数回路によって所定の基準信号を伝送し、各ＩＣチップが１つの共通ＩＯポートを介して集中ＤＬＬモジュールに接続され、その構造は、
デュアル入力タイプのＰＬＬ１、ＰＬＬ２・・・ＰＬＬｍのｍ個のＤＬＬは、相互接続され、ＤＬＬモジュールによって伝送による位相シフトを補償し、集中定数回路によって所定の基準信号を伝送し、共通ＩＯポートを介してそれぞれＰＬＬ１、ＰＬＬ２・・・ＰＬＬｍに接続され、これによりオンチップの各ＩＣチップのＬＯ信号を同期化することを特徴とする。
デュアル入力タイプのＰＬＬ１、ＰＬＬ２・・・ＰＬＬｍのｍ個のＤＬＬは、相互接続され、ＤＬＬモジュールによって伝送による位相シフトを補償し、集中定数回路によって所定の基準信号を伝送し、共通ＩＯポートを介してそれぞれＰＬＬ１、ＰＬＬ２・・・ＰＬＬｍに接続され、これによりオンチップの各ＩＣチップのＬＯ信号を同期化することを特徴とする。
【0008】
更に、前記デュアル入力タイプのＰＬＬ星状結合構造及び蝶形結合構造に使用されるデュアル入力タイプのＰＬＬは、ＬＣ ＶＣＯ発振器、注入同期２分周器、４分周器、単線接続ブロック１、単線接続ブロック２と、位相検出器ＰＤ１、ＰＤ２と、ドライブＧＭ１、ＧＭ２、ＧＭ３、ＧＭ４、ＧＭ５、ＧＭ６、ＧＭ７、ＧＭ８と、バッファＢＵＦ１、ＢＵＦ２、ＢＵＦ３、ＢＵＦ４、ＢＵＦ５、ＢＵＦ６と、ローパスフィルタＬＰＦ１、ＬＰＦ２、ＬＰＦ３とを備え、位相検出器ＰＤ１がミキサＭｉｘｅｒ１及びＭｉｘｅｒ２を備え、位相検出器ＰＤ２がミキサＭｉｘｅｒ３及びＭｉｘｅｒ４を備える。
【0009】
デュアル入力タイプのＰＬＬの接続は、ＰＬＬの一端に接続される伝送線路が単線接続ブロック１の１つの入力端に接続され、単線接続ブロック１の出力端がバッファＢＵＦ３の入力端、バッファＢＵＦ４の入力端に接続され、単線接続ブロック１のもう１つの入力端がバッファＢＵＦ１の出力端に接続され、バッファＢＵＦ３の出力端がミキサＭｉｘｅｒ１の入力端に接続され、バッファＢＵＦ４の出力端がミキサＭｉｘｅｒ２の１つの入力端に接続され、ミキサＭｉｘｅｒ１の出力端がドライブＧＭ１、ＧＭ７の入力端に接続され、ミキサＭｉｘｅｒ２の出力端がドライブＧＭ２、ＧＭ８の入力端に接続され、ドライブＧＭ７、ＧＭ８の出力端がいずれも単線接続ブロック１の制御端及びローパスフィルタＬＰＦ３の入力端に接続され、ミキサＭｉｘｅｒ１のもう１つの入力端、Ｍｉｘｅｒ２のもう１つの入力端が４分周器の出力端、バッファＢＵＦ１の入力端、バッファＢＵＦ２の入力端及びミキサＭｉｘｅｒ３の１つの入力端、Ｍｉｘｅｒ４の１つの入力端に接続され、４分周器の入力端が注入同期２分周器の出力端に接続され、注入同期２分周器の入力端がＬＣ ＶＣＯ発振器の出力端に接続され、ＬＣ ＶＣＯ発振器の入力端がドライブＧＭ１、ＧＭ２、ＧＭ３、ＧＭ４の出力端及びローパスフィルタＬＰＦ１の入力端に接続され、ミキサＭｉｘｅｒ３のもう１つの入力端がバッファＢＵＦ５の出力端に接続され、ミキサＭｉｘｅｒ４のもう１つの入力端がバッファＢＵＦ６の出力端に接続され、ミキサＭｉｘｅｒ３の出力端がドライブＧＭ３、ＧＭ５の入力端に接続され、ミキサＭｉｘｅｒ４の出力端がドライブＧＭ４、ＧＭ６の入力端に接続され、バッファＢＵＦ５、ＢＵＦ６の入力端がいずれも単線接続ブロック２の出力端に接続され、ドライブＧＭ５、ＧＭ６の出力端がいずれもローパスフィルタＬＰＦ２の入力端、単線接続ブロック２の制御端に接続され、単線接続ブロック２の入力端がバッファＢＵＦ２の出力端に接続され、単線接続ブロック２のもう１つの入力端がＰＬＬの他端の伝送線路に接続される。
【0010】
更に、前記デュアル入力タイプのＰＬＬ同士の相互接続は、左手系材料による集中素子のラダーネットワークにおける伝送線路を用い、該集中素子のラダーネットワークは、無限小回路モデルと同一のＬＣユニットがカスケード接続されており、無損失の場合に、その伝送係数が次式のように表され、
【0011】
【数1】
【発明の効果】
【0012】
本発明の有益な効果は以下のとおりである。
本発明に係るオンチップの同期自己修復システムはいかなる環境においてアレイエレメントタイル内の各無線周波数送受信チップの厳格な同期を実現することができ、且つ該システムは面積が小さく、損失が低く、自己適応性が高い。
本発明に係るオンチップの同期自己修復システムはいかなる環境においてアレイエレメントタイル内の各無線周波数送受信チップの厳格な同期を実現することができ、且つ該システムは面積が小さく、損失が低く、自己適応性が高い。
【0013】
本発明は、調整可能な左手系材料による伝送線路を遅延線路として用い、左手系伝送線路が進み位相を発生することができるため、シングルトーン伝送において正の遅延を補償することができる。しかも、低周波においてキャパシタンス及びインダクタンスの集中素子のラダーネットワークを用い、より短い伝送線路だけで同期補償を完了することができ、損失が低く物理距離が短い。
【図面の簡単な説明】
【0014】
【図1】低周波基準信号に基づくアレイエレメントタイル内のオンチップの同期自己修復システムの構造模式図であり、図１ａはデュアル入力タイプのＰＬＬ星状結合構造を示す図であり、図１ｂはデュアル入力タイプのＰＬＬ蝶形結合構造を示す図である。
【図2】デュアル入力タイプのＰＬＬの構造模式図である。
【図3】左手系材料による人工伝送線路の等価回路の模式図である。
【図4】左手系伝送線路位相の模擬結果の模式図である。
【発明を実施するための形態】
【0015】
以下に、本発明を図面および好ましい実施形態に基づいて詳しく説明し、本発明の目的及び効果が明らかになり、以下に図面を参照しながら実施例によって本発明を更に詳しく説明する。理解されるべきのように、ここで説明される具体的な実施例は本発明を解釈するためのものであって、本発明を制限するためのものではない。
【0016】
低周波基準信号に基づくオンチップの同期自己修復システムであって、前記システムは、デュアル入力タイプのＰＬＬ星状結合構造又はデュアル入力タイプのＰＬＬ蝶形結合構造を用い、且つＰＬＬ同士が単線で結合され、デュアル入力タイプのＰＬＬ星状結合構造は、チェーンでｎ個のデュアル入力ＰＬＬを閉鎖して接続し、四分の一のローカル信号を互いに伝送してインターロックを行うことでオンチップのローカル信号の同期を実現し、デュアル入力タイプのＰＬＬ蝶形結合構造は、集中定数回路によりｍ個の各デュアル入力タイプのＰＬＬを接続し、所定の基準信号によってオンチップの各ＩＣチップにおけるローカル信号を同期化し、ｎ≧３、ｍ≧３であり、前記ＰＬＬ同士の相互接続が左手系材料による伝送線路を用いる。
【0017】
本実施例では、デュアル入力タイプのＰＬＬ星状結合構造又はデュアル入力タイプのＰＬＬ蝶形結合構造におけるデュアル入力タイプのＰＬＬがいずれも４つあり、図１に示すように、図１（ａ）はデュアル入力タイプのＰＬＬ星状結合構造を示す図であり、該構造はデュアル入力タイプのＰＬＬ１、ＰＬＬ２、ＰＬＬ３、ＰＬＬ４からなり、デュアル入力タイプのＰＬＬがいずれもそれぞれのＩＣチップ内に位置し、デュアル入力タイプのＰＬＬ１のＡ端がデュアル入力タイプのＰＬＬ２のＢ端に接続され、デュアル入力タイプのＰＬＬ２のＡ端がデュアル入力タイプのＰＬＬ３のＢ端に接続され、デュアル入力タイプのＰＬＬ３のＡ端がデュアル入力タイプのＰＬＬ４のＢ端に接続され、デュアル入力タイプのＰＬＬ４のＡ端がデュアル入力タイプのＰＬＬ１のＢ端に接続され、これにより１つの閉鎖ループを形成し、ＰＬＬ同士を接続している線路によって双方向伝送を実現することができる。各チップが四分の一のローカル信号を互いに伝送してインターロックを行い、位相同期回路によってローカル信号と基準信号とを同期化することでオンチップの各ＩＣチップの位相の同期を確保する。
【0018】
図１（ｂ）はデュアル入力タイプのＰＬＬ蝶形結合構造を示す図であり、該構造はデュアル入力タイプのＰＬＬ１、ＰＬＬ２、ＰＬＬ３、ＰＬＬ４からなり、ＰＬＬモジュール及びＬＯモジュールがいずれもそれぞれのＩＣチップ内に位置し、ＤＬＬモジュールがいずれもＩＣチップの外に位置し、デュアル入力タイプのＰＬＬ１のＤＬＬモジュールがデュアル入力タイプのＰＬＬ２、デュアル入力タイプのＰＬＬ３、デュアル入力タイプのＰＬＬ４のＤＬＬモジュールと互いに接続され、１つの基準信号が与えられると、ＤＬＬを対応するＰＬＬモジュールにと接続することにより、伝送線路は双方向伝送を実現することができる。
【0019】
図２は結合構造に使用されるデュアル入力タイプのＰＬＬの構造模式図である。デュアル入力タイプのＰＬＬは、ＬＣ ＶＣＯ発振器と、注入同期２分周器Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ ２－Ｄｉｖｉｄｅｒと、４分周器Ｄｉｖ４と、単線接続ブロックＳｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１、Ｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２と、位相検出器ＰＤ１、ＰＤ２と、ドライブＧＭ１、ＧＭ２、ＧＭ３、ＧＭ４、ＧＭ５、ＧＭ６、ＧＭ７、ＧＭ８と、バッファＢＵＦ１、ＢＵＦ２、ＢＵＦ３、ＢＵＦ４、ＢＵＦ５、ＢＵＦ６と、ローパスフィルタＬＰＦ１、ＬＰＦ２、ＬＰＦ３とからなる。位相検出器ＰＤ１がミキサＭｉｘｅｒ１とＭｉｘｅｒ２とからなり、位相検出器ＰＤ２がミキサＭｉｘｅｒ３とＭｉｘｅｒ４とからなる。
デュアル入力タイプのＰＬＬの接続方式は図２に示されるとおりであり、Ａ端の伝送線路が単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のｃ端がバッファＢＵＦ３のａ端、バッファＢＵＦ４のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のｂ端がバッファＢＵＦ１のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のｄ端がドライブＧＭ７のｂ端、ドライブＧＭ８のｂ端、ローパスフィルタＬＰＦ３のａ端に接続され、バッファＢＵＦ３のｂ端がミキサＭｉｘｅｒ１のａ端に接続され、バッファＢＵＦ４のｂ端がミキサＭｉｘｅｒ２のａ端に接続され、ミキサＭｉｘｅｒ１のｃ端がドライブＧＭ１のａ端、ドライブＧＭ７のａ端に接続され、ミキサＭｉｘｅｒ２のｃ端がドライブＧＭ２のａ端、ドライブＧＭ８のａ端に接続され、ミキサＭｉｘｅｒ１のｂ端、ミキサＭｉｘｅｒ２のｂ端が４分周器Ｄｉｖ４のａ端、バッファＢＵＦ１のｂ端、バッファＢＵＦ２のｂ端及びミキサＭｉｘｅｒ３のｂ端、ミキサＭｉｘｅｒ４のｂ端に接続され、４分周器Ｄｉｖ４のｂ端が注入同期２分周器Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ ２－Ｄｉｖｉｄｅｒのａ端に接続され、注入同期２分周器Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ ２－Ｄｉｖｉｄｅｒのｂ端がＬＣ ＶＣＯ発振器のａ端に接続され、ＬＣ ＶＣＯ発振器のｂ端がドライブＧＭ１のｂ端、ドライブＧＭ２のｂ端、ドライブＧＭ３のｂ端、ドライブＧＭ４のｂ端及びローパスフィルタＬＰＦ１のａ端に接続され、ミキサＭｉｘｅｒ３のｃ端がドライブＧＭ３のａ端、ドライブＧＭ５のａ端に接続され、ミキサＭｉｘｅｒ４のｃ端がドライブＧＭ４のａ端、ドライブＧＭ６のａ端に接続され、ミキサＭｉｘｅｒ３のａ端がバッファＢＵＦ５のｂ端に接続され、ミキサＭｉｘｅｒ４のａ端がバッファＢＵＦ６のｂ端に接続され、バッファＢＵＦ５のａ端、バッファＢＵＦ６のａ端が単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のｃ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のｂ端がバッファＢＵＦ２のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のａ端がＢ端の伝送線路に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のｄ端がドライブＧＭ５のｂ端、ドライブＧＭ６のｂ端及びローパスフィルタＬＰＦ２のａ端に接続される。
デュアル入力タイプのＰＬＬの接続方式は図２に示されるとおりであり、Ａ端の伝送線路が単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のｃ端がバッファＢＵＦ３のａ端、バッファＢＵＦ４のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のｂ端がバッファＢＵＦ１のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ１のｄ端がドライブＧＭ７のｂ端、ドライブＧＭ８のｂ端、ローパスフィルタＬＰＦ３のａ端に接続され、バッファＢＵＦ３のｂ端がミキサＭｉｘｅｒ１のａ端に接続され、バッファＢＵＦ４のｂ端がミキサＭｉｘｅｒ２のａ端に接続され、ミキサＭｉｘｅｒ１のｃ端がドライブＧＭ１のａ端、ドライブＧＭ７のａ端に接続され、ミキサＭｉｘｅｒ２のｃ端がドライブＧＭ２のａ端、ドライブＧＭ８のａ端に接続され、ミキサＭｉｘｅｒ１のｂ端、ミキサＭｉｘｅｒ２のｂ端が４分周器Ｄｉｖ４のａ端、バッファＢＵＦ１のｂ端、バッファＢＵＦ２のｂ端及びミキサＭｉｘｅｒ３のｂ端、ミキサＭｉｘｅｒ４のｂ端に接続され、４分周器Ｄｉｖ４のｂ端が注入同期２分周器Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ ２－Ｄｉｖｉｄｅｒのａ端に接続され、注入同期２分周器Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ ２－Ｄｉｖｉｄｅｒのｂ端がＬＣ ＶＣＯ発振器のａ端に接続され、ＬＣ ＶＣＯ発振器のｂ端がドライブＧＭ１のｂ端、ドライブＧＭ２のｂ端、ドライブＧＭ３のｂ端、ドライブＧＭ４のｂ端及びローパスフィルタＬＰＦ１のａ端に接続され、ミキサＭｉｘｅｒ３のｃ端がドライブＧＭ３のａ端、ドライブＧＭ５のａ端に接続され、ミキサＭｉｘｅｒ４のｃ端がドライブＧＭ４のａ端、ドライブＧＭ６のａ端に接続され、ミキサＭｉｘｅｒ３のａ端がバッファＢＵＦ５のｂ端に接続され、ミキサＭｉｘｅｒ４のａ端がバッファＢＵＦ６のｂ端に接続され、バッファＢＵＦ５のａ端、バッファＢＵＦ６のａ端が単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のｃ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のｂ端がバッファＢＵＦ２のａ端に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のａ端がＢ端の伝送線路に接続され、単線接続ブロックｓｉｎｇｌｅ－ｗｉｒｅ ｃｏｕｐｌｉｎｇ ｂｌｏｃｋ２のｄ端がドライブＧＭ５のｂ端、ドライブＧＭ６のｂ端及びローパスフィルタＬＰＦ２のａ端に接続される。
【0020】
以上に説明されるデュアル入力タイプのＰＬＬの動作原理は、ＬＯチェーンがＬＣ－ＶＣＯからなり、低電力・周波数調整可能な注入同期２分周器を駆動することができ、次に４分周器Ｄｉｖ４によって信号を生成して位相検出器ＰＤ１、ＰＤ２及び５０Ωにマッチングする出力バッファＢＵＦ１、ＢＵＦ２を駆動するということである。デュアル入力タイプのＰＬＬにおける出力バッファによって双方向結合を実現するとともに、各共通ＩＯポートでのＶＣＯ信号及び基準信号を区分する。且つ、ＰＬＬＫにおける出力ドライブ（ＢＵＦ１Ｋ又はＢＵＦ２Ｋ）と隣接するＰＬＬにおける位相検出器（ＰＤ２Ｋ－１又はＰＤ1Ｋ＋１）の入力端との間に２πより大きな調整可能な位相シフトを導入して相互接続による位相シフトを調整することにより位相検出器の入力の間の低静的位相偏移を実現する。出力バッファＢＵＦ１及びＢＵＦ２によってＣＭＬ周波数分割器からいずれか１つの直交位相を選択して約９０度の位相シフトの粗調整を実現して、ＤＬＬモジュールによってＩＯ結合モジュールにおける可変容量を制御し、これにより可変位相シフトを実現してＰＬＬ同士を接続している伝送線路に発生した位相シフトを補償し、微調整を実現し、それにより位相検出器ＰＤ１、ＰＤ２の入力信号間の直交位相差を確保する。
【0021】
図３はＰＬＬ同士の接続に使用される調整可能な左手系材料による伝送線路の等価回路の模式図であり、デュアル入力タイプのＰＬＬ同士の相互接続は左手系材料による集中素子のラダーネットワークにおける伝送線路を用い、該ラダーネットワークは、図３に示すような単位長さのイミタンス値が非常に小さなＬＣユニットがカスケード接続されており、無損失の場合にその伝送係数は、次式のように表され、
【0022】
【数2】
【0023】
図４は左手系材料伝送線路の模擬結果の模式図である。左手系伝送線路は進み位相を発生することができるため、シングルトーン伝送において正の遅延を補償することができる。低周波においてキャパシタンス及びインダクタンスの集中素子のラダーネットワークを用い、より短い伝送線路だけで同期補償を完了することができ、伝送線路の損失を低くして物理距離を短くし、次に遅延位相同期回路によって基準信号の各無線周波数送受信チップでの位相が同じであるように確保し、それにより環境の変化による非同期現象を自動的に修復する。
【0024】
当業者であれば理解されるように、以上の説明は本発明の好適な実施例であって、本発明を制限するためのものではなく、上記実施例によって本発明を詳しく説明したが、当業者であれば、依然として上記各実施例に記載された技術案を修正し、又はその一部の技術的特徴に対して等価置換を行うことができる。本発明の趣旨や原則内に行われた修正や等価置換は、いずれも本発明の範囲内に含まれるべきである。
【図1】
【図2】
【図3】
【図4】