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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-03-07
(45)【発行日】2023-03-15
(54)【発明の名称】発光積層構造とこれを備えたディスプレイデバイス
(51)【国際特許分類】
H01L 33/08 20100101AFI20230308BHJP
H01L 33/38 20100101ALI20230308BHJP
H01L 33/62 20100101ALI20230308BHJP
G09F 9/33 20060101ALI20230308BHJP
【ＦＩ】
H01L33/08
H01L33/38
H01L33/62
G09F9/33
【請求項の数】
17
(21)【出願番号】P 2020532579
(86)(22)【出願日】2018-12-21
(65)【公表番号】
(43)【公表日】2021-03-11
(86)【国際出願番号】 KR2018016482
(87)【国際公開番号】W WO2019125055
(87)【国際公開日】2019-06-27
【審査請求日】2021-10-18
(31)【優先権主張番号】62/609,186
(32)【優先日】2017-12-21
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/618,573
(32)【優先日】2018-01-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/228,621
(32)【優先日】2018-12-20
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】506029004
【氏名又は名称】ソウル バイオシス カンパニー リミテッド
【氏名又は名称原語表記】ＳＥＯＵＬ ＶＩＯＳＹＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】６５－１６，Ｓａｎｄａｎ－ｒｏ １６３ Ｂｅｏｎ－ｇｉｌ，Ｄａｎｗｏｎ－ｇｕ，Ａｎｓａｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】イ，チョン フン
(72)【発明者】
【氏名】チェ，ジョン ヒョン
(72)【発明者】
【氏名】ジャン，ソン ギュ
(72)【発明者】
【氏名】イ，ホ ジュン
【審査官】右田 昌士
(56)【参考文献】
【文献】特開平０８－２７４３７６（ＪＰ，Ａ）
【文献】特開平０７－２５４７３２（ＪＰ，Ａ）
【文献】特開平０６－０１３６５５（ＪＰ，Ａ）
【文献】欧州特許出願公開第０１４８２５６６（ＥＰ，Ａ２）
【文献】特開２００６－３３９６４６（ＪＰ，Ａ）
【文献】特表２０１０－５２５５５５（ＪＰ，Ａ）
【文献】特開２０１２－１９５５２９（ＪＰ，Ａ）
【文献】中国特許出願公開第１０２５９３２９０（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ３３／００ － ３３／６４
Ｇ０９Ｆ ９／３３
(57)【特許請求の範囲】
【請求項1】
基板と、
前記基板の上に配置される複数のエピタキシャルサブユニットと、
前記基板と前記複数のエピタキシャルサブユニットとを接着する接着層と、を含み、
前記複数のエピタキシャルサブユニットは、
第１有色光を放出するように構成される第１エピタキシャルスタックと、
前記第１エピタキシャルスタック上に配置され、前記第１有色光と異なる波長を有する第２有色光を放出するように構成される第２エピタキシャルスタックと、
前記第２エピタキシャルスタック上に配置され、前記第１および第２有色光と異なる波長を有する第３有色光を放出するように構成される第３エピタキシャルスタックと、を含み、
前記第１、第２および第３エピタキシャルスタックそれぞれは、
ｐ型半導体層と、
前記ｐ型半導体層上に配置されるアクティブ層と、
前記アクティブ層上に配置されるｎ型半導体層と、を含み、
前記第１、第２および第３エピタキシャルスタックそれぞれの前記ｐ型半導体層には、第１、第２および第３ｐ型コンタクト電極が接続され、
前記第１ｐ型コンタクト電極は、前記基板と前記第１エピタキシャルスタックとの間に配置され、
前記第１、第２および第３エピタキシャルスタックそれぞれが互いに重なる発光エリアを有し、
前記複数のエピタキシャルサブユニットのうちの少なくとも１つのエピタキシャルサブユニットが他のエピタキシャルサブユニットのエリアと異なるエリアを有する、発光積層構造。
【請求項2】
前記第１、第２および第３エピタキシャルスタックそれぞれの前記エリアは、第１方向に沿って減少する、請求項１に記載の発光積層構造。
【請求項3】
前記複数のエピタキシャルサブユニットの２つの隣接するエピタキシャルサブユニットにおいて、上部エピタキシャルサブユニットがより大きいエリアを有する下部エピタキシャルサブユニットと完全に重なる、請求項２に記載の発光積層構造。
【請求項4】
前記複数のエピタキシャルサブユニットそれぞれから放出される光のエネルギー帯域は、第１方向に沿って増加する、請求項１に記載の発光積層構造。
【請求項5】
前記複数のエピタキシャルサブユニットは、独立して駆動可能である、請求項１に記載の発光積層構造。
【請求項6】
前記複数のエピタキシャルサブユニットの下部エピタキシャルサブユニットから放出される光は、前記下部エピタキシャルサブユニット上に配置される上部エピタキシャルサブユニットを通過することにより前記発光積層構造の外部に放出されるように構成される、請求項１に記載の発光積層構造。
【請求項7】
前記上部エピタキシャルサブユニットは、前記下部エピタキシャルサブユニットから放出される光の少なくとも約８０％を透過するように構成される、請求項６に記載の発光積層構造。
【請求項8】
前記第１、第２および第３有色光は、それぞれ赤色光、緑色光および青色光である、請求項１に記載の発光積層構造。
【請求項9】
前記第１ｐ型コンタクト電極は、前記接着層と前記第１エピタキシャルスタックとの間に配置される、請求項１に記載の発光積層構造。
【請求項10】
前記第１、第２および第３エピタキシャルスタックそれぞれのｎ型半導体層に接続される第１、第２および第３ｎ型コンタクト電極をさらに含む、請求項１に記載の発光積層構造。
【請求項11】
前記第１、第２および第３ｐ型コンタクト電極に共通電圧を印加する共通ラインと、前記第１、第２および第３ｎ型コンタクト電極それぞれに発光信号を印加する第１、第２および第３発光信号ラインと、
をさらに含む、請求項１０に記載の発光積層構造。
【請求項12】
前記第１エピタキシャルスタックと前記第２エピタキシャルスタックとの間に配置される第１波長通過フィルタ、および前記第２エピタキシャルスタックと前記第３エピタキシャルスタックとの間に配置される第２波長通過フィルタのうちの少なくとも１つをさらに含む、請求項１に記載の発光積層構造。
【請求項13】
発光ダイオードピクセルが、約１０，０００μｍ２未満の表面積を有するマイクロＬＥＤを含む、請求項１に記載の発光積層構造。
【請求項14】
前記第１、第２および第３エピタキシャルスタックのうちの少なくとも１つは、その一表面上に形成される凹凸パターンを有する、請求項１に記載の発光積層構造。
【請求項15】
複数のピクセルであって、前記ピクセルのうちの少なくとも１つが発光積層構造を含む前記複数のピクセルを含み、前記発光積層構造は、
基板と、
前記基板の上に配置される複数のエピタキシャルサブユニットと、
前記基板と前記複数のエピタキシャルサブユニットとを接着する接着層と、を含み、
前記複数のエピタキシャルサブユニットは、
第１有色光を放出するように構成される第１エピタキシャルスタックと、
前記第１エピタキシャルスタック上に配置され、前記第１有色光と異なる波長を有する第２有色光を放出するように構成される第２エピタキシャルスタックと、
前記第２エピタキシャルスタック上に配置され、前記第１および第２有色光と異なる波長を有する第３有色光を放出するように構成される第３エピタキシャルスタックと、を含み、
前記第１、第２および第３エピタキシャルスタックそれぞれは、
ｐ型半導体層と、
前記ｐ型半導体層上に配置されるアクティブ層と、
前記アクティブ層上に配置されるｎ型半導体層と、を含み、
前記第１、第２および第３エピタキシャルスタックそれぞれの前記ｐ型半導体層には、第１、第２および第３ｐ型コンタクト電極が接続され、
前記第１ｐ型コンタクト電極は、前記基板と前記第１エピタキシャルスタックとの間に配置され、
前記第１、第２および第３エピタキシャルサブユニットそれぞれが互いに重なる発光エリアを有し、
前記複数のエピタキシャルサブユニットのうちの少なくとも１つのエピタキシャルサブユニットが他のエピタキシャルサブユニットのエリアと異なるエリアを有する、ディスプレイデバイス。
【請求項16】
前記ディスプレイデバイスは、パッシブマトリクス方式で駆動されるように構成される、請求項１５に記載のディスプレイデバイス。
【請求項17】
前記ディスプレイデバイスは、アクティブマトリクス方式で駆動されるように構成される、請求項１５に記載のディスプレイデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の例示的な実施例は、発光積層構造とこれを備えたディスプレイデバイスに関し、特に、積層構造を有するマイクロ発光デバイスとこれを備えたディスプレイデバイスに関する。
【背景技術】
【0002】
発光ダイオード（ＬＥＤ）を用いてイメージを実現するディスプレイデバイスが最近開発された。発光ダイオードを用いるディスプレイデバイスは、基板上に個別に成長する赤色、緑色および青色発光ダイオードを含む。
【0003】
発光ダイオードは、無機光源として、ディスプレイ、車両ランプ、一般照明などのような多様な技術分野で用いられた。長寿命、低電力消費および高応答速度の利点により、発光ダイオードは既存の光源を急速に代替している。
【0004】
発光ダイオードは、ディスプレイ装置におけるバックライト光源として主に用いられた。しかし、マイクロＬＥＤディスプレイは、発光ダイオードを直接用いてイメージを実現できる次世代ディスプレイとして開発された。
【0005】
一般的に、ディスプレイ装置は、青色、緑色および赤色の光の混合色を用いて様々な色を実現する。ディスプレイ装置は、青色、緑色および赤色に対応するサブピクセルをそれぞれ有するピクセルを含み、特定のピクセルの色がそのサブピクセルの色に基づいて決定可能であり、イメージはピクセルの組み合わせによりディスプレイされる。
【0006】
マイクロＬＥＤディスプレイにおいて、それぞれのサブピクセルに対応するマイクロＬＥＤは２次元平面上に配置される。そのため、多数のマイクロＬＥＤは１つの基板上に配置される必要がある。しかし、マイクロＬＥＤは約１０，０００μｍ2以下の表面積を有する非常に小さいサイズを有し、この小さいサイズによって様々な問題が生じる。特に、その小さいサイズでさらには数十万または数百万以上が必要になるために、マイクロＬＥＤをディスプレイパネル上にマウントしにくい。
【0007】
また、高解像度およびフルカラーディスプレイデバイスに対する必要性と、簡単な方式で製造できる高い水準の色純度と色再現性を有するディスプレイデバイスに対する必要性がある。
【0008】
この背景技術の欄に開示された情報は単に本発明の概念の背景を理解するためのものであり、そのため、先行技術を構成しない情報を含む場合がある。
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の原理およびいくつかの例示的な実現により構成される発光積層構造は、ピクセルエリアを増加させることなく、それぞれのサブピクセルの発光エリアを増加させることができる。
【0010】
本発明の原理およびいくつかの例示的な実現により構成される、例えば、マイクロＬＥＤのような発光ダイオードおよび、このような発光ダイオードを用いるディスプレイは、簡素化したステップで製造できる簡単な構造を有する。例えば、複数のピクセルはウエハボンディングによってウエハレベルで形成可能で、発光ダイオードの個別のマウントに対する必要性を省くことができる。
【0011】
本発明の概念の付加的な特徴は以下の説明で提示され、部分的には、その説明から明らかになるか、または本発明の概念を実施することにより学習されるであろう。
【課題を解決するための手段】
【0012】
例示的な実施例による発光積層構造は、上下に配置される複数のエピタキシャルサブユニットであって、前記エピタキシャルサブユニットそれぞれは、異なる有色光を放出するように構成される前記複数のエピタキシャルサブユニットを含み、それぞれのエピタキシャルサブユニットが互いに重なる発光エリアを有し、少なくとも１つのエピタキシャルサブユニットが他のエピタキシャルサブユニットのエリアと異なるエリアを有する。
【0013】
それぞれのエピタキシャルサブユニットの前記エリアは、第１方向に沿って減少する。
【0014】
２つの隣接するエピタキシャルサブユニットの間において、上部エピタキシャルサブユニットがより大きなエリアを有する下部エピタキシャルサブユニットと完全に重なってもよい。
【0015】
それぞれのエピタキシャルサブユニットから放出される光は、互いに異なるエネルギー帯域を有し、前記エネルギー帯域は、第１方向に沿って増加してもよい。
前記エピタキシャルサブユニットは、独立して駆動可能である。
前記エピタキシャルサブユニットは、独立して駆動可能である。
【0016】
下部エピタキシャルサブユニットから放出される光は、前記下部エピタキシャルサブユニット上に配置される上部エピタキシャルサブユニットを通過することにより前記発光積層構造の外部に放出されるように構成されてもよい。
【0017】
前記上部エピタキシャルサブユニットは、前記下部エピタキシャルサブユニットから放出される光の少なくとも約８０％を透過するように構成されてもよい。
【0018】
前記エピタキシャルサブユニットは、第１有色光を放出するように構成される第１エピタキシャルスタックと、前記第１エピタキシャルスタック上に配置され、前記第１有色光と異なる波長帯域を有する第２有色光を放出するように構成される第２エピタキシャルスタックと、前記第２エピタキシャルスタック上に配置され、前記第１および第２有色光と異なる波長帯域を有する第３有色光を放出するように構成される第３エピタキシャルスタックとを含んでもよい。
【0019】
前記第１、第２および第３有色光は、それぞれ赤色光、緑色光および青色光であってもよい。
【0020】
前記第１、第２および第３エピタキシャルスタックそれぞれは、ｐ型半導体層と、前記ｐ型半導体層上に配置されるアクティブ層と、前記アクティブ層上に配置されるｎ型半導体層とを含んでもよい。
【0021】
前記発光積層構造は、前記第１、第２および第３エピタキシャルスタックそれぞれのｐ型半導体層に接続される第１、第２および第３ｐ型コンタクト電極をさらに含んでもよい。
【0022】
前記発光積層構造は、前記第１エピタキシャルスタックの下に配置される基板をさらに含み、前記第１ｐ型コンタクト電極は、前記基板と前記第１エピタキシャルスタックとの間に配置されてもよい。
【0023】
前記発光積層構造は、前記第１、第２および第３エピタキシャルスタックそれぞれのｎ型半導体層に接続される第１、第２および第３ｎ型コンタクト電極をさらに含んでもよい。
【0024】
前記発光積層構造は、前記第１、第２および第３ｐ型コンタクト電極に共通電圧を印加する共通ラインと、前記第１、第２および第３ｎ型コンタクト電極それぞれに発光信号を印加する第１、第２および第３発光信号ラインとをさらに含んでもよい。
【0025】
前記発光積層構造は、前記第１エピタキシャルスタックと前記第２エピタキシャルスタックとの間に配置される第１波長通過フィルタ、および前記第２エピタキシャルスタックと前記第３エピタキシャルスタックとの間に配置される第２波長通過フィルタのうちの少なくとも１つをさらに含んでもよい。
【0026】
発光ダイオードピクセルが、約１０，０００μｍ2未満の表面積を有するマイクロＬＥＤを含んでもよい。
【0027】
前記第１、第２および第３エピタキシャルスタックのうちの少なくとも１つは、その一表面上に形成される凹凸パターンを有してもよい。
【0028】
例示的な実施例によるディスプレイデバイスは、複数のピクセルであって、前記ピクセルのうちの少なくとも１つが発光積層構造を含む前記複数のピクセルを含み、前記発光積層構造は、上下に配置される複数のエピタキシャルサブユニットであって、前記エピタキシャルサブユニットそれぞれは、異なる有色光を放出するように構成される前記複数のエピタキシャルサブユニットを含み、それぞれのエピタキシャルサブユニットが互いに重なる発光エリアを有し、少なくとも１つのエピタキシャルサブユニットが他のエピタキシャルサブユニットのエリアと異なるエリアを有する。
【0029】
前記ディスプレイデバイスは、パッシブマトリクス方式で駆動されるように構成されてもよい。
【0030】
前記ディスプレイデバイスは、アクティブマトリクス方式で駆動されるように構成されてもよい。
【0031】
例示的な実施例によるディスプレイ用発光ダイオードピクセルは、第１ＬＥＤサブユニットと、前記第１ＬＥＤサブユニットの第１部分上に配置される第２ＬＥＤサブユニットと、前記第２ＬＥＤサブユニットの第２部分上に配置される第３ＬＥＤサブユニットとを含み、前記第１、第２および第３ＬＥＤサブユニットそれぞれは、第１導電型半導体層と第２導電型半導体層とを含み、前記第１ＬＥＤサブユニットから生成される光は、前記第１部分と異なる第１ＬＥＤサブユニットの第３部分を介して前記発光ダイオードピクセルの外部に放出されるように構成され、前記第２ＬＥＤサブユニットから生成される光は、前記第２部分と異なる第２ＬＥＤサブユニットの第４部分を介して前記発光ダイオードピクセルの外部に放出されるように構成される。
【0032】
前記第１ＬＥＤサブユニット、前記第２ＬＥＤサブユニットおよび前記第３ＬＥＤサブユニットは、それぞれ互いに異なる波長を有する光を放出するように構成されてもよい。
【0033】
前記第１、第２および第３ＬＥＤサブユニットは、それぞれ赤色光、緑色光および青色光を放出するように構成される第１ＬＥＤスタック、第２ＬＥＤスタックおよび第３ＬＥＤスタックを含んでもよい。
【0034】
前記発光ダイオードピクセルは、前記第１ＬＥＤスタックと前記第２ＬＥＤスタックとの間に介挿されて、前記第１ＬＥＤスタックから放出される光を再度前記第１ＬＥＤスタックに反射する第１反射層と、前記第２ＬＥＤスタックと前記第３ＬＥＤスタックとの間に介挿されて、前記第２ＬＥＤスタックから放出される光を再度前記第２ＬＥＤスタックに反射する第２反射層とをさらに含んでもよい。
【0035】
前記発光ダイオードピクセルは、前記第１ＬＥＤスタックと前記第１反射層との間に介挿される第１透明絶縁層と、前記第２ＬＥＤスタックと前記第２反射層との間に介挿される第２透明絶縁層とをさらに含んでもよい。
【0036】
前記発光ダイオードピクセルは、前記第１反射層と前記第２ＬＥＤスタックとの間に介挿される第１ボンディング層と、前記第２反射層と前記第３ＬＥＤスタックとの間に介挿される第２ボンディング層とをさらに含んでもよい。
【0037】
前記第１および第２ボンディング層それぞれは、金属を含んでもよい。
【0038】
前記発光ダイオードピクセルは、前記第１ＬＥＤサブユニットの第１導電型半導体層と接触する第１上部オーミック電極と、前記第１ＬＥＤサブユニットの第２導電型半導体層と接触する第１下部オーミック電極と、前記第２ＬＥＤサブユニットの第１導電型半導体層と接触する第２上部オーミック電極と、前記第２ＬＥＤサブユニットの第２導電型半導体層と接触する第２下部オーミック電極と、前記第３ＬＥＤサブユニットの第１導電型半導体層と接触する第３上部オーミック電極と、前記第３ＬＥＤサブユニットの第２導電型半導体層と接触する第３下部オーミック電極とをさらに含んでもよいし、前記第１上部オーミック電極は、前記第１部分と異なる前記第１ＬＥＤサブユニットの部分で前記第１ＬＥＤサブユニットの第１導電型半導体層と接触してもよいし、前記第２上部オーミック電極は、前記第２部分と異なる前記第２ＬＥＤサブユニットの部分で前記第２ＬＥＤサブユニットの第１導電型半導体層と接触してもよい。
【0039】
前記第１下部オーミック電極は、前記第１ＬＥＤサブユニットの下に配置される第１反射層を含んでもよい。
【0040】
前記第１下部オーミック電極、前記第２下部オーミック電極および前記第３下部オーミック電極は、共通ラインに電気的に接続されてもよい。
【0041】
前記第２下部オーミック電極と前記第３下部オーミック電極それぞれは、それぞれ第２反射層および第３反射層を含んでもよい。
【0042】
前記第１反射層は、前記第１ＬＥＤサブユニットから放出される光を反射するように構成されてもよいし、前記第２反射層は、前記第２ＬＥＤサブユニットから放出される光を反射するように構成される。
【0043】
前記発光ダイオードピクセルは、約１０，０００μｍ2未満の表面積を有するマイクロＬＥＤを含んでもよい。
【0044】
前記第１ＬＥＤサブユニットは、赤色、緑色および青色光のうちの任意の１つを放出するように構成されてもよく、前記第２ＬＥＤサブユニットは、前記第１ＬＥＤサブユニットから放出される光と異なる赤色、緑色および青色光のうちの任意の１つを放出するように構成されてもよいし、前記第３ＬＥＤサブユニットは、前記第１および第２ＬＥＤサブユニットから放出される光と異なる赤色、緑色および青色光のうちの任意の１つを放出するように構成されてもよい。
【0045】
前記第１ＬＥＤサブユニットの第３部分、前記第２ＬＥＤサブユニットの第４部分、および前記第３ＬＥＤサブユニットは、互いに重なっていなくてもよい。
【0046】
前記第１、第２および第３上部オーミック電極のうちの少なくとも１つが、パッド部と、これから延びる突出部とを含んでもよい。
【0047】
前記パッド部は、実質的に円形状を有してもよいし、前記突出部は、実質的に伸長形状を有してもよい。
【0048】
前記第１、第２および第３ＬＥＤサブユニットの突出部は、平面図で互いに実質的に平行であってもよい。
【0049】
前記第１ＬＥＤサブユニットは、平面図で前記第３ＬＥＤサブユニットを取り囲んでもよい。
【0050】
ディスプレイデバイスが支持基板上に配置される複数のピクセルを含んでもよいし、前記ピクセルのうちの少なくとも１つは、例示的な実施例による前記発光ダイオードピクセルを含む。
【0051】
前述した一般的な説明および以下の詳細な説明はすべて例示的かつ説明的であり、請求の範囲に記載の本発明に関するさらなる説明を提供するように意図されたものと理解されなければならない。
【発明の効果】
【0052】
本発明の原理および一部の例示的な実現により構成される発光積層構造は、ピクセルエリアを増加させることなく、それぞれのサブピクセルの発光エリアを増加させることができる。
【0053】
本発明の原理およびいくつかの例示的な実現により構成される、例えば、マイクロＬＥＤのような発光ダイオードおよび、このような発光ダイオードを用いるディスプレイは、簡素化したステップで製造できる簡単な構造を有する。例えば、複数のピクセルはウエハボンディングによってウエハレベルで形成可能で、発光ダイオードの個別のマウントに対する必要性を省くことができる。
【0054】
本発明のさらなる理解を提供するために含まれて本明細書に組み込まれ、本明細書の一部を構成する添付図面は、本発明の例示的な実施例を示し、以下の詳細な説明とともに本発明の概念を説明する役割をする。
【図面の簡単な説明】
【0055】
【図1】例示的な実施例により構成される発光積層構造の概略横断面図である。
【図2】例示的な実施例により構成される発光積層構造の横断面図である。
【図3】例示的な実施例による発光積層構造の概略横断面図である。
【図4】例示的な実施例によるディスプレイデバイスの平面図である。
【図6】例示的な実施例によるディスプレイデバイスのブロック図である。
【図7】例示的な実施例によるパッシブマトリクスタイプのディスプレイデバイス用の１つのピクセルの回路図である。
【図8】例示的な実施例によるアクティブマトリクスタイプのディスプレイデバイス用の１つのピクセルの回路図である。
【図9】例示的な実施例によるピクセルの平面図である。
【図11】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図13】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図15】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図17】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図19】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図21】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図23】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図25】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図27】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図29】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図31】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図33】例示的な実施例により、第１、第２および第３エピタキシャルスタックを形成する方法を例示する平面図である。
【図35】例示的な実施例によるディスプレイデバイスの概略平面図である。
【図36】例示的な実施例によるディスプレイ用の発光ダイオードピクセルの概略横断面図である。
【図37】例示的な実施例によるディスプレイデバイスの概略回路図である。
【図38】例示的な実施例によるディスプレイデバイスの概略平面図である。
【図41A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図41B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図41C】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図42A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図42B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図43A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図43B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図44A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図44B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図45A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図45B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図46A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図46B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図47A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図47B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図48A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図48B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図49A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図49B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図50A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図50B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図51】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図52A】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図52B】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図53】例示的な実施例によるディスプレイデバイスを製造する方法を例示する概略平面図および横断面図である。
【図54】他の例示的な実施例によるディスプレイデバイスの概略横断面図である。
【発明を実施するための形態】
【0056】
以下の説明において、説明の目的のために、本発明の多様な例示的な実施例または実施形態の完全な理解を提供するために特定の詳細な事項が数多く説明される。本明細書に使われる「実施例」および「実施形態」は、本明細書に開示された本発明の概念の１つ以上を利用するデバイスまたは方法の非制限的な例を示す相互に入替可能な単語である。しかし、多様な例示的な実施例がこれら特定の詳細事項を利用しなかったり、１つ以上の等価な配置を用いたりして実施できることが明確に分かる。他の例において、公知の構造およびデバイスは、多様な例示的な実施例を不必要にあいまいにすることを避けるために、ブロック図の形態で示される。また、多様な例示的な実施例が互いに異なるが、排他的である必要はない。例えば、例示的な実施例の特定の形状、構成および特徴は、本発明の概念を逸脱しない限度内で他の例示的な実施例で使用または実現可能である。
【0057】
別途に明示されない限り、図示の例示的な実施例は、本発明の概念が実際に実現できるいくつかの方式の変化する詳細事項の例示的な特徴を提供するものと理解されなければならない。そのため、別途に明示されない限り、多様な実施例の特徴部、構成要素、モジュール、層、膜、パネル、領域および／または態様など（以下、個別にまたは集合的に「要素」と称される）は、本発明の概念を逸脱しない限度内で異なって組み合わされ、分離され、相互に入替えられ、そして／または再配置される。
【0058】
添付した図面における断面ハッチングおよび／または陰影の使用は、一般的に隣接する要素間の境界を明確化するために提供される。このように、断面ハッチングまたは陰影の存在だけでなく不存在のときも、明示されない限り、要素の特定の材料、材料特性、寸法、比率、例示された要素間の共通性および／または任意の他の特徴、属性、特性などに対する何らかの優先度または要求度を意味したり示したりしない。また、添付した図面において、要素の大きさおよび相対的な大きさは、明確性および／または説明の目的のために誇張されることがある。例示的な実施例が異なって実現可能な場合、特定の工程順序は説明された順序と異なって行われてもよい。例えば、２つの連続して説明された工程が実質的に同時に行われるか、または説明された順序と反対の順序で行われてもよい。さらに、同一の参照符号は、同一の要素を表す。
【0059】
層のような要素が他の要素または層「上にあるか」、「それに接続される」か、「それに結合される」ものと言及されたときに、その要素は、直接的に他の要素または層上にあるか、それに接続されるか、それに結合されてもよく、または介在要素または層が存在してもよい。しかし、要素または層が他の要素または層「上に直接あるか」、「それに直接接続されるか」または「それに直接結合される」ものと言及されたときには、介在要素または層が存在しない。このために、「接続された」という用語は、介在要素がある状態でまたはない状態で、物理的な、電気的なおよび／または流体的な接続を指し示すことができる。また、Ｄ１軸、Ｄ２軸およびＤ３軸は、ｘ、ｙおよびｚ軸のような直交座標系の３つの軸に限定されず、より広い意味で解釈できる。例えば、Ｄ１軸、Ｄ２軸およびＤ３軸は、互いに直角であってもよく、または互いに直角でない互いに異なる方向を示すことができる。本開示の目的のために、「Ｘ、ＹおよびＺのうちの１つ以上」および「Ｘ、ＹおよびＺからなるグループより選択された１つ以上」は、Ｘのみ、Ｙのみ、Ｚのみまたは、例えば、ＸＹＺ、ＸＹＹ、ＹＺおよびＺＺのような、Ｘ、ＹおよびＺのうちの２つ以上の任意の組み合わせとして解釈できる。本明細書に使われる用語「および／または」は、関連するリストされた物品のうちの１つ以上の任意およびすべての組み合わせを含む。
【0060】
本明細書では、たとえ、用語「第１」、「第２」などが多様な形態の要素を説明するために使われるが、これらの要素がこれらの用語によって限定されてはならない。これらの用語は、１つの要素を他の１つの要素と区別するために使われる。そのため、以下に述べる第１要素は、本開示の教示を逸脱しない限度内で第２要素と名付けられてもよい。
【0061】
「下に」、「の下に」、「真下に」、「下部の」、「上に」、「上部の」、「上方に」、「より高い」（例えば、「側壁」におけるように）「側部」などのような空間的に相対的な用語は、説明的な目的のために、そして、それによって、図面に示されるような１つの要素と他の要素との関係を説明するために、本明細書で使われる。空間的に相対的な用語は、図面に示された方位に付加して、使用、作動および／または製造中の装置の互いに異なる方位を含むように意図される。例えば、図面における装置を上下に反転させると、他の要素または特徴部「の下に」または「下に」として説明された要素は、他の要素または特徴部の「上に」配向されるであろう。そのため、「の下に」という例示的な用語は、上および下の方位をすべて含むことができる。また、装置は異なって配向されてもよく（例えば、９０゜回転するか他の方位に配向されてもよく）、このように、本明細書で使われる空間的に相対的な叙述語は対応的に解釈できる。
【0062】
本明細書で使われる専門用語は、特定の実施例を説明するためのものであり、限定的ではない。本明細書で使われる単数形態は、文脈上明らかに異なって指示しない限り、複数の形態をさらに含む。また、本明細書で使われる「備える」、「備えている」、「含む」および／または「含んでいる」という用語は、言及された特徴、整数、段階、作動、要素、構成要素および／またはそのグループの存在を明示するが、１つ以上の他の特徴、整数、段階、作動、要素、構成要素および／またはそのグループの存在または付加を排除しない。さらに、本明細書で使われる用語「実質的に」、「約」およびその他の類似する用語は、程度を示す用語ではない近似度を示す用語として使われ、このように、当業界における通常の知識を有する者によって認識可能な、測定された、計算された、そして／または提供された値の固有の偏差を説明するために使われる。
【0063】
多様な例示的な実施例は、理想化された例示的な実施例および／または中間構造体の概略例示図である断面および／または分解例示図を参照して以下に説明される。このように、例えば、製造手法および／または公差の結果として例示図の形状からの変形が予想できる。そのため、本明細書に開示された例示的な実施例は、必ずしも特定の図示の領域の形状に限定されると解釈されてはならず、例えば、製造に起因して発生する形状における偏差を含むと解釈されなければならない。この方式により、図面に示された領域は本質的に概略的であってもよく、これら領域の形状はデバイスの領域の実形状を反映しなくてもよいし、このように、必ずしも限定的な意味を有するものとは意図されない。
【0064】
別途に定義されない限り、本明細書で使われる（技術的または科学的な用語を含む）すべての用語は、本開示の属する技術分野における通常の知識を有する者によって通常理解されるのと同じ意味を有する。通常使われる辞書で定義されたような用語は、関連技術の脈絡でそれらの意味と一致する意味を有すると解釈されなければならず、本明細書で明示的に定義されない限り、理想的または過度に形式的な観点で解釈されてはならない。
【0065】
以下、本開示の例示的な実施例を添付した図面を参照して詳細に説明する。本明細書で使用されているように、例示的な実施例による発光積層構造または発光ダイオードは、従来技術で知られているように、約１０，０００μｍ2未満の表面積を有するマイクロＬＥＤを含むことができる。他の例示的な実施例において、マイクロＬＥＤは、特定の応用によっては、約４，０００μｍ2未満または約２，５００μｍ2未満の表面積を有することができる。
【0066】
図１は、例示的な実施例による発光積層構造の横断面図である。
【0067】
図１を参照する。例示的な実施例による発光積層構造は、上下に配置される複数のエピタキシャルスタックを含む。エピタキシャルスタックは、基板１０上に配置される。基板１０は、前面および後面を有し、実質的に板状を有する。
【0068】
基板１０は、様々な形状を有してもよいし、エピタキシャルスタックは、基板１０の前面上に配置されてもよい。基板１０は、ガラス、石英、シリコン、有機高分子または有機－無機複合素材のような絶縁素材を含んでもよい。しかし、本発明の概念は、基板１０が絶縁属性を有する限り、基板１０の特定の素材に限定されない。例示的な実施例において、ライン部が基板１０上にさらに配置可能で、発光信号と共通電圧をエピタキシャルスタックそれぞれに印加することができる。また、薄膜トランジスタを含む駆動デバイスが基板１０上にさらに配置されてもよいし、このような駆動デバイスは、アクティブマトリクス方法でエピタキシャルスタックを駆動してもよい。この場合、基板１０は、印刷回路基板や複合基板であってもよいし、このような基板は、例えば、ガラス、石英、シリコン、有機高分子または有機－無機複合素材上にライン部および／または駆動デバイスを形成することにより取得できる。
【0069】
エピタキシャルスタックは基板１０の前面上に順に積層される。いくつかの例示的な実施例において、互いに異なる波長帯域を有する光を放出する２つ以上のエピタキシャルスタックが配置されてもよい。このように、エピタキシャルスタックは、複数個提供されてもよいし、エピタキシャルスタックは、互いに異なる相違するエネルギー帯域を有する光を放出することもできる。
【0070】
エピタキシャルスタックそれぞれは、様々な大きさを有してもよい。例示的な実施例において、エピタキシャルスタックのうちの少なくとも１つは、他のエピタキシャルスタックと異なるエリアを有してもよい。
【0071】
エピタキシャルスタックが下部部分から上方向に順に積層されるときに、エピタキシャルスタックのエリアは、上方向に沿って小さくなってもよい。互いに上下に配置される２つの隣接するエピタキシャルスタックの間において、上部エピタキシャルスタックの少なくとも一部分が下部エピタキシャル層と重なってもよい。いくつかの例示的な実施例において、配置される上部エピタキシャルスタックは、下部エピタキシャルスタックと完全に重なってもよいし、この場合に、上部エピタキシャルスタックは、下部エピタキシャルスタックに対応するエリア内に位置してもよい。
【0072】
図示の例示的な実施例において、３つのエピタキシャルスタックが基板１０上に順に積層される。配置されるエピタキシャルスタックは、第１、第２および第３エピタキシャルスタック２０、３０および４０を含んでもよい。
【0073】
第１、第２および第３エピタキシャルスタック２０、３０および４０は、互いに異なる大きさを有してもよい。さらに具体的には、第１、第２および第３エピタキシャルスタック２０、３０および４０は、平面図で互いに異なるエリアを有してもよいし、第１、第２および第３エピタキシャルスタック２０、３０および４０は、横断面図で互いに異なる幅を有してもよい。図示の例示的な実施例において、第１、第２および第３エピタキシャルスタック２０、３０および４０のエリアは、第１エピタキシャルスタック２０、第２エピタキシャルスタック３０および第３エピタキシャルスタック４０の順に徐々に減少する。第２エピタキシャルスタック３０が第１エピタキシャルスタック２０の一部分上に積層される。それによって、第１エピタキシャルスタック２０の一部分は、第２エピタキシャルスタック３０によって覆われ、第１エピタキシャルスタック２０の残りの部分は、平面図で露出する。第３エピタキシャルスタック４０は、第２エピタキシャルスタック３０の一部分上に積層される。それによって、第２エピタキシャルスタック３０の一部分は、第３エピタキシャルスタック４０によって覆われ、第２エピタキシャルスタック３０の残りの部分は、平面図で露出する。
【0074】
第１、第２および第３エピタキシャルスタック２０、３０および４０のエリアは、様々な方式で変化可能である。例えば、第１、第２および第３エピタキシャルスタック２０、３０および４０の面積比は３：２：１であってもよいが、本発明の概念はこれに限定されない。第１、第２および第３エピタキシャルスタック２０、３０および４０それぞれは、それぞれのエピタキシャルスタックから放出される光の量を考慮して異なる面積比を有してもよい。例えば、第３エピタキシャルスタック４０から放出される光量が小さいときには、第３エピタキシャルスタック４０の面積比は相対的に増加できる。
【0075】
エピタキシャルスタックそれぞれは、様々な波長帯域のうち可視光帯域で有色光を放出することもできる。例示的な実施例において、最下部エピタキシャルスタックから放出される光は、最低エネルギー帯域の最長波長を有してもよいし、エピタキシャルスタックから放出される有色光の波長は、最下部エピタキシャルスタックから最上部のエピタキシャルスタックへと短くなってもよい。例えば、配置される最上部エピタキシャルスタックから放出される光は、最高エネルギー帯域の最短波長を有してもよい。第１エピタキシャルスタック２０は、第１有色光Ｌ１を放出し、第２エピタキシャルスタック３０は、第２有色光Ｌ２を放出し、第３エピタキシャルスタック４０は、第３有色光Ｌ３を放出する。第１、第２および第３有色光Ｌ１、Ｌ２およびＬ３は、互いに異なる色を有してもよいし、第１、第２および第３有色光Ｌ１、Ｌ２およびＬ３は、順に短くなる、互いに異なる波長帯域を有してもよい。特に、第１、第２および第３有色光Ｌ１、Ｌ２およびＬ３は、第１有色光Ｌ１から第３有色光Ｌ３に徐々に増加する、互いに異なる波長帯域を有してもよい。
【0076】
例示的な実施例において、第１有色光Ｌ１は、赤色光であってもよく、第２有色光Ｌ２は、緑色光であってもよいし、第３有色光Ｌ３は、青色光であってもよい。しかし、本発明の概念はこれに限定されない。発光積層構造がマイクロＬＥＤを含み、このようなマイクロＬＥＤが、従来技術で知られているように、１０，０００μｍ2未満であるか、他の例示的な実施例において約４，０００μｍ2未満であるか、２，５００μｍ2未満である表面積を有するとき、マイクロＬＥＤの小さなフォームファクタ（ｓｍａｌｌ ｆｏｒｍ ｆａｃｔｏｒ）によって、動作に悪影響を及ぼすことなく、第１エピタキシャルスタック２０は、赤色、緑色および青色光のうちの任意の１つを放出することもでき、第２および第３エピタキシャルスタック３０および４０は、赤色、緑色および青色光のうちの異なる１つを放出することもできる。
【0077】
それぞれのエピタキシャルスタックは、基板１０の面から離れる方向に光を放出する。この場合、１つのエピタキシャルスタックからの光は、基板１０から離れる方向に外部に直に放出されるか、光経路に配置される上部エピタキシャルスタックを介して放出されてもよい。基板１０から離れる方向は、第１、第２および第３エピタキシャルスタック２０、３０および４０が積層される方向を示すこともできる。以下、基板から離れる方向は、「前面方向」または「上方向」と称され、基板１０の面に向かう方向は、「後面方向」または「下方向」と称される。しかし、用語、「上」および「下」は、発光積層構造の配置や積層方向によって変化できる相対的な用語である。
【0078】
それぞれのエピタキシャルスタックは、上方向に向かって光を放出する。それぞれのエピタキシャルスタックから放出される光は、上方向に直にまたはその上に配置される他のエピタキシャルスタックを介して進んでもよい。例示的な実施例において、第１エピタキシャルスタック２０から放出される光の第１部分は、その露出した上部表面を介して上方向に直に進み、第１エピタキシャルスタック２０から放出される光の第２部分は、第２エピタキシャルスタック３０を通過した後、上方向に進みし、第１エピタキシャルスタック２０から放出される光の第３部分は、第２および第３エピタキシャルスタック３０および４０を通過した後、上方向に進む。第２エピタキシャルスタック３０から放出される光の一部分は、その露出した上部表面を介して上方向に直に進み、第２エピタキシャルスタック３０から放出される光の他の部分は、第３エピタキシャルスタック４０を通過した後、上方向に進む。第３エピタキシャルスタック４０から放出された光は、上方向に直に進む。
【0079】
それぞれのエピタキシャルスタックは、その下に配置されるエピタキシャルスタックから放出される光の大部分を透過することができる。特に、第１エピタキシャルスタック２０から放出される光の一部分は、第２エピタキシャルスタック３０および第３エピタキシャルスタック４０を通過した後、前面方向に進み、第２エピタキシャルスタック３０から放出される光の一部分は、第３エピタキシャルスタック４０を通過した後、前面方向に進む。このように、最下部エピタキシャルスタックを除いて他のエピタキシャルスタックの少なくとも一部分または全体部分は、透光素材で形成されてもよい。本明細書で使われるときには、「透光素材」の用語は、全光を透過する素材または予め定められた波長を透過するか、予め定められた波長を有する光の一部分を透過する素材を指し示すこともできる。例示的な実施例において、それぞれのエピタキシャルスタックは、その下に配置されるエピタキシャルスタックから放出される光の約６０％以上を透過することができる。他の例示的な実施例により、それぞれのエピタキシャルスタックは、その下に配置されるエピタキシャルスタックから放出される光の約８０％以上を透過することができ、他の例示的な実施例により、それぞれのエピタキシャルスタックは、その下に配置されるエピタキシャルスタックから放出される光の約９０％以上を透過することができる。
【0080】
例示的な実施例により、エピタキシャルスタックは、発光信号をエピタキシャルスタックにそれぞれ印加する信号ラインがエピタキシャルスタックに独立して接続されるので、独立して駆動可能であり、したがって、光がそれぞれのエピタキシャルスタックから放出されるかによって様々な色をディスプレイすることができる。また、異なる波長を有する光を放出するエピタキシャルスタックが互いに重なるように形成されるので、発光積層構造は狭いエリアで形成されてもよい。
【0081】
図２は、例示的な実施例による発光積層構造の横断面図である。
【0082】
図２を参照する。例示的な実施例による発光積層構造は、基板１０上に配置される第１、第２および第３エピタキシャルスタック２０、３０および４０を含み、これらエピタキシャルスタックの間には第１、第２および第３接着層６１、６３および６５がある。第１接着層６１は、導電性または非導電性素材を含んでもよい。いくつかの例示的な実施例において、第１接着層６１は、その下に配置される基板１０に電気的に接続されるようにその一部分で導電性を有してもよい。第１接着層６１は、透明または不透明素材を含んでもよい。基板１０が不透明素材を含み、ライン部が基板１０上に形成されるときには、第１接着層６１は、エポキシ系高分子接着剤のような、例えば、吸光素材である不透明素材を含んでもよい。
【0083】
第２および第３接着層６３および６５は、非導電性素材を含んでもよいし、透光素材を含んでもよい。例えば、第２および第３接着層６３および６５は、光学的に透明な接着剤（ＯＣＡ）を含んでもよい。しかし、本発明の概念は、第２および第３接着剤層６３および６５が光学的に透明であり、それぞれのエピタキシャルスタックを安定して貼りつけられる限り、第２および第３接着層６３および６５の特定の素材に限定されない。例えば、第２および第３接着層６３および６５は、ＳＵ－８のようなエポキシ系高分子、様々なレジスト、パリレン、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ベンゾシクロブテン（ＢＣＢ）およびスピンオンガラス（ＳＯＧ）のような有機素材と、酸化シリコンと酸化アルミニウムのような無機素材を含んでもよい。いくつかの例示的な実施例において、導電性酸化物が接着層として使用されてもよいし、この場合、導電性酸化物は、他の構成要素から絶縁されてもよい。有機素材が接着層として使用されるときには、第１、第２および第３エピタキシャルスタック２０、３０および４０と基板１０は、第１、第２および第３エピタキシャルスタック２０、３０および４０と基板１０の接着側上に素材をコーティングし、高真空状態下でこの素材に高温および高圧を印加することにより互いに貼りつけることができる。無機素材が接着層として使用されるときには、第１、第２および第３エピタキシャルスタック２０、３０および４０と基板１０は、第１、第２および第３エピタキシャルスタック２０、３０および４０と基板１０の接着側上に素材を蒸着し、化学－機械的平坦化（ＣＭＰ）を用いて素材を平坦化し、素材の表面上にプラズマ処理を実行し、例えば、高真空状態下で貼りつけることにより互いに貼りつけられる。第１、第２および第３エピタキシャルスタック２０、３０および４０それぞれは、ｐ型半導体層２５、３５および４５と、アクティブ層２３、３３および４３と、ｎ型半導体層２１、３１および４１とを含み、これらの層は順に積層される。
【0084】
第１エピタキシャルスタック２０のｐ型半導体層２５、アクティブ層２３およびｎ型半導体層２１は、砒化アルミニウムガリウム（ＡｌＧａＡｓ）、リン化ガリウム砒素リン（ＧａＡｓＰ）、リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰ）およびリン化ガリウム（ＧａＰ）などのように、赤色光を放出する半導体素材を含んでもよいし、半導体素材はこれらに限定されない。
【0085】
第１ｐ型コンタクト電極層２５ｐが第１エピタキシャルスタック２０のｐ型半導体層２５の下に配置されてもよい。第１エピタキシャルスタック２０の第１ｐ型コンタクト電極層２５ｐは、単層構造または多層構造を有してもよいし、金属を含んでもよい。例えば、第１ｐ型コンタクト電極層２５ｐは、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｓｎ、Ｗ、Ｃｕまたはこれらの合金のような金属を含んでもよい。第１ｐ型コンタクト電極層２５ｐは、第１エピタキシャルスタック２０から放出される光を反射することにより上方向への光放出効率を改善するように高い反射率を有する金属を含んでもよい。
【0086】
第１ｎ型コンタクト電極２１ｎが第１エピタキシャルスタック２０のｎ型半導体層上に配置されてもよい。第１エピタキシャルスタック２０の第１ｎ型コンタクト電極２１ｎは、単層構造または多層構造を有してもよいし、金属を含んでもよい。例えば、第１ｎ型コンタクト電極２５ｎは、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｓｎ、Ｗ、Ｃｕまたはこれらの合金のような金属を含んでもよい。しかし、本発明の概念はこれに限定されず、他の導電性素材が使用されてもよい。
【0087】
第２エピタキシャルスタック３０は、ｐ型半導体層３５、アクティブ層３３およびｎ型半導体層３１を含み、これらの層は順に積層される。ｐ型半導体層３５、アクティブ層３３およびｎ型半導体層３１は、例えば、窒化インジウムガリウム（ＩｎＧａＮ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰ）およびリン化アルミニウムガリウム（ＡｌＧａＰ）のように、緑色光を放出可能な半導体素材を含んでもよいし、半導体素材はこれらに限定されない。
【0088】
第２ｐ型コンタクト電極層３５ｐは、第２エピタキシャルスタック３０のｐ型半導体層３５の下に配置される。第２ｐ型コンタクト電極層３５ｐは、第１エピタキシャルスタック２０と第２エピタキシャルスタック３０との間に、詳しくは、第２接着層６３と第２エピタキシャルスタック３０との間に配置される。
【0089】
第２ｎ型コンタクト電極３１ｎが第２エピタキシャルスタック３０のｎ型半導体層上に配置されてもよい。第２エピタキシャルスタック３０の第２ｎ型接触電極３１ｎは、単層構造または多層構造を有してもよいし、金属を含んでもよい。例えば、第２ｎ型コンタクト電極３１ｎは、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｓｎ、Ｗ、Ｃｕまたはこれらの合金のような金属を含んでもよい。しかし、本発明の概念はこれに限定されず、他の導電性素材が使用されてもよい。
【0090】
第３エピタキシャルスタック４０は、ｐ型半導体層４５、アクティブ層４３およびｎ型半導体層４１を含み、これらの層は順に積層される。ｐ型半導体層４５、アクティブ層４３およびｎ型半導体層４１は、例えば、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、セレン化亜鉛（ＺｎＳｅ）のように、青色光を放出可能な半導体素材を含んでもよいし、半導体素材はこれらに限定されない。
【0091】
第３ｐ型コンタクト電極層４５ｐは、第３エピタキシャルスタック４０のｐ型半導体層４５の下に配置される。第３ｐ型コンタクト電極層４５ｐは、第２エピタキシャルスタック３０と第３エピタキシャルスタック４０との間に、詳しくは、第３接着層６５と第３エピタキシャルスタック４０との間に配置される。
【0092】
第３ｎ型コンタクト電極４１ｎが第３エピタキシャルスタック４０のｎ型半導体層上に配置されてもよい。第３エピタキシャルスタック４０の第３ｎ型コンタクト電極４１ｎは、単層構造または多層構造を有してもよいし、金属を含んでもよい。例えば、第３ｎ型コンタクト電極４１ｎは、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｓｎ、Ｗ、Ｃｕまたはこれらの合金のような金属を含んでもよい。しかし、本発明の概念はこれに限定されず、他の導電性素材が使用されてもよい。
【0093】
図２は、第１、第２および第３エピタキシャルスタック２０、３０および４０のｎ型半導体層２１、３１および４１それぞれとｐ型半導体層２５、３５および４５それぞれが単層構造を有するものとして示すが、いくつかの例示的な実施例において、これらの層は、多層構造を有してもよいし、超格子層を含んでもよい。第１、第２および第３エピタキシャルスタック２０、３０および４０のアクティブ層２３、３３および４３は、単一の量子井戸構造や多数の量子井戸構造を有してもよい。
【0094】
第２ｐ型コンタクト電極層３５ｐは、第２エピタキシャルスタック３０を実質的に覆うエリアを有してもよい。また、第３ｐ型コンタクト電極層４５ｐは、第３エピタキシャルスタック４０を実質的に覆うエリアを有してもよい。この場合、第２および第３ｐ型コンタクト電極層３５ｐおよび４５ｐは、その下に配置されるエピタキシャルスタックから放出される光を透過するように透明な導電性素材を含んでもよい。例えば、第２および第３ｐ型コンタクト電極層３５ｐおよび４５ｐそれぞれは、酸化スズ（ＳｎＯ）、酸化インジウム（ＩｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）および酸化インジウムスズ亜鉛（ＩＴＺＯ）を含む透明な導電性酸化物（ＴＣＯ）を含んでもよい。透明な導電性混合物が、例えば、蒸着器（ｅｖａｐｏｒａｔｏｒ）やスパッタを用いて化学気相蒸着（ＣＶＤ）や物理気相蒸着（ＰＶＤ）によって蒸着できる。第２および第３ｐ型コンタクト電極層３５ｐおよび４５ｐは、予め定められた透光度を有しかつ、次の製造工程でエッチングストッパとして機能するように、例えば、約２０００Åから約２μｍまでの厚さを有してもよい。
【0095】
例示的な実施例において、第１、第２および第３ｐ型コンタクト電極層２５ｐ、３５ｐおよび４５ｐは、共通ラインに接続されてもよい。共通ラインは、共通電圧が印加されるラインである。また、発光信号ラインは、それぞれ第１、第２および第３ｎ型コンタクト電極２１ｎ、３１ｎおよび４１ｎに接続されてもよい。例示的な実施例において、共通電圧Ｓｃは、共通ラインを介して第１ｐ型コンタクト電極層２５ｐ、第２ｐ型コンタクト電極層３５ｐおよび第３ｐ型コンタクト電極層４５ｐに印加され、発光信号は、発光信号ラインを介して第１、第２および第３ｎ型コンタクト電極２１ｎ、３１ｎおよび４１ｎに印加される。それによって、第１、第２および第３エピタキシャルスタック２０、３０および４０は、独立して制御可能である。発光信号は、第１、第２および第３エピタキシャルスタック２０、３０および４０にそれぞれ対応する第１、第２および第３発光信号ＳＲ、ＳＧおよびＳＢを含む。例示的な実施例において、第１、第２および第３発光信号ＳＲ、ＳＧおよびＳＢは、赤色光、緑色光および青色光の光放出にそれぞれ対応する信号である。
【0096】
例示的な実施例において、共通電圧は、第１、第２および第３エピタキシャルスタック２０、３０および４０のｐ型半導体層２５、３５および４５に印加され、発光信号は、第１、第２および第３エピタキシャルスタック２０、３０および４０のｎ型半導体層２１、３１および４１に印加されるが、本発明の概念はこれに限定されない。例えば、いくつかの例示的な実施例において、共通電圧は、第１、第２および第３エピタキシャルスタック２０、３０および４０のｎ型半導体層２１、３１および４１に印加されてもよいし、発光信号は、第１、第２および第３エピタキシャルスタック２０、３０および４０のｐ型半導体層２５、３５および４５に印加されてもよい。
【0097】
第１、第２および第３エピタキシャルスタック２０、３０および４０は、それに印加される発光信号に応答して駆動できる。さらに具体的には、第１エピタキシャルスタック２０は、第１発光信号ＳＲに応答して駆動され、第２エピタキシャルスタック３０は、第２発光信号ＳＧに応答して駆動され、第３エピタキシャルスタック４０は、第３発光信号ＳＢに応答して駆動される。この場合に、第１、第２および第３発光信号ＳＲ、ＳＧおよびＳＢは、第１、第２および第３エピタキシャルスタック２０、３０および４０に独立して印加され、それによって、第１、第２および第３エピタキシャルスタック２０、３０および４０は、独立して駆動される。発光積層構造は、第１、第２および第３エピタキシャルスタック２０、３０および４０から上方向に放出される第１、第２および第３有色光の組み合わせによって様々な色を有する光を提供することもできる。
【0098】
例示的な実施例による上述した構造を有する発光積層構造は、互いに完全に重なるエピタキシャルスタックを有する構造と比較して改善された光抽出効率を有することができる。特に、他のエピタキシャルスタックを通過せずに、第１、第２および第３エピタキシャルスタック２０、３０および４０から上方向に放出される光の量が増加可能で、光抽出効率を改善することができる。
【0099】
また、例示的な実施例による発光積層構造は、平面上に互いに離隔した異なるエリアを介して異なる有色光を提供するよりは、重なるエピタキシャルスタックから放出される異なる色の光の組み合わせによって様々な色をディスプレイすることができ、それによって、例示的な実施例による発光要素は、減少した大きさを有することができ、集積度は増加する。例えば、赤色、緑色および青色光のような異なる色の光を放出する従来の発光要素は、平面上で互いに離隔してフルカラーディスプレイを実現する。それによって、従来の発光要素によって占有されるエリアは相対的に大きく、これはこのような発光要素が平面上で互いに離隔するからである。しかし、異なる色の光を放出する例示的な実施例による発光要素は、発光積層構造を形成するように互いに重なりかつ同一のエリアに配置され、それによって、フルカラーディスプレイは、従来技術のエリアより非常に小さなエリアを介して実現できる。そのため、高解像度ディスプレイデバイスは、小さなエリアで製造できる。
【0100】
また、従来の発光デバイスが積層された方式で製造されるときも、従来の発光デバイスは、例えば、発光要素を個別におよび分離して形成し、発光要素を配線を用いて互いに接続することでそれぞれの発光要素で接触部を個別に形成することにより製造されて、構造的複雑性と製造の複雑性を増加させることができる。しかし、例示的な実施例による発光積層構造は、１つの構造上に複数のエピタキシャルスタックを順次に積層し、簡略化された工程によりエピタキシャルスタックに接触部を形成し、ライン部をエピタキシャルスタックに接続することにより製造できる。また、１つの発光積層構造は、例示的な実施例によりマウントされるので、ディスプレイデバイスの製造方法は、個別カラーの発光要素を分離して製造することもでき、発光要素を個別にマウント可能な従来のディスプレイデバイスの製造方法と比較して非常に簡略化可能である。
【0101】
例示的な実施例による発光積層構造は、高純度有色光および高効率を提供するように様々な構成要素をさらに含んでもよい。例えば、発光積層構造は、相対的により短い波長を有する光が相対的により長い波長を有する光を放出するエピタキシャルスタックに向かって進むのを防止する波長通過フィルタを含んでもよい。
【0102】
以下、上述したものと異なる特性部と要素が重複を回避するために主に記載されるであろう。このように、実質的に同一の要素に関する詳細な説明は重複を回避するように省略される。
【0103】
図３は、例示的な実施例による発光積層構造の横断面図である。
【0104】
図３を参照する。発光積層構造は、第１エピタキシャルスタック２０と第２エピタキシャルスタック３０との間に配置される第１波長通過フィルタ７１を含んでもよい。
【0105】
第１波長通過フィルタ７１は、予め定められた波長を有する光を選択的に透過することができる。第１波長通過フィルタ７１は、第１エピタキシャルスタック２０から放出される第１有色光を透過することもでき、第１有色光を除いた光を遮断または反射することもできる。それによって、第１エピタキシャルスタック２０から放出される第１有色光は、上方向に進んでもよいが、第２および第３エピタキシャルスタック３０および４０からそれぞれ放出される第２および第３有色光が第１エピタキシャルスタック２０に向かって進まなくてもよいし、第１波長通過フィルタ７１によって反射または遮断可能である。
【0106】
第２および第３有色光は、第１有色光より相対的により短い波長と相対的により高いエネルギーを有してもよい。第２および第３有色光が第１エピタキシャルスタック２０内に入射すると、２次光放出が第１エピタキシャルスタック２０で誘導される。しかし、例示的な実施例により、第２および第３有色光が、第１波長通過フィルタ７１によって第１エピタキシャルスタック２０内に入射することを防止することができる。
【0107】
例示的な実施例において、第２波長通過フィルタ７３が第２エピタキシャルスタック３０と第３エピタキシャルスタック４０との間に配置されてもよい。第２波長通過フィルタ７３は、第１および第２エピタキシャルスタック２０および３０からそれぞれ放出される第１および第２有色光を透過することもでき、第１および第２有色光を除いて光を遮断または反射することもできる。それによって、第１および第２エピタキシャルスタック２０および３０からそれぞれ放出される第１および第２有色光は、上方向に進んでもよいが、第３エピタキシャルスタック４０から放出される第３有色光は、第１および第２エピタキシャルスタック２０および３０に向かって進まなくてもよいし、第２波長通過フィルタ７３によって反射または遮断可能である。
【0108】
第３有色光は、第１および第２有色光より相対的により短い波長と相対的により高いエネルギーを有する。第３有色光が第１および第２エピタキシャルスタック２０および３０内に入射すると、２次光放出が第１および第２エピタキシャルスタック２０および３０で誘導される。しかし、例示的な実施例により、第３有色光が、第２波長通過フィルタ７３によって第１および第２エピタキシャルスタック２０および３０内に入射することを防止することができる。
【0109】
第１および第２波長通過フィルタ７１および７３は、様々な方式で形成されてもよい。例えば、第１および第２波長通過フィルタ７１および７３は、互いに異なる屈折率を有する絶縁層を交互に積層することにより形成できる。例えば、二酸化シリコン（ＳｉＯ２）および二酸化チタン（ＴｉＯ２）は、互いの上に交互に積層されてもよいし、光の波長は、二酸化シリコン（ＳｉＯ２）および二酸化チタン（ＴｉＯ２）それぞれの積層層の厚さと個数を調整することにより決定できる。いくつかの例示的な実施例において、ＳｉＯ２、ＴｉＯ２、ＨｆＯ２、Ｎｂ２Ｏ５、ＺｒＯ２およびＴａ２Ｏ５は、異なる屈折率を有する絶縁層として使用されてもよい。
【0110】
例示的な実施例による発光積層構造は、高効率の均一な光を提供するように様々な構成要素をさらに含んでもよい。例えば、様々な凹凸部分が発光表面上に形成されてもよい。いくつかの例示的な実施例において、凹凸部分は、発光表面であり得る第１、第２および第３エピタキシャルスタック２０、３０および４０のうちの少なくとも１つのｎ型半導体層上に形成されてもよい。
【0111】
凹凸部分は、発光効率を改善することができる。凹凸部分は、多角形ピラミッド、半球、または凹凸部分がランダムに配置される、粗さを有する表面のような様々な形状で提供されてもよい。凹凸部分は、様々なエッチング工程によりテクスチャリングされるか、パターン化されたサファイア基板を用いて形成されてもよい。
【0112】
第１、第２および第３エピタキシャルスタック２０、３０および４０から放出される第１、第２および第３有色光は、異なる強度を有することがあり、強度の差は可視性の差を引き起こすことがある。例示的な実施例において、発光効率は、第１、第２および第３エピタキシャルスタック２０、３０および４０の発光表面上に凹凸部分を選択的に形成することにより改善可能で、第１、第２および第３有色光間の可視性の差を減少させることができる。赤色および／または青色に対応する有色光が緑色に対応する有色光より低い可視性を有するので、可視性の差は、第１エピタキシャルスタック２０および／または第３エピタキシャルスタック４０をテクスチャリングすることにより減少できる。特に、赤色光は、相対的により小さな強度を有し、これは赤色光が発光積層構造の最下部部分から提供できるからである。この場合において、凹凸部分が第１エピタキシャルスタック２０上に形成されると、その発光効率が改善される。
【0113】
上述した構造を有する発光積層構造は、様々な色をディスプレイ可能な発光要素に対応してもよいし、ピクセルとしてディスプレイデバイスで使用可能である。以下、例示的な実施例による発光積層構造を含むディスプレイデバイスがさらに詳細に記載される。
【0114】
【0115】
【0116】
ディスプレイデバイス１００は、直線の辺を有する閉鎖された多角形状、湾曲辺を有する円形または楕円形状、および直線の辺と湾曲辺を有する半円形または半楕円形状のような様々な形状を有してもよい。図示の例示的な実施例において、ディスプレイデバイス１００は、実質的に長方形形状を有するものとして記載される。
【0117】
ディスプレイデバイス１００は、イメージをディスプレイする複数のピクセル１１０を含む。それぞれのピクセル１１０は、イメージをディスプレイする最小単位であってもよい。それぞれのピクセル１１０は、例示的な実施例による発光積層構造を含んでもよいし、白色光および／または有色光を放出することもできる。
【0118】
例示的な実施例によるそれぞれのピクセル１１０は、赤色光を放出する第１ピクセル１１０Ｒと、緑色光を放出する第２ピクセル１１０Ｇと、青色光を放出する第３ピクセル１１０Ｂとを含む。第１、第２および第３ピクセル１１０Ｒ、１１０Ｇおよび１１０Ｂは、上述した発光積層構造の第１、第２および第３エピタキシャルスタック２０、３０および４０にそれぞれ対応してもよい。
【0119】
ピクセル１１０は、マトリクス状に配置される。本明細書で使用されているように、マトリクス状に配置されるピクセル１１０は、行や列に沿って正確に一列に配置されるピクセル１１０と実質的に行や列に沿って配置されるピクセル１１０を指し示すことができるが、ピクセル１１０の詳細な位置は、例えば、ジグザグ状のように変更されてもよい。
【0120】
図６は、例示的な実施例によるディスプレイデバイスのブロック図である。
【0121】
図６を参照する。例示的な実施例によるディスプレイデバイス１００は、タイミングコントローラ３５０と、スキャンドライバ３１０と、データドライバ３３０と、ライン部およびピクセルとを含む。ピクセルのそれぞれは、ライン部を介してスキャンドライバ３１０とデータドライバ３３０に個別に接続される。
【0122】
タイミングコントローラ３５０は、ディスプレイデバイス１００を駆動するのに使用可能な様々な制御信号およびイメージデータを外部ソース（例えば、イメージデータを送信する外部システム）から受信する。タイミングコントローラ３５０は、受信されたイメージデータを再配置してもよいし、再配置されたイメージデータをデータドライバ３３０に印加してもよい。また、タイミングコントローラ３５０は、スキャンドライバ３１０とデータドライバ３３０を駆動するのに使用可能なスキャン制御信号とデータ制御信号を生成してもよいし、生成されたスキャン制御信号とデータ制御信号をそれぞれスキャンドライバ３１０とデータドライバ３３０に印加してもよい。
【0123】
スキャンドライバ３１０は、タイミングコントローラ３５０からスキャン制御信号を受信してもよいし、スキャン制御信号に応答してスキャン信号を生成してもよい。
【0124】
データドライバ３３０は、タイミングコントローラ３５０からデータ制御信号とイメージデータを受信してもよいし、データ制御信号に応答してデータ信号を生成してもよい。
【0125】
ライン部は、複数の信号ラインを含む。特に、ライン部は、スキャンドライバ３１０をピクセルに接続するスキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂ（以下、集合的に「１３０」と称される）と、データドライバ３３０をピクセルに接続するデータライン１２０とを含む。スキャンライン１３０は、それぞれのピクセルに接続されてもよいし、ピクセルにそれぞれ接続されるスキャンラインは、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂに示される。
【0126】
また、ライン部は、タイミングコントローラ３５０とスキャンドライバ３１０を、タイミングコントローラ３５０とデータドライバ３３０または他の構成要素を互いに接続して信号を送信するラインをさらに含んでもよい。
【0127】
スキャンライン１３０は、スキャンドライバ３１０によって生成されるスキャン信号をピクセルに印加する。データドライバ３３０によって生成されるデータ信号は、データライン１２０に印加される。
【0128】
ピクセルは、スキャンライン１３０とデータライン１２０に接続される。ピクセルは、スキャンライン１３０からのスキャン信号がこのピクセルに印加されるときに、データライン１２０から提供されるデータ信号に応答して光を選択的に放出することもできる。例えば、それぞれのピクセルは、各フレーム期間にそれぞれのピクセルに印加されるデータ信号に対応する明るさを有する光を放出することもできる。黒色の明るさに対応するデータ信号が印加されるピクセルは、対応するフレーム期間に光を放出しなくてもよく、それによって、黒色をディスプレイすることができる。
【0129】
例示的な実施例において、ピクセルは、パッシブまたはアクティブマトリクス方式で駆動できる。ディスプレイデバイスがアクティブマトリクス方式で駆動されるときに、ディスプレイデバイス１００は、スキャン信号とデータ信号のほか、第１および第２ピクセル電源がさらに供給されてもよい。
【0130】
図７は、例示的な実施例によるパッシブマトリクスタイプのディスプレイデバイス用の１つのピクセルの回路図である。ピクセルは、例えば、赤色ピクセル、緑色ピクセルおよび青色ピクセルのようなピクセルの１つであってもよいし、ピクセルは、第１ピクセル１１０Ｒを参照して記載される。第２および第３ピクセルは、第１ピクセルと同一の方式で実質的に駆動可能であり、したがって、第２および第３ピクセルの回路図の詳細な説明が重複を回避するように省略される。
【0131】
図７を参照する。第１ピクセル１１０Ｒは、第１スキャンライン１３０Ｒとデータライン１２０との間に接続される発光要素１５０を含む。発光要素１５０は、第１エピタキシャルスタック２０に対応してもよい。閾値電圧以上の電圧がｐ型半導体層とｎ型半導体層との間に印加されるとき、第１エピタキシャルスタック２０が、それに印加される電圧のレベルに対応する明るさを有する光を放出する。このように、第１ピクセル１１０Ｒの光放出は、第１スキャンライン１３０Ｒに印加されるスキャン信号の電圧および／またはデータライン１２０に印加されるデータ信号の電圧を制御することにより制御可能である。
【0132】
図８は、例示的な実施例によるアクティブマトリクスタイプのディスプレイデバイス用の１つのピクセルの回路図である。
【0133】
ディスプレイデバイスがアクティブマトリクスタイプのディスプレイデバイスのときには、第１ピクセル１１０Ｒは、スキャン信号とデータ信号のほか、第１および第２ピクセル電源ＥＬＶＤＤおよびＥＬＶＳＳがさらに供給されてもよい。
【0134】
図８を参照する。第１ピクセル１１０Ｒは、１つ以上の発光要素１５０と、該発光要素１５０に接続されるトランジスタ部とを含む。
【0135】
発光要素１５０は、第１エピタキシャルスタック２０に対応してもよく、発光要素１５０のｐ型半導体層は、トランジスタ部を介して第１ピクセル電源ＥＬＶＤＤに接続されてもよいし、発光要素１５０のｎ型半導体層は、第２ピクセル電源ＥＬＶＳＳに接続されてもよい。第１ピクセル電源ＥＬＶＤＤと第２ピクセル電源ＥＬＶＳＳは、互いに異なる電位を有してもよい。例えば、第２ピクセル電源ＥＬＶＳＳは、第１ピクセル電源ＥＬＶＤＤの電位より発光要素の閾値電圧分だけより低い電位を有してもよい。発光要素それぞれは、トランジスタ部によって制御される駆動電流に対応する明るさを有する光を放出することもできる。
【0136】
例示的な実施例によるトランジスタ部は、第１および第２トランジスタＭ１およびＭ２と、ストレージキャパシタＣｓｔとを含む。しかし、トランジスタ部の構成は、多様に変更されてもよい。
【0137】
第１トランジスタＭ１（スイッチングトランジスタ）は、データライン１２０に接続されるソース電極と、第１ノードＮ１に接続されるドレイン電極と、第１スキャンライン１３０Ｒに接続されるゲート電極とを含む。第１トランジスタＭ１をターンオンするのに十分な電圧を有するスキャン信号が第１スキャンライン１３０Ｒを介して提供されるとき、第１トランジスタＭ１は、ターンオンされてデータライン１２０と第１ノードＮ１とを電気的に接続する。この場合に、対応するフレームのデータ信号はデータライン１２０に印加され、それによって、データ信号は第１ノードＮ１に印加される。ストレージキャパシタＣｓｔは、第１ノードＮ１に印加されるデータ信号で充電される。
【0138】
第２トランジスタＭ２（駆動トランジスタ）は、第１ピクセル電源ＥＬＶＤＤに接続されるソース電極と、発光要素１５０のｎ型半導体層に接続されるドレイン電極と、第１ノードＮ１に接続されるゲート電極とを含む。第２トランジスタＭ２は、第１ノードＮ１の電圧に応答して、発光要素１５０に供給される駆動電流の量を制御する。
【0139】
ストレージキャパシタＣｓｔの１つの電極が第１ピクセル電源ＥＬＶＤＤに接続され、ストレージキャパシタＣｓｔの他の１つの電極が第１ノードＮ１に接続される。ストレージキャパシタＣｓｔは、第１ノードＮ１に印加されるデータ信号に対応する電圧で充電されて、次のフレームのデータ信号が提供されるまで充電された電圧を保持する。
【0140】
図示の例示的な実施例において、トランジスタ部は、図８に示すように、２つのトランジスタを含むものとして記載される。しかし、本発明の概念はトランジスタ部に含まれた特定の個数のトランジスタに限定されず、トランジスタ部の構成は様々な方式で変化可能である。例えば、トランジスタ部は、より多いトランジスタと、より多いキャパシタとを含んでもよい。また、第１および第２トランジスタ、ストレージキャパシタおよびラインの構成は、従来技術でよく知られており、それによって、その詳細な説明は省略する。いくつかの例示的な実施例において、第１および第２トランジスタ、ストレージキャパシタおよびラインの構成は、様々な方式で変化可能である。以下、ピクセルは、パッシブマトリクスタイプのピクセルを参照して記載される。
【0141】
【0142】
図９および図１０を参照する。例示的な実施例によるピクセルは、上下に積層される複数のエピタキシャルスタックを含み、エピタキシャルスタックは、第１、第２および第３エピタキシャルスタック２０、３０および４０を含む。
【0143】
第１エピタキシャルスタック２０は、エピタキシャルスタックのうち最も大きなエリアを有してもよい。第２エピタキシャルスタック３０は、第１エピタキシャルスタック２０のエリアより小さいエリアを有し、第１エピタキシャルスタック２０の一部分上に配置される。第３エピタキシャルスタック４０は、第２エピタキシャルスタック３０のエリアより小さいエリアを有し、第２エピタキシャルスタック３０の一部分上に配置される。図示の例示的な実施例において、第１、第２および第３エピタキシャルスタック２０、３０および４０は、第１、第２および第３エピタキシャルスタック２０、３０および４０の上部表面が順に露出するように配置される。
【0144】
接触部は、ライン部を第１、第２および第３エピタキシャルスタック２０、３０および４０に接続するようにピクセルに配置される。いくつかの例示的な実施例において、ピクセルの積層された構造は、第１、第２および第３エピタキシャルスタック２０、３０および４０のどの極性タイプの半導体層に共通電圧が印加されるかによって変化可能である。以下、共通電圧は、例として、第１、第２および第３エピタキシャルスタック２０、３０および４０のｐ型半導体層に印加されるものとして記載される。
【0145】
発光信号を第１、第２および第３エピタキシャルスタック２０、３０および４０にそれぞれ印加する第１、第２および第３発光信号ラインと、共通電圧を第１、第２および第３エピタキシャルスタック２０、３０および４０それぞれに印加する共通ラインは、第１、第２および第３エピタキシャルスタック２０、３０および４０に接続される。第１、第２および第３発光信号ラインは、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂにそれぞれ対応してもよく、共通ラインは、データライン１２０に対応してもよく、それによって、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂとデータライン１２０は、第１、第２および第３エピタキシャルスタック２０、３０および４０に接続される。
【0146】
例示的な実施例による第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂは、第１方向に、例えば、図９の水平方向に延びてもよい。データライン１２０は、第２方向に、例えば、図９の垂直方向に延びてもよいし、この垂直方向は、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂと交差する。しかし、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂとデータライン１２０が延びる方向はこれに限定されず、ピクセルの配置によって様々な方式で変更可能である。
【0147】
データライン１２０と第１ｐ型コンタクト電極層２５ｐは、第１方向と交差する第２方向に伸長し、共通電圧を第１エピタキシャルスタック２０のｐ型半導体層に実質的に同時に印加するので、データライン１２０と第１ｐ型コンタクト電極層２５ｐは、実質的に同一の構成要素であってもよい。このように、以下、第１ｐ型コンタクト電極層２５ｐは、データライン１２０と称されるか、その逆の関係も可能であろう。
【0148】
オーミック電極２５ｐ’が、第１ｐ型コンタクト電極層２５ｐと第１エピタキシャルスタック２０との間のオーミックコンタクトのために、第１ｐ型コンタクト電極層２５ｐが配置される発光エリアに配置される。オーミック電極２５ｐ’は、様々な形状を有してもよいし、複数個提供されてもよい。図示の例示的な実施例において、オーミック電極２５ｐ’は、第１エピタキシャルスタック２０の下部表面が露出することとなるエリアに配置されるが、本発明の概念はこれに限定されず、オーミック電極２５ｐ’は、他の位置に配置されてもよい。オーミックコンタクトのためのオーミック電極２５ｐ’は、様々な素材を含んでもよい。例示的な実施例において、ｐ型オーミック電極２５ｐ’に対応するオーミック電極２５ｐ’は、Ａｕ－Ｚｎ合金またはＡｕ－Ｂｅ合金を含んでもよい。この場合に、オーミック電極２５ｐ’のための素材は、Ａｇ、ＡｌおよびＡｕの反射度より低い反射度を有するので、例えば、ＡｇまたはＡｕを含む追加の反射電極がさらに配置されてもよい。この場合に、Ｔｉ、Ｎｉ、ＣｒまたはＴａを含む層が隣接した構成要素に接着するための接着層として配置されてもよい。例えば、接着層は、ＡｇまたはＡｕを含む反射電極の上部表面および下部表面上に薄く蒸着できる。
【0149】
第１ｎ型コンタクト電極２１ｎは、第１エピタキシャルスタック２０上に配置される。第１スキャンライン１３０Ｒは、第１ｎ型コンタクト電極２１ｎに接続される。第２ｎ型コンタクト電極３１ｎは、第２エピタキシャルスタック３０上に配置される。第２スキャンライン１３０Ｇは、第２ｎ型コンタクト電極３１ｎに接続される。第３ｎ型コンタクト電極４１ｎは、第３エピタキシャルスタック４０上に配置される。第３スキャンライン１３０Ｂは、第３ｎ型コンタクト電極４１ｎに接続される。
【0150】
第２エピタキシャルスタック３０の１つの側の一部分が除去される。第２ｐ型コンタクト電極３５ｐｃが、第２エピタキシャルスタック３０の一部分が除去される一部分上に配置される。第２ｐ型コンタクト電極３５ｐｃは、第１ブリッジ電極ＢＲＧに接続され、第１ブリッジ電極ＢＲＧは、第１コンタクトホールＣＨ１を介してデータライン１２０に接続される。第３ｐ型コンタクト電極４５ｐｃは、第２ブリッジ電極ＢＲＢに接続され、第２ブリッジ電極ＢＲＢは、第２コンタクトホールＣＨ２を介してデータライン１２０に接続される。それによって、共通電圧がデータライン１２０を介して第２および第３ｐ型コンタクト電極３５ｐｃおよび４５ｐｃに印加される。
【0151】
例示的な実施例において、第１、第２および第３ｎ型コンタクト電極２１ｎ、３１ｎおよび４１ｎは、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂそれぞれに容易に接続される相対的に広いエリアを有するパッド部と、該パッド部から１つの方向に延びる延長部とを含んでもよい。パッド部は、例えば、実質的に円形状のような様々な形状を有してもよい。延長部は、均一な電流を第１エピタキシャルスタック２０のｎ型半導体層に提供することを補助してもよいし、パッド部から１つの方向に延びてもよい。延長部は、例えば、実質的に伸長した形状のような様々な形状を有してもよい。
【0152】
接着層、ｐ型コンタクト電極層および波長通過フィルタが、基板１０と、第１エピタキシャルスタック２０、第２エピタキシャルスタック３０および第３エピタキシャルスタック４０それぞれとの間に配置される。以下、例示的な実施例によるピクセルが積層順序によって記載される。
【0153】
第１エピタキシャルスタック２０が基板１０上に配置され、第１接着層６１がその間に介挿される。第１エピタキシャルスタック２０は、ｐ型半導体層、アクティブ層およびｎ型半導体層を含み、これらの層は下部部分から上方向に順に積層される。
【0154】
第１絶縁層８１は、下部表面、例えば、第１エピタキシャルスタック２０の、基板１０に面する表面上に配置される。第１絶縁層８１は、少なくとも１つのコンタクトホールを有する。オーミック電極２５ｐ’は、コンタクトホールに配置されて、第１エピタキシャルスタック２０のｐ型半導体層と接触する。オーミック電極２５ｐ’は、様々な素材を含んでもよい。
【0155】
オーミック電極２５ｐ’は、第１ｐ型コンタクト電極層２５ｐ（例えば、データライン１２０）と接触する。第１ｐ型コンタクト電極層２５ｐは、第１絶縁層８１と第１接触層６１との間に配置される。
【0156】
第１ｐ型コンタクト電極層２５ｐは、第１エピタキシャルスタック２０、さらに具体的には、第１エピタキシャルスタック２０の発光エリアと重なってもよいし、平面図で第１エピタキシャルスタック２０の発光エリアの相当部分またはすべてを覆うこともできる。第１ｐ型コンタクト電極層２５ｐは、第１エピタキシャルスタック２０で生成される光を反射する反射性素材を含んでもよい。また、第１絶縁層８１は、第１エピタキシャルスタック２０で光の反射を改善する反射度を有することができる。例えば、第１絶縁層８１は、全方向反射器（ＯＤＲ：Ｏｍｎｉ－Ｄｉｒｅｃｔｉｏｎａｌ Ｒｅｆｌｅｃｔｏｒ）構造を有することができる。
【0157】
さらに具体的には、第１ｐ型コンタクト電極層２５ｐは、第１エピタキシャルスタック２０から放出される光に対して高い反射度を有する金属を含んでもよい。例えば、第１エピタキシャルスタック２０が赤色光を放出するときには、第１ｐ型コンタクト電極層２５ｐは、赤色光に対して高い反射度を有する、Ａｕ、ＡｌまたはＡｇのような金属を含んでもよい。特に、Ａｕは、第２および第３エピタキシャルスタック３０および４０から放出可能な緑色光と青色光に対して低い反射度を有するので、第２および第３エピタキシャルスタック３０および４０によって放出される光からの色混合が防止できる。
【0158】
第１ｎ型コンタクト電極２１ｎは、第１エピタキシャルスタック２０の上部表面上に配置される。第１ｎ型コンタクト電極２１ｎは、導電性素材を含んでもよい。例示的な実施例において、第１ｎ型コンタクト電極２１ｎは、様々な金属と、例えば、Ａｕ－Ｔｅ合金またはＡｕ－Ｇｅ合金のような様々な金属の合金を含んでもよい。
【0159】
第２接着層６３が第１エピタキシャルスタック２０上に配置され、第１波長通過フィルタ７１、第２ｐ型コンタクト電極層３５ｐおよび第２エピタキシャルスタック３０が順に第２接着層６３上に配置される。
【0160】
第１波長通過フィルタ７１は、第１エピタキシャルスタック２０の発光エリアの一部分を覆い、第１エピタキシャルスタック２０の上部表面の一部分上に配置されて、第２エピタキシャルスタック３０が配置されるエリアと重なる。
【0161】
第２エピタキシャルスタック３０は、ｐ型半導体層、アクティブ層およびｎ型半導体層を含み、これらの層は上方向に順に積層される。
【0162】
第２エピタキシャルスタック３０は、部分的に除去され、それによって、第２ｐ型コンタクト電極層３５ｐの一部分が露出する。第２ｐ型コンタクト電極３５ｐｃは、第２ｐ型コンタクト電極層３５ｐの露出した一部分上に配置される。第２ｎ型コンタクト電極３１ｎは、第２エピタキシャルスタック３０上に配置される。
【0163】
第３接着層６５は、第２エピタキシャルスタック３０上に配置され、第２波長通過フィルタ７３、第３ｐ型コンタクト電極層４５ｐおよび第３エピタキシャルスタック４０は、第３接着層６５上に順に配置される。
【0164】
第２波長通過フィルタ７３は、第２エピタキシャルスタック３０の発光エリアの一部分を覆い、第２エピタキシャルスタック３０の上部表面の一部分上に配置されて、第３エピタキシャルスタック４０が配置されるエリアと重なる。
【0165】
第３エピタキシャルスタック４０は、ｐ型半導体層、アクティブ層およびｎ型半導体層を含み、これらの層は上方向に順に積層される。
【0166】
第３エピタキシャルスタック４０は部分的に除去され、それによって、第３ｐ型コンタクト電極層４５ｐの一部分が露出する。第３ｐ型コンタクト電極４５ｐｃは、第３ｐ型コンタクト電極層４５ｐの露出した一部分上に配置される。第３ｎ型コンタクト電極４１ｎは、第３エピタキシャルスタック４０上に配置される。
【0167】
第２および第３絶縁層８３および８５は、第３エピタキシャルスタック４０上で基板１０上に順に配置される。第２および第３絶縁層８３および８５は、様々な有機／無機素材を含んでもよいし、これらに限定されない。例えば、第２および／または第３絶縁層８３および８５は、窒化シリコンや酸化シリコンを含む無機絶縁素材、またはポリイミドを含む有機絶縁素材を含んでもよい。
【0168】
第１絶縁層８１および／または第２絶縁層８３は、コンタクトホールが提供されて、第１ｐ型コンタクト電極層２５ｐ、第２および第３ｐ型コンタクト電極３５ｐｃおよび４５ｐｃ、および第１、第２および第３ｎ型コンタクト電極２１ｎ、３１ｎおよび４１ｎの上部表面を露出する。第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂは、それぞれ第１、第２および第３ｎ型コンタクト電極２１ｎ、３１ｎおよび４１ｎに接続される。第１および第２ブリッジ電極ＢＲＧおよびＢＲＢは、コンタクトホールを介して第１ｐ型コンタクト電極層２５ｐと第２および第３ｐ型コンタクト電極３５ｐｃおよび４５ｐｃに接続される。例示的な実施例において、第２スキャンライン１３０Ｇ、第１ブリッジ電極ＢＲＧおよび第２ブリッジ電極ＢＲＢは、第１絶縁層８１上に配置されてもよいし、第１および第３スキャンライン１３０Ｒおよび１３０Ｂは、第２絶縁層８３上に配置されてもよい。
【0169】
いくつかの例示的な実施例において、凹凸部分が第１、第２および第３エピタキシャルスタック２０、３０および４０の上部表面上に選択的に配置されてもよい。凹凸部分は、発光エリアに対応するエリアでのみ、または各半導体層の全体上部表面上に配置されてもよい。
【0170】
また、いくつかの例示的な実施例において、不透光層が、ピクセルの側表面に対応する第２および／または第３絶縁層８３および８５の側表面上にさらに配置されてもよい。不透光層は、遮光層として機能することも可能で、第１、第２および第３エピタキシャルスタック２０、３０および４０からの光がピクセルの側表面を介して出射するのを防止することができ、光を吸収または反射する素材を含んでもよい。
【0171】
不透光層は、単層または多層素材を有してもよい。例えば、不透光層は、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｓｎ、ＷおよびＣｕである金属またはこれらの合金を含む様々な素材を含んでもよい。
【0172】
いくつかの例示的な実施例において、不透光層は、別途の層としてこのような金属または金属合金を用いて第２および／または第３絶縁層８３および８５の側表面上に配置されてもよい。
【0173】
いくつかの例示的な実施例において、不透光層は、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂと第１および第２ブリッジ電極ＢＲＧおよびＢＲＢのうちの少なくとも１つが該側部分に向かって延びることにより提供されてもよい。この場合に、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂと第１および第２ブリッジ電極ＢＲＧおよびＢＲＢのうちの少なくとも１つから延びる不透光層は、他の導電性構成要素から絶縁されてもよい。
【0174】
いくつかの例示的な実施例において、不透光層は、同一の工程で形成されてもよく、同一の素材を含み、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂと第１および第２ブリッジ電極ＢＲＧおよびＢＲＢのうちの少なくとも１つと同一層上に配置されるか、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂと第１および第２ブリッジ電極ＢＲＧおよびＢＲＢと別途に提供されてもよい。
【0175】
他の例示的な実施例により、不透光層が別途に提供されないときには、第２および第３絶縁層８３および８５は、不透光層として機能することもできる。この場合に、第２および第３絶縁層８３および８５は、第１、第２および第３エピタキシャルスタック２０、３０および４０の上部部分（例えば、前面方向）上に配置されなくてもよく、第１、第２および第３エピタキシャルスタック２０、３０および４０から放出された光は、前面方向に進んでもよい。
【0176】
例示的な実施例による不透光層は、不透光層が光を吸収または反射して光の透過を遮断する限り、特に限定されない。例えば、不透光層は、分布ブラッグ反射器（ＤＢＲ：Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ）誘電体ミラーや、絶縁層上に形成される金属反射層や、黒色有機高分子層であってもよい。金属反射層が不透光層として使用されるときには、金属反射層は、金属反射層が他のピクセルの構成要素から電気的に絶縁されるようにフローティング状態にあり得る。
【0177】
この方式により、不透光層がピクセルの側表面上に配置されるときに、光が該側表面を介して出射することを防止することが可能で、１つのピクセルはそれに隣接したピクセルに影響を及ぼすことなく、隣接するピクセル間の光の混合を防止することができる。
【0178】
例示的な実施例によるピクセルは、基板１０上で第１、第２および第３エピタキシャルスタック２０、３０および４０を順に積層することにより製造可能であり、この点は後に記載される。
【0179】
図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１および図３３は、その上に第１、第２および第３エピタキシャルスタックが順に積層される基板の平面図である。図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２および図３４は、それぞれ図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１および図３３のラインＩ－Ｉ’に沿った横断面図である。
【0180】
【0181】
特に、第１エピタキシャルスタック２０とオーミック電極２５ｐ’は、第１仮基板上に形成される。第１仮基板は、例えば、砒化ガリウム（ＧａＡｓ）のような半導体基板であってもよいし、その上には第１エピタキシャルスタック２０が成長できる。第１エピタキシャルスタック２０は、第１仮基板上にｎ型半導体層、アクティブ層およびｐ型半導体層を形成することにより製造される。コンタクトホールを含む第１絶縁層８１は、第１仮基板上に形成され、オーミック電極２５ｐ’は、第１絶縁層８１のコンタクトホールに形成される。
【0182】
オーミック電極２５ｐ’は、例えば、第１仮基板上に第１絶縁層８１を形成し、フォトレジストをコーティングし、フォトレジストをパターン化し、パターン化されたフォトレジスト上にオーミック電極２５ｐ’のための素材を蒸着し、フォトレジストパターンをリフトオフ（ｌｉｆｔ－ｏｆｆ）することにより形成可能である。いくつかの例示的な実施例において、オーミック電極２５ｐ’は、第１絶縁層８１を形成し、フォトリソグラフィー工程を用いて第１絶縁層８１をパターン化し、オーミック電極２５ｐ’用素材を用いてオーミック電極２５ｐ’のための層を形成し、フォトリソグラフィー工程を用いてオーミック電極２５ｐ’のための層をパターン化することにより形成可能である。
【0183】
例えば、データライン１２０のような第１ｐ型コンタクト電極層２５ｐが第１仮基板上に形成され、該第１仮基板上にオーミック電極２５ｐ’が形成される。第１ｐ型コンタクト電極層２５ｐは、反射性素材を含んでもよい。第１ｐ型コンタクト電極層２５ｐは、第１仮基板上に金属素材を蒸着し、フォトリソグラフィー工程を用いて蒸着された金属素材をパターン化することにより形成可能である。
【0184】
第１仮基板上に形成される第１エピタキシャルスタック２０は、第１エピタキシャルスタック２０と基板１０との間に介挿された第１接着層６１によって、基板１０に反転して貼りつけられる。
【0185】
第１エピタキシャルスタック２０が基板１０に貼りつけられた後、第１仮基板は除去される。第１仮基板は、ウェットエッチング工程、ドライエッチング工程、物理的除去工程またはレーザリフトオフ工程のような様々な方法によって除去されてもよい。
【0186】
第１仮基板が除去された後、第１ｎ型コンタクト電極２１ｎが第１エピタキシャルスタック２０上に形成される。第１ｎ型コンタクト電極２１ｎは、導電性素材を形成し、フォトリソグラフィー工程などを用いて導電性素材をパターン化することにより形成可能である。
【0187】
いくつかの例示的な実施例において、第１仮基板が除去された後、凹凸部分が第１エピタキシャルスタック２０の上部表面（ｎ型半導体層）上に形成されてもよい。凹凸部分は、様々なエッチング工程によりテクスチャリングされてもよい。例えば、凹凸部分は、マイクロフォトグラフィーを利用したドライエッチング工程、結晶性を利用したウェットエッチング工程、サンドブラストのような物理的方法を利用したテクスチャリング工程、イオンビームエッチング工程、またはブロック共重合体のエッチング速度の差を利用したテクスチャリング工程のような様々な工程により形成できる。
【0188】
第２エピタキシャルスタック３０、第２ｐ型コンタクト電極層３５ｐおよび第１波長通過フィルタ７１は、第２仮基板上に形成される。
【0189】
第２仮基板は、サファイア基板であってもよい。第２エピタキシャルスタック３０は、第２仮基板上にｎ型半導体層、アクティブ層およびｐ型半導体層を形成することにより製造できる。
【0190】
第２仮基板上に形成される第２エピタキシャルスタック３０は、第２エピタキシャルスタック３０と第１エピタキシャルスタック２０との間に介挿された第２接着層６３によって、第１エピタキシャルスタック２０に反転して貼りつけられる。第２エピタキシャルスタック３０が第１エピタキシャルスタック２０に貼りつけられた後、第２仮基板は除去される。第２仮基板は、ウェットエッチング工程、ドライエッチング工程、物理的除去工程またはレーザリフトオフ工程のような様々な方法によって除去されてもよい。いくつかの例示的な実施例において、第２仮基板が除去された後、凹凸部分が第２エピタキシャルスタック３０の上部表面（ｎ型半導体層）上に形成されてもよい。凹凸部分は、様々なエッチング工程によりテクスチャリングされるか、第２仮基板としてパターン化されたサファイア基板を用いて形成されてもよい。
【0191】
第３エピタキシャルスタック４０、第３ｐ型コンタクト電極層４５ｐおよび第２波長通過フィルタ７３は、第３仮基板上に形成される。
【0192】
第３仮基板は、サファイア基板であってもよい。第３エピタキシャルスタック４０は、第３仮基板上にｎ型半導体層、アクティブ層およびｐ型半導体層を形成することにより製造できる。
【0193】
第３仮基板上に形成される第３エピタキシャルスタック４０は、第３エピタキシャルスタック４０と第２エピタキシャルスタック３０との間に介挿された第３接着層６５によって、第２エピタキシャルスタック３０に反転して貼りつけられる。第３エピタキシャルスタック４０が第２エピタキシャルスタック３０に貼りつけられた後、第３仮基板は除去される。第３仮基板は、ウェットエッチング工程、ドライエッチング工程、物理的除去工程またはレーザリフトオフ工程のような様々な方法によって除去されてもよい。いくつかの例示的な実施例において、第３仮基板が除去された後、凹凸部分が第３エピタキシャルスタック４０の上部表面（ｎ型半導体層）上に形成されてもよい。凹凸部分は、様々なエッチング工程によりテクスチャリングされるか、第２仮基板としてパターン化されたサファイア基板を用いて形成されてもよい。
【0194】
第３ｎ型コンタクト電極４１ｎは、第３エピタキシャルスタック４０の上部表面上に形成される。第３ｎ型コンタクト電極４１ｎは、第３エピタキシャルスタック４０の上部表面上に導電性素材層を形成し、例えば、フォトリソグラフィー工程を用いて導電性素材層をパターン化することにより形成可能である。
【0195】
図１３および図１４を参照する。第３エピタキシャルスタック４０がパターン化される。第３エピタキシャルスタック４０の一部分がピクセルの予め定められたエリアから除去されて、第３エピタキシャルスタック４０は、後に形成される第１および第２エピタキシャルスタック２０および３０より小さいエリアを有する。また、第３エピタキシャルスタック４０はさらに、第３ｐ型コンタクト電極４５ｐｃが形成されるエリアから除去される。第３エピタキシャルスタック４０は、フォトリソグラフィー工程を用いてウェットエッチング工程やドライエッチング工程のような様々な方法によって除去されてもよいし、この場合に、第３ｐ型コンタクト電極層４５ｐは、エッチングストッパとして動作する。
【0196】
図１５および図１６を参照する。第３ｐ型コンタクト電極４５ｐｃは、第３エピタキシャルスタック４０を除去することにより露出する第３ｐ型コンタクト電極層４５ｐの一部分上に形成される。第３ｐ型コンタクト電極４５ｐｃは、基板１０の上部表面上に導電性素材層（該層上に第３ｐ型コンタクト電極層４５ｐが形成される）を形成し、フォトリソグラフィー工程を用いて導電性素材層をパターン化することにより形成可能である。
【0197】
図１７および図１８を参照する。第３ｐ型コンタクト電極層４５ｐ、第２波長通過フィルタ７３および第３接着層６５の部分が、第３エピタキシャルスタック４０が形成される箇所を除いたエリアから除去される。それによって、第２エピタキシャルスタック３０の上部表面が露出する。
【0198】
第３ｐ型コンタクト電極層４５ｐ、第２波長通過フィルタ７３および第３接着層６５は、フォトリソグラフィー工程を用いてウェットエッチング工程やドライエッチング工程のような様々な方法によって除去されてもよい。
【0199】
図１９および図２０を参照する。第２ｎ型コンタクト電極３１ｎは、第２エピタキシャルスタック３０の露出した上部表面上に形成される。第２ｎ型コンタクト電極３１ｎは、第２エピタキシャルスタック３０の上部表面上に導電性素材層を形成し、例えば、フォトリソグラフィー工程を用いて導電性素材層をパターン化することにより形成可能である。
【0200】
図２１および図２２を参照する。第２エピタキシャルスタック３０がパターン化される。第２エピタキシャルスタック３０の一部分がピクセルの予め定められたエリアを除いて除去されて、第２エピタキシャルスタック３０は、後に形成される第１エピタキシャルスタック２０より小さいエリアを有する。また、第２エピタキシャルスタック３０はさらに、第２ｐ型コンタクト電極３５ｐｃが形成されるエリアから除去される。第２エピタキシャルスタック３０は、フォトリソグラフィー工程を用いてウェットエッチング工程やドライエッチング工程のような様々な方法によって除去されてもよいし、この場合に、第２ｐ型コンタクト電極層３５ｐは、エッチングストッパとして動作する。
【0201】
図２３および図２４を参照する。第２ｐ型コンタクト電極３５ｐｃは、第２ｐ型コンタクト電極層３５ｐ上に形成され、この層から、第２エピタキシャルスタック３０の一部分が除去される。第２ｐ型コンタクト電極３５ｐｃは、基板１０の上部表面上に導電性素材層（該層上に第２ｐ型コンタクト電極層３５ｐが形成される）を形成し、例えば、フォトリソグラフィー工程を用いて導電性素材層をパターン化することにより形成可能である。
【0202】
第３ｎ型コンタクト電極４１ｎ、第３ｐ型コンタクト電極４５ｐｃ、第２ｎ型コンタクト電極３１ｎおよび第２ｐ型コンタクト電極３５ｐｃは、上述のように、別途のマスク工程によりそれぞれ形成されてもよいが、本発明の概念はこれに限定されない。さらに具体的には、第３エピタキシャルスタック４０がパターン化される前に第３ｎ型コンタクト電極４１ｎが形成され、第３エピタキシャルスタック４０がパターン化された後に第３ｐ型コンタクト電極４５ｐｃが形成され、第２エピタキシャルスタック３０がパターン化される前に第２ｎ型コンタクト電極３１ｎが形成され、第２エピタキシャルスタック３０がパターン化された後に第２ｐ型コンタクト電極３５ｐｃが形成されるが、コンタクト電極を形成するための方法は、多様に変更されてもよい。
【0203】
例えば、いくつかの例示的な実施例において、第３ｎ型コンタクト電極４１ｎ、第３ｐ型コンタクト電極４５ｐｃ、第２ｎ型コンタクト電極３１ｎおよび第２ｐ型コンタクト電極３５ｐｃは、第３エピタキシャルスタック４０と第２エピタキシャルスタック３０が順にパターン化された後、単一のマスク工程により実質的に同時に形成されてもよい。第３ｎ型コンタクト電極４１ｎと第２ｎ型コンタクト電極３１ｎが第３ｐ型コンタクト電極４５ｐｃおよび第２ｐ型コンタクト電極３５ｐｃと異なる素材で形成されるときには、２つのタイプのコンタクト電極が互いに異なるマスクを用いて形成されてもよい。特に、第３エピタキシャルスタック４０と第２エピタキシャルスタック３０が順にパターン化された後、第３ｎ型コンタクト電極４１ｎと第２ｎ型コンタクト電極３１ｎは、単一のマスク工程により実質的に同時に形成されてもよいし、第３ｐ型コンタクト電極４５ｐｃと第２ｐ型コンタクト電極３５ｐｃは、他の単一のマスク工程により実質的に同時に形成されてもよい。
【0204】
図２５および図２６を参照する。第２ｐ型コンタクト電極層３５ｐ、第１波長通過フィルタ７１および第２接着層６３の一部分は、第２エピタキシャルスタック３０が配置されるエリアを除いたエリアから除去される。それによって、第１エピタキシャルスタック２０の上部表面が露出する。第２ｐ型コンタクト電極層３５ｐ、第１波長通過フィルタ７１および第２接着層６３は、フォトリソグラフィー工程を用いてウェットエッチング工程やドライエッチング工程のような様々な方法によって除去されてもよい。エッチング工程により、第１エピタキシャルスタック２０の上部表面上に配置される第１ｎ型コンタクト電極２１ｎが露出する。
【0205】
図２７および図２８を参照する。第１エピタキシャルスタック２０がパターン化される。第１エピタキシャルスタック２０がエピタキシャルスタックのうち最も大きなエリアを有する。第１エピタキシャルスタック２０は、フォトリソグラフィー工程を用いてウェットエッチング工程やドライエッチング工程のような様々な方法によって除去されてもよい。
【0206】
この場合に、第１絶縁層８１は、実質的に同時にまたは追加的に除去されてもよいし、第１ｐ型コンタクト電極２５ｐの上部表面、例えば、データラインが露出する。
【0207】
【0208】
コンタクトホールは、第１、第２および第３ｎ型コンタクト電極２１ｎ、３１ｎおよび４１ｎと第１～第３ｐ型コンタクト電極２５ｐｃ、３５ｐｃおよび４５ｐｃに対応する位置に形成されて、第１、第２および第３ｎ型コンタクト電極２１ｎ、３１ｎおよび４１ｎと第１～第３ｐ型コンタクト電極２５ｐｃ、３５ｐｃおよび４５ｐｃの一部分を露出する。コンタクトホールを有する第２絶縁層８３は、例えば、フォトリソグラフィー工程により形成されてもよい。
【0209】
図３１および図３２を参照する。第２スキャンライン１３０Ｇ、第１ブリッジ電極ＢＲＧおよび第２ブリッジ電極ＢＲＢは、第２絶縁層８３上に形成される。第２スキャンライン１３０Ｇは、第２ｎ型コンタクト電極３１ｎに対応して定められるコンタクトホールを介して第２ｎ型コンタクト電極３１ｎに接続される。第１ブリッジ電極ＢＲＧの一端部は、第２ｐ型コンタクト電極３５ｐｃに対応して定められるコンタクトホールを介して第２ｐ型コンタクト電極３５ｐｃに接続され、第１ブリッジ電極ＢＲＧの他の端部は、第１ｐ型コンタクト電極層２５ｐ上に定められる第１コンタクトホールＣＨ１を介して第１ｐ型コンタクト電極層２５ｐ（例えば、データライン１２０）に接続される。第２ブリッジ電極ＢＲＢの一端部は、第３ｐ型コンタクト電極４５ｐｃに対応して定められるコンタクトホールを介して第３ｐ型コンタクト電極４５ｐｃに接続され、第２ブリッジ電極ＢＲＢの他の端部は、第１ｐ型コンタクト電極層２５ｐ上に定められる第２コンタクトホールＣＨ２を介して第１ｐ型コンタクト電極層２５ｐ（例えば、データライン１２０）に接続される。
【0210】
【0211】
コンタクトホールは、第１および第３ｎ型コンタクト電極２１ｎおよび４１ｎに対応する位置に形成されて、第１および第３ｎ型コンタクト電極２１ｎおよび４１ｎの一部分を露出する。コンタクトホールを有する第３絶縁層８５は、例えば、フォトリソグラフィー工程により形成されてもよい。
【0212】
第１および第３スキャンライン１３０Ｒおよび１３０Ｂは、第３絶縁層８５上に形成される。第１スキャンライン１３０Ｒは、第１ｎ型コンタクト電極２１ｎに対応して定められるコンタクトホールを介して第１ｎ型コンタクト電極２１ｎに接続される。第３スキャンライン１３０Ｂは、第３ｎ型コンタクト電極４１ｎに対応して定められるコンタクトホールを介して第３ｎ型コンタクト電極４１ｎに接続される。
【0213】
いくつかの例示的な実施例において、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂと第１および第２ブリッジ電極ＢＲＧおよびＢＲＢを形成する順序は、多様に変更されてもよい。さらに具体的には、第２スキャンライン１３０Ｇと第１および第２ブリッジ電極ＢＲＧおよびＢＲＢは、同一の工程により形成されているものとして記載され、その後、第１および第３スキャンライン１３０Ｒおよび１３０Ｂが形成されるが、いくつかの例示的な実施例において、第３スキャンライン１３０Ｂは、第１および第２スキャンライン１３０Ｒおよび１３０Ｇが同一の工程により形成された後に形成されてもよい。他の例として、第２スキャンライン１３０Ｇは、第１および第３スキャンライン１３０Ｒおよび１３０Ｂが同一の工程により形成された後に形成されてもよい。また、第１および／または第２ブリッジ電極ＢＲＧおよびＢＲＢは、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂを形成する動作のうち任意の動作とともに形成されてもよい。
【0214】
また、エピタキシャルスタック２０、３０および４０それぞれの接触部は、異なる位置上に形成されてもよいし、第１、第２および第３スキャンライン１３０Ｒ、１３０Ｇおよび１３０Ｂと第１および第２ブリッジ電極ＢＲＧおよびＢＲＢの位置は変化可能である。
【0215】
いくつかの例示的な実施例において、不透光層が、ピクセルの側表面に対応するエリアで第２絶縁層８３や第３絶縁層８５上にさらに配置されてもよい。不透光層は、分布ブラッグ反射器（ＤＢＲ）誘電体ミラーや、絶縁層上に形成される金属反射層や、有機高分子層によって形成されてもよい。金属反射層が不透光層として使用されるときには、金属反射層は、他のピクセルの構成要素から電気的に絶縁されるようにフローティング状態にあり得る。不透光層は、互いに異なる屈折率を有する２つ以上の絶縁層を蒸着することにより形成できる。例えば、不透光層は、相対的に低い屈折率を有する素材と相対的に高い屈折率を有する素材を順に積層するか、互いに異なる屈折率を有する絶縁層を交互に積層することにより形成可能である。互いに異なる屈折率を有する素材は、例えば、ＳｉＯ２およびＳｉＮｘを含んでもよい。
【0216】
上述のように、例示的な実施例によるディスプレイデバイスにおいて、エピタキシャルスタックは、順に積層されてもよいし、その後、ライン部との接触がエピタキシャルスタックに実質的に同時に形成されてもよい。
【0217】
例示的な実施例において、第１スキャンラインと第３スキャンラインは、同一の工程により形成されるか、第２スキャンラインと第３スキャンラインが同一の工程により形成されるか、第１、第２および第３スキャンラインは、それぞれ異なる工程により形成されてもよい。
【0218】
【0219】
図３５を参照する。ディスプレイデバイス２０００は、支持基板２５１と、支持基板２５１上に配置される複数のピクセル２００とを含む。ピクセル２００それぞれは、第１～第３サブピクセルＲ、Ｇ、Ｂを含む。
【0220】
図３６を参照する。支持基板２５１は、ＬＥＤスタック２２３、２３３、２４３を支持する。支持基板２５１は、その表面またはその内部に回路を含んでもよいが、これに限定されない。支持基板２５１は、例えば、Ｓｉ基板やＧｅ基板を含んでもよい。
【0221】
第１サブピクセルＲは、第１ＬＥＤスタック２２３を含み、第２サブピクセルＧは、第２ＬＥＤスタック２３３を含み、第３サブピクセルＢは、第３ＬＥＤスタック２４３を含む。第１サブピクセルＲが第１ＬＥＤスタック２２３を介して光を放出し、第２サブピクセルＧが第２ＬＥＤスタック２３３を介して光を放出し、第３サブピクセルＢが第３ＬＥＤスタック２４３を介して光を放出する。第１～第３ＬＥＤスタック２２３、２３３、２４３は、独立して駆動可能である。
【0222】
第１ＬＥＤスタック２２３、第２ＬＥＤスタック２３３および第３ＬＥＤスタック２４３は、互いに重なるように垂直方向に上下に積層される。特に、第２ＬＥＤスタック２３３は、第１ＬＥＤスタック２２３上で一部領域に配置される。図示のように、第２ＬＥＤスタック２３３は、第１ＬＥＤスタック２２３上に一側に向かって配置されてもよい。また、第３ＬＥＤスタック２４３は、第２ＬＥＤスタック２３３上に一部領域に配置されてもよい。図示のように、第３ＬＥＤスタック２４３は、第２ＬＥＤスタック２３３上に一側に向かって配置されてもよい。第２および第３ＬＥＤスタック２３３および２４３が図中の右側に向かって配置される（バイアスされる）ものとして示されるが、本発明の概念はこれに限定されず、第２および第３ＬＥＤスタック２３３および２４３のうちの少なくとも１つは、左側に向かって配置されてもよい。
【0223】
第１ＬＥＤスタック２２３から生成される光Ｒは、第２ＬＥＤスタック２３３によって覆われない第１ＬＥＤスタック２２３の領域を介して放出されてもよいし、第２ＬＥＤスタック２３３から生成される光Ｇは、第３ＬＥＤスタック２４３によって覆われない第２ＬＥＤスタック２３３の領域を介して放出されてもよい。さらに具体的には、第１ＬＥＤスタック２２３から生成される光は、第２ＬＥＤスタック２３３と第３ＬＥＤスタック２４３を通過せずに外部に放出されてもよいし、第２ＬＥＤスタック２３３から生成される光は、第３ＬＥＤスタック２４３を通過せずに外部に放出されてもよい。
【0224】
また、光Ｒが放出されるときに通過する第１ＬＥＤスタック２２３の領域のエリアと、光Ｇが放出されるときに通過する第２ＬＥＤスタック２３３の領域のエリアと、第３ＬＥＤスタックの領域は互いに異なっていてもよいし、ＬＥＤスタック２２３、２３３、２４３それぞれから放出される光の明るさ強度は、発光エリアの調整により調整可能である。
【0225】
第１ＬＥＤスタック２２３、第２ＬＥＤスタック２３３および第３ＬＥＤスタック２４３それぞれは、その間に介挿されるｎ型半導体層、ｐ型半導体層およびアクティブ層を含む。アクティブ層は、複数の量子井戸層構造を有してもよい。第１～第３ＬＥＤスタック２２３、２３３、２４３は、異なるアクティブ層を含むことも可能で、異なる波長を有する光を放出することができる。例えば、第１ＬＥＤスタック２２３は、赤色光を放出する無機発光ダイオードであってもよく、第２ＬＥＤスタック２３３は、緑色光を放出する無機発光ダイオードであってもよいし、第３ＬＥＤスタック２４３は、青色光を放出する無機発光ダイオードであってもよい。この場合に、第１ＬＥＤスタック２２３は、ＧａＩｎＰ系井戸層を含んでもよく、第２ＬＥＤスタック２３３と第３ＬＥＤスタック２４３は、ＧａＩｎＮ系井戸層を含んでもよい。しかし、本発明はこれらに限定されない。ピクセルが、従来技術で知られているように、約１０，０００μｍ2未満であるか、他の例示的な実施例において約４，０００μｍ2または２，５０００μｍ2未満である表面積を有するマイクロＬＥＤを含むとき、マイクロＬＥＤの小さなフォームファクタによって、動作に悪影響を及ぼすことなく、第１ＬＥＤスタック２２３は、赤色、緑色および青色光のうちの任意の１つを放出することもでき、第２および第３ＬＥＤスタック２３３および２４３は、赤色、緑色および青色光のうちの異なる１つを放出することもできる。図３７は、例示的な実施例によるディスプレイデバイスの概略回路図である。
【0226】
図３７を参照する。例示的な実施例によるディスプレイデバイスは、パッシブマトリクス方式で駆動できる。図３５および図３６を参照して記載されているように、１つのピクセルは、第１～第３サブピクセルＲ、Ｇ、Ｂを含む。第１サブピクセルＲの第１ＬＥＤスタック２２３は、第１波長を有する光を放出し、第２サブピクセルＧの第２ＬＥＤスタック２３３は、第２波長を有する光を放出し、第３サブピクセルＢの第３ＬＥＤスタック２４３は、第３波長を有する光を放出する。第１～第３サブピクセルＲ、Ｇ、Ｂのアノードは、共通ライン、例えば、データライン（Ｖｄａｔａ）２２５に接続されてもよいし、そのカソードは、異なるライン、例えば、スキャンライン（Ｖｓｃａｎ）２７１、２７３、２７５に接続されてもよい。
【0227】
例えば、第１ピクセルで、第１～第３サブピクセルＲ、Ｇ、Ｂのアノードは、データラインＶｄａｔａ１に接続されてもよいし、そのカソードは、それぞれスキャンラインＶｓｃａｎ１－１、Ｖｓｃａｎ１－２、Ｖｓｃａｎ１－３に接続されてもよい。それによって、同一のピクセルでサブピクセルＲ、Ｇ、Ｂは個別に駆動できる。
【0228】
また、ＬＥＤスタック２２３、２３３、２４３それぞれは、パルス幅変調によって、または電流の大きさを変えることにより駆動可能で、各サブピクセルの明るさの調節を可能にする。これとは別に、明るさは、第１～第３ＬＥＤスタック２２３、２３３、２４３のエリアと、光が放出されるときに通過する第１～第３ＬＥＤスタック２２３、２３３、２４３の領域のエリアとの調整により調整可能である。例えば、低い可視性を有する光を放出するＬＥＤスタック、例えば、第１ＬＥＤスタック２２３は、第２ＬＥＤスタック２３３または第３ＬＥＤスタック２４３よりも大きいエリアを有し、同一の電流密度下でより高い明るさ強度を有する光を放出するように形成されてもよい。また、第２ＬＥＤスタック２３３のエリアは、第３ＬＥＤスタック２４３より大きいので、第２ＬＥＤスタック２３３は、同一の電流密度下で第３ＬＥＤスタック２４３よりも高い明るさ強度を有する光を放出することができる。この方式により、第１～第３ＬＥＤスタック２２３、２３３、２４３から放出される光の明るさ強度は、第２ＬＥＤスタック２３３および第３ＬＥＤスタック２４３のエリアを調整することによりその可視性によって調整可能である。
【0229】
図３８は、例示的な実施例によるディスプレイデバイスの概略平面図である。図３９は、図３８に示すディスプレイデバイスの１つのピクセルの拡大平面図であり、図４０Ａ、図４０Ｂ、図４０Ｃおよび図４０Ｄは、それぞれ図３９のラインＡ－Ａ、Ｂ－Ｂ、Ｃ－ＣおよびＤ－Ｄに沿った概略横断面図である。
【0230】
図３８、図３９、図４０Ａ、図４０Ｂ、図４０Ｃおよび図４０Ｄを参照する。例示的な実施例によるディスプレイデバイス２０００Ａは、支持基板２５１、複数のピクセル２００Ａ、第１～第３サブピクセルＲ、Ｇ、Ｂ、第１ＬＥＤスタック２２３、第２ＬＥＤスタック２３３、第３ＬＥＤスタック２４３、反射性電極（第１－２オーミック電極）２２５、第１－１オーミック電極２２９、第２－１オーミック電極２３９、第２－２オーミック電極２３５、第３－１オーミック電極２４９、第３－２オーミック電極２４５、電極パッド２３６、２４６、第１ボンディング層２５３、第２ボンディング層２３７、第３ボンディング層２４７、第１透明絶縁層２６１、第１反射層２６３、第２透明絶縁層２６５、第２反射層２６７、下部絶縁層２６８、上部絶縁層２６９、相互接続ライン２７１、２７３、２７５および接続部２７１ａ、２７３ａ、２７５ａ、２７７ａ、２７７ｂを含んでもよい。
【0231】
サブピクセルＲ、Ｇ、Ｂそれぞれは、反射性電極２２５と相互接続ライン２７１、２７３、２７５に接続される。図３７に示されるように、反射性電極２２５は、データラインＶｄａｔａとして使用されてもよいし、相互接続ライン２７１、２７３、２７５は、スキャンラインＶｓｃａｎとして使用されてもよい。
【0232】
図３８に示されるように、ピクセルは、マトリクスに配置されてもよいし、ここで、各ピクセルでサブピクセルＲ、Ｇ、Ｂのアノードは共通に反射性電極２２５に接続され、そのカソードは互いに分離される相互接続ライン２７１、２７３、２７５に接続される。接続部２７１ａ、２７３ａ、２７５ａは、相互接続ライン２７１、２７３、２７５をサブピクセルＲ、Ｇ、Ｂに接続してもよい。
【0233】
支持基板２５１は、ＬＥＤスタック２２３、２３３、２４３を支持する。支持基板２５１は、その表面にまたはその内部に回路を含んでもよいが、これに限定されない。支持基板２５１は、例えば、ガラス基板、サファイア基板、Ｓｉ基板またはＧｅ基板を含んでもよい。
【0234】
第１ＬＥＤスタック２２３は、第１導電型半導体層２２３ａと第２導電型半導体層２２３ｂとを含み、第２ＬＥＤスタック２３３は、第１導電型半導体層２３３ａと第２導電型半導体層２３３ｂとを含み、第３ＬＥＤスタック２４３は、第１導電型半導体層２４３ａと第２導電型半導体層２４３ｂとを含む。また、アクティブ層がそれぞれ第１導電型半導体層２２３ａ、２３３ａ、２４３ａと第２導電型半導体層２２３ｂ、２３３ｂ、２４３ｂとの間に介挿されてもよい。
【0235】
例示的な実施例において、第１導電型半導体層２２３ａ、２３３ａ、２４３ａそれぞれは、ｎ型半導体層であってもよいし、第２導電型半導体層２２３ｂ、２３３ｂ、２４３ｂそれぞれは、ｐ型半導体層であってもよい。粗い表面が、表面テクスチャリングによって第１導電型半導体層２２３ａ、２３３ａ、２４３ａのうちの少なくとも１つの表面上に形成されてもよい。いくつかの例示的な実施例において、ＬＥＤスタックそれぞれにおける半導体タイプは、多様に変更されてもよい。
【0236】
第１ＬＥＤスタック２２３は、支持基板２５１近傍に配置される。第２ＬＥＤスタック２３３は、第１ＬＥＤスタック２２３上に配置され、第３ＬＥＤスタック２４３は、第２ＬＥＤスタック２３３上に配置される。また、第２ＬＥＤスタック２３３は、第１ＬＥＤスタック２２３上のいくつかの領域で配置されて、第１ＬＥＤスタック２２３は、第２ＬＥＤスタック２３３と部分的に重なる。また、第３ＬＥＤスタック２４３は、第２ＬＥＤスタック２３３上のいくつかの領域で配置されて、第２ＬＥＤスタック２３３は、第３ＬＥＤスタック２４３と部分的に重なる。それによって、第１ＬＥＤスタック２２３から生成される光は、第２および第３ＬＥＤスタック２３３、２４３を通過せずに外部に放出されてもよい。また、第２ＬＥＤスタック２３３から生成される光は、第３ＬＥＤスタック２４３を通過せずに外部に放出されてもよい。
【0237】
第１ＬＥＤスタック２２３、第２ＬＥＤスタック２３３および第３ＬＥＤスタック２４３を形成する素材の詳細は、図３６を参照して記載したものと実質的に同一であり、それによって、その詳細な説明は重複を回避するように省略される。
反射性電極２２５は、第１ＬＥＤスタック２２３の下部表面、特にその第２導電型半導体層２２３ｂとオーミックコンタクトを形成する。反射性電極２２５は、第１ＬＥＤスタック２２３から放出される光を反射する反射層を含む。図示のように、反射性電極２２５は、第１ＬＥＤスタックの全体下部表面を実質的に覆うこともできる。さらに、反射性電極２２５は、複数のピクセル２００Ａに共通に接続されてもよいし、データラインＶｄａｔａとして使用されてもよい。
反射性電極２２５は、第１ＬＥＤスタック２２３の下部表面、特にその第２導電型半導体層２２３ｂとオーミックコンタクトを形成する。反射性電極２２５は、第１ＬＥＤスタック２２３から放出される光を反射する反射層を含む。図示のように、反射性電極２２５は、第１ＬＥＤスタックの全体下部表面を実質的に覆うこともできる。さらに、反射性電極２２５は、複数のピクセル２００Ａに共通に接続されてもよいし、データラインＶｄａｔａとして使用されてもよい。
【0238】
反射性電極２２５は、例えば、第１ＬＥＤスタック２２３の第２導電型半導体層２２３ｂとオーミックコンタクトを形成する素材層で形成されてもよいし、第１ＬＥＤスタック２２３から生成される光、例えば、赤色光を反射可能な反射層を含んでもよい。
【0239】
反射性電極２２５は、オーミック反射層を含んでもよいし、例えば、Ａｕ－Ｚｎ合金またはＡｕ－Ｂｅ合金で形成されてもよい。これらの合金は、赤色範囲の光に対して高い反射度を有し、第２導電型半導体層２２３ｂとオーミックコンタクトを形成する。
【0240】
第１－１オーミック電極２２９は、第１サブピクセルＲの第１導電型半導体層２２３ｂとオーミックコンタクトを形成する。第１－１オーミック電極２２９は、パッド領域と延長部とを含んでもよいし、接続部２７５ａは、図４０Ｂに示されるように、第１－１オーミック電極２２９のパッド領域に接続されてもよい。第１－１オーミック電極２２９は、第２ＬＥＤスタック２３３が配置される領域から離隔してもよい。
【0241】
第２－１オーミック電極２３９は、第２ＬＥＤスタック２３３の第１導電型半導体層２３３ａとオーミックコンタクトを形成する。第２－１オーミック電極２３９はさらに、パッド領域と延長部とを含んでもよいし、接続部２７３ａは、図４０Ｃに示されるように、第２－１オーミック電極２３９のパッド領域に接続されてもよい。第２－１オーミック電極２３９は、第３ＬＥＤスタック２４３が配置される領域から離隔してもよい。
【0242】
第２－２オーミック電極２３５は、第２ＬＥＤスタック２３３の第２導電型半導体層２３３ｂとオーミックコンタクトを形成する。第２－２オーミック電極２３５は、第２ＬＥＤスタック２３３から生成される光を反射する反射層を含んでもよい。例えば、第２－２オーミック電極２３５は、金属反射層を含んでもよい。
【0243】
電極パッド２３６は、第２－２オーミック電極２３５上に形成されてもよい。電極パッド２３６は、第２－２オーミック電極２３５の一部分上に制限的に配置され、接続部２７７ｂは、電極パッド２３６に接続されてもよい。
【0244】
第３－１オーミック電極２４９は、第３ＬＥＤスタック２４３の第１導電型半導体層２４３ａとオーミックコンタクトを形成する。第３－１オーミック電極２４９はさらに、パッド領域と延長部とを含んでもよいし、接続部２７１ａは、図４０Ｄに示されるように、第３－１オーミック電極２４９のパッド領域に接続されてもよい。
【0245】
第３－２オーミック電極２４５は、第３ＬＥＤスタック２４３の第２導電型半導体層２４３ｂとオーミックコンタクトを形成する。第３－２オーミック電極２４５は、第２ＬＥＤスタック２４３から生成される光を反射する反射層を含んでもよい。例えば、第３－２オーミック電極２４５は、金属層を含んでもよい。
【0246】
電極パッド２４６は、第３－２オーミック電極２４５上に形成されてもよい。電極パッド２４６は、第３－２オーミック電極２４５の一部分上に制限的に配置され、接続部２７７ａは、電極パッド２４６に接続されてもよい。
【0247】
反射性電極２２５、第２－２オーミック電極２３５および第３－２オーミック電極２４５は、それぞれのＬＥＤスタックのｐ型半導体層とオーミックコンタクトにより電流が拡散することを補助してもよい。第１－１オーミック電極２２９、第２－１オーミック電極２３９および第３－１オーミック電極２４９は、それぞれのＬＥＤスタックのｎ型半導体層とオーミックコンタクトにより電流が拡散することを補助してもよい。
【0248】
第１ボンディング層２５３は、第１ＬＥＤスタック２２３を支持基板２５１に結合する。図示のように、反射性電極２２５は、第１ボンディング層２５３と隣接してもよい。第１ボンディング層２５３は、透光性または不透明層であってもよい。
【0249】
第１ボンディング層２５３は、有機または無機素材で形成されてもよい。有機素材の例は、ＳＵ８、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリイミド、パリレン、ベンゾシクロブテン（ＢＣＢ）またはその他のもので形成されてもよいし、無機素材の例は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮｘまたはその他を含んでもよい。有機素材層は、高真空および高圧力の条件下でボンディングされてもよいし、無機素材層は、例えば、化学機械的研磨によりプラズマを用いて表面エネルギーを変化させた後、高真空下でボンディング可能で、無機素材層の表面を平らにできる。特に、光を吸収可能な黒色エポキシ樹脂で形成されるボンディング層は、第１ボンディング層２５３として使用可能で、ディスプレイデバイスのコントラストを改善することができる。第１ボンディング層２５３は、例えば、スピンオンガラスで形成されてもよい。
【0250】
第１反射層２６３は、第１ＬＥＤスタック２２３と第２ＬＥＤスタック２３３との間に介挿される。第１反射層２６３は、第１ＬＥＤスタック２２３から生成されて、第２ＬＥＤスタック２３３に向かって進む光を再度第１ＬＥＤスタック２２３に反射する。第１ＬＥＤスタック２２３に再度反射した光は、第２ＬＥＤスタック２３３によって覆われない領域を介して外部に放出されてもよい。この方式により、第１反射層２６３は、第１ＬＥＤスタック２２３から生成される光が第２ＬＥＤスタック２３３に入射して第２ＬＥＤスタック２３３によって吸収されるのを防止して、第１ＬＥＤスタック２２３の光抽出効率を改善する。第１反射層２６３は、第１ＬＥＤスタック２２３から生成される光に対して高い反射度を有する金属層を含み、例えば、Ａｕ層、Ａｌ層またはＡｇ層を含んでもよい。
【0251】
第２反射層２６７は、第２ＬＥＤスタック２３３と第３ＬＥＤスタック２４３との間に介挿される。第２反射層２６７は、第２ＬＥＤスタック２３３から生成されて、第３ＬＥＤスタック２４３に向かって進む光を再度第２ＬＥＤスタック２３３に反射する。第２ＬＥＤスタック２３３に再度反射した光は、第３ＬＥＤスタック２４３によって覆われない領域を介して外部に放出されてもよい。この方式により、第２反射層２６７は、第２ＬＥＤスタック２３３から生成される光が第３ＬＥＤスタック２４３に入射して第３ＬＥＤスタック２４３によって吸収されるのを防止して、第２ＬＥＤスタック２３３の光抽出効率を改善する。第２反射層２６７は、第２ＬＥＤスタック２３３から生成される光に対して高い反射度を有する金属層を含み、例えば、Ａｕ層、Ａｌ層またはＡｇ層を含んでもよい。
【0252】
第１透明絶縁層２６１は、第１反射層２６３と第１ＬＥＤスタック２２３との間に介挿される。第１透明絶縁層２６１は、第１ＬＥＤスタック２２３から第１反射層２６３を絶縁する。また、第１透明絶縁層２６１は、ＳｉＯ２のような誘電体層を含んでもよいし、このような誘電体層は、第１ＬＥＤスタック２２３より低い屈折率を有する。したがって、高い屈折率を有する第１ＬＥＤスタック２２３、低い屈折率を有する第１透明絶縁層２６１および第１反射層２６３は、上下に順に積層されて、全方向反射器（ＯＤＲ）を形成する。
【0253】
第２透明絶縁層２６５は、第２反射層２６７と第２ＬＥＤスタック２３３との間に介挿される。第２透明絶縁層２６５は、第２ＬＥＤスタック２３３から第２反射層２６７を絶縁する。また、第２透明絶縁層２６５は、ＳｉＯ２のような誘電体層を含んでもよいし、このような誘電体層は、第２ＬＥＤスタック２３３より低い屈折率を有する。したがって、高い屈折率を有する第２ＬＥＤスタック２３３、低い屈折率を有する第２透明絶縁層２６５および第２反射層２６７は、上下に順に積層されて、全方向反射器（ＯＤＲ）を形成する。
【0254】
第２ボンディング層２３７は、第１ＬＥＤスタック２２３を第２ＬＥＤスタック２３３に結合する。第２ボンディング層２３７は、第１反射層２６３と第２－２オーミック電極２３５との間に介挿可能で、第１反射層２６３を第２－２オーミック電極２３５にボンディングすることができる。第２ボンディング層２３７は、ＡｕＳｎのような金属ボンディング層を含んでもよいし、これに限定されない。これとは別に、第２ボンディング層２３７は、第１ボンディング層２５３と実質的に同一のボンディング素材で形成されてもよい。
【0255】
第３ボンディング層２４７は、第２ＬＥＤスタック２３３を第３ＬＥＤスタック２４３に結合する。第３ボンディング層２４７は、第２反射層２６７と第３－２オーミック電極２４５との間に介挿可能で、第２反射層２６７を第３－２オーミック電極２４５にボンディングすることができる。第３ボンディング層２４７は、ＡｕＳｎのような金属ボンディング層をさらに含んでもよいし、これに限定されない。これとは別に、第３ボンディング層２４７は、第１ボンディング層２５３と実質的に同一のボンディング素材で形成されてもよい。
【0256】
下部絶縁層２６８は、第１～第３ＬＥＤスタック２２３、２３３、２４３を覆うこともできる。下部絶縁層２６８は、第１ＬＥＤスタック２２３の周りに露出する反射性電極２２５を覆う。特に、下部絶縁層２６８は、電気接続通路を提供する開口を有してもよい。
【0257】
上部絶縁層２６９は、下部絶縁層２６８を覆う。上部絶縁層２６９は、電気接続通路を提供する開口を有してもよい。
【0258】
下部絶縁層２６８と上部絶縁層２６９は、任意の絶縁素材、例えば、酸化シリコンや窒化シリコンで形成されてもよいし、これらに限定されない。
【0259】
図３８および図３９に示されるように、相互接続ライン２７１、２７３、２７５は、反射性電極２２５に直交するように配置されてもよい。相互接続ライン２７１、２７５は、上部絶縁層２６９上に配置され、それぞれ接続部２７１ａ、２７５ａを介して第３－１オーミック電極２４９と第１－１オーミック電極２２９に接続されてもよい。例示的な実施例において、上部絶縁層２６９と下部絶縁層２６８は、第３－１オーミック電極２４９と第１－１オーミック電極２２９を露出する開口を有してもよい。
【0260】
相互接続ライン２７３は、下部絶縁層２６８上に配置され、反射性電極２２５から絶縁される。相互接続ライン２７３は、下部絶縁層２６８と上部絶縁層２６９との間に配置されてもよいし、接続部２７３ａを介して第２－１オーミック電極２３９に接続されてもよい。例示的な実施例において、下部絶縁層２６８は、第２－１オーミック電極２３９を露出する開口を有する。
【0261】
接続部２７７ａ、２７７ｂは、上部絶縁層２６８と下部絶縁層２６９との間に配置され、電極パッド２４６、２３６を反射性電極２２５に電気的に接続する。例示的な実施例において、下部絶縁層２６８は、電極パッド２３６、２４６と反射性電極２２５を露出する開口を有してもよい。
【0262】
相互接続ライン２７１と相互接続ライン２７３は、上部絶縁層２６９によって互いに絶縁され、垂直方向に重なるように配置されてもよい。
【0263】
それぞれのピクセルの電極は、データラインとスキャンラインに接続される。特に、相互接続ライン２７１、２７５は、下部絶縁層２６８上に形成され、相互接続ライン２７３は、下部絶縁層２６８と上部絶縁層２６９との間に配置される。しかし、本発明の概念はこれに限定されない。例えば、相互接続ライン２７１、２７３、２７５のすべては、下部絶縁層２６８上に形成されてもよいし、上部絶縁層８１によって覆われてもよいし、接続部２７１ａ、２７５ａは、上部絶縁層２６９上に形成されてもよい。
【0264】
次に、例示的な実施例により、ディスプレイデバイス２０００Ａを製造する方法を説明する。
【0265】
【0266】
まず、図４１Ａを参照する。第１ＬＥＤスタック２２３が第１基板２２１上に成長する。第１基板２２１は、例えば、ＧａＡｓ基板であってもよい。また、第１ＬＥＤスタック２２３は、ＡｌＧａＩｎＰ系半導体層で形成されてもよいし、第１導電型半導体層２２３ａ、アクティブ層および第２導電型半導体層２２３ｂを含む。
【0267】
その後、反射性電極２２５が第１ＬＥＤスタック２２３上に形成される。反射性電極２２５は、例えば、Ａｕ－Ｚｎ合金またはＡｕ－Ｂｅ合金で形成されてもよい。
【0268】
反射性電極２２５は、リフトオフ工程により形成されてもよいし、特定の形状を有するようにパターン化されてもよい。例えば、反射性電極２２５は、複数のピクセルに沿って延びるようにパターン化されてもよい。しかし、本発明はこれに限定されない。これとは別に、反射性電極２２５は、パターン化なしに第１ＬＥＤスタック２２３の全体上部表面上に形成されるか、その上に形成された後にパターン化されてもよい。
【0269】
反射性電極２２５は、第１ＬＥＤスタック２２３の第２導電型半導体層２２３ｂ、例えば、ｐ型半導体層とオーミックコンタクトを形成してもよい。
【0270】
図４１Ｂを参照する。第２ＬＥＤスタック２３３が第２基板２３１上に成長し、第２－２オーミック電極２３５が第２ＬＥＤスタック２３３上に形成される。第２ＬＥＤスタック２３３は、ＧａＮ系半導体層で形成されてもよいし、第１導電型半導体層２３３ａ、ＧａＩｎＮ井戸層および第２導電型半導体層２３３ｂを含んでもよい。第２基板２３１は、その上にＧａＮ系半導体層を成長させることができる基板であり、第１基板２２１と異なっていてもよい。第２ＬＥＤスタック２３３のＧａＩｎＮの組成は、第２ＬＥＤスタック２３３が、例えば、緑色光を放出できるように決定可能である。第２－２オーミック電極２３５は、第２ＬＥＤスタック２３３の第２導電型半導体層２３３ｂ、例えば、ｐ型半導体層とオーミックコンタクトを形成する。第２－２オーミック電極２３５は、第２ＬＥＤスタック２３３から生成される光を反射する反射層を含んでもよい。
【0271】
ボンディング素材層２３７ａは、第２－２オーミック電極２３５上に形成されてもよい。ボンディング素材層２３７ａは、ＡｕＳｎのような金属層を含んでもよいが、これに限定されない。
【0272】
図４１Ｃを参照する。第３ＬＥＤスタック２４３が第３基板２４１上に成長し、第３－２オーミック電極２４５が第３ＬＥＤスタック２４３上に形成される。第３ＬＥＤスタック２４３は、ＧａＮ系半導体層で形成されてもよいし、第１導電型半導体層２４３ａ、ＧａＩｎＮ井戸層および第２導電型半導体層２４３ｂを含んでもよい。第３基板２４１は、その上にＧａＮ系半導体層を成長させることができる基板であり、第１基板２２１と異なっていてもよい。第３ＬＥＤスタック２４３のＧａＩｎＮの組成は、第３ＬＥＤスタック２４３が、例えば、青色光を放出できるように決定可能である。第３－２オーミック電極２４５は、第３ＬＥＤスタック２４３の第２導電型半導体層２４３ｂ、例えば、ｐ型半導体層とオーミックコンタクトを形成する。第３－２オーミック電極２４５は、第３ＬＥＤスタック２４３から生成される光を反射する反射層を含んでもよい。
【0273】
ボンディング素材層２４７ａは、第３－２オーミック電極２４５上に形成されてもよい。ボンディング素材層２４７ａは、ＡｕＳｎのような金属層を含んでもよいが、これに限定されない。
【0274】
第１ＬＥＤスタック２２３、第２ＬＥＤスタック２３３および第３ＬＥＤスタック２４３がそれぞれ異なる基板上に成長し、第１～第３ＬＥＤスタック２２３、２３３および２４３を形成する順序は特に限定されない。
【0275】
図４２Ａおよび図４２Ｂを参照する。図４１Ａの第１ＬＥＤスタック２２３は、第１ボンディング層２５３を介して支持基板２５１の上部側に結合される。反射性電極２２５は、支持基板２５１に面するように配置されてもよいし、第１ボンディング層２５３にボンディングされてもよい。第１基板２２１は、化学的エッチングなどによって第１ＬＥＤスタック２２３から除去される。このように、第１ＬＥＤスタック２２３の第１導電型半導体層２２３ａの上部表面が露出する。粗い表面が、例えば、表面テクスチャリングによって第１導電型半導体層２２３ａの露出した表面上に形成されてもよい。
【0276】
その後、第１－１オーミック電極２２９が第１ＬＥＤスタック２２３の露出した表面上に形成される。オーミック電極２２９は、例えば、Ａｕ－Ｔｅ合金またはＡｕ－Ｇｅ合金で形成されてもよい。オーミック電極２２９は、それぞれのピクセル領域に形成されてもよい。オーミック電極２２９は、各ピクセル領域で一側に向かって配置されてもよい。オーミック電極２２９は、図４２Ａに示されるように、パッド領域と延長部とを含んでもよい。ここで、延長部は、実質的に反射性電極２２５の長手方向に延びてもよい。
【0277】
図４３Ａおよび図４３Ｂを参照する。第１透明絶縁層２６１が第１ＬＥＤスタック２２３上に形成され、その後、第１反射層２６３がその上に形成される。図示のように、第１透明絶縁層２６１は、第１－１オーミック電極２２９を覆うように形成されてもよいし、第１反射層２６３は、第１－１オーミック電極２２９を覆わなくてもよい。しかし、本発明はこれに限定されない。例えば、第１反射層２６３は、第１－１オーミック電極２２９を覆うこともできる。
【0278】
ボンディング素材層２３７ｂが第１反射層２６３上に形成され、図４１Ｂの第２ＬＥＤスタック２３３がボンディング素材層２３７ｂの上部側に結合される。ボンディング素材層２３７ａは、支持基板２５１に面するように配置され、ボンディング素材層２３７ａにボンディングされて第２ボンディング層２３７を形成し、該第２ボンディング層２３７によって、第１ＬＥＤスタック２２３が第２ＬＥＤスタック２３３に結合される。
【0279】
第２基板２３１は、レーザリフトオフまたは化学的リフトオフによって第２ＬＥＤスタック２３３から除去される。このように、第２ＬＥＤスタック２３３の第１導電型半導体層２３３ａの上部表面が露出する。粗い表面が、表面テクスチャリングなどによって第１導電型半導体層２３３ａの露出した表面上に形成されてもよい。
【0280】
図４４Ａおよび図４４Ｂを参照する。まず、第２透明絶縁層２６５が第２ＬＥＤスタック２３３上に形成され、その後、第２反射層２６７がその上に形成される。この後、ボンディング素材層２４７ｂが第２反射層２６７上に形成され、図４２Ｂの第２ＬＥＤスタック２３３は、ボンディング素材層２４７ｂの上部側に結合される。ボンディング素材層２４７ａは、支持基板２５１に面するように配置され、ボンディング素材層２４７ａにボンディングされて第３ボンディング層２４７を形成し、該第３ボンディング層２４７によって、第２ＬＥＤスタック２３３が第３ＬＥＤスタック２４３に結合される。
【0281】
第３基板２４１は、レーザリフトオフまたは化学的リフトオフによって第３ＬＥＤスタック２４３から除去される。このように、第３ＬＥＤスタック２４３の第１導電型半導体層２４３ａの上部表面が露出する。粗い表面が、表面テクスチャリングなどによって第１導電型半導体層２４３ａの露出した表面上に形成されてもよい。
【0282】
次に、第３－１オーミック電極２４９が第１導電型半導体層２４３ａ上に形成される。第３－１オーミック電極２４９は、ピクセルの他側に向かって形成されて、第１－１オーミック電極２２９に対向してもよい。第３－１オーミック電極２４９は、パッド領域と延長部とを含んでもよい。延長部は、実質的に反射性電極２２５の長手方向に延びてもよい。
【0283】
図４５Ａと図４５Ｂを参照する。それぞれのピクセル領域で、第３ＬＥＤスタック２４３は、第３ＬＥＤスタック２４３をパターン化することにより、第３サブピクセルＢの領域を除いて除去される。このように、第３－２オーミック電極２４５は、図示のように露出する。また、凹部が、第３サブピクセルＢ用の領域で第３ＬＥＤスタック２４３上に形成されてもよい。
【0284】
電極パッド２４６が凹部に露出する第３－２オーミック電極２４５上に形成されてもよい。第３－２オーミック電極２４５と電極パッド２４６が別途の工程により形成されるものとして記載されるが、いくつかの例示的な実施例において、第３－２オーミック電極２４５と電極パッド２４６は、同一の工程により併せて形成されてもよい。例えば、第３－２オーミック電極２４５が露出した後、第３－１オーミック電極２４９と電極パッド２４６は、例えば、リフトオフ工程により併せて形成されてもよい。
【0285】
図４６Ａおよび図４６Ｂを参照する。各ピクセル領域で、第３－２オーミック電極２４５、第３ボンディング層２４７、第２反射層２６７および第２透明絶縁層２６５は、順にパターン化されて第２ＬＥＤスタック２３３を露出する。第３－２オーミック電極２４５は、第３サブピクセルＢ用の領域近傍に制限的に配置される。
【0286】
各ピクセル領域で、第２－１オーミック電極２３９が第２ＬＥＤスタック２３３上に形成される。図４６Ａに示されるように、第２－１オーミック電極２３９は、パッド領域と延長部とを含んでもよい。延長部は、実質的に反射性電極２２５の長手方向に延びてもよい。第２－１オーミック電極２３９は、第１導電型半導体層２３３ａとオーミックコンタクトを形成する。図示のように、第２－１オーミック電極２３９は、第１－１オーミック電極２２９と第３－１オーミック電極２４９との間に配置されてもよいし、これに限定されない。
【0287】
図４７Ａおよび図４７Ｂを参照する。第２ＬＥＤスタック２３３は、第２ＬＥＤスタック２３３をパターン化することにより、各ピクセルで第２サブピクセルＧの領域を除いて除去される。第２サブピクセルＧ用の領域で、第２ＬＥＤスタック２３３は、第３ＬＥＤスタック２４３と重なってもよい。
【0288】
第２ＬＥＤスタック２３３がパターン化されるので、第２－２オーミック電極２３５が露出する。第２ＬＥＤスタック２３３は、凹部を含むことが可能で、電極パッド２３６は、凹部で第２－２オーミック電極２３５上に形成できる。
【0289】
第２－１オーミック電極２３９と電極パッド２３６は、別途の工程により形成されるものとして記載されるが、いくつかの例示的な実施例において、第２－１オーミック電極２３９と電極パッド２３６は、同一の工程により併せて形成されてもよい。例えば、第２－２オーミック電極２３５が露出した後、第２－１オーミック電極２３９と電極パッド２３６は、例えば、リフトオフ工程などによって併せて形成されてもよい。
【0290】
図４８Ａおよび図４８Ｂを参照する。第２－２オーミック電極２３５、第２ボンディング層２３７、第１反射層２６３および第１透明絶縁層２６１は、順にパターン化されて第１ＬＥＤスタック２２３を露出する。第２－２オーミック電極２３５は、第２サブピクセルＧ用の領域近傍に制限的に配置される。
【0291】
各ピクセル領域で、第１ＬＥＤスタック２２３上に形成された第１－１オーミック電極２２９が露出する。図４８Ｂに示されるように、第１－１オーミック電極２２９は、パッド領域と延長部とを含んでもよい。延長部は、実質的に反射性電極２２５の長手方向に延びてもよい。
【0292】
図４９Ａおよび図４９Ｂを参照する。第１ＬＥＤスタック２２３が、第１ＬＥＤスタック２２３をパターン化することにより、各ピクセルで第１サブピクセルＲの領域を除いて除去される。第１－１オーミック電極２２９は、第１サブピクセルＲ用の領域で保持できる。第１ＬＥＤスタック２２３は、第２ＬＥＤスタック２３３および第３ＬＥＤスタック２４３と重なる。特に、第２ＬＥＤスタック２３３と第３ＬＥＤスタック２４３は、第１ＬＥＤスタック２２３の上部表面に制限的に配置される。
【0293】
第１ＬＥＤスタック２２３がパターン化されるので、反射性電極２２５は露出し、第１ボンディング層２５３の表面は部分的に露出してもよい。他の例示的な実施例において、絶縁層が第１ボンディング層２５３上に配置されてもよい。この場合に、絶縁層は露出し、第１ボンディング層２５３の表面は露出しなくてもよい。
【0294】
図５０Ａおよび図５０Ｂを参照する。下部絶縁層２６８が形成される。下部絶縁層２６８は、第１～第３ＬＥＤスタック２２３、２３３、２４３、反射性電極２２５および第１ボンディング層２５３を覆うこともできる。下部絶縁層２６８は、パターン化されて開口を形成してもよいし、これらの開口は、第１－１オーミック電極２２９、第２－１オーミック電極２３９、第３－１オーミック電極２４９、電極パッド２３６、２４６および反射性電極２２５を露出する。
【0295】
図５１を参照する。相互接続ライン２７３と接続部２７３ａ、２７７ａ、２７７ｂが下部絶縁層２６８上に形成される。接続部２７３ａは、第２－１オーミック電極２３９を相互接続ライン２７３に接続し、接続部２７７ａは、電極パッド２４６を反射性電極２２５に接続し、接続部２７７ｂは、電極パッド２３６を反射性電極２２５に接続する。図５１のラインＡ－Ａに沿った横断面図は、図５０Ｂと同一であり、それによって、重複を回避するように省略される。
【0296】
図５２Ａおよび図５２Ｂを参照する。上部絶縁層２６９が形成される。上部絶縁層２６９は、相互接続ライン２７３と接続部２７３ａ、２７７ａ、２７７ｂを覆う。上部絶縁層２６９はパターン化されて、第１－１オーミック電極２２９と第３－１オーミック電極２４９のパッド領域を露出してもよい。
【0297】
図５３を参照する。相互接続ライン２７１、２７５と接続部２７１ａ、２７５ａが上部絶縁層２６９上に形成される。接続部２７１ａは、相互接続ライン２７１を第３－１オーミック電極２４９に接続し、接続部２７５ａは、相互接続ライン２７５を第１－１オーミック電極２２９に接続する。
【0298】
この方式により、図３８と図３９を参照して記載したディスプレイデバイス２０００Ａが提供されてもよい。図５３のラインＡ－Ａに沿った横断面図は、図５２Ｂと同一であり、それによって、重複を回避するように省略される。
【0299】
ピクセルが示される例示的な実施例でパッシブマトリクス方式で駆動されるものとして記載されるが、本発明の概念はこれに限定されず、ピクセルは、いくつかの例示的な実施例でアクティブマトリクス方式で駆動できる。
【0300】
図５４は、他の例示的な実施例により、ディスプレイデバイスの概略横断面図である。反射性電極２２５は、図４１Ａに示されるように、第２導電型半導体層２２３ｂ上に直に形成されてもよいが、本発明の概念はこれに限定されない。
【0301】
特に、図５４を参照する。反射性電極２２５は、オーミックコンタクト層２２５ａと反射層２２５ｂとを含んでもよい。オーミックコンタクト層２２５ａは、例えば、Ａｕ－Ｚｎ合金またはＡｕ－Ｂｅ合金で形成されてもよいし、反射層２２５ｂは、Ａｌ、ＡｇまたはＡｕで形成されてもよい。反射層２２５ｂがＡｕで形成されるときには、反射層２２５ｂは、第１ＬＥＤスタック２２３から生成される光、例えば、赤色光に対して相対的に高い反射度を示すこともでき、第２ＬＥＤスタック２３３と第３ＬＥＤスタック２４３から生成される光、例えば、緑色光や青色光に対して相対的に低い反射度を示すこともできる。
【0302】
絶縁層２２７は、反射層２２５ｂと第２導電型半導体層２２３ｂとの間に配置されてもよい。絶縁層２２７は、第２導電型半導体層２２３ｂを露出する開口を有してもよいし、オーミックコンタクト層２２５ａは、絶縁層２２７の開口に形成されてもよい。
【0303】
反射層２２５ｂが絶縁層２２７を覆うので、全方向反射器（ＯＤＲ）は、高い屈折率を有する第１ＬＥＤスタック２２３、低い屈折率を有する絶縁層２２７および反射層２２５ｂの積層構造によって形成されてもよい。
【0304】
反射性電極２２５は、次の工程により形成されてもよい。まず、第１ＬＥＤスタック２２３は、基板２２１上に成長し、絶縁層２２７は、第１ＬＥＤスタック２２３上に形成される。その後、開口は、絶縁層２２７をパターン化することにより形成される。例えば、ＳｉＯ２が第１ＬＥＤスタック２２３上に形成され、フォトレジストがその上に蒸着され、その後に、フォトリソグラフィーと現像によりフォトレジストパターンを形成する。その後、ＳｉＯ２層は、エッチングマスクとしてフォトレジストパターンを用いてパターン化されて、開口がその内部に形成される絶縁層２２７を形成する。
【0305】
その後、オーミックコンタクト層２２５ａが絶縁層２２７の開口に形成される。オーミックコンタクト層２２５ａは、例えば、リフトオフ工程により形成されてもよい。オーミックコンタクト層２２５ａの形成後、反射層２２５ｂは、オーミックコンタクト層２２５ａと絶縁層２２７を覆うように形成される。反射層２２５ｂは、例えば、リフトオフ工程により形成されてもよい。反射層２２５ｂは、図示のように、オーミックコンタクト層２２５ａを部分的または完全に覆うこともできる。反射性電極２２５は、オーミックコンタクト層２２５ａと反射層２２５ｂによって形成される。反射性電極２２５の形状は、上述した反射性電極の形状と実質的に同一であり、それによって、その詳細な記載は重複を回避するように省略される。
【0306】
第１ＬＥＤスタック２２３が赤色光を放出するようにＡｌＧａＩｎＰ系半導体層で形成されるものとして記載されても、本発明の概念はこれに限定されない。例えば、第１ＬＥＤスタック２２３は、緑色光や青色光を放出することもできる。この場合に、第１ＬＥＤスタック２２３は、ＡｌＧａＩｎＮ系半導体層で形成されてもよい。また、第２ＬＥＤスタック２３３や第３ＬＥＤスタック２４３は、ＡｌＧａＩｎＰ系半導体層で形成されてもよい。
【0307】
例示的な実施例により、複数のピクセルがウエハボンディングによってウエハレベルで形成可能で、発光ダイオードの個別のマウントのための必要性を省くことができる。
【0308】
特定の例示的な実施例および実施形態が本明細書で説明されたが、他の実施例および変形例もこのような説明から明らかになろう。したがって、本発明の概念はこのような実施例に限定されず、当業界における通常の知識を有する者にとって自明なように、添付した請求の範囲のより広い範囲および多様な自明な変形例と等価の配置に限定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40A】
【図40B】
【図40C】
【図40D】
【図41A】
【図41B】
【図41C】
【図42A】
【図42B】
【図43A】
【図43B】
【図44A】
【図44B】
【図45A】
【図45B】
【図46A】
【図46B】
【図47A】
【図47B】
【図48A】
【図48B】
【図49A】
【図49B】
【図50A】
【図50B】
【図51】
【図52A】
【図52B】
【図53】
【図54】