▶ イクシス・リミテッド・ライアビリティ・カンパニーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-03-08
(45)【発行日】2023-03-16
(54)【発明の名称】電荷キャリア取出インバースダイオード
(51)【国際特許分類】
H01L 29/861 20060101AFI20230309BHJP
H01L 29/868 20060101ALI20230309BHJP
H01L 29/06 20060101ALI20230309BHJP
【ＦＩ】
H01L29/91 K
H01L29/06 301G
H01L29/06 301M
H01L29/06 301V
H01L29/91 C
H01L29/91 D
【請求項の数】
19
【外国語出願】
(21)【出願番号】P 2020184607
(22)【出願日】2020-11-04
(62)【分割の表示】P 2018161815の分割
【原出願日】2018-08-30
(65)【公開番号】P2021090045
(43)【公開日】2021-06-10
【審査請求日】2021-08-27
(31)【優先権主張番号】15/693,392
(32)【優先日】2017-08-31
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】518270252
【氏名又は名称】イクシス・リミテッド・ライアビリティ・カンパニー
【氏名又は名称原語表記】ＩＸＹＳ， ＬＬＣ
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100206140
【弁理士】
【氏名又は名称】大釜 典子
(74)【代理人】
【識別番号】100221589
【弁理士】
【氏名又は名称】中谷 俊博
(72)【発明者】
【氏名】キョンウク・ソク
【審査官】上田 智志
(56)【参考文献】
【文献】特開平０２－０６６９７７（ＪＰ，Ａ）
【文献】特開２０１４－０１１２１３（ＪＰ，Ａ）
【文献】特開平１０－０９３１１３（ＪＰ，Ａ）
【文献】特開２０１６－０２５２３６（ＪＰ，Ａ）
【文献】特表２０１３－５４５２９５（ＪＰ，Ａ）
【文献】米国特許第８７１６７４５（ＵＳ，Ｂ２）
【文献】米国特許出願公開第２０１７／０１７８９４７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／０６、２９／８６１、２９／８６８
(57)【特許請求の範囲】
【請求項1】
半導体上面と、半導体底面と、周側縁とを有する半導体デバイスダイであって、前記半導体デバイスダイは、前記半導体デバイスダイの前記半導体底面から上方に広がって、前記半導体デバイスダイの前記周側縁に向かって横向きに外側方向にも広がっている、底側Ｐ型シリコン領域と、
前記底側Ｐ型シリコン領域上に配置されたＮ－型シリコン領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記底側Ｐ型シリコン領域に接しており、それによりＰ型アイソレーション構造を形成し、また、前記Ｐ型シリコン周側壁領域は、前記Ｎ－型シリコン領域を側方から取り囲み、前記Ｎ－型シリコン領域を前記半導体デバイスダイの前記周側縁から分離する、Ｐ型シリコン周側壁領域と、
前記Ｎ＋型コンタクト領域及び前記Ｐ＋型電荷キャリア取出領域上に配置される上側金属電極と、
前記半導体デバイスダイの前記半導体底面に配置される底側金属電極と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＰ＋型浮遊電界リングであって、前記Ｐ＋型浮遊電界リングは前記Ｎ型空乏停止領域の周囲を側方から取り囲むが、前記Ｎ－型シリコン領域のＮ－型シリコンによって前記Ｎ型空乏停止領域から分離される、Ｐ＋型浮遊電界リングと、を含む半導体デバイスダイであって、
上面視において、前記Ｐ＋型電荷キャリア取出領域の総面積は前記Ｎ＋型コンタクト領域の総面積よりも大きく、
上面視において、前記Ｎ＋型コンタクト領域は島状であり、且つ前記Ｐ＋型電荷キャリア取出領域によって側方から囲まれている、半導体デバイスダイ。
【請求項2】
前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は、１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は、３×１０１７原子／ｃｍ３未満のＰ型ドーパント濃度を有する、請求項１に記載の半導体デバイスダイ。
【請求項3】
前記Ｎ＋型コンタクト領域は複数のＮ＋型コンタクト領域のうちの１つであり、前記複数のＮ＋型コンタクト領域は２次元配列で配置されており、前記Ｎ＋型コンタクト領域の各々は前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれている、請求項１に記載の半導体デバイスダイ。
【請求項4】
前記半導体デバイスダイはディスクリートダイオードデバイスである、請求項１に記載の半導体デバイスダイ。
【請求項5】
前記半導体デバイスダイは、前記上側金属電極および前記底側金属電極以外に、他の金属電極を含まない、請求項１に記載の半導体デバイスダイ。
【請求項6】
前記Ｎ型空乏停止領域には前記上側金属電極と接触している部分がない、請求項１に記載の半導体デバイスダイ。
【請求項7】
前記半導体デバイスダイにはエピタキシャルシリコン材料である部分がない、請求項１に記載の半導体デバイスダイ。
【請求項8】
前記底側Ｐ型シリコン領域はバルクウェハシリコン材料からなり、前記Ｎ－型シリコン領域はエピタキシャルシリコン材料からなる、請求項１に記載の半導体デバイスダイ。
【請求項9】
前記半導体デバイスダイの前記周側縁のシリコンのいくつかはＮ型シリコンである、請求項１に記載の半導体デバイスダイ。
【請求項10】
前記半導体デバイスダイの前記周側縁のシリコンにはＮ型シリコンである部分がない、請求項１に記載の半導体デバイスダイ。
【請求項11】
前記Ｐ型シリコン周側壁領域はアルミニウムでドープされている、請求項１に記載の半導体デバイスダイ。
【請求項12】
リング状Ｎ＋型空乏停止リングであって、前記リング状Ｎ＋型空乏停止リングは前記半導体上面から下方に広がり、前記リング状Ｎ＋型空乏停止リングは前記Ｐ＋型電荷キャリア取出領域の周囲を側方から取り囲み、前記リング状Ｎ＋型空乏停止リングは前記Ｎ型空乏停止領域の境界を示す外側の周囲の境界線を有し、前記リング状Ｎ＋型空乏停止リングには前記Ｎ－型シリコン領域のどのＮ－型シリコンにも接する部分がない、リング状Ｎ＋型空乏停止リング、をさらに含む請求項１に記載の半導体デバイスダイ。
【請求項13】
前記底側Ｐ型シリコン領域は、前記半導体デバイスダイの順方向伝導状態において、電子が前記Ｎ－型シリコン領域から前記透明アノード領域の全てを通り抜けて前記底側金属電極まで通るように電子を伝導させる手段である、請求項２に記載の半導体デバイスダイ。
【請求項14】
半導体上面と、半導体底面と、周側縁とを有する２電極インバースダイオードダイであって、前記２電極インバースダイオードダイは、Ｐ型シリコンの透明アノード領域であって、前記透明アノード領域は前記２電極インバースダイオードダイの前記半導体底面から上方に広がり、前記透明アノード領域は１０ミクロン未満の厚さであり、前記透明アノード領域は前記半導体底面に隣接してＰ型ドーパント濃度を有し、前記Ｐ型ドーパント濃度は３×１０１７原子／ｃｍ３未満である、Ｐ型シリコンの透明アノード領域と、
前記透明アノード領域上に配置されているＮ－型シリコン領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記透明アノード領域と接しており、それによってＰ型アイソレーション構造を形成し、前記Ｐ型アイソレーション構造は、前記Ｎ－型シリコン領域を側方から取り囲み、前記Ｎ－型シリコン領域を前記２電極インバースダイオードダイの前記周側縁から分離し、また、前記Ｐ型アイソレーション構造は、前記Ｎ－型シリコン領域の下にもあり、前記Ｎ－型シリコン領域を前記半導体底面から分離する、Ｐ型シリコン周側壁領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記Ｎ＋型コンタクト領域上に配置され、前記Ｎ＋型コンタクト領域と接している上側金属電極と、
前記２電極インバースダイオードダイの前記半導体底面に配置される底側金属電極と、 前記２電極インバースダイオードダイが順方向伝導状態で動作しているときに、取り出された正孔が前記半導体上面の方に流れるように、前記Ｎ型空乏停止領域から連続的に正孔を取り出す、局在電荷取出電界を発生させる手段であって、前記取り出された正孔に起因する電荷は前記上側金属電極の外に流れ出す電流の形で前記２電極インバースダイオードダイから放出される、手段と、を備え、
前記２電極インバースダイオードダイは、前記上側金属電極および前記底側金属電極以外に、他の金属電極を含まず、
局在電荷取出電界を発生させる前記手段は、Ｐ＋型電荷キャリア取出領域を含み、
上面視において、前記Ｐ＋型電荷キャリア取出領域の総面積は前記Ｎ＋型コンタクト領域の総面積よりも大きく、
上面視において、前記Ｎ＋型コンタクト領域は島状であり、且つ前記Ｐ＋型電荷キャリア取出領域によって側方から囲まれている２電極インバースダイオードダイ。
【請求項15】
前記透明アノード領域は、前記２電極インバースダイオードダイの前記順方向伝導状態において、前記Ｎ－型シリコン領域から透明アノード領域の全てを通り抜けて前記底側金属電極まで電子が通るように電子を伝導させる手段である、請求項１４に記載の２電極インバースダイオードダイ。
【請求項16】
（ａ）半導体上面からＮ－型シリコン領域まで下方に広がっているＮ型空乏停止領域を形成する工程と、（ｂ）Ｐ＋型電荷キャリア取出領域が前記Ｎ型空乏停止領域まで広がるように、前記半導体上面から下方に広がっているＰ＋型電荷キャリア取出領域を形成する工程と、
（ｃ）Ｎ＋型コンタクト領域が前記Ｎ型空乏停止領域まで広がるように、前記半導体上面から下方に広がっているＮ＋型コンタクト領域を形成する工程と、
（ｄ）インバースダイオード構造の上側金属電極を形成する工程であって、前記上側金属電極は前記Ｎ＋型コンタクト領域及びＰ＋型電荷キャリア取出領域上に配置される、前記インバースダイオード構造の上側金属電極を形成する工程と、
（ｅ）底側Ｐ型シリコン領域を形成する工程であって、前記Ｎ－型シリコン領域は前記底側Ｐ型シリコン領域上に配置されかつ前記底側Ｐ型シリコン領域と隣接し、前記底側Ｐ型シリコン領域は半導体底面から上方に広がり、前記底側Ｐ型シリコン領域は前記インバースダイオード構造のダイ領域の中央領域を前記ダイ領域の周囲部分から分離するＰ型アイソレーション構造の一部である、底側Ｐ型シリコン領域を形成する工程と、
（ｆ）前記インバースダイオード構造の底側金属電極を形成する工程であって、前記底側金属電極は前記半導体底面に配置され、前記インバースダイオード構造の前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は、１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は、３×１０１７原子／ｃｍ３未満のＰ型ドーパント濃度を有する、前記インバースダイオード構造の底側金属電極を形成する工程と、を含み、
上面視において、前記Ｐ＋型電荷キャリア取出領域の総面積は前記Ｎ＋型コンタクト領域の総面積よりも大きく、
上面視において、前記Ｎ＋型コンタクト領域は島状であり、且つ前記Ｐ＋型電荷キャリア取出領域によって側方から囲まれている、インバースダイオード構造を製造する方法。
【請求項17】
前記ダイ領域はウェハの一部であり、さらに（ｇ）工程（ａ）の後、工程（ｆ）の前にウェハの裏面を薄化する工程を含む、請求項１６に記載の方法。
【請求項18】
前記Ｐ型アイソレーション構造は、さらにＰ型シリコン周側壁領域を含み、前記Ｐ型シリコン周側壁領域は前記半導体上面から前記Ｎ－型シリコン領域を通って前記底側Ｐ型シリコン領域まで下方に広がっている、請求項１６に記載の方法。
【請求項19】
ウェハの、周端部がより厚く、中央部がより薄くなるように、工程（ｇ）でウェハの裏面が薄化される、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
記載される実施形態は、インバースダイオードデバイス(inverse diode devices)及び関連する方法に関する。
【背景技術】
【0002】
高い逆降伏電圧特性(reverse breakdown voltage capabilities)を有する、商業的に利用できるパワーダイオードのほとんど全ての種類は、Ｎ－型底側カソードも有する。まれな例外として、イクシス社、カルフォルニア州、ミルピタス、バックアイドライブ１５９０、から商業的に利用可能な、いわゆる「インバースダイオード」又は「リバースダイオード(reverse diode)」がある。これらの普通ではないダイオードは、Ｐ型周側壁拡散領域だけではなく底側Ｐ型アノード領域も含む、Ｐ型アイソレーション構造(P type isolation structures)を有する。これらの普通ではないダイオードは、他種のダイオードと比較して、いくつかの優れた特性を有する。例えば、それらは、高い逆降伏電圧を有し得る一方で、同時に優れたダイナミックロバスト性を示す。このインバースダイオード構造を新しい用途領域に拡張する方法が求められている。
【発明の概要】
【0003】
新規インバースダイオードデバイスダイ（又は新規インバースダイオードデバイスチップ：A novel inverse diode device die）はわずかにドープされた底側Ｐ－型シリコン領域を有する。この底側領域は、そのようなＰ型ドーパント濃度を有し、それがいわゆる「透明アノード」として機能するような厚さを有する。インバースダイオードデバイスダイの中央活性領域は、Ｐ型シリコン周側壁領域によってダイ（又はチップ：die）の周側端から分離される。Ｐ型シリコン周側壁領域及び底側Ｐ－型シリコン領域は共に、Ｐ型アイソレーション構造を形成する。このＰ型アイソレーション構造のＰ型シリコンは、ダイの中央活性領域におけるＮ－型シリコンを、底側から底部を囲むだけでなく、側面からも完全に囲む。好ましい実施形態では、インバースダイオードデバイスダイはエピタキシャルシリコンを含まないが、むしろ全てのシリコン領域は浮遊帯バルクシリコンウェハ材料の領域である。一例では、わずかにドープされた底側Ｐ－型シリコン領域は、１）１０ミクロン未満の厚さであり、２）３×１０１７原子／ｃｍ３未満の低いＰ型ドーパント濃度を有し、３）インバースダイオードデバイスダイの順方向伝導の間、Ｎ－型シリコン領域から、わずかにドープされた底側Ｐ－型シリコン領域を横切って下方に、底側アノード金属電極まで電子が再結合することなしに、電子が通ることを可能にする、「透明アノード」領域である。３×１０１７原子／ｃｍ３のＰ型ドーパント濃度は底側アノード金属電極に隣接している底側Ｐ－型シリコン領域と隣接した半導体底面で測定される。
【0004】
新規インバースダイオードデバイスダイは「高速」である（すなわち、新規「Ｐ＋型電荷キャリア取出領域」の存在に起因して、及び透明アノードに起因して、小さいピークの逆回復電流（Ｉｒｒ）を有する）。インバースダイオードデバイスダイの順方向伝導の間、正孔は新規Ｐ＋型電荷キャリア取出領域により作られる電場により連続的に取り出される。正孔は、上側カソード金属電極に向かって、上方にＰ＋型電荷キャリア取出領域を通過する。さらに、電子はＮ－型ドリフト領域から取り出される。これらの取り出された電子は、わずかにドープされた底側Ｐ－型シリコン領域の全てを通り抜けて、下層のアノード金属電極まで、底側Ｐ－型シリコン領域で再結合することなしに、下方に通る。これらの２つの機構に起因して、順方向伝導の間、ダイオードのＮ－型ドリフト領域中の電荷キャリア（正孔及び電子の両方）の濃度は減少する。
【0005】
インバースダイオードデバイスダイにわたる電圧が、それから逆バイアス電圧に切り替わるとき、ピーク逆回復電流（Ｉｒｒ（ｐｅａｋ））の大きさは、ダイオードが逆阻止状態の動作を開始し得る前に、除去される必要がある電荷キャリアの数がより少なくなることに起因して、小さくなる。有利なことには、インバースダイオードデバイスダイは、ライフタイムキラー、電荷トラップイオン又は原子、付加されるシリコン結晶欠陥、及び／又は他の再結合中心構造を含む必要なしに、高速である。インバースダイオードデバイスダイは同時に以下の全てを有する所望の特性を有する：１）高電流順方向伝導状態における低い順方向電圧降下（Ｖｒ）、２）高電流順方向電流状態から逆電圧状態に切り替わるときの小さいピークの逆回復電流（Ｉｒｒ）、３）高い逆降伏電圧（Ｖｂｒ）という耐性、及び４）高電圧の静的逆阻止状態における小さい逆漏れ電流（Ｉｌｋ）。小さい逆漏れ電流は、高いジャンクション温度下において特に重要である。
【0006】
１つの特定の例では、ウェハの薄化(wafer thinning)は、中央Ｎ－型ドリフト領域の厚さが２５ミクロン越５０ミクロン未満であるように用いられる（一例では、それは２８ミクロンの厚さである）。この距離は、半導体底面の平面の法線に沿って測定され、底側Ｐ－型領域の上部からＮ型空乏ステッパー領域の底部までの直線に沿って広がっている。ウェハの薄化の使用により、極めて高い逆降伏電圧特性が必要とされないが、低い順方向電圧降下Ｖｆ及び小さいピークの逆回復電流Ｉｒｒの両方を有するファストダイオードが望まれる一定の用途に適用されうる、新規のＰ＋型電荷キャリア取出領域及び透明アノードの利点を可能にする。使用されるウェハの薄化は、従来のバックグラインド、又はＴＡＩＫＯプロセスバックグラインドでもよい。
【0007】
別の実施形態では、新規のインバースダイオードデバイスダイは、ダイの中央活性領域中のＮ－型シリコン領域を完全に囲むＰ型アイソレーション構造を有する。インバースダイオードデバイスダイは、その上側に新規の「Ｐ＋型電荷キャリア取出領域」を有するが、インバースダイオードデバイスの底側Ｐ型シリコン領域は透明アノードではない。
【0008】
別の新規態様では、ファストリカバリインバースダイオードが作られる半導体デバイス製造プロセスが開示される。ファストリカバリインバースダイオードは、底側透明アノードだけでなく、新規のＰ＋型電荷キャリア取出領域も有する。本製造方法では、上側シリコン領域を形成するために、上側プロセスはウェハ上で行われる。また、上側金属電極もウェハ上に形成される。ウェハはその後底側から薄化される。底側薄化後、Ｐ－型底側領域（透明アノード領域）が形成される。底側金属化後、ウェハは複数の同じファストリカバリインバースダイオードに単一化される。
【0009】
さらに別の新規態様では、ファストリカバリインバースダイオードが作られる半導体デバイス製造プロセスが開示される。ファストリカバリインバースダイオードは、底側透明アノードだけでなく、新規のＰ＋型電荷キャリア取出領域も有する。その方法では、ウェハは上側プロセスの前に（例えば通常のバックグラインド又はＴＡＩＫＯプロセスグラインドによって）底側から薄化される。これにより、グラインドされた底側シリコン表面は、薄化工程のグラインドで導入される結晶欠陥を低減するように処理され得る。この処理は、グラインドされた底側シリコン表面の犠牲酸化を含み得る。この処理後、透明アノードは底側から注入される。上側領域の形成はその後行われる。上側及び下部側の金属化後、結果として得られるウェハは複数の同じファストリカバリダイオードに単一化される。透明アノードが薄く、裏側のウェハ薄化により導入される結晶欠陥が望まない逆漏れ電流の増加を引き起こすケースでは、そのような欠陥が透明アノードＰＮ接合にあることを避けるために、グラインドされた底側表面を処理する能力は、特に利点がある。
【0010】
さらなる詳細及び実施形態及び方法は、以下の詳細な説明に記載される。この概要は本発明を規定すると主張していない。本発明は特許請求の範囲によって規定される。
【0011】
添付の図面では、同様の数字は同様の構成を示し、本発明の実施形態を説明する。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
（詳細な説明）
ここで、本発明の背景の例及びいくつかの実施形態を詳細に参照し、その例を添付の図面に示す。以下の明細書及び請求項において、第１の物体が第２の物体の「上に(over)」又は「上に(on)」配置されると言うとき、第１の物体は直接第２の物体の上に存在し得るか、又は第１と第２の物体の間に介在物が存在し得ると理解されるべきである。同様に、「上部に(top)」、「上側に(topside)」、「上に(up)」、「上方に(upward)」、「下に(down)」、「下方に(downward)」、「垂直に(vertically)」、「横向きに(laterally)」、「側面に(side)」、「下に(under)」、「裏面に(backside)」、「底部に(bottom)」及び「底側に(bottomside)」などの用語は、本明細書では、記載されている構造の異なる部分の間の相対的な方向を記載するのに使用され、記載されている全体構造は実際に３次元空間の何らかの方向を向き得ると理解されるべきである。明細書において、処理がウェハの底部に行われると記載されるとき、例えば、ドーパントが上方に拡散するように言われているときなど、ウェハはこれらの処理工程中に上下逆さまの方向を向いていてもよく、上部から規則正しく処理されてもよい、と理解される。以下の明細書において、Ｐ型シリコンは、概して、単にＰ型シリコンとして称されてもよく、又はそれがより特別にＰ＋＋型シリコン、Ｐ＋型シリコン、Ｐ型シリコン、又はＰ－型シリコンとして称されてもよい。Ｐ＋＋、Ｐ＋、Ｐ、Ｐ－の指示子は、おおよそ一般的な意味における、ドーパント濃度の相対的な範囲を指示すること意図する。例えば、Ｐ＋型シリコンとして記載されるシリコンとＰ型シリコンとして記載されるシリコンとの間の濃度範囲が重複してもよい。Ｐ＋型シリコンの底部におけるドーパント濃度範囲は、Ｐ型シリコンの上部のドーパント濃度範囲よりも低い。また、この特許文献において、Ｎ型シリコンを記載する同様の方法（ときどき、より特別にＮ＋型シリコン、Ｎ型シリコン、又はＮ－型シリコンと称することに関して）も使用される。
ここで、本発明の背景の例及びいくつかの実施形態を詳細に参照し、その例を添付の図面に示す。以下の明細書及び請求項において、第１の物体が第２の物体の「上に(over)」又は「上に(on)」配置されると言うとき、第１の物体は直接第２の物体の上に存在し得るか、又は第１と第２の物体の間に介在物が存在し得ると理解されるべきである。同様に、「上部に(top)」、「上側に(topside)」、「上に(up)」、「上方に(upward)」、「下に(down)」、「下方に(downward)」、「垂直に(vertically)」、「横向きに(laterally)」、「側面に(side)」、「下に(under)」、「裏面に(backside)」、「底部に(bottom)」及び「底側に(bottomside)」などの用語は、本明細書では、記載されている構造の異なる部分の間の相対的な方向を記載するのに使用され、記載されている全体構造は実際に３次元空間の何らかの方向を向き得ると理解されるべきである。明細書において、処理がウェハの底部に行われると記載されるとき、例えば、ドーパントが上方に拡散するように言われているときなど、ウェハはこれらの処理工程中に上下逆さまの方向を向いていてもよく、上部から規則正しく処理されてもよい、と理解される。以下の明細書において、Ｐ型シリコンは、概して、単にＰ型シリコンとして称されてもよく、又はそれがより特別にＰ＋＋型シリコン、Ｐ＋型シリコン、Ｐ型シリコン、又はＰ－型シリコンとして称されてもよい。Ｐ＋＋、Ｐ＋、Ｐ、Ｐ－の指示子は、おおよそ一般的な意味における、ドーパント濃度の相対的な範囲を指示すること意図する。例えば、Ｐ＋型シリコンとして記載されるシリコンとＰ型シリコンとして記載されるシリコンとの間の濃度範囲が重複してもよい。Ｐ＋型シリコンの底部におけるドーパント濃度範囲は、Ｐ型シリコンの上部のドーパント濃度範囲よりも低い。また、この特許文献において、Ｎ型シリコンを記載する同様の方法（ときどき、より特別にＮ＋型シリコン、Ｎ型シリコン、又はＮ－型シリコンと称することに関して）も使用される。
【0014】
図１は、１つの新規態様に係るファストリカバリインバースダイオードデバイスダイ１の第１の実施形態の断面側面図である。ダイ１はディスクリートダイオードデバイスである。ダイ１は、長方形の上部表面、長方形の底部表面、及び４つの周側縁を有する。側端２及び３の２つは、断面側面図で示される。より詳細には、底側Ｐ－型シリコン領域４は、ダイの平面の半導体底面５から上方に広がっており、ダイの全４つの周側縁に向かって横向きに外側方向にも広がっている。断面図において、底側Ｐ－型シリコン領域４は周側縁２及び３に向かって広がって描かれている。
【0015】
Ｎ－型シリコン領域６は、図１に示すように、底側Ｐ－型シリコン領域４の上に配置される。このＮ－型シリコン領域６は、Ｎ－ドリフト領域とも称するが、この特定の例において、底側Ｐ－型シリコン領域４と同じバルクウェハ材料からなる。インバースダイオード１の主なＰＮ接合は、底側Ｐ－型シリコン領域４とＮ－型シリコン領域６の底部との間の接合であるので、Ｎ－型シリコン領域６はインバースダイオード１のカソードである。
【0016】
Ｎ型空乏停止領域７は、半導体上面８から下向きにＮ－型シリコン領域６まで下向きに広がっている。複数のＮ＋型コンタクト領域は、図示されるように、半導体上面８から下向きにＮ型空乏停止領域７まで下向きに広がっている。図１で示される特例の断面図に、３つのＮ＋型コンタクト領域１０～１２がある。また、リング状Ｎ＋型空乏停止領域３１もある。Ｐ＋型電荷キャリア取出領域９は、図示されるように、半導体上面８から下向きにＮ型空乏停止領域６まで下向きに広がっている。
【0017】
Ｐ＋型電荷キャリア取出領域９は、図示されるように、半導体上面８から下向きにＮ型空乏停止領域６まで下向きに広がっている。図２は、Ｐ＋型電荷キャリア取出領域９及びＮ＋型コンタクト領域１０～１２、リング状Ｎ＋型空乏停止領域３１、並びにＮ型空乏停止領域７のトップ－ダウン図である。図２のトップ－ダウン図は、ダイの半導体上面８に沿った図である。図１の断面図は、図２の断面の線Ａ－Ａ’に沿っている。図２のトップ－ダウン図から見られるように、９つのＮ＋型コンタクト領域は、行と列の２次元配列に配置される。９つのＮ＋型コンタクト領域の各々は、Ｐ＋型電荷キャリア取出領域９のＰ＋型シリコンによって、側方から囲まれる。リング状Ｎ＋型空乏停止領域３１は、Ｐ＋型電荷キャリア取出領域９の外周に広がっている。
【0018】
９つのＮ＋型コンタクト領域の深さ、リング状Ｎ＋型空乏停止領域３１の深さ、及びＰ＋型電荷キャリア取出領域９の深さは同様である。この例では、これらの深さは約０.４ミクロン～約０．６ミクロンの範囲にある。Ｎ型空乏停止領域７の深さは、約１．６ミクロンであり、この深さはＮ－型領域６の上部からＰ＋型電荷キャリア取出領域９の底部までで測定される。Ｎ型空乏停止領域７は、デバイスの所望の最大逆阻止電圧下で（領域４と６の間のＰＮ接合からの）主な空乏領域が、Ｐ＋型電荷キャリア取出領域９の底部とＮ型空乏停止領域７のＮ型シリコンとの間のＰＮ接合にある空乏領域に達するまで上方には広がらないように、Ｐ＋型電荷キャリア取出領域９よりも十分に薄く作られる。
【0019】
Ｐ＋型フローティングフィールドリング１３は、図示されるように、半導体上面８から下向きにＮ－型シリコン領域６まで下向きに広がっている。Ｐ＋型フローティングフィールドリング１３は、Ｎ型空乏停止領域７が位置するダイの中央領域の周囲を周辺的に取り囲む。
【0020】
ダイはまた、それが中央Ｎ－型シリコン領域６の周囲を取り囲むように、ダイの４つの周側縁から横向きに内側方向に広がっているＰ型シリコン周側壁領域１４も有する。Ｐ型シリコン周側壁領域１４は、底側Ｐ－型シリコン領域４と接し、その下向きに広がって、半導体上面８まで上向きに広がってもいる。Ｐ型周囲領域１４と底側Ｐ－型シリコン領域４の組み合わせは、いわゆる「Ｐ型アイソレーション構造」（また、「Ｐ型アイソレーション領域」又は「Ｐ型分離拡散構造」又は「Ｐ型分離拡散領域」と呼ばれることもある）を形成する。この構造のＰ型シリコンは、Ｎ－型シリコン領域６を、底部からの底面だけでなく、両側面から周辺的に完全に囲む。一例では、Ｐ型分離拡散構造は、領域１４を形成するために半導体上面８から下方にアルミニウムを拡散させることによって、及びＰ型ドーパントを有するウェハの底部をイオン注入し、その後レーザ加熱して領域４を形成することによってドーパントを活性化させることによって作られる。
【0021】
様々な適した異なるＰ型分離拡散構造及びそれらの形成方法について追加の情報として、１）Ｋｅｌｂｅｒｌａｕらにより２００５年８月３０日に出願され、「順阻止デバイス及び逆阻止デバイスの製造方法」と題された、米国特許第７，４４２，６３０号、２）Ｎ． Ｚｏｍｍｅｒにより１９９５年７月３１日に出願され、「逆阻止ＩＧＢＴの製造方法」と題された、米国特許第５，６９８，４５４号、３）シュプリンガー社、ベルリン、ハイデルベルク、により公開されたＪ．Ｌｕｔｚらによる「半導体パワーデバイス」の１４６－１４７頁（２０１１年）、４）イクシス社、米国、９５０３５、カルフォルニア州、ミルピタス、により公開された「ダイオードチップ」と題されたデータシート、ＤＷＮ１７－１８、５）Ｗｉｓｏｔｚｋｉらにより２００５年１１月２０日に出願され、「高電圧デバイス用トレンチ分離拡散」と題された、米国特許第９，５９０，０３３号、６）Ｍｏｃｈｉｚｕｋｉらにより１９８０年７月１０日に出願され、「アルミニウム拡散半導体基板を有する半導体デバイスの製造方法」と題された、米国特許第４，３５１，６７７号、７）Ｇｒｅｅｎにより２０００年８月１６日に出願され、「新規の同心周辺区域配列(Arrangement of Concentric Perimeter Zones)を有するサイリスタ」と題された、米国特許第６，５０７，０５０号、８）Ｋｅｌｂｅｒｌａｕらにより２００２年３月１３日に出願され、「順阻止デバイス及び逆阻止デバイス」と題された、米国特許第６，９３６，９０８号、９）Ｎｅｉｄｉｇにより２００５年３月１４日に出願され、「プレーナ技術におけるパワー半導体部品」と題された、米国特許第７，０３０，４２６号、１０）Ｖｅｅｒａｍｍａらにより２００３年８月２７日に出願され、「パワーデバイスのための降伏電圧」と題された、米国特許第８，０９３，６５２号、１１）イクシスセミコンダクター有限会社、ドイツ、Ｄ－６８６２３、ラムパートハイム、エディソン通り１５、による「プレーナ型のＦＲＥＤ、整流ダイオード及びサイリスタチップ」と題された２００４年の記載、１２）Ｗｉｓｏｔｚｋｉらにより２０１２年２月２０日に出願され、「薄化ウェハの凹型側面上のパワーデバイス製造」と題された、米国特許第８，７１６，０６７号、Ｖｅｅｒａｍｍａにより２００６年５月１１日に出願され、「低周波及び高周波用途のための安定なダイオード」と題された、米国特許第８，７１６，７４５号、を参照。以下の文献の各々の全体の主題は本明細書に参照として組み込まれる：１）米国特許第７，４４２，６３０号、２）米国特許第５，６９８，４５４号、３）米国特許第９，５９０，０３３号、４）米国特許第４，３５１，６７７号、５）米国特許第６，５０７，０５０号、６）米国特許第６，９３６，９０８号、７）米国特許第７，０３０，４２６号、８）米国特許第８，０９３，６５２号、９）米国特許第８，７１６，０６７号、１０）米国特許第８，７１６，７４５号。
【0022】
酸化膜層１５は、図示されるように、半導体上面８上に直接配置される。酸化膜層１５は、半導体上面８のカソードコンタクト部分を側方から囲む。上側金属電極１６は、図示されるように、半導体上面８のカソードコンタクト部分上に直接配置される。この上側金属電極１６は、インバースダイオードデバイスのカソード電極又はカソード端子である。底側金属電極１７は、ダイの半導体底面５に直接配置される。底側金属電極１７はダイの端部２からダイの端部３まで、半導体底面５中に広がっている。底側Ｐ－型領域４だけでなく底側金属電極１７も、上側金属電極１６より幅広い。底側金属電極１７は、ダイオードデバイス１のアノード電極又はアノード端子である。上側パッシベーション層１８は、パッシベーションが上側金属電極１６の周端と重なり、かつ覆うように、酸化膜層１５上に配置される。このダイ構造において、半導体底面５と半導体上面８との間の全てのシリコン領域は、バルクシリコンウェハ材料である。エピタキシャルシリコン材料はない。
【0023】
ウェハの製造後、ウェハはダイシングされる。その結果生じるダイは、ベアダイとして使用されてもよく、又は、３端子半導体デバイスパッケージにパッケージされてもよい。
【0024】
【0025】
図４は、順方向バイアス状況における、図１の新規ファストリカバリインバースダイオードダイの動作を示す断面図である。図５は、拡大したときにおける、図４のダイの一部を示す。順方向バイアス状態において、電流は、底部のアノード電極１７から、デバイスを通って上向きに、上部のカソード電極１６から外へ流れる。この時間の間、領域６及び７において高濃度の電荷キャリアが存在する。これは、高濃度の電子及び高濃度の正孔を含む。ダイオードにわたる電圧極性が逆阻止状態に素早く反転されるとき、これらの領域６及び７における多数の電子及び正孔を、ダイオードが阻止電流の流れを開始し得る前に、どうにかして取り除かなければならない。これらの電荷キャリアのいくつかは、電子及び正孔の再結合に起因して取り除くことができるが、一方で、その他は逆回復電流Ｉｒｒの形でダイオードダイから電荷キャリアが流れ出すことによって取り除くことができる。この逆回復電流のピーク値を低減するために、順方向バイアス状態の間、領域６及び７における電荷キャリア濃度は、図４の新規インバースダイオードデバイスダイ１中で低減される。順方向バイアス状態において、空乏領域２０はＰ＋型電荷キャリア取出領域９とＮ型空乏停止領域７との間の境界線に存在する。この空乏領域２０は、図５に示される。空乏領域２０により、空乏領域にわたる電界２１が生じる。この電界２１の方向は矢印２１によって示される。空乏領域２０の境界に、又はその近くに発生した正孔は、この局在電荷取出電界に起因して、矢印２１の方向に空乏領域２０を横切って掃き出される(swept)。図５中の矢印２２はそのような代表的な正孔２３のパスを示す。正孔の取出は、ダイオードがその順方向伝導状態で動作するとき、連続的である。局在電荷取出電界２１による連続的な正孔取出により、順方向バイアス状態におけるデバイスの領域７及び６中の正孔濃度は（Ｐ＋型電荷キャリア取出領域がない別の方法で存在するであろう正孔の濃度と比較して）低下する。さらに、その区域で抽出された正孔に対応する、その区域の電子は、放出される傾向がある。電荷の中立は領域７及び領域６中で維持され、そのため電子はデバイスの底部から放出される。図５中の矢印２４はそのような代表的な電子２５のパスを示す。また、この電子の流れは、ダイオードがその順方向伝導状態において動作するときにも連続的である。電子の流れにより、順方向バイアス状態におけるデバイスの領域７及び６中の電子の濃度は（Ｐ＋型電荷取出領域がない別の方法で存在するであろう電子の濃度と比較して）低下する。領域７及び６中の正孔及び電子の数の低下に付随して、ダイオードが順方向伝導状態から逆電圧状態に素早く切り替わるときにダイオードから除去されるべき電荷キャリアはより少なくなる。
【0026】
図１の例では、電子はわずかにドープされたＰ－型シリコン領域４の全てを実際に通り、金属の底側アノード電極１７に再結合することなく達する。底側Ｐ－型シリコン領域４は透明アノードである。順方向伝導の間の透明アノードの動作は２つの構造を比較することにより説明される。第１の構造は図６に記載される。Ｐ＋＋型領域は比較的薄い（例えば５６ミクロン）。順方向伝導では、正孔は金属の底側アノード金属電極４３から、Ｐ＋＋型領域４４を通って、Ｎ－型領域４５まで通る。電子は反対方向に流れようとする。Ｎ－型領域４５からの電子はＰ＋＋型領域４４まで、及び底側アノード金属電極４３に向かって通る。それらは、Ｐ＋＋型領域４４まで通るが、ほとんど全ての電子はそれらが底側アノード金属電極４３に達する前に、Ｐ＋＋型領域４４で再結合する。実際に、再結合率はＰ＋＋領域４４の左側でより高い。図７は、図６の構造中の電子の濃度を示す説明図である。線５３は電子濃度である。縦線４６はＮ－型領域４５とＰ＋＋型領域４４との間のＰＮ接合の場所を表す。縦線５１はシリコンと金属の境界線の場所を表す。電子の濃度は、底側アノード金属電極４３がＰＮ接合から５６ミクロンの距離に達する前に、ほとんど十分ゼロに降下したことに注意されたい。この結果、ＰＮ接合での電子濃度の線５３の傾きは本質的にゼロである。
【0027】
第２の構造は図８に記載される。Ｐ－型領域４７は、わずかにドープされ、比較的薄い（例えば３ミクロン）。順方向伝導では、正孔は、第１の構造のように、金属の底側アノード金属電極４８から、Ｐ－型領域４７を通って、Ｎ－型領域４９まで通る。正孔は反対方向に通る。Ｎ－型領域４９からの正孔は、Ｐ－型領域４７まで通るが、Ｐ－型領域４７の濃度及び厚さに起因して、正孔は、正孔と再結合することなく、Ｐ－型領域４７を通り、底側アノード金属電極４８に達する。図９は、図８の構造中の電子の濃度を示す説明図である。縦線５０はＮ－型領域４９とＰ－型領域４７との間のＰＮ接合の場所を表す。縦線５２はシリコンと金属の境界線の場所を表す。線５４は電子濃度である。Ｐ－型領域４７を通って左から右へ移動する電子濃度は、ＰＮ接合からの距離が長くなるにつれて減少するが、電子濃度はＰＮ接合の３ミクロン内でまだゼロには達しなかった（又はちょうどゼロに達した）ことに注意されたい。底側アノード金属電極４８はＰＮ接合から３ミクロンの距離に位置するので、金属の底側アノード金属電極４８での電子濃度の線５４の傾きはゼロではない。従って、実質的な電子は金属の底側アノード金属電極４８に達する。従って、図８の構造は、それが順方向伝導においてこの挙動を有するので、「透明アノード」と言われる。一例では、図１の底側Ｐ－型シリコン領域４はそのような透明アノードである。それは、順方向伝導の間、ダイオードデバイスのＮ－型領域６から電子を取り出すのに役立ち、それによって、順方向伝導の間、さらに領域６中の電荷キャリア濃度を低減する。
【0028】
図７及び図９の図は、図６及び図８の単純化された構造をシミュレーションすることにより教示の目的のために用意されたものであると理解されるべきである。実際のデバイスの電子濃度は実際の構造のより複雑な性質に起因して、及びシミュレーションの限界に起因して、異なるプロファイルを有するであろう。現実のデバイス中の底側Ｐ－型シリコン領域４がダイオードデバイスの順方向伝導の間に電子を取り出す程度は、異なる領域の厚さ及びドーパント濃度を有する一連のダイオードデバイスを作ることによって、及びその結果できたデバイスを試験することによって、研究され、実験的に最適化され得る。
【0029】
図１０は、ダイオードデバイスが順方向バイアス状態から逆バイアス状態に切り替わるときの、図１の新規ファストリカバリインバースダイオードデバイス１の動作を示す断面図である。図１１は、拡大したときにおける、図１０のファストリカバリインバースダイオードデバイス１の一部を示す。底側Ｐ－型シリコン領域４とＮ－型シリコン領域６との間のＰＮ接合に空乏領域２６がある。ダイオードデバイスにわたるポテンシャルが反転されるとき、空乏領域２６は広がる。それは下方に広がっているが、それは、Ｎ－シリコン領域６中のより低い濃度に起因してはるか上方に広がっている。この空乏領域２６により、電界２７が生じる。空乏領域２６の広がり由来の正孔は、底側Ｐ－型シリコン領域４を通って、アノード電極２７に向かって下方に移動する。図１０中の矢印２９はこれらの正孔のうち代表的な１つのパスを表す。空乏領域２６の広がり由来の電子は、Ｎ－型シリコン領域６を通って上方に移動する。図１０中の矢印２８はこれらの電子のうち代表的な１つのパスを表す。図１１は、これらの飛び出した電子が、どのようにそれらの通り道上のＮ＋型コンタクト領域を通ってカソード電極１６まで上向きに通るかを示す。空乏領域２６の広がりに起因する電荷キャリアがダイオードデバイスから一旦取り除かれ、及び（順方向バイアス状態における高濃度の電荷キャリアに起因して存在する）、領域６及び７中の過剰な電荷キャリアが、ダイオードデバイスから一旦取り除かれると、それから、逆回復電流Ｉｒｒの値が減少し始める。ダイオードデバイスはその後、ここでは動作のうちその「静的な逆阻止状態」として言われる動作を開始する。逆漏れ電流（Ｉｌｋ）と称される、長期間の静的状態におけるダイオードデバイスにわたる逆極性に起因して流れる逆電流の量は、小さい。
【0030】
ファストリカバリダイオードを作る１つの従来の方法は、そのような電荷キャリアがあるダイオードの領域中に存在する電荷キャリアの寿命を短縮することである。キャリア寿命におけるこの短縮はいわゆる「再結合中心」をダイオードの中央ドリフト領域中のシリコンに導入することによって達成され得る。これらの再結合中心は概して、イオン注入を通してシリコン中の欠陥を形成することによって、及び／又はイオン又は原子をシリコン結晶格子に沈着させることによって、導入される。そのような再結合中心は概して、順方向バイアス状態から逆バイアス状態に切り替わる短時間の間、その時間にダイオード中に存在するいくつかの電子と正孔は再結合し得るので、有益である。もしこれらの電子と正孔が再結合する場合、その後それらは逆回復電流の形でダイオードから除去される必要はない。この結果、再結合中心に起因する電子と正孔の再結合は、不要な逆回復電流の値を低減するのに役立つ。しかしながら、この切り替わる時間が過ぎ、ダイオードがその静的な逆阻止状態で動作し始めた後、シリコン格子中のこれらの再結合中心及び欠陥は望ましいものではなく、ダイオードにリークを引き起こし得る。逆漏れ電流は、したがって、再結合中心及びシリコン欠陥が加えられなかった別の方法での逆漏れ電流と比較して増加する。しかしながら、図１の本新規ファストリカバリインバースダイオードデバイスにおいて、ダイオードデバイスは、電荷キャリア濃度を低減するためにＰ＋型電荷キャリア取出領域９及び透明アノード４を使用し、有利なことに、Ｎ－型シリコン領域のシリコンはライフタイムキラーである再結合中心を作り出すために注入される必要はなく、又はダメージを受ける必要がない。有利なことに、Ｎ－型シリコン領域６のシリコンにとどまる、特に追加の、再結合中心、又は「ライフタイムキラー」イオン、又は電荷キャリアトラップ原子はない。従って、図１のファストリカバリインバースダイオードは、低い逆漏れ電流だけでなく、良好な逆回復特性の、両方を示す。
【0031】
この結果、図１のファストリカバリインバースダイオードデバイスダイ１は、ダイオード接続ＰＮＰ型バイポーラトランジスタとして想定され得る。ＰＮＰバイポーラトランジスタのエミッタは底側Ｐ－型シリコン基板である。ＰＮＰバイポーラトランジスタのコレクタは上側Ｐ＋型電荷キャリア取出領域である。ＰＮＰバイポーラトランジスタのベースは、概して、Ｎ－型シリコン領域と、Ｎ型空乏停止領域と、上側Ｎ＋型コンタクト領域と、を含む。ＰＮＰバイポーラトランジスタのコレクタ及びベースは共に金属カソード電極によって結合していることに注意されたい。全体のデバイスは、その結果、ある意味で、ダイオード接続ＰＮＰバイポーラトランジスタである。
【0032】
図１２は、「デバイスＡ」と「デバイスＢ」になされた比較シミュレーションの結果を記載する表である。この比較シミュレーションはＳｙｎｏｐｓｙｓ Ｓｅｎｔａｕｒｕｓ Ｗｏｒｋｂｅｎｃｈ（ＳＷＢ）と呼ばれるデバイスシミュレータを用いて実行された。デバイスＡ及びデバイスＢの構造は、２－Ｄ Ｓｅｎｔａｕｒｕｓ Ｓｔｒｕｃｔｕｒｅ Ｅｄｉｔｏｒ（ＳＤＥ）を用いて最初に決められた。決められた構造は、次にｗｏｒｋｂｅｎｃｈ ｔｏｏｌ ｓｕｉｔｅのデバイスシミュレータ（Ｓｄｅｖｉｃｅ）部分を用いてシミュレートされた。デバイスＡは図１で示す構造のインバースダイオードデバイスであるが、このインバースダイオードデバイスには、Ｎ型空乏停止領域７がなく、Ｐ＋型電荷キャリア取出領域９がなく、及び透明アノード領域４がない。どちらかといえば、Ｐ＋型電荷キャリア取出領域９及びＮ＋型コンタクト領域によって占められる全体領域は、単一のＮ＋型コンタクト領域である。一方、デバイスＢは、Ｐ－型透明アノード領域４と、Ｎ型空乏停止領域７と、新規Ｐ＋型電荷キャリア取出領域９とを完備する、図１の新規ファストリカバリインバースダイオードデバイス１である。比較目的のために、両デバイスは同じダイサイズ（０．０５平方センチメートル）を有するように作られた。比較目的のために、両デバイスを通って流れる初期順方向電流は同じ１０.０アンペアに設定された。両デバイスは６３２ボルトのほぼ同じ逆降伏電圧Ｖｂｒを有した。デバイスＡが１０アンペアの順方向伝導から１００ボルトの逆電圧状態に１００アンペア／マイクロ秒のｄＩ／ｄｔで切り替わるとき約４６．９ナノ秒の時間Ｔｚｚを有するように、デバイスＡでは（キャリアライフタイムを短縮するために）大変なライフタイム制御が用いられた。時間Ｔｚｚは、ダイオードを通る逆回復電流Ｉｒｒが（順方向バイアス状態から逆バイアス状態に移行するとき）まず負の電流に落ちたときから、それが再び上昇しゼロ電流に達するまでの時間としてここで定義される。逆回復電流のピークはこれらの２つのゼロが時間軸を交差する間で生じる。Ｔｚｚはこの逆流現象(reverse commutation episode)中に逆電流がゼロを交差する間の時間間隔である。この時間Ｔｚｚは、図１３の説明的なダイオード電流波形３０で示される。比較目的のために、両デバイスを通るピーク逆回復電流Ｉｒｒは約－３．９アンペアで同一にされた。この比較テストの状況では、デバイスＢはデバイスＡよりもはるかに低い逆漏れを示したが、デバイスＢはさらに約５８．４ナノ秒のより長いＴｚｚを有した。デバイスＢを通る逆漏れ電流Ｉｌｋは、４５０ボルトの静的な逆電圧下で約２．０４マイクロアンペアであった一方で、デバイスＡは同じ４５０ボルトの静的な逆電圧下で約６６６マイクロアンペアのより大きい逆漏れ電流Ｉｌｋを有するとシミュレートされた。従って、実質的に同じデバイス面積に対して、実質的に同じ順方向電流降下に対して、実質的に同じ逆降伏耐性に対して、及び実質的に同じピーク逆回復電流に対して、デバイスＢのデバイスは、デバイスＡのデバイスと比較して、より小さい逆漏れ電流を有する。
【0033】
図１のデバイスにはエピタキシャルシリコンはない。デバイスの終端領域にエピタキシャルシリコンと酸化膜／パッシベーションとの界面がないため、デバイスの長期動的耐久性(Long term dynamic ruggedness)が改善され得る。この構造を作るために、上側プロセスはＮ－型ウェハ上で行われる。上側のパッシベーション工程後、ウェハはバックグラインドにより薄くされる。Ｐ型ドーパントはウェハの底部の薄くされた側に注入され、Ｐ型ドーパントはレーザ加熱により活性化される。底側の金属化後、ウェハはダイシングされる。従って、図１のデバイス中にエピタキシャルシリコンはない。別の例では、図１のファストリカバリインバースダイオードデバイスダイはエピタキシャルシリコンを実際に有する。出発材料はＰ型ウェハである。Ｎ－型エピタキシャルシリコンはウェハ上で成長する。上側プロセス及び上側パッシベーション後、ウェハはバックグラインドにより薄くされる。底側金属化後、ウェハはダイシングされる。従って、この構造では、領域４以外のシリコン領域はエピタキシャルシリコンからなる。
【0034】
図１４はファストリカバリインバースダイオードデバイスダイ３３の第２の実施形態の断面側面図である。この構造３３では、Ｐ型アイソレーション構造は、深いトレンチ型アイソレーション構造を含む。深い周囲トレンチ３５は半導体上面８から下向きに、ドリフト層のＮ－型シリコンまで深く広がるように作られる。この深いトレンチは中央活性領域の周囲の全てに広がっている。その後、この深いトレンチ３４はＰ型ポリシリコン３５で満たされる。Ｐ型ポリシリコンの堆積後、ウェハの上部表面は平坦化される。平坦化後、上側のプロセスはパッシベーション工程まで実施される。バックグラインドは、その後底部からウェハを薄くするように行われる。底側にはその後、Ｐ型ドーパントが注入され、ドーパントはレーザ加熱により活性化される。底側の金属化が底側アノード金属電極から実施される。ウェハはダイシングされる。
【0035】
上述のいずれのファストリカバリインバースダイオードデバイスダイ構造でも、出発材料は上側のプロセス後バックグラインドにより薄くされたウェハであり得る。バックグラインドプロセスは、ＴＡＩＫＯグラインドプロセスと呼ばれることがある。例えば、米国特許第８，７１６，０６７号（その全体内容は参照により本明細書に組み込まれる）を参照。上側プロセス、上側酸化、上側金属化、及び上側パッシベーションが行われ、上側領域１４、６、７、９、１０、１１、１２及び１３のコピーが各ダイ領域に形成された後、ウェハは底部から薄くされる。ウェハは通常、実際のグラインド工程の間、その底面側が上を向くように反転される。それにもかかわらず、グラインドされるのは裏面である（すなわちデバイス面ではない）ので、グラインドはバックグラインド又は裏面薄化と称される。図１６は薄くされた非結晶シリコンウェハ３９の断面図である。トップ－ダウンの視点から、ウェハは円形である。薄くされたウェハ３９はより薄い中央部分４０及びより薄い周縁／周端部分４１を有する。これらのＰ型アイソレーション構造の各々は、ウェハの異なるダイ領域を分離し、単離する。符号４２は１つのそのようなダイ領域を識別する。もし必要ならば、底側Ｐ－型領域４は薄くされたウェハの底側までその後形成される。ウェハの底側はその後金属化される。ウェハはその後、各個別のダイ領域が図１で示される形の別個のダイになるようにダイシングされる。薄くされたウェハの使用に起因して、結果として得られるリバースリカバリダイオードデバイスダイのＮ－型領域６の厚さは、２８ミクロンまで低減され得る。この２８ミクロンは底側Ｐ－型領域４の上部から、Ｎ型空乏停止領域７の底部までで測定される。適度な逆降伏電圧耐性だけが要求されるいくつかの用途では、（領域７の底部と領域４の上部との間の）デバイスのより薄いＮ－型領域により、ダイオードデバイスが、小さいピーク逆回復電流Ｉｒｒだけでなく、（順方向伝導の間、高い電流レベルで）低い順方向電圧Ｖｆの降下の、両方を有することが可能になる。１つのそのような用途では、ブースト型力率改善（ＰＦＣ）回路であり、その入力ＡＣ供給電圧は１２０ＶＡＣ又は２４０ＶＡＣのどちらかであり、出力電圧は４００ＶＤＣ以下のＤＣ出力電圧である。そのようなケースでは、５５０ボルトの逆降伏耐性（定格降伏電圧）は適正であり、１０％のマージンがある６００ボルトの逆降伏耐性が選択される。そのようなダイオードデバイスでは、（ＴＡＩＫＯで薄くされたウェハの上部と底部の半導体表面の間の）好ましい厚さは約３３ミクロンであり、そのような厚さ（例えば３ミクロン）である底側Ｐ－型シリコン領域４を有し、Ｎ－型領域６の厚さは２８ミクロンである。Ｎ－型シリコン領域６の厚さは２５ミクロン超５０ミクロン未満で有り、好ましくは２８ミクロンである。このように、新規Ｐ＋型電荷キャリア取出領域の利点は、ＰＦＣ回路用途に適用される。高温の用途では、逆漏れ電流が増加する。高温のＰＦＣの用途では、デバイスＢのダイオードはデバイスＡのデバイスよりも低い逆漏れ電流をさらに有する上に、十分に高速である。
【0036】
図１５Ａ及び図１５Ｂは共に、１つの新規態様に係る方法１００のより大きいフローチャート図を形成する。出発材料はＮ－型浮遊帯シリコンウェハ（工程１０１）である。アルミニウムはウェハの半導体上面８上に堆積される（工程１０２）。アルミニウムは、アルミニウムだけがウェハの各ダイ領域の周端部分を被覆するように、パターン化され、エッチングされる。ダイ領域の中央活性領域はアルミニウムで被覆されない。アルミニウムはダイ領域のＰ型周側壁領域１４を形成する高温拡散工程でドライブインされる(driven in)。ウェハの全てのダイ領域は同様に同時に処理される。これらのダイ領域の１つだけのプロセスが以下の記載で詳しく述べられるが、それは、ウェハの全てのダイ領域は同様に同時に処理されると理解されるべきである。次に、Ｎ型空乏停止領域７は、それが半導体上面８からダイ領域のＮ－型シリコン領域のＮ－型シリコンまで下方に広がるように、形成される（工程１０３）。次に、Ｎ＋型コンタクト領域（例えば、１０、１１及び１２）及びリング状Ｎ＋型空乏停止領域３１は、それらが半導体上面８からＮ型空乏停止領域７のＮ型シリコンまで下方に広がるように、形成される（工程１０４）。次に、Ｐ＋型電荷キャリア取出領域９及びＰ＋型浮遊リング１３は、それらが半導体上面８から下方に広がるように、形成される（工程１０５）。次に、酸化膜層は半導体上面８上に形成される（工程１０６）。この酸化膜層はパターン化され、エッチングされて、酸化膜層１５を形成する。次に、金属は表面８のカソードコンタクト部分上に堆積される（工程１０７）。金属はパターン化され、エッチングされて、上側金属電極１６を形成する。次に、上側パッシベーションは堆積され（工程１０８）、パターン化され、エッチングされて、パッシベーション層１８を形成する。この時点で、ウェハの上側プロセスは完了する。ウェハキャリアを、デバイスウェハの上部に取り付けることができる。その後、ウェハは底側から薄くされる（工程１０９）。通常のバックグラインド又はＴＡＩＫＯ薄化を用いることができる。この裏面側のウェハの薄化により、ウェハの半導体底面５が形成される。次に、Ｐ型ドーパントは半導体底面５からイオン注入される。その後、これらのＰ型ドーパントはレーザ加熱により活性化され、それによりわずかにドープされた底側Ｐ－型領域４（すなわち、透明アノード）を形成する（工程１１０）。Ｐ型周側壁領域及び底側Ｐ－型領域は、接して結合し、Ｐ型アイソレーション構造を形成する。次に、金属は、半導体底面５に堆積され、それにより底部金属電極１７を形成する（工程１１１）。その後、ウェハは、同一構成の複数の同一ファストリカバリインバースダイオードダイを形成するために、ダイシングされる（工程１１２）。方法１００の工程は、フローチャートで示される順に実施される必要はないが、むしろ、工程は図１に示す構造を結果として生み出す任意の順で実施され得る。
【0037】
図１７は、１２００ボルトの定格逆降伏電圧を有する新規ファストリカバリインバースダイオードデバイスの様々な部分の、ドーパント濃度、ドーパント種、及び寸法を記載する表である。１０パーセントのマージンのために、インバースダイオードは１３２０ボルトの目標降伏電圧を有する。
【0038】
図１８は、「デバイスＣ」及び「デバイスＤ」になされた比較シミュレーションの結果を記載する表である。デバイスＣ及びデバイスＤは１２００ボルトの定格逆降伏電圧を有する。デバイスＣは図１の構造のインバースダイオードデバイスであり、図１７のドーパント濃度及び寸法を有するが、このインバースダイオードデバイスには、Ｎ型空乏停止領域７がなく、Ｐ＋型電荷キャリア取出領域９がなく、及び透明アノード領域４がない。むしろ、Ｐ＋型電荷キャリア取出領域９及びＮ＋型コンタクト領域で占められる全体領域は、単一のＮ＋型コンタクト領域である。デバイスＤは、Ｐ－型透明アノード領域４、Ｎ型空乏停止領域７、及び新規Ｐ＋型電荷取出領域９を完備する、図１の新規ファストリカバリインバースダイオードデバイスである。デバイスＤは、図１７に記載されるドーパント濃度、及びドーパント種、及び寸法を有する。デバイスＣと比較して、デバイスＤは有利なことに、より低い逆漏れ電流Ｉｌｋだけでなく、より低い順方向電圧Ｖｆの、両方を有する。
【0039】
図１９Ａ及び図１９Ｂは共に別の新規態様にかかる方法２００のより大きいフローチャート図を形成する。上述に記載の方法１００において、ウェハ薄化の工程が上側プロセス後に行われたのに対して、方法２００では、ウェハ薄化の工程は全体のダイオード製造プロセスの初期に行われる。出発材料は、Ｎ－型浮遊帯ウェハである（工程２０１）。アルミニウムは上側に堆積され（工程２０２）、アルミニウムはマスクされ、エッチングされる。長いドライブイン拡散工程が実施され、深いＰ型周側壁領域を形成する。製造プロセスのこの初期段階で、ウェハは底側から薄くされる（工程２０３）。この薄化は、通常のバックグラインドか、又はＴＡＩＫＯプロセスでもよい。犠牲酸化膜は上側及び下部側に形成される（工程２０４）。酸化膜のエッチング工程が行われ（工程２０５）、上側と底側の両方から犠牲酸化膜が除去される。その後、薄い酸化膜は、上側と底側の両方に形成される（工程２０６）。底側のホウ素の注入が薄い酸化膜を通してウェハの底側中に行われる（工程２０７）。上側は、マスクを有してリンで注入され（工程２０８）、Ｎ型空乏停止領域を形成する。ウェハの底側中に注入されたホウ素と、ウェハの上側中に注入されたリンは、その後ドライブインされる（工程２０９）。ドライブインは、例えば、１１０℃で１時間実施され得る。上側はマスクを有してリンが注入され（工程２０９）、Ｎ＋型コンタクト領域を形成する。次に、上側は、ホウ素で、マスクを有して注入され（工程２１１）、Ｐ＋型電荷キャリア取出領域を形成する。その後、ウェハは、例えば、９５０℃３０分間加熱される（工程２１２）。酸化膜はウェハの上側に形成され（工程２１３）、エッチングされて（工程２１４）、カソードコンタクト領域を広げる(open up)。金属は、上側に堆積され（工程２１５）、マスクされ、エッチングされて、上側カソード金属電極を形成する。パッシベーション層は上側に堆積され（工程２１６）、マスクされ、エッチングされて、上側金属カソード電極を露出させる。金属は底側に堆積され（工程２１７）、底側アノード電極を形成する。その後、ウェハはダイシングされ、それによって複数の同一のファストリカバリインバースダイオードダイを形成する。この製造プロセスは有利なことに、ウェハの薄くされた底側シリコン表面の犠牲酸化を含む。この犠牲酸化は、バックグラインド工程により引き起こされるシリコンの転位及び欠陥の発生を低減するのに役立つ。従って、その後このシリコン中に形成される透明アノードは、より少ない転位及び欠陥を有するシリコン中に形成される。これは、透明アノードが、バックグラインドにさらされたが、犠牲酸化は有していなかったシリコン中に形成される場合と比較して、より低い逆漏れ電流を生じさせ得る。犠牲酸化に加えて、バックグラインドに起因した、底側シリコン中のシリコン結晶欠陥及び転位の発生をさらに減らすのに役立つ他のプロセス工程（例えば、シリコン層を底側の表面から除去するためのウェットエッチング工程）も実施可能である。ウェハキャリアは、方法２００の様々な段階のときに、主要ウェハに取り付けられてもよく、取り外されてもよい。そのようなウェハキャリアは、ウェハハンドリングを容易にする技術分野において周知のように使用され得る。
【0040】
ある特定の実施形態は、説明目的のために上記に記載されているが、この特許文献の教示は、一般的な適用性を有し、上述の特定の実施形態に限定されない。インバースダイオードダイの例は半導体上面上に直接配置された酸化層を有すると上述に記載されているが、他の実施形態では、そのような酸化層はないが、むしろパッシベーション層が半導体上面上に直接配置されている。一例は１つのＰ＋型浮遊リング１３を含むと説明されているが、他の例では、追加の最外部のＮ＋型チャネル停止リングだけでなく、多数のＰ＋型ガードリングもあり得る。Ｐ＋型電荷キャリア取出領域及びＮ＋型コンタクト領域の厚さは説明された例では同じであるが、Ｐ＋型電荷キャリア取出領域は、Ｎ＋型コンタクト領域よりも薄くても厚くてもよい。２つの領域の形状は、ダイオードデバイスが特定の用途で性能を最適化するために変化してもよい。図１のファストリカバリインバースダイオードデバイスダイは、透明アノードを有していても、有していなくてもよい。いくつかの例では、底側領域４のＰ型ドーパント濃度は低く、領域４は比較的薄い。他の例では、底側領域４のＰ型ドーパント濃度は高く、領域４は比較的厚い。領域４がより薄い例では、ウェハの薄化は実施されなくてもよい。例では、全シリコン領域はバルクウェハ材料からなると上述では記載されているが、他の例では、他のシリコン領域がエピタキシャルシリコンからなるのに対し、底側Ｐ型領域４はウェハ材料であってもよい。従って、記載された実施形態の様々な変更、適応、及び様々な特徴の組み合わせは、請求項に記載されるような発明の範囲から除外されることなく実施され得る。
本明細書の開示内容は、以下の態様を含み得る。
（態様１）
半導体上面と、半導体底面と、周側縁とを有する半導体デバイスダイであって、前記ダイは、
前記ダイの前記半導体底面から上方に広がって、前記ダイの前記周側縁に向かって横向きに外側方向にも広がっている、底側Ｐ型シリコン領域と、
前記底側Ｐ型シリコン領域上に配置されたＮ－型シリコン領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記底側Ｐ型シリコン領域に接しており、それによりＰ型アイソレーション構造を形成し、また、前記Ｐ型シリコン周側壁領域は、前記Ｎ－型シリコン領域を側方から取り囲み、前記Ｎ－型シリコン領域を前記ダイの前記周側縁から分離する、Ｐ型シリコン周側壁領域と、
前記Ｎ＋型コンタクト領域及び前記Ｐ＋型電荷キャリア取出領域上に配置される上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極と、を含む半導体デバイスダイ。
（態様２）
前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は、１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は、３×１０ １７ 原子／ｃｍ ３ 未満のＰ型ドーパント濃度を有する、態様１に記載の半導体デバイスダイ。
（態様３）
前記底側Ｐ型シリコン領域は、前記半導体デバイスダイの順方向伝導状態において、電子が前記Ｎ－型シリコン領域から前記透明アノード領域の全てを通り抜けて前記底側金属電極まで通るように電子を伝導させる手段である、態様１に記載の半導体デバイスダイ。
（態様４）
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＰ＋型浮遊電界リングであって、前記Ｐ＋型浮遊電界リングは前記Ｎ型空乏層停止領域の周囲を側方から取り囲むが、前記Ｎ－型シリコン領域の全Ｎ－型シリコンによって前記Ｎ型空乏層停止領域から分離される、Ｐ＋型浮遊電界リングをさらに含む、態様１に記載の半導体デバイス。
（態様５）
前記Ｎ＋型コンタクト領域は複数のＮ＋型コンタクト領域のうちの１つであり、前記複数のＮ＋型コンタクト領域は２次元配列で配置されており、前記Ｎ＋型コンタクト領域の各々は前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれている、態様１に記載の半導体デバイスダイ。
（態様６）
前記半導体デバイスダイは、前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれていない非Ｎ＋型コンタクト領域を含み、前記半導体デバイスダイの前記非Ｎ＋型コンタクト領域は前記Ｎ－型シリコン領域のＮ－型シリコンに隣接している、態様４に記載の半導体デバイスダイ。
（態様７）
前記半導体デバイスダイはディスクリートダイオードデバイスである、態様１に記載の半導体デバイスダイ。
（態様８）
前記半導体デバイスダイは２つ以下の金属電極を含む、態様１に記載の半導体デバイスダイ。
（態様９）
前記Ｎ型空乏停止領域には前記上側金属電極と接触している部分がない、態様１に記載の半導体デバイスダイ。
（態様１０）
前記半導体デバイスダイにはエピタキシャルシリコン材料である部分がない、態様１に記載の半導体デバイスダイ。
（態様１１）
前記底側Ｐ型シリコン領域はバルクウェハシリコン材料からなり、前記Ｎ－型シリコン領域はエピタキシャルシリコン材料からなる、態様１に記載の半導体デバイスダイ。
（態様１２）
前記ダイの前記周側縁の前記シリコンのいくつかはＮ型シリコンである、態様１に記載の半導体デバイスダイ。
（態様１３）
前記ダイの前記周側縁の前記シリコンにはＮ型シリコンである部分がない、態様１に記載の半導体デバイスダイ。
（態様１４）
前記Ｐ型シリコン周側壁領域はアルミニウムでドープされている、態様１に記載の半導体デバイスダイ。
（態様１５）
リング状Ｎ＋型空乏停止リングであって、前記Ｎ＋型空乏停止リングは前記半導体上面から下方に広がり、前記リング状Ｎ＋型空乏停止リングは前記Ｐ＋型電荷キャリア取出領域の周囲を側方から取り囲み、前記Ｎ＋型空乏停止リングは前記Ｎ型空乏停止領域の境界を示す外側の周囲の境界線を有し、前記Ｎ＋型空乏停止リングには前記Ｎ－型シリコン領域のどのＮ－型シリコンにも接する部分がない、リング状Ｎ＋型空乏停止リング、をさらに含む態様１に記載の半導体デバイスダイ。
（態様１６）
半導体上面と、半導体底面と、周側縁とを有する２電極インバースダイオードダイであって、前記ダイは、
Ｐ型シリコンの透明アノード領域であって、前記透明アノード領域は前記ダイの前記半導体底面から上方に広がり、前記透明アノード領域は１０ミクロン未満の厚さであり、前記透明アノード領域は前記半導体底面に隣接してＰ型ドーパント濃度を有し、前記Ｐ型ドーパント濃度は３×１０ １７ 原子／ｃｍ ３ 未満である、Ｐ型シリコンの透明アノード領域と、
前記透明アノード領域上に配置されているＮ－型シリコン領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記透明アノード領域と接しており、それによってＰ型アイソレーション構造を形成し、前記Ｐ型アイソレーション構造は、前記Ｎ－型シリコン領域を側方から取り囲み、前記Ｎ－型シリコン領域を前記ダイの前記周側縁から分離し、また、前記Ｐ型アイソレーション構造は、前記Ｎ－型シリコン領域の下にもあり、前記Ｎ－型シリコン領域を前記半導体底面から分離する、Ｐ型シリコン周側壁領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記Ｎ＋型コンタクト領域上に配置され、前記Ｎ＋型コンタクト領域と接している上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極であって、前記２電極インバースダイオードダイは２つだけの金属電極を有する、底側金属電極と、
前記ダイが順方向伝導状態で動作しているときに、取り出された正孔が前記半導体上面に流れるように、前記Ｎ型空乏停止領域から連続的に正孔を取り出す、局在電荷取出電界を発生させる手段であって、前記取り出された正孔に起因する電荷は前記上側金属電極の外に流れ出す電流の形で前記ダイから放出される、手段と、を備える２電極インバースダイオードダイ。
（態様１７）
前記透明アノード領域は、前記インバースダイオードダイの前記順方向伝導状態において、前記Ｎ－型シリコン領域から透明アノード領域の全てを通り抜けて前記底側金属電極まで電子が通るように電子を伝導させる手段である、態様１６に記載の２電極インバースダイオードダイ。
（態様１８）
（ａ）半導体上面からＮ－型シリコン領域まで下方に広がっているＮ型空乏停止領域を形成する工程と、
（ｂ）Ｐ＋型電荷キャリア取出領域が前記Ｎ型空乏停止領域まで広がるように、前記上部半導体から下方に広がっているＰ＋型電荷キャリア取出領域を形成する工程と、
（ｃ）Ｎ＋型コンタクト領域が前記Ｎ型空乏停止領域まで広がるように、前記半導体上面から下方に広がっているＮ＋型コンタクト領域を形成する工程と、
（ｄ）前記インバースダイオード構造の上側金属電極を形成する工程であって、前記上側金属電極は前記Ｎ＋型コンタクト領域及びＰ＋型電荷キャリア取出領域上に配置される、前記インバースダイオード構造の上側金属電極を形成する工程と、
（ｅ）底側Ｐ型シリコン領域を形成する工程であって、前記Ｎ－型シリコン領域は前記底側Ｐ型シリコン領域上に配置されかつ前記底側Ｐ型シリコン領域と隣接し、前記底側Ｐ型シリコン領域は半導体底面から上方に広がり、前記底側Ｐ型シリコン領域は前記インバースダイオード構造のダイ領域の中央領域を前記ダイ領域の周囲部分から分離するＰ型アイソレーション構造の一部である、底側Ｐ型シリコン領域を形成する工程と、
（ｆ）前記インバースダイオード構造の底側金属電極を形成する工程であって、前記底側金属電極は前記半導体底面に配置される、前記インバースダイオード構造の底側金属電極を形成する工程と、を含むインバースダイオード構造を製造する方法。
（態様１９）
前記ダイ領域はウェハの一部であり、さらに
（ｆ）工程（ａ）の後、工程（ｆ）の前にウェハの裏面を薄化する工程を含む、態様１８に記載の方法。
（態様２０）
ウェハの、周端部がより厚く、中央部がより薄くなるように、（ｆ）でウェハの裏面が薄化される、態様１９に記載の方法。
（態様２１）
前記Ｐ型アイソレーション構造は、さらにＰ型シリコン周側壁領域を含み、前記Ｐ型シリコン周側壁領域は前記半導体上面から前記Ｎ－型シリコン領域を通って前記底側Ｐ型シリコン領域まで下方に広がっている、態様１８に記載の方法。
（態様２２）
前記インバースダイオード構造の前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は３×１０ １７ 原子／ｃｍ ３ 未満のＰ型ドーパント濃度を有する、態様２０に記載の半導体デバイスダイ。
本明細書の開示内容は、以下の態様を含み得る。
（態様１）
半導体上面と、半導体底面と、周側縁とを有する半導体デバイスダイであって、前記ダイは、
前記ダイの前記半導体底面から上方に広がって、前記ダイの前記周側縁に向かって横向きに外側方向にも広がっている、底側Ｐ型シリコン領域と、
前記底側Ｐ型シリコン領域上に配置されたＮ－型シリコン領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記底側Ｐ型シリコン領域に接しており、それによりＰ型アイソレーション構造を形成し、また、前記Ｐ型シリコン周側壁領域は、前記Ｎ－型シリコン領域を側方から取り囲み、前記Ｎ－型シリコン領域を前記ダイの前記周側縁から分離する、Ｐ型シリコン周側壁領域と、
前記Ｎ＋型コンタクト領域及び前記Ｐ＋型電荷キャリア取出領域上に配置される上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極と、を含む半導体デバイスダイ。
（態様２）
前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は、１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は、３×１０ １７ 原子／ｃｍ ３ 未満のＰ型ドーパント濃度を有する、態様１に記載の半導体デバイスダイ。
（態様３）
前記底側Ｐ型シリコン領域は、前記半導体デバイスダイの順方向伝導状態において、電子が前記Ｎ－型シリコン領域から前記透明アノード領域の全てを通り抜けて前記底側金属電極まで通るように電子を伝導させる手段である、態様１に記載の半導体デバイスダイ。
（態様４）
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＰ＋型浮遊電界リングであって、前記Ｐ＋型浮遊電界リングは前記Ｎ型空乏層停止領域の周囲を側方から取り囲むが、前記Ｎ－型シリコン領域の全Ｎ－型シリコンによって前記Ｎ型空乏層停止領域から分離される、Ｐ＋型浮遊電界リングをさらに含む、態様１に記載の半導体デバイス。
（態様５）
前記Ｎ＋型コンタクト領域は複数のＮ＋型コンタクト領域のうちの１つであり、前記複数のＮ＋型コンタクト領域は２次元配列で配置されており、前記Ｎ＋型コンタクト領域の各々は前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれている、態様１に記載の半導体デバイスダイ。
（態様６）
前記半導体デバイスダイは、前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれていない非Ｎ＋型コンタクト領域を含み、前記半導体デバイスダイの前記非Ｎ＋型コンタクト領域は前記Ｎ－型シリコン領域のＮ－型シリコンに隣接している、態様４に記載の半導体デバイスダイ。
（態様７）
前記半導体デバイスダイはディスクリートダイオードデバイスである、態様１に記載の半導体デバイスダイ。
（態様８）
前記半導体デバイスダイは２つ以下の金属電極を含む、態様１に記載の半導体デバイスダイ。
（態様９）
前記Ｎ型空乏停止領域には前記上側金属電極と接触している部分がない、態様１に記載の半導体デバイスダイ。
（態様１０）
前記半導体デバイスダイにはエピタキシャルシリコン材料である部分がない、態様１に記載の半導体デバイスダイ。
（態様１１）
前記底側Ｐ型シリコン領域はバルクウェハシリコン材料からなり、前記Ｎ－型シリコン領域はエピタキシャルシリコン材料からなる、態様１に記載の半導体デバイスダイ。
（態様１２）
前記ダイの前記周側縁の前記シリコンのいくつかはＮ型シリコンである、態様１に記載の半導体デバイスダイ。
（態様１３）
前記ダイの前記周側縁の前記シリコンにはＮ型シリコンである部分がない、態様１に記載の半導体デバイスダイ。
（態様１４）
前記Ｐ型シリコン周側壁領域はアルミニウムでドープされている、態様１に記載の半導体デバイスダイ。
（態様１５）
リング状Ｎ＋型空乏停止リングであって、前記Ｎ＋型空乏停止リングは前記半導体上面から下方に広がり、前記リング状Ｎ＋型空乏停止リングは前記Ｐ＋型電荷キャリア取出領域の周囲を側方から取り囲み、前記Ｎ＋型空乏停止リングは前記Ｎ型空乏停止領域の境界を示す外側の周囲の境界線を有し、前記Ｎ＋型空乏停止リングには前記Ｎ－型シリコン領域のどのＮ－型シリコンにも接する部分がない、リング状Ｎ＋型空乏停止リング、をさらに含む態様１に記載の半導体デバイスダイ。
（態様１６）
半導体上面と、半導体底面と、周側縁とを有する２電極インバースダイオードダイであって、前記ダイは、
Ｐ型シリコンの透明アノード領域であって、前記透明アノード領域は前記ダイの前記半導体底面から上方に広がり、前記透明アノード領域は１０ミクロン未満の厚さであり、前記透明アノード領域は前記半導体底面に隣接してＰ型ドーパント濃度を有し、前記Ｐ型ドーパント濃度は３×１０ １７ 原子／ｃｍ ３ 未満である、Ｐ型シリコンの透明アノード領域と、
前記透明アノード領域上に配置されているＮ－型シリコン領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記透明アノード領域と接しており、それによってＰ型アイソレーション構造を形成し、前記Ｐ型アイソレーション構造は、前記Ｎ－型シリコン領域を側方から取り囲み、前記Ｎ－型シリコン領域を前記ダイの前記周側縁から分離し、また、前記Ｐ型アイソレーション構造は、前記Ｎ－型シリコン領域の下にもあり、前記Ｎ－型シリコン領域を前記半導体底面から分離する、Ｐ型シリコン周側壁領域と、
前記半導体上面から前記Ｎ－型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記Ｎ＋型コンタクト領域上に配置され、前記Ｎ＋型コンタクト領域と接している上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極であって、前記２電極インバースダイオードダイは２つだけの金属電極を有する、底側金属電極と、
前記ダイが順方向伝導状態で動作しているときに、取り出された正孔が前記半導体上面に流れるように、前記Ｎ型空乏停止領域から連続的に正孔を取り出す、局在電荷取出電界を発生させる手段であって、前記取り出された正孔に起因する電荷は前記上側金属電極の外に流れ出す電流の形で前記ダイから放出される、手段と、を備える２電極インバースダイオードダイ。
（態様１７）
前記透明アノード領域は、前記インバースダイオードダイの前記順方向伝導状態において、前記Ｎ－型シリコン領域から透明アノード領域の全てを通り抜けて前記底側金属電極まで電子が通るように電子を伝導させる手段である、態様１６に記載の２電極インバースダイオードダイ。
（態様１８）
（ａ）半導体上面からＮ－型シリコン領域まで下方に広がっているＮ型空乏停止領域を形成する工程と、
（ｂ）Ｐ＋型電荷キャリア取出領域が前記Ｎ型空乏停止領域まで広がるように、前記上部半導体から下方に広がっているＰ＋型電荷キャリア取出領域を形成する工程と、
（ｃ）Ｎ＋型コンタクト領域が前記Ｎ型空乏停止領域まで広がるように、前記半導体上面から下方に広がっているＮ＋型コンタクト領域を形成する工程と、
（ｄ）前記インバースダイオード構造の上側金属電極を形成する工程であって、前記上側金属電極は前記Ｎ＋型コンタクト領域及びＰ＋型電荷キャリア取出領域上に配置される、前記インバースダイオード構造の上側金属電極を形成する工程と、
（ｅ）底側Ｐ型シリコン領域を形成する工程であって、前記Ｎ－型シリコン領域は前記底側Ｐ型シリコン領域上に配置されかつ前記底側Ｐ型シリコン領域と隣接し、前記底側Ｐ型シリコン領域は半導体底面から上方に広がり、前記底側Ｐ型シリコン領域は前記インバースダイオード構造のダイ領域の中央領域を前記ダイ領域の周囲部分から分離するＰ型アイソレーション構造の一部である、底側Ｐ型シリコン領域を形成する工程と、
（ｆ）前記インバースダイオード構造の底側金属電極を形成する工程であって、前記底側金属電極は前記半導体底面に配置される、前記インバースダイオード構造の底側金属電極を形成する工程と、を含むインバースダイオード構造を製造する方法。
（態様１９）
前記ダイ領域はウェハの一部であり、さらに
（ｆ）工程（ａ）の後、工程（ｆ）の前にウェハの裏面を薄化する工程を含む、態様１８に記載の方法。
（態様２０）
ウェハの、周端部がより厚く、中央部がより薄くなるように、（ｆ）でウェハの裏面が薄化される、態様１９に記載の方法。
（態様２１）
前記Ｐ型アイソレーション構造は、さらにＰ型シリコン周側壁領域を含み、前記Ｐ型シリコン周側壁領域は前記半導体上面から前記Ｎ－型シリコン領域を通って前記底側Ｐ型シリコン領域まで下方に広がっている、態様１８に記載の方法。
（態様２２）
前記インバースダイオード構造の前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は３×１０ １７ 原子／ｃｍ ３ 未満のＰ型ドーパント濃度を有する、態様２０に記載の半導体デバイスダイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19A】
【図19B】