(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-03-09
(45)【発行日】2023-03-17
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20230310BHJP
H01L 25/18 20230101ALI20230310BHJP
H01L 21/60 20060101ALI20230310BHJP
H01L 21/56 20060101ALI20230310BHJP
H01L 23/48 20060101ALI20230310BHJP
H01L 23/52 20060101ALI20230310BHJP
【FI】
H01L25/04 C
H01L21/60 321E
H01L21/56 R
H01L23/48 G
H01L23/52 E
(21)【出願番号】P 2021086983
(22)【出願日】2021-05-24
【審査請求日】2023-02-01
【早期審査対象出願】
(73)【特許権者】
【識別番号】390022471
【氏名又は名称】アオイ電子株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】高尾 勝大
(72)【発明者】
【氏名】黒羽 淳史
(72)【発明者】
【氏名】相沢 吉昭
【審査官】佐藤 靖史
(56)【参考文献】
【文献】特開2009-124052(JP,A)
【文献】特開2010-147501(JP,A)
【文献】特開2020-167748(JP,A)
【文献】特開2006-216940(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 25/07
H01L 21/60
H01L 21/56
H01L 23/48
H01L 23/52
(57)【特許請求の範囲】
【請求項1】
導電性材料からなる第1ダイパッドと、
前記第1ダイパッドの上面上に設けられた第1半導体チップと、
第2半導体チップと、
を備え、
前記第1半導体チップは、前記第1半導体チップの上面に形成された第1パッド電極、および、前記第1半導体チップの下面に形成され、且つ、前記第1ダイパッドに電気的に接続された第3パッド電極を有し、
前記第2半導体チップは、前記第2半導体チップの上面に形成された第2パッド電極を有し、
前記第1パッド電極の上面上には、前記第1パッド電極に電気的に接続されるように、第1導電性層が設けられ、
前記第2パッド電極の上面上には、前記第2パッド電極に電気的に接続されるように、第2導電性層が設けられ、
前記第1ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記第1導電性層および前記第2導電性層は、前記第1導電性層の上面、前記第2導電性層の上面および前記第1ダイパッドの下面が露出するように、第1樹脂層によって封止され、
前記第1導電性層および前記第2導電性層の各々の上面上には、前記第1導電性層および前記第2導電性層に電気的に接続されるように、1つ以上の受動素子が設けられている、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
導電性材料からなり、且つ、前記第1ダイパッドから物理的に離間した第2ダイパッドを更に備え、
前記第2半導体チップは、前記第2ダイパッドの上面上に設けられ、
前記第1ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記第1導電性層、前記第2導電性層および前記第2ダイパッドは、前記第1導電性層の上面、前記第2導電性層の上面、前記第1ダイパッドの下面および前記第2ダイパッドの下面が露出するように、前記第1樹脂層によって封止されている、半導体装置。
【請求項3】
請求項1に記載の半導体装置において、
前記第1導電性層および前記第2導電性層の各々の上面には、前記第1導電性層および前記第2導電性層の各々が主体とする材料と異なる導電性材料からなるメッキ膜が設けられ、
前記1つ以上の受動素子は、前記メッキ膜を介して前記第1導電性層および前記第2導電性層に電気的に接続されている、半導体装置。
【請求項4】
請求項1に記載の半導体装置において、
前記第1導電性層の上面上には、前記第1導電性層に電気的に接続されるように、第1再配線層が設けられ、
前記第2導電性層の上面上には、前記第2導電性層に電気的に接続されるように、第2再配線層が設けられ、
前記1つ以上の受動素子は、前記第1再配線層および前記第2再配線層を介して、前記第1導電性層および前記第2導電性層に電気的に接続され、
平面視において、前記第1再配線層は、前記第1導電性層から離れた位置まで延在し、前記第2再配線層は、前記第2導電性層から離れた位置まで延在している、半導体装置。
【請求項5】
請求項4に記載の半導体装置において、
前記第1ダイパッドの下面上には、前記第1ダイパッドに電気的に接続されるように、第3再配線層が設けられ、
平面視において、前記第3再配線層は、前記第1ダイパッドから離れた位置まで延在している、半導体装置。
【請求項6】
請求項4に記載の半導体装置において、
前記第1再配線層および前記第2再配線層の各々は、前記第1パッド電極および前記第2パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する導電性材料を主体とする、半導体装置。
【請求項7】
請求項1に記載の半導体装置において、
前記第1導電性層および前記第2導電性層の各々は、前記第1パッド電極および前記第2パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とし、且つ、前記第1パッド電極および前記第2パッド電極の各々の上面から突出した柱体を成している、半導体装置。
【請求項8】
請求項1に記載の半導体装置において、
前記第1導電性層、前記第2導電性層および前記第1樹脂層の各々の上面の位置は、5μm以下の範囲内で一致し、
前記第1ダイパッドおよび前記第1樹脂層の各々の下面の位置は、5μm以下の範囲内で一致している、半導体装置。
【請求項9】
請求項1に記載の半導体装置において、
前記第1半導体チップは、第1ゲート電極、第1ソース領域および第1ドレイン領域を含む第1MOSトランジスタを有し、
前記第1パッド電極は、前記第1ゲート電極に電気的に接続され、且つ、前記第1ゲート電極の上方に形成された第1ゲートパッド電極であり、
前記第2半導体チップは、前記第1ゲート電極のゲート電位を制御する信号を、前記第2パッド電極から供給するためのドライバ回路を有する、半導体装置。
【請求項10】
請求項1に記載の半導体装置において、
前記1つ以上の受動素子は、1つ以上の抵抗素子、1つ以上のコイル若しくは1つ以上のコンデンサ、または、これらの組み合わせによって構成される、半導体装置。
【請求項11】
(a)導電性材料からなる金属板と、その上面に形成された第1パッド電極およびその下面に形成された第3パッド電極を有する第1半導体チップと、その上面に形成された第2パッド電極を有する第2半導体チップと、前記第1パッド電極の上面上に設けられ、且つ、前記第1パッド電極に電気的に接続された第1導電性層と、前記第2パッド電極の上面上に設けられ、且つ、前記第2パッド電極に電気的に接続された第2導電性層と、を用意する工程、
(b)前記(a)工程後、前記金属板を選択的にエッチングすることで、第1ダイパッドを形成する工程、
(c)前記(b)工程後、前記第3パッド電極が前記第1ダイパッドに電気的に接続されるように、前記第1ダイパッドの上面上に、前記第1半導体チップを設置する工程、
(d)前記(c)工程後、前記第1導電性層および前記第2導電性層の各々の上面を覆うように、前記第1ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記第1導電性層および前記第2導電性層を第1樹脂層によって封止する工程、
(e)前記(d)工程後、前記第1樹脂層を研磨することで、前記第1導電性層および前記第2導電性層の各々の上面を前記第1樹脂層から露出させる工程、
(f)前記(e)工程後、前記第1ダイパッドの下面を前記第1樹脂層から露出させる工程、
(g)前記(f)工程後、前記第1導電性層および前記第2導電性層の各々の上面上に、前記第1導電性層および前記第2導電性層を電気的に接続させるように、1つ以上の受動素子を設ける工程、
を備える、半導体装置の製造方法。
【請求項12】
請求項11に記載の半導体装置の製造方法において、
前記(b)工程では、前記第1ダイパッドから物理的に離間した第2ダイパッドも形成され、
前記(b)工程後に、前記第2半導体チップは、前記第2ダイパッドの上面上に設置され、
前記(d)工程では、前記第1ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記第1導電性層、前記第2導電性層および前記第2ダイパッドが、前記第1樹脂層によって封止され、
前記(f)工程では、前記第1ダイパッドの下面および前記第2ダイパッドの下面が、前記第1樹脂層から露出する、半導体装置の製造方法。
【請求項13】
請求項11に記載の半導体装置の製造方法において、
(h)前記(f)工程と前記(g)工程との間において、前記第1導電性層および前記第2導電性層の各々の上面に、前記第1導電性層および前記第2導電性層の各々が主体とする材料と異なる材料からなるメッキ膜を設ける工程、
を更に備え、
前記(g)工程では、前記1つ以上の受動素子は、前記メッキ膜を介して前記第1導電性層および前記第2導電性層に電気的に接続される、半導体装置の製造方法。
【請求項14】
請求項11に記載の半導体装置の製造方法において、
(i)前記(f)工程と前記(g)工程との間において、前記第1導電性層の上面上に、前記第1導電性層に電気的に接続されるように、第1再配線層を設け、前記第2導電性層の上面上に、前記第2導電性層に電気的に接続されるように、第2再配線層を設ける工程、
を更に備え、
前記(g)工程では、前記1つ以上の受動素子は、前記第1再配線層および前記第2再配線層を介して前記第1導電性層および前記第2導電性層に電気的に接続され、
平面視において、前記第1再配線層は、前記第1導電性層から離れた位置まで延在し、前記第2再配線層は、前記第2導電性層から離れた位置まで延在している、半導体装置の製造方法。
【請求項15】
請求項14に記載の半導体装置の製造方法において、
(j)前記(f)工程と前記(g)工程との間において、前記第1ダイパッドの下面上に、前記第1ダイパッドに電気的に接続されるように、第3再配線層を設ける工程、
を更に備え、
平面視において、前記第3再配線層は、前記第1ダイパッドから離れた位置まで延在している、半導体装置の製造方法。
【請求項16】
請求項14に記載の半導体装置の製造方法において、
前記第1再配線層および前記第2再配線層の各々は、前記第1パッド電極および前記第2パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とする、半導体装置の製造方法。
【請求項17】
請求項11に記載の半導体装置の製造方法において、
前記第1導電性層および前記第2導電性層の各々は、前記第1パッド電極および前記第2パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とし、且つ、前記第1パッド電極および前記第2パッド電極の各々の上面から突出した柱体を成している、半導体装置の製造方法。
【請求項18】
請求項
11に記載の半導体装置の製造方法において、
前記第1半導体チップは、第1ゲート電極、第1ソース領域および第1ドレイン領域を含む第1MOSトランジスタを有し、
前記第1パッド電極は、前記第1ゲート電極に電気的に接続され、且つ、前記第1ゲート電極の上方に形成された第1ゲートパッド電極であり、
前記第2半導体チップは、前記第1ゲート電極のゲート電位を制御する信号を、前記第2パッド電極から供給するためのドライバ回路を有する、半導体装置の製造方法。
【請求項19】
請求項11に記載の半導体装置の製造方法において、
前記1つ以上の受動素子は、1つ以上の抵抗素子、1つ以上のコイル若しくは1つ以上のコンデンサ、または、これらの組み合わせによって構成される、半導体装置の製造方法。
【請求項20】
請求項11に記載の半導体装置の製造方法において、
(k)前記(b)工程と前記(c)工程との間において、基材の上面上に、前記第1ダイパッドを含む前記金属板を設置する工程、
を更に備え、
前記(f)工程は、前記基材を除去することで行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、樹脂封止型の半導体装置およびその製造方法に関する。
【背景技術】
【0002】
例えば、特許文献1には、複数の配線が積層された多層基板の上面上に、半導体チップおよび受動素子などの複数の電子部品を搭載した電子装置が開示されている。また、各電子部品は、ボンディングワイヤによって、多層基板の上面に配置された各配線に接続されている。
【0003】
また、特許文献2には、リードフレームの上面上に、バンプを介して半導体チップを搭載したデバイスが開示されている。また、上記リードフレームの周囲には、上記リードフレームと同じ材料からエッチング加工された端子が設けられ、半導体チップの電気経路は、上記リードフレームおよび上記端子を介して、デバイスの上面側へ引き上げられている。
【先行技術文献】
【特許文献】
【0004】
【文献】特許第5983523号公報
【文献】特表2013-524552号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1は、多層基板の上面上に複数の電子部品を搭載する平面実装であるので、ボンディングワイヤおよび積層配線の影響を受けて、各部品間の抵抗およびインダクタンスが高くなってしまい、スイッチング損失が生じ易い。また、平面実装では、部品の数が多くなると実装面積(パッケージのサイズ)が大きくなり、パッケージの小型化が促進し難くなる。また、多層基板であるので、高い放熱性が必要とされるパワーMOSトランジスタとのマルチチップ化が困難である。
【0006】
特許文献2は、リードフレームを用いたフリップチップ実装構造であるが、半導体チップからデバイスの上面までの電気経路が長いので、特許文献1と同様に、抵抗およびインダクタンスが高くなってしまい、スイッチング損失が生じる。
【0007】
本願の主な目的は、半導体チップおよび受動素子などの複数の電子部品の間で、抵抗およびインダクタンスの上昇を抑制し、スイッチング損失を改善することにある。すなわち、本願の主な目的は、半導体装置の性能を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0008】
一実施の形態における半導体装置は、導電性材料からなる第1ダイパッドと、前記第1ダイパッドの上面上に設けられた第1半導体チップと、第2半導体チップと、を備える。ここで、前記第1半導体チップは、前記第1半導体チップの上面に形成された第1パッド電極、および、前記第1半導体チップの下面に形成され、且つ、前記第1ダイパッドに電気的に接続された第3パッド電極を有し、前記第2半導体チップは、前記第2半導体チップの上面に形成された第2パッド電極を有し、前記第1パッド電極の上面上には、前記第1パッド電極に電気的に接続されるように、第1導電性層が設けられ、前記第2パッド電極の上面上には、前記第2パッド電極に電気的に接続されるように、第2導電性層が設けられ、前記第1ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記第1導電性層および前記第2導電性層は、前記第1導電性層の上面、前記第2導電性層の上面および前記第1ダイパッドの下面が露出するように、第1樹脂層によって封止され、前記第1導電性層および前記第2導電性層の各々の上面上には、前記第1導電性層および前記第2導電性層に電気的に接続されるように、1つ以上の受動素子が設けられている。
【0009】
一実施の形態における半導体装置の製造方法は、(a)導電性材料からなる金属板と、その上面に形成された第1パッド電極およびその下面に形成された第3パッド電極を有する第1半導体チップと、その上面に形成された第2パッド電極を有する第2半導体チップと、前記第1パッド電極の上面上に設けられ、且つ、前記第1パッド電極に電気的に接続された第1導電性層と、前記第2パッド電極の上面上に設けられ、且つ、前記第2パッド電極に電気的に接続された第2導電性層と、を用意する工程、(b)前記(a)工程後、基材の上面上に、前記金属板を設置する工程、(c)前記(b)工程後、前記金属板を選択的にエッチングすることで、第1ダイパッドを形成する工程、(d)前記(c)工程後、前記第3パッド電極が前記第1ダイパッドに電気的に接続されるように、前記第1ダイパッドの上面上に、前記第1半導体チップを設置する工程、(e)前記(c)工程後、前記基材の上面上に、前記第2半導体チップを設置する工程、(f)前記(d)工程および前記(e)工程後、前記第1導電性層および前記第2導電性層の各々の上面を覆うように、前記第1ダイパッド、前記第1半導体チップ、前記第2半導体チップ、前記第1導電性層および前記第2導電性層を第1樹脂層によって封止する工程、(g)前記(f)工程後、前記第1樹脂層を研磨することで、前記第1導電性層および前記第2導電性層の各々の上面を前記第1樹脂層から露出させる工程、(h)前記(g)工程後、前記基材を除去することで、前記第1ダイパッドの下面を前記第1樹脂層から露出させる工程、(i)前記(h)工程後、前記第1導電性層および前記第2導電性層の各々の上面上に、前記第1導電性層および前記第2導電性層を電気的に接続させるように、1つ以上の受動素子を設ける工程、を備える。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の性能を向上できる。
【図面の簡単な説明】
【0011】
【
図1】実施の形態1におけるDC/DCコンバータを示す等価回路図である。
【
図2】実施の形態1における半導体装置を示す平面図である。
【
図3】実施の形態1における半導体装置を示す平面図である。
【
図4】実施の形態1における半導体装置を示す断面図である。
【
図5】実施の形態1における半導体装置の製造方法を示す断面図である。
【
図6】
図5に続く半導体装置の製造方法を示す断面図である。
【
図7】
図6に続く半導体装置の製造方法を示す断面図である。
【
図8】
図7に続く半導体装置の製造方法を示す断面図である。
【
図9】
図8に続く半導体装置の製造方法を示す断面図である。
【
図10】
図9に続く半導体装置の製造方法を示す断面図である。
【
図11】
図10に続く半導体装置の製造方法を示す断面図である。
【
図12】実施の形態2における半導体装置を示す断面図である。
【
図13】実施の形態2における半導体装置の製造方法を示す断面図である。
【
図14】
図13に続く半導体装置の製造方法を示す断面図である。
【
図15】
図14に続く半導体装置の製造方法を示す断面図である。
【
図16】実施の形態3における半導体装置を示す断面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、本願で説明されるX方向、Y方向およびZ方向は、互いに交差し、互いに直交している。本願では、Z方向をある構造体の縦方向、上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、X方向およびY方向によって構成される面を、Z方向から見ることを意味する。
【0014】
(実施の形態1)
<半導体装置の回路構成>
図1は、降圧型のDC/DCコンバータの等価回路図である。実施の形態1における半導体装置1は、DC/DCコンバータの一部を構成し、ドライバ回路100、ハイサイド用のMOSトランジスタQ1およびローサイド用のMOSトランジスタQ2などを有する。
【0015】
図1に示されるように、DC/DCコンバータでは、入力端子Vinと基準電位(接地電位)との間には、MOSトランジスタQ1およびMOSトランジスタQ2が直列接続されている。そして、MOSトランジスタQ1とMOSトランジスタQ2との間のノードNAと、出力端子Voutとの間には、コイルL1が接続されている。出力端子VoutとコイルL1の間には、コンデンサC1が接続されている。
【0016】
MOSトランジスタQ1は、ゲートG1、ドレインD1およびソースS1を有する。ゲートG1は、ドライバ回路100に接続され、ドレインD1は、入力端子Vinに接続され、ソースS1は、MOSトランジスタQ2のドレインD2に接続されている。MOSトランジスタQ2は、ゲートG2、ドレインD2およびソースS2を有する。ゲートG2は、ドライバ回路100に接続され、ドレインD2は、ソースS1に接続され、ソースS2は、基準電位に接続されている。
【0017】
なお、ドライバ回路100とゲートG1との間、ドライバ回路100とゲートG2との間およびソースS1とドレインD2との間に、受動素子部材7が設けられる場合もある。受動素子部材7は、1つ以上の受動素子であり、1つ以上の抵抗素子、1つ以上のコイル若しくは1つ以上のコンデンサ、または、これらの組み合わせによって構成される。
【0018】
ドライバ回路100は、制御回路200から供給された制御信号によって駆動する。ドライバ回路100は、それぞれMOSトランジスタQ1、Q2のゲート電位を制御する信号を、MOSトランジスタQ1、Q2のゲートG1、G2へ供給する。ドライバ回路100によって、MOSトランジスタQ1のオン/オフ、および、MOSトランジスタQ2のオン/オフが制御される。具体的に、ドライバ回路100は、MOSトランジスタQ1をオンにする際には、MOSトランジスタQ2をオフにし、MOSトランジスタQ1をオフにする際には、MOSトランジスタQ2をオンにする。このようなDC/DCコンバータでは、MOSトランジスタQ1、Q2で同期を取りながら、交互にオン/オフすることによって電源電圧の変換が行われる。
【0019】
<半導体装置の実装構成>
以下に
図2~
図4を用いて、実施の形態1における樹脂封止型の半導体装置1の実装構成について説明する。
図2および
図3は、半導体装置1を示す平面図であるが、
図2は、
図3に示される樹脂層5を省略した平面図になっている。また、
図4は、
図2および
図3に示されるA-A線に沿った断面図である。
【0020】
半導体装置1は、半導体チップCH1~CH3を備える。半導体チップCH1は、
図1に示されるMOSトランジスタQ1を有する。特に図示はしないが、MOSトランジスタQ1は、半導体基板に形成されたソース領域およびドレイン領域を含み、ソース領域とドレイン領域との間に形成され、且つ、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極を含む。MOSトランジスタQ1は、例えば、ソース領域とドレイン領域との間のチャネル領域が半導体チップCH1の厚さ方向に形成される縦型のパワーMOSトランジスタによって構成されている。
【0021】
また、半導体チップCH1は、半導体チップCH1の上面に形成されたゲートパッド電極GP1およびソースパッド電極SP1と、半導体チップCH1の下面に形成されたドレインパッド電極DP1とを有する。
【0022】
ゲートパッド電極GP1は、ゲート電極の上方に形成され、且つ、ゲート電極に電気的に接続されている。また、ソース領域は、ソースパッド電極SP1に電気的に接続され、ドレイン領域は、ドレインパッド電極DP1に電気的に接続されている。すなわち、ゲートパッド電極GP1、ソースパッド電極SP1およびドレインパッド電極DP1は、それぞれ
図1の等価回路のゲートG1、ソースS1およびドレインD1に対応している。
【0023】
半導体チップCH2は、
図1に示されるMOSトランジスタQ2を有し、半導体チップCH2の上面に形成されたゲートパッド電極GP2およびソースパッド電極SP2と、半導体チップCH2の下面に形成されたドレインパッド電極DP2とを有する。MOSトランジスタQ2の構成は、MOSトランジスタQ1と同様である。すなわち、ゲートパッド電極GP2、ソースパッド電極SP2およびドレインパッド電極DP2は、それぞれ
図1の等価回路のゲートG2、ソースS2およびドレインD2に対応している。
【0024】
半導体チップCH3は、
図1に示されるドライバ回路100を有し、半導体チップCH3の上面に形成された複数のパッド電極AP1を有する。半導体チップCH3は、MOSトランジスタQ1、Q2のゲート電極のゲート電位を制御する信号を、複数のパッド電極AP1からゲートパッド電極GP1、GP2へ供給する。
【0025】
ゲートパッド電極GP1、GP2、ソースパッド電極SP1、SP2およびパッド電極AP1は、例えばアルミニウム膜のような導電性材料を主体として含む。具体的には、これらのパッド電極は、相対的に薄いバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、相対的に厚いアルミニウム膜とを含む。このアルミニウム膜が、これらのパッド電極の主体となる。なお、上記バリアメタル膜は、例えばチタン膜および窒化チタン膜を含む積層膜である。また、ドレインパッド電極DP1、DP2は、導電性膜からなり、例えばチタン膜、ニッケル膜および金膜の積層膜からなる。
【0026】
半導体装置1は、互いに物理的に離間したダイパッド2a、ダイパッド2b、ダイパッド2cおよび複数のリード端子2dを備える。これらは、それぞれ導電性材料からなり、一枚の金属板2をエッチング加工することで形成される。また、このような導電性材料は、例えば銅であるか、銅に錫、ジルコニウムまたは鉄などを添加した銅合金である。
【0027】
半導体チップCH1は、ドレインパッド電極DP1がダイパッド2aに電気的に接続されるように、ダイパッド2aの上面上に設けられている。半導体チップCH2は、ドレインパッド電極DP2がダイパッド2bに電気的に接続されるように、ダイパッド2bの上面上に設けられている。半導体チップCH3は、ダイパッド2cの上面上に設けられている。
【0028】
ドレインパッド電極DP1、DP2と、ダイパッド2a、2bとは、例えば銀ペーストのような導電性の接着層によって接着されている。また、半導体チップCH3の下面およびダイパッド2cは接着層によって接着されているが、放熱性を高めるために、はんだまたは銀ペーストなどの導電性の接着層を用いる事が好ましい。
【0029】
なお、ダイパッド2a~2cおよび複数のリード端子2dの一部には、半導体チップCH1~CH3が設けられる領域よりも厚い厚さを有する厚膜領域2fが形成されている。このような厚膜領域2fの上面および下面は、後述する樹脂層5から露出しており、半導体装置1の上面および下面を繋ぐ配線(内部貫通電極)として利用できる。
【0030】
ゲートパッド電極GP1およびパッド電極AP1の各々の上面上には、これらに電気的に接続されるように、導電性層3が設けられている。これらの導電性層3は、ゲートパッド電極GP1およびパッド電極AP1の各々の上面から突出した柱体を成している。なお、
図4には図示されていないが、
図4と別の断面視において、ゲートパッド電極GP2の上面上にも、同様の導電性層3が設けられている。
【0031】
また、これらの導電性層3は、ゲートパッド電極GP1、GP2およびパッド電極AP1の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とする。具体的には、導電性層3は、相対的に薄いバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、相対的に厚い銅膜とを含む。この銅膜が、導電性層3の主体となる。なお、上記バリアメタル膜は、例えばチタン膜である。
【0032】
ソースパッド電極SP1の上面上には、ソースパッド電極SP1およびダイパッド2bに電気的に接続されるように、導電性層4が設けられている。また、ソースパッド電極SP2の上面上には、ソースパッド電極SP2およびリード端子2dに電気的に接続されるように、導電性層4が設けられている。導電性層4は、例えば、屈曲加工が施された銅板からなる。
【0033】
ダイパッド2a~2c、リード端子2d、半導体チップCH1~CH3、導電性層3および導電性層4は、導電性層3の上面、導電性層4の上面、厚膜領域2fの上面、厚膜領域2fの下面、リード端子2dの下面およびダイパッド2a~2cの下面が露出するように、樹脂層5によって封止されている。なお、樹脂層5は、絶縁性樹脂からなり、例えばエポキシ樹脂からなる。
【0034】
樹脂層5、導電性層3、導電性層4および厚膜領域2fの各々の上面の位置は、ほぼ同じであり、5μm以下の範囲内で一致している。すなわち、樹脂層5、導電性層3、導電性層4および厚膜領域2fの各々の上面は、実質的に同一平面上にあり、面一になっている。また、厚膜領域2f、リード端子2dおよびダイパッド2a~2cの各々の下面の位置は、ほぼ同じであり、5μm以下の範囲内で一致している。すなわち、厚膜領域2f、リード端子2dおよびダイパッド2a~2cの各々の下面は、実質的に同一平面上にあり、面一になっている。
【0035】
導電性層3の上面、導電性層4の上面、厚膜領域2fの上面、厚膜領域2fの下面、リード端子2dの下面およびダイパッド2a~2cの下面には、メッキ膜6が設けられている。メッキ膜6は、導電性層3、導電性層4、リード端子2d、ダイパッド2a~2cおよび厚膜領域2fの各々が主体とする材料と異なる導電性材料からなり、例えば、銀膜若しくは錫膜、または、これらの積層膜からなる。
【0036】
導電性層3、導電性層4および厚膜領域2fの各々の上面上には、導電性層3、導電性層4および厚膜領域2fの各々に電気的に接続されるように、メッキ膜6を介して受動素子部材7が設けられている。受動素子部材7は、1つ以上の受動素子を含み、受動素子は、抵抗素子、コイルまたはコンデンサである。すなわち、受動素子部材7は、1つ以上の抵抗素子、1つ以上のコイル若しくは1つ以上のコンデンサ、または、これらの組み合わせによって構成される。
【0037】
例えば、ゲートパッド電極GP1とパッド電極AP1との間の受動素子部材7が抵抗素子およびコイルである場合、
図1のように、ドライバ回路100とゲートG1との間に、抵抗素子およびコイルを設けることができる。
【0038】
なお、導電性層3、導電性層4および厚膜領域2fの全てが受動素子部材7を介して接続されている必要は無く、回路設計の要望に応じて、受動素子の有無および受動素子の数を適宜変更することができる。
【0039】
<実施の形態1の主な効果>
実施の形態1では、ゲートパッド電極GP1、GP2およびパッド電極AP1の各々の上面上に導電性層3が設けられ、ソースパッド電極SP1、SP2の各々の上面上に導電性層4が設けられている。また、ドレインパッド電極DP1、DP2は、ダイパッド2a、2bの上面上に設けられ、これらに電気的に接続されている。それ故、多層基板などを用いた場合のように、ボンディングワイヤおよび積層配線の影響を受けて、各部品間の抵抗およびインダクタンスが高くなってしまうという不具合を抑制できる。
【0040】
例えば、ドライバ回路100を有する半導体チップCH3とMOSトランジスタQ1を有する半導体チップCH1との間では、パッド電極AP1からゲートパッド電極GP1へゲート電位を制御する信号が供給されるが、上記構成とすることで、パッド電極AP1とゲートパッド電極GP1との間の電流経路が短くなっている。また、導電性層3、導電性層4およびダイパッド2a、2bは、銅のような相対的にシート抵抗の低い材料を主体としている。それ故、抵抗およびインダクタンスの上昇を抑制し、スイッチング損失を改善することができる。従って、半導体装置1の性能を向上できる。
【0041】
また、半導体チップCH3、ゲートパッド電極GP1、GP2、ソースパッド電極SP1、SP2およびドレインパッド電極DP1、DP2の間に、必要に応じた受動素子部材7を設けることも容易であり、回路設計の自由度を向上できる。
【0042】
例えば、ソースパッド電極SP1に接続される導電性層4と、ソースパッド電極SP2に接続される導電性層4との間に、受動素子部材7を設けることができるので、電流ループが最小となり、半導体装置1の外部からの電磁波妨害の影響を低くすることもできる。従って、半導体装置1の信頼性を向上できる。
【0043】
また、ゲートパッド電極GP1、GP2、ソースパッド電極SP1、SP2から半導体装置1の上面までの距離と、ドレインパッド電極DP1、DP2から半導体装置1の下面までの距離とが短いので、放熱性を高めることができる。
【0044】
<半導体装置の製造方法>
以下に
図5~
図11を用いて、実施の形態1における半導体装置1の製造方法について説明する。なお、
図5~
図11は、
図4と同様に、A-A線に沿った断面図である。
【0045】
まず、導電性材料からなる金属板2(
図5参照)と、半導体チップCH1~CH3と、導電性層3とを用意する。なお、この時点で、半導体チップCH1、CH2のゲートパッド電極GP1、GP2の上面上、および、半導体チップCH3のパッド電極AP1の上面上には、それぞれ導電性層3が設けられている。すなわち、半導体チップCH1~CH3は、半導体ウェハをダイシングなどで個片化することで製造されるが、導電性層3は、半導体ウェハの状態でメッキ法などを用いることで、各パッド電極の上面上に形成される。
【0046】
次に、
図6に示されるように、レジストパターンなどをマスクとして用いたエッチング処理によって、金属板2の一部を除去するように金属板2を加工することで、リードフレームを形成する。すなわち、金属板2を選択的にエッチングすることで、リードフレームとして、ダイパッド2a~2cおよびリード端子2dを形成する。なお、金属板2のうち一部をマスクで覆っておくことで、エッチング処理が施されなかった領域が、相対的に厚い厚膜領域2fとして残される。
【0047】
その後、基材8の上面上に、ダイパッド2a~2cおよびリード端子2dを含む金属板2を設置する。基材8は、搭載物を支持できるものであればよく、例えばポリイミドテープ等の粘着テープである。
【0048】
なお、図示はしないが、ダイパッド2a~2cおよびリード端子2dは、フレーム枠および吊リードによって連結されている。このため、基材8を用いずに製造することも出来る。なお、フレーム枠は、最終的には、ダイシング工程によって切除される。
【0049】
次に、
図7に示されるように、ドレインパッド電極DP1がダイパッド2aに電気的に接続されるように、ダイパッド2aの上面上に、例えば銀ペーストのような導電性の接着層を介して半導体チップCH1を設置する。また、ドレインパッド電極DP2がダイパッド2bに電気的に接続されるように、ダイパッド2bの上面上に、上記導電性の接着層を介して半導体チップCH2を設置する。また、ダイパッド2cの上面上に、例えば熱硬化性樹脂のような絶縁性の接着層を介して半導体チップCH3を設置する。なお、半導体チップCH1~CH3を設置する順番は特に限定されず、何れが先であっても構わない。
【0050】
次に、
図8に示されるように、ソースパッド電極SP1の上面上に、ソースパッド電極SP1およびダイパッド2bに電気的に接続されるように、導電性層4を設け、ソースパッド電極SP2の上面上に、ソースパッド電極SP2およびリード端子2dに電気的に接続されるように、導電性層4を設ける。なお、導電性層4には、予め屈曲加工が施されている。
【0051】
次に、
図9に示されるように、導電性層3、導電性層4および厚膜領域2fの各々の上面を覆うように、ダイパッド2a~2c、リード端子2d、半導体チップCH1~CH3、導電性層3および導電性層4を、樹脂層5によって封止する。
【0052】
次に、
図10に示されるように、樹脂層5を研磨することで、導電性層3、導電性層4および厚膜領域2fの各々の上面を樹脂層5から露出させる。その後、基材8を除去する。基材8が粘着テープである場合、基材8を引き剥がす。これにより、厚膜領域2f、リード端子2dおよびダイパッド2a~2cの各々の下面が、樹脂層5から露出する。
【0053】
なお、基材8を用いない製造方法の場合、樹脂層5の封止工程において、ダイパッド2a~2cおよびリード端子2dの下面周端には樹脂バリが生じやすい。それ故、水圧ジェットまたは研磨処理によって、上記樹脂バリを除去する工程を行うことが好ましい。何れにせよ、樹脂層5による封止工程の後、導電性層3、導電性層4および厚膜領域2fの各々の上面と、厚膜領域2f、リード端子2dおよびダイパッド2a~2cの各々の下面とが、樹脂層5から露出する工程が行われていればよい。
【0054】
次に、
図11に示されるように、導電性層3の上面、導電性層4の上面、厚膜領域2fの上面、厚膜領域2fの下面、リード端子2dの下面およびダイパッド2a~2cの下面に、例えばメッキ法によって、メッキ膜6を設ける。
【0055】
その後、以下の工程を経て、
図4に示される半導体装置1が製造される。導電性層3、導電性層4および厚膜領域2fの各々の上面上に、導電性層3、導電性層4および厚膜領域2fの各々に電気的に接続されるように、メッキ膜6を介して受動素子部材7を設ける。なお、導電性層3、導電性層4および厚膜領域2fの全てを、受動素子部材7を介して接続してもよいし、これらの一部のみを、受動素子部材7を介して接続してもよい。
【0056】
(実施の形態2)
以下に
図12を用いて、実施の形態2における半導体装置1について説明する。なお、以下の説明では、実施の形態1との相違点について主に説明し、実施の形態1と重複する点については説明を省略する。
【0057】
図12に示されるように、実施の形態2では、再配線層9a~9cを適用し、再配線層9aの上面上に受動素子部材7を設けている。
【0058】
すなわち、導電性層3、導電性層4および厚膜領域2fの各々の上面上には、導電性層3、導電性層4および厚膜領域2fに電気的に接続されるように、再配線層9aが設けられている。そして、受動素子部材7は、再配線層9aを介して、導電性層3、導電性層4および厚膜領域2fに電気的に接続されている。
【0059】
図12では、再配線層9aが導電性層3の直上に位置している場合を例示しているが、平面視において、再配線層9aを、導電性層3から離れた位置まで延在させることもできる。そして、導電性層3から離れた位置で、受動素子部材7を2つの再配線層9aに渡って配置することもできる。このように、再配線層9aを用いることで、受動素子部材7の位置を自由に設定することができる。すなわち、半導体装置1のレイアウト設計の自由度を向上できる。
【0060】
なお、再配線層9aは、ゲートパッド電極GP1、GP2およびパッド電極AP1の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とする。具体的には、再配線層9aは、相対的に薄いバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、相対的に厚い銅膜とを含む。この銅膜が、再配線層9aの主体となる。なお、上記バリアメタル膜は、例えばチタン膜、タンタル膜、クロム膜、窒化チタン膜または窒化タンタル膜である。
【0061】
厚膜領域2f、リード端子2dおよびダイパッド2a~2cの各々の下面上には、厚膜領域2f、リード端子2dおよびダイパッド2a~2cに電気的に接続されるように、再配線層9bおよび再配線層9cが設けられている。複数の再配線層9bの間には、樹脂層5と同様の材料からなる樹脂層10が設けられ、再配線層9cは、再配線層9bおよび樹脂層10の各々の下面上に設けられている。
【0062】
また、平面視において、再配線層9cを、厚膜領域2f、リード端子2dおよびダイパッド2a~2cから離れた位置まで延在させることもできる。半導体装置1の下面(再配線層9cの下面)は、例えば、半田バンプなどを介してプリント配線基板の配線上に搭載される。その際に、厚膜領域2f、リード端子2dおよびダイパッド2a~2cと、プリント配線基板の配線との接触箇所を、厚膜領域2f、リード端子2dおよびダイパッド2a~2cの位置に律速されることなく、自由に設定することができる。すなわち、再配線層9cが存在することで、半導体装置1の下面側においても、半導体装置1のレイアウト設計の自由度を向上できる。
【0063】
なお、再配線層9bおよび再配線層9cを構成する材料は、再配線層9aを構成する材料と同じである。
【0064】
<実施の形態2における半導体装置の製造方法>
以下に
図13~
図15を用いて、実施の形態2における半導体装置1の製造方法について説明する。なお、実施の形態2の製造方法は、
図5~
図10まで実施の形態1の製造方法と同じである。
図13は、
図10に続く製造方法を示している。
【0065】
図13に示されるように、導電性層3、導電性層4および厚膜領域2fの各々の上面上に、導電性層3、導電性層4および厚膜領域2fに電気的に接続されるように、再配線層9aを設ける。再配線層9aは、例えば以下のようにして形成することができる。
【0066】
まず、CVD法またはスパッタリング法によって、導電性層3、導電性層4、厚膜領域2fおよび樹脂層5の各々の上面上に、バリアメタル膜を形成する。次に、スパッタリング法を用いて、上記バリアメタル膜上に、銅から成るシード層を形成する。次に、上記シード層上に、再配線層9aが形成される領域を開口するレジストパターンを形成する。次に、上記レジストパターンから露出している上記シード層上に、メッキ法によって、銅膜を形成する。次に、アッシング処理によってレジストパターンを除去した後、上記銅膜から露出しているシード層およびバリアメタル膜を除去する。以上により、再配線層9aが形成される。
【0067】
次に、厚膜領域2f、リード端子2dおよびダイパッド2a~2cの各々の下面に、厚膜領域2f、リード端子2dおよびダイパッド2a~2cに電気的に接続されるように、再配線層9bを設ける。再配線層9bは、再配線層9aと同様の製造方法によって形成できる。
【0068】
次に、
図14に示されるように、複数の再配線層9bの下面を覆うように、複数の再配線層9bを、樹脂層10によって封止する。次に、樹脂層10を研磨することで、複数の再配線層9bの下面を樹脂層10から露出させる。
【0069】
次に、
図15に示されるように、再配線層9bの下面に、再配線層9bに電気的に接続されるように、再配線層9cを設ける。再配線層9cは、再配線層9aと同様の製造方法によって形成できる。その後、2つの再配線層9aの上面上に渡って受動素子部材7を設けることで、
図12に示される半導体装置1が製造される。
【0070】
なお、再配線層9a~9cだけでなく、更なる再配線層を形成することもできる。すなわち、再配線層9aの上面上に、更なる再配線層を積層させてもよく、再配線層9cの下面上に、更なる再配線層を積層させてもよい。追加された再配線層の延在方向は、再配線層9aおよび再配線層9cの延在方向と異ならせることもできる。従って、そのような再配線層を追加することで、レイアウト設計の自由度を更に向上できる。
【0071】
(実施の形態3)
以下に
図16を用いて、実施の形態3における半導体装置1について説明する。なお、以下の説明では、実施の形態1との相違点について主に説明し、実施の形態1と重複する点については説明を省略する。
【0072】
実施の形態1では、ドライバ回路100を有する半導体チップCH3は、ダイパッド2cの上面上に設けられていた。実施の形態3では、半導体チップCH3の厚さが厚い場合を例示する。
図16に示されるように、半導体チップCH3のように、その下面にパッド電極を設けないような半導体チップについては、ダイパッド2cの形成を省略してもよい。この場合、
図6の製造工程において、ダイパッド2cを形成せず、
図7の製造工程において、半導体チップCH3を基材8に直接設ければよい。
【0073】
なお、実施の形態3の半導体装置1では、実施の形態1と同様に、導電性層3などの上面にメッキ膜6が設けられている場合を例示しているが、実施の形態3の半導体装置1に、実施の形態2のような再配線層9a~9cを適用することもできる。
【0074】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0075】
例えば、半導体チップCH1、CH2の上下を逆にした場合でも、本発明を適用することができる。その場合、ゲートパッド電極GP1、GP2およびソースパッド電極SP1、SP2は、それぞれ異なるダイパッドに設置され、ドレインパッド電極DP1、DP2上に、導電性層3が設けられる。それぞれのダイパッドに、プリント配線基板の配線または実施の形態2の再配線層9b、9cなどを適切に電気的に接続することで、
図1の等価回路を実現することもできる。
【符号の説明】
【0076】
1 半導体装置
2 金属板
2a~2c ダイパッド
2d リード端子
2f 厚膜領域
3 導電性層(ピラー)
4 導電性層(クリップ)
5 樹脂層
6 メッキ膜
7 受動素子部材
8 基材
9a~9c 再配線層
10 樹脂層
100 ドライバ回路
200 制御回路
AP1 パッド電極
C1 コンデンサ
CH1~CH3 半導体チップ
D1、D2 ドレイン
DP1、DP2 ドレインパッド電極
G1、G2 ゲート
GP1、GP2 ゲートパッド電極
L1 コイル
Q1、Q2 MOSトランジスタ
S1、S2 ソース
SP1、SP2 ソースパッド電極