特許7241940IP Force 特許公報全文掲載

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
【図1】 ホストに接続された不揮発性メモリシステムの一実施形態のブロック図である。
【図2】 フロントエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、メモリコントローラの一部である。
【図3】 バックエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、メモリコントローラの一部である。
【図4】 メモリパッケージの一実施形態のブロック図である。
【図5A】 メモリダイの一実施形態のブロック図である。
【図5B】 制御ダイ及びメモリ構造ダイを含む集積メモリアセンブリの一実施形態のブロック図である。
【図6A】 基板上に積層された集積メモリアセンブリの実施形態の側面図を示す。
【図6B】 基板上に積層された集積メモリアセンブリの実施形態の側面図を示す。
【図7A】 クロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態の斜視図を示す。
【図7B】 図７Ａのクロスポイント構造の側面図及び上面図をそれぞれ表す。
【図7C】 図７Ａのクロスポイント構造の側面図及び上面図をそれぞれ表す。
【図7D】 クロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態の斜視図を示す。
【図8】 ＭＲＡＭメモリセルの構造の実施形態を示す。
【図9】 クロスポイントアレイで実装されるＭＲＡＭメモリセル設計の実施形態をより詳細に示す。
【図10A】 スピントルクトランスファー（spin torque transfer、ＳＴＴ）機構を使用することによるＭＲＡＭメモリセルの書き込みを示す。
【図10B】 スピントルクトランスファー（ＳＴＴ）機構を使用することによるＭＲＡＭメモリセルの書き込みを示す。
【図11A】 クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【図11B】 クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【図12A】 クロスポイントアーキテクチャを有するメモリアレイの実施形態を示す。
【図12B】 クロスポイントメモリアレイ内のモジュールの実施形態を示す。
【図13】 メモリセル切替電圧のいくつかのプロットを示す。
【図14】 ＭＲＡＭセル直径に対する必要な書き込み電流の散布図を示す。
【図15A】 必要な書き込み電圧対ＭＲＡＭセル直径を示すグラフである。
【図15B】 メモリセルのストレスを低減するためにどのように電圧クランプを使用され得るかを示すグラフである。
【図16】 クロスポイントアレイにおける強制電流手法を使用するときに、選択されたワード線電圧をクランプするプロセスの一実施形態のフローチャートを示す。
【図17】 選択されたメモリセルの場所に依存する電圧に最大選択ワード線電圧をクランプするプロセスの一実施形態のフローチャートを示す。
【図18】 ２つの異なるメモリセルに関連付けられたトラック抵抗を示すクロスポイントアレイの一部分の概略図である。
【図19】 クロスポイントアレイが２つのゾーンに分割されている例を示す。
【図20】 ワード線を通して電流を強制的に流しながら、ワード線上の電圧をクランプするための構成要素のブロック図である。
【図21】 電流源及び電圧クランプの一実施形態の概略図である。
【図22】 電圧クランプの別の実施形態の概略図である。
【図23】 電流生成器の一実施形態を示すブロック図である。
【図24】 クロスポイントアレイ内のメモリセルにアクセスするための強制電流手法を使用するときに、選択されたワード線上の電圧をクランプするプロセスの一実施形態のフローチャートを示す図である。

代表図 図1本件の代表的な図

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