特許 7246581 薄膜化されたトンネル酸化物を有するスプリットゲート型メモリセルを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-03-16

(45)【発行日】2023-03-27

(54)【発明の名称】薄膜化されたトンネル酸化物を有するスプリットゲート型メモリセルを形成する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230317BHJP

   H01L 29/788 20060101ALI20230317BHJP

   H01L 29/792 20060101ALI20230317BHJP

   H10B 41/35 20230101ALI20230317BHJP

【ＦＩ】

H01L29/78 371

H10B41/35

【請求項の数】 18

(21)【出願番号】P 2022547274

(86)(22)【出願日】2020-08-04

(65)【公表番号】

(43)【公表日】2023-02-02

(86)【国際出願番号】 US2020044902

(87)【国際公開番号】W WO2021158257

(87)【国際公開日】2021-08-12

【審査請求日】2022-08-23

(31)【優先権主張番号】16/781,798

(32)【優先日】2020-02-04

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】キム、ジンホ

(72)【発明者】

【氏名】クエヴァス、エリザベス

(72)【発明者】

【氏名】ガザヴィ、パルヴィーズ

(72)【発明者】

【氏名】ベルテッロ、ベルナール

(72)【発明者】

【氏名】フェステ、ジル

(72)【発明者】

【氏名】デコベルト、キャサリン

(72)【発明者】

【氏名】カチェフ、ユリ

(72)【発明者】

【氏名】ヴィラール、ブルーノ

(72)【発明者】

【氏名】ドー、ナン

【審査官】脇水 佳弘

(56)【参考文献】

【文献】米国特許出願公開第２００６／０１７００２９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０２４３８７９（ＵＳ，Ａ１）

【文献】特開２００８－１５３４３３（ＪＰ，Ａ）

【文献】特開２００３－２２４２０６（ＪＰ，Ａ）

【文献】特開平１１－０６７９３６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４１／００

Ｈ１０Ｂ ４３／００

Ｈ０１Ｌ ２９／７８

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、
メモリセル領域及び論理領域を有する基板上面を有する半導体基板を提供するステップと、
前記基板上面の前記メモリセル領域の垂直方向上方に配設され、前記メモリセル領域から絶縁された浮遊ゲートを形成するステップであって、前記浮遊ゲートは、縁部で終端する上面を含む、形成するステップと、
前記基板上面の前記論理領域に沿って延在する第１の部分と、前記基板上面の前記メモリセル領域に沿って延在する第２の部分と、前記浮遊ゲートの前記縁部に沿って延在する第３の部分と、を有する酸化物層を形成するステップと、
前記酸化物層の第１の部分を覆う第１の部分と、前記酸化物層の第２の部分を覆う第２の部分と、前記酸化物層の第３の部分を覆う第３の部分と、を有する非コンフォーマル層を形成するステップであって、前記非コンフォーマル層の前記第３の部分は、前記非コンフォーマル層の前記第１及び第２の部分の厚さよりも小さい厚さを有する、形成するステップと、
前記非コンフォーマル層の前記第３の部分は除去するが、前記非コンフォーマル層の前記第１及び第２の部分は完全には除去せずに薄膜化させるエッチングを実行するステップと、
前記酸化物層の前記第３の部分の厚さを低減させる酸化物エッチングを実行するステップであって、前記酸化物層の前記第１及び第２の部分は、前記非コンフォーマル層の前記第１及び第２の部分によって前記酸化物エッチングから保護される、実行するステップと、
前記非コンフォーマル層の前記第１及び第２の部分を除去するステップと、
前記酸化物層の前記第２の部分上に第１の部分を有し、前記浮遊ゲートの上方で上に延在する第２の部分を有する制御ゲートを形成するステップであって、前記制御ゲートは、前記低減された厚さを有する前記酸化物層の前記第３の部分によって前記浮遊ゲートの前記縁部から絶縁される、形成するステップと、
前記酸化物層の前記第１の部分上に論理ゲートを形成するステップと、
を含む、方法。

【請求項2】

前記浮遊ゲートの前記上面が凹状となり、前記縁部が鋭角縁部となるように、前記浮遊ゲートの前記上面を酸化させるステップを更に含む、請求項１に記載の方法。

【請求項3】

前記制御ゲートを形成するステップ及び前記論理ゲートを形成するステップは、
前記酸化物層の前記第１、第２、及び第３の部分上にポリシリコン層を形成するステップと、
前記形成された制御ゲートとして前記ポリシリコン層の第１の部分を残し、前記形成された論理ゲートとして前記ポリシリコン層の第２の部分を残して、前記ポリシリコン層の一部を選択的に除去するステップと、
を含む、請求項１に記載の方法。

【請求項4】

前記浮遊ゲートの端部に隣接して前記基板内に第１のソース領域を形成するステップと、
前記制御ゲートの端部に隣接して前記基板内に第１のドレイン領域を形成するステップと、
前記論理ゲートの第１の側に隣接して前記基板内に第２のソース領域を形成するステップと、
前記論理ゲートの第２の端部に隣接して前記基板内に第２のドレイン領域を形成するステップと、
を更に含む、請求項１に記載の方法。

【請求項5】

前記第１のドレイン領域、前記第２のソース領域、及び前記第２のドレイン領域を形成するステップは、注入プロセスによって同時に実行される、請求項４に記載の方法。

【請求項6】

前記非コンフォーマル層は流動性材料で形成される、請求項１に記載の方法。

【請求項7】

前記非コンフォーマル層はＢＡＲＣ材料で形成される、請求項１に記載の方法。

【請求項8】

前記非コンフォーマル層はフォトレジスト材料で形成される、請求項１に記載の方法。

【請求項9】

前記非コンフォーマル層はシリコンオンガラス材料で形成される、請求項１に記載の方法。

【請求項10】

メモリデバイスを形成する方法であって、
メモリセル領域及び論理領域を有する基板上面を有する半導体基板を提供するステップと、
前記基板上面の前記メモリセル領域の垂直方向上方に配設され、前記メモリセル領域から絶縁された浮遊ゲートを形成するステップであって、前記浮遊ゲートは、縁部で終端する上面を含む、形成するステップと、
前記基板上面の前記論理領域に沿って延在する第１の部分と、前記基板上面の前記メモリセル領域に沿って延在する第２の部分と、前記浮遊ゲートの前記縁部に沿って延在する第３の部分と、を有する第１の酸化物層を形成するステップと、
前記第１の酸化物層の第１の部分を覆う第１の部分と、前記第１の酸化物層の第２の部分を覆う第２の部分と、前記第１の酸化物層の第３の部分を覆う第３の部分と、を有する非コンフォーマル層を形成するステップであって、前記非コンフォーマル層の前記第３の部分は、前記非コンフォーマル層の前記第１及び第２の部分の厚さよりも小さい厚さを有する、形成するステップと、
前記非コンフォーマル層の前記第３の部分は除去するが、前記非コンフォーマル層の前記第１及び第２の部分は完全には除去せずに薄膜化させるエッチングを実行するステップと、
前記第１の酸化物層の前記第３の部分を除去する酸化物エッチングを実行するステップであって、前記第１の酸化物層の前記第１及び第２の部分は、前記非コンフォーマル層の前記第１及び第２の部分によって前記酸化物エッチングから保護される、実行するステップと、
前記浮遊ゲートの前記縁部に沿って延在する第２の酸化物層を形成するステップであって、前記第２の酸化物層は、前記第１の酸化物層の厚さよりも小さい厚さを有する、形成するステップと、
前記非コンフォーマル層の前記第１及び第２の部分を除去するステップと、
前記第１の酸化物層の前記第２の部分上に第１の部分を有し、前記浮遊ゲートの上方で上に延在する第２の部分を有する制御ゲートを形成するステップであって、前記制御ゲートは、前記第２の酸化物層によって前記浮遊ゲートの前記縁部から絶縁される、形成するステップと、
前記第１の酸化物層の前記第１の部分上に論理ゲートを形成するステップと、
を含む、方法。

【請求項11】

前記浮遊ゲートの前記上面が凹状となり、前記縁部が鋭角縁部となるように、前記浮遊ゲートの前記上面を酸化させるステップを更に含む、請求項１０に記載の方法。

【請求項12】

前記制御ゲートを形成するステップ及び前記論理ゲートを形成するステップは、
前記第１の酸化物層の前記第１、第２、及び第３の部分上にポリシリコン層を形成するステップと、
前記形成された制御ゲートとして前記ポリシリコン層の第１の部分を残し、前記形成された論理ゲートとして前記ポリシリコン層の第２の部分を残して、前記ポリシリコン層の一部を選択的に除去するステップと、
を含む、請求項１０に記載の方法。

【請求項13】

前記浮遊ゲートの端部に隣接して前記基板内に第１のソース領域を形成するステップと、
前記制御ゲートの端部に隣接して前記基板内に第１のドレイン領域を形成するステップと、
前記論理ゲートの第１の側に隣接して前記基板内に第２のソース領域を形成するステップと、
前記論理ゲートの第２の端部に隣接して前記基板内に第２のドレイン領域を形成するステップと、
を更に含む、請求項１０に記載の方法。

【請求項14】

前記第１のドレイン領域、前記第２のソース領域、及び前記第２のドレイン領域を形成するステップは、注入プロセスによって同時に実行される、請求項１３に記載の方法。

【請求項15】

前記非コンフォーマル層は流動性材料で形成される、請求項１０に記載の方法。

【請求項16】

前記非コンフォーマル層はＢＡＲＣ材料で形成される、請求項１０に記載の方法。

【請求項17】

前記非コンフォーマル層はフォトレジスト材料で形成される、請求項１０に記載の方法。

【請求項18】

前記非コンフォーマル層はシリコンオンガラス材料で形成される、請求項１０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年２月４日に出願された、「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ｓｐｌｉｔ Ｇａｔｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｗｉｔｈ Ｔｈｉｎｎｅｄ Ｔｕｎｎｅｌ Ｏｘｉｄｅ」と題する米国特許出願第１６／７８１，７９８号の優先権を主張する。

【0002】

（発明の分野）
本発明は、スプリットゲート型不揮発性メモリセルに関し、より具体的には、そのようなセルを形成する方法に関する。

【背景技術】

【0003】

スプリットゲート型メモリセルアレイは、周知である。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号は、スプリットゲート型メモリセル及びその形成を開示しており、この開示は、ソース領域及びドレイン領域を、これらの領域間にチャネル領域を有して基板内に形成することを含む。浮遊ゲートがチャネル領域内の一方の部分の上方に配設されて、その導電性を制御し、制御ゲートがチャネル領域内の他方の部分の上方に配設されて、その導電性を制御する。制御ゲートは、浮遊ゲートの上方で上に延在する。浮遊ゲートと制御ゲートとの間の絶縁体は、消去動作中に電子がこの誘電体材料をトンネリングするため、トンネル誘電体材料（例えば、酸化物）と呼ばれる。

【0004】

また、スプリットゲート型メモリセルアレイと同じウエハ（基板）上に高電圧論理デバイスを形成することも知られている。図１Ａ～図１Ｆは、従来の方法によるスプリットゲート型メモリセルと同じウエハ上に高電圧論理デバイス（例えば、１２ボルトの論理デバイス）を形成する際のステップを示す。シリコン半導体基板１０が、上面１０ａと、メモリセル領域１４と、論理領域１６と、を有する。半導体基板１０をマスキングし、すなわち、フォトレジストを堆積させ、マスクを使用して選択的に露出させ、次いで、フォトリソグラフィプロセスを使用して選択的に除去し、下にある材料の一部は残留するフォトレジストによって覆われたままとする一方で、下にある材料（ここでは、シリコン半導体基板１０）の他の部分は露出させたままにする。露出させた基板部分を、トレンチを残してエッチング除去し、次いで、トレンチを誘電体材料１２（例えば、酸化物）で充填して、（フォトレジスト除去後の）図１Ａに示すように、ウエハの論理領域１６に分離領域を形成する。分離領域１２を、ウエハのメモリセル領域１４内に同様に形成してもよい。

【0005】

図１Ｂに示すように、基板１０上に誘電体材料（例えば、二酸化ケイ素）（以下、酸化物と称する）１８を形成し、酸化物層１８上にポリシリコン（以下、ポリと称する）２０を形成し、ポリ層２０上に窒化ケイ素（以下、窒化物と称する）２２を形成する。ウエハをフォトレジストでマスクし、窒化物層２２をメモリセル領域１４内のフォトレジストの開口部を通して選択的にエッチングして、下にあるポリ層２０の一部を露出させる。ポリ層２０の露出部分を、酸化プロセスを使用して酸化させ、（フォトレジスト除去後の）図１Ｃに示すように、ポリ層２０上に酸化物領域２４を形成する。

【0006】

窒化物エッチングを使用して、残留する窒化物層２２を除去する。異方性ポリエッチングを使用してポリ層２０の露出部分を除去し、図１Ｄに示すように、メモリセル領域１４内の酸化物領域２４の下にポリ層２０のブロック２０ａを残す（ポリブロック２０ａは、メモリセルの浮遊ゲートを構成する）。酸化物層１８の露出部分（すなわち、ポリ層２０の残留部分の下にはない部分）を、酸化物エッチングを使用して除去する。次いで、酸化物層２６を、堆積（酸化物領域２４も厚くする）及び／又は酸化（酸化物領域２４に影響を及ぼさない）のいずれかによって構造の上方に形成する。次いで、ポリ層を構造上（すなわち、酸化物層２６及び酸化物領域２４の上）に形成する。次いで、ポリ層上にフォトレジストを形成及びパターニングすることによってポリ層をパターニングし、ポリ層の一部を露出させたままにする。ポリ層の露出部分をポリエッチングによって選択的に除去し、（フォトレジスト除去後の）図１Ｅに示すように、メモリセル領域内にポリブロック２８ａを、論理領域内にポリブロック２８ｂを残す。ポリブロック２８ａ、２８ｂの側面に、絶縁材料堆積及び異方性エッチングによって絶縁スペーサ３０を形成し、注入を実行して基板１０のメモリセル領域１４にソース領域３２及びドレイン領域３４、並びに論理領域１６にソース領域３６及びドレイン領域３８を形成する。最終構造体を図１Ｆに示す。

【0007】

上記の技術は、高電圧論理デバイス（各々が、ポリブロック２８ｂの形態の論理ゲートと、論理ゲートの第１の端部及び第２の端部に隣接するソース３６及びドレイン３８と、を有する）と同じ基板１０上に、（各々が、ポリ層２０の残留部分から形成された浮遊ゲート２０ａ、ポリブロック２８ａの形態の制御ゲート、浮遊ゲート２０ａの端部に隣接するソース３２、及び制御ゲート２８ａの端部に隣接するドレイン３４である）不揮発性メモリセルを生成する。この技術には多くの利点がある。第一に、１回のポリ堆積でメモリセルの制御ゲート２８ａと論理デバイスの論理ゲート２８ｂとの両方を形成するために、同じポリ層が使用される。第二に、同じ酸化物層２６が、論理デバイスのゲート酸化物（すなわち、論理ゲート２８ｂを基板１０から絶縁するために使用される酸化物層）、メモリセルのワード線酸化物（すなわち、制御ゲート２８ａを基板１０から絶縁するために使用される酸化物層）、及びメモリセルのトンネル酸化物（すなわち、消去動作において電子がトンネリングする制御ゲート２８ａから浮遊ゲート２０ａを絶縁する酸化物）として使用される。メモリセル領域１４及び論理領域１６の両方に素子を形成するための共通の製造ステップは、製造を単純化及び迅速化し、製造コストを削減する。酸化によって酸化物領域２４を形成することにより、制御ゲート２８ａに面する鋭角縁部２０ｂで終端する凹状の上面を有する浮遊ゲート２０ａが得られ、消去中のトンネリング性能及び効率が向上する（すなわち、消去動作は、制御ゲート２８ａに高電圧をかけて、電子を浮遊ゲート２０ａの鋭角縁部２０ｂから酸化物層２６を通って制御ゲートへとトンネリングさせることを含む）。制御ゲートは、その中のチャネル領域の導電性を制御するために基板１０の垂直方向上方にかつそれから絶縁されて設けられた下部と、電圧結合のために浮遊ゲート２０ａの上方で上に延在し、消去のために浮遊ゲートの鋭角縁部２０ｂに近接して延在する第２の部分と、を有する。

【0008】

上記の技術の１つの欠点は、酸化物層２６の厚さが論理デバイス及びメモリセルの両方に適合しなければならないことである。具体的には、酸化物層２６は、論理デバイスの高電圧動作に十分な厚さでなければならず、制御ゲート２８ａに所望の性能を提供しなければならず、一方、消去動作中に浮遊ゲート２０ａから制御ゲート２８ａへのトンネリングを可能にするのに十分な薄さでなければならない。したがって、これらの考慮事項のバランスをとると、論理デバイスの高電圧動作によって駆動される酸化物層２６の厚さには下限があり、これは、メモリセル内のトンネル酸化物が不必要に厚くなり、したがって消去の性能及び効率を制限し、また耐久性能を制限することを意味する。しかしながら、トンネル酸化物をワード線酸化物及び論理ゲート酸化物とは別個に形成すると、製造の複雑さ、時間及びコストが著しく増加する可能性がある。

【0009】

ワード線としての制御ゲート又は論理デバイス内の論理ゲートの性能に悪影響を及ぼすことなく、浮遊ゲートと制御ゲートとの間のメモリセル消去効率を高め、同じ酸化物層が３つの場所全てで使用されることが望ましい。

【発明の概要】

【0010】

上述の問題及び必要性は、メモリデバイスを形成する方法であって、メモリセル領域及び論理領域を有する基板上面を有する半導体基板を提供するステップと、基板上面のメモリセル領域の垂直方向上方に配設され、メモリセル領域から絶縁された浮遊ゲートを形成するステップであって、浮遊ゲートは、縁部で終端する上面を含む、形成するステップと、基板上面の論理領域に沿って延在する第１の部分と、基板上面のメモリセル領域に沿って延在する第２の部分と、浮遊ゲートの縁部に沿って延在する第３の部分と、を有する酸化物層を形成するステップと、酸化物層の第１の部分を覆う第１の部分と、酸化物層の第２の部分を覆う第２の部分と、酸化物層の第３の部分を覆う第３の部分と、を有する非コンフォーマル層を形成するステップであって、非コンフォーマル層の第３の部分は、非コンフォーマル層の第１及び第２の部分の厚さよりも小さい厚さを有する、形成するステップと、非コンフォーマル層の第３の部分は除去するが、非コンフォーマル層の第１及び第２の部分は完全には除去せずに薄膜化させるエッチングを実行するステップと、酸化物層の第３の部分の厚さを低減させる酸化物エッチングを実行するステップであって、酸化物層の第１及び第２の部分は、非コンフォーマル層の第１及び第２の部分によって酸化物エッチングから保護される、実行するステップと、非コンフォーマル層の第１及び第２の部分を除去するステップと、酸化物層の第２の部分上に第１の部分を有し、浮遊ゲートの上方で上に延在する第２の部分を有する制御ゲートを形成するステップであって、制御ゲートは、低減された厚さを有する酸化物層の第３の部分によって浮遊ゲートの縁部から絶縁される、形成するステップと、酸化物層の第１の部分上に論理ゲートを形成するステップと、を含む方法によって解決される。

【0011】

メモリデバイスを形成する方法が、メモリセル領域及び論理領域を有する基板上面を有する半導体基板を提供するステップと、基板上面のメモリセル領域の垂直方向上方に配設され、メモリセル領域から絶縁された浮遊ゲートを形成するステップであって、浮遊ゲートは、縁部で終端する上面を含む、形成するステップと、基板上面の論理領域に沿って延在する第１の部分と、基板上面のメモリセル領域に沿って延在する第２の部分と、浮遊ゲートの縁部に沿って延在する第３の部分と、を有する第１の酸化物層を形成するステップと、第１の酸化物層の第１の部分を覆う第１の部分と、第１の酸化物層の第２の部分を覆う第２の部分と、第１の酸化物層の第３の部分を覆う第３の部分と、を有する非コンフォーマル層を形成するステップであって、非コンフォーマル層の第３の部分は、非コンフォーマル層の第１及び第２の部分の厚さよりも小さい厚さを有する、形成するステップと、非コンフォーマル層の第３の部分は除去するが、非コンフォーマル層の第１及び第２の部分は完全には除去せずに薄膜化させるエッチングを実行するステップと、第１の酸化物層の第３の部分を除去する酸化物エッチングを実行するステップであって、第１の酸化物層の第１及び第２の部分は、非コンフォーマル層の第１及び第２の部分によって酸化物エッチングから保護される、実行するステップと、浮遊ゲートの縁部に沿って延在する第２の酸化物層を形成するステップであって、第２の酸化物層は、第１の酸化物層の厚さよりも小さい厚さを有する、形成するステップと、非コンフォーマル層の第１及び第２の部分を除去するステップと、第１の酸化物層の第２の部分上に第１の部分を有し、浮遊ゲートの上方で上に延在する第２の部分を有する制御ゲートを形成するステップであって、制御ゲートは、第２の酸化物層によって浮遊ゲートの縁部から絶縁される、形成するステップと、第１の酸化物層の第１の部分上に論理ゲートを形成するステップと、を含む。

【0012】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0013】

【0014】

【図面の簡単な説明】

【0015】

【図1A】メモリセル及び論理デバイスを共通の基板上に形成するための従来のステップを図示する側断面図である。

【図1B】メモリセル及び論理デバイスを共通の基板上に形成するための従来のステップを図示する側断面図である。

【図1C】メモリセル及び論理デバイスを共通の基板上に形成するための従来のステップを図示する側断面図である。

【図1D】メモリセル及び論理デバイスを共通の基板上に形成するための従来のステップを図示する側断面図である。

【図1E】メモリセル及び論理デバイスを共通の基板上に形成するための従来のステップを図示する側断面図である。

【図1F】メモリセル及び論理デバイスを共通の基板上に形成するための従来のステップを図示する側断面図である。

【図2A】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図2B】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図2C】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図2D】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図2E】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図2F】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図3A】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図3B】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【図3C】本発明の実施形態による、メモリセル及び論理デバイスを共通の基板上に形成するためのステップを図示する側断面図である。

【発明を実施するための形態】

【0016】

本発明は、メモリセル及び論理デバイスを共通の基板上に形成する技術であり、メモリセルのトンネル酸化物及びワード線酸化物、並びに論理デバイス用のゲート酸化物として使用される酸化物層が、メモリセル領域において、浮遊ゲートと制御ゲートとの間を通過するにつれて薄膜化される。

【0017】

図２Ａ～図２Ｆは、本発明の方法のステップを開示する。プロセスは、図１Ａ～図１Ｄに関して上述したのと同じステップを使用して開始する。図１Ｄの構造から出発して、酸化物層１８の露出部分（すなわち、浮遊ゲート２０ａの下にはない部分）を、酸化物エッチングを使用して除去する。次いで、図２Ａに示すように、酸化物層２６を、堆積（酸化物領域２４も厚くする）及び／又は酸化（酸化物領域２４に影響を及ぼさない）のいずれかによって構造の上方に形成する。酸化物層２６は、基板上面の論理領域に沿って延在する第１の部分２６ａと、基板上面のメモリセル領域に沿って延在する第２の部分２６ｂと、浮遊ゲートの側面及び鋭角縁部２０ｂに沿って延在する第３の部分２６ｃと、の３つの部分を有すると見なすことができる。しかしながら、ポリシリコンが酸化物層２６の上方に堆積される前に、酸化物層２６は、以下の方法で浮遊ゲート２０ａに隣接して選択的に薄膜化される。非コンフォーマル層５０が構造上（すなわち、酸化物層２６上及び酸化物領域２４上）に形成され、非コンフォーマル層５０は、図２Ｂに示すように、酸化物層２６が平面である領域では目標厚さＴ（例えば、２００～１０００Å）を有するが、下にある構造が非平面である領域（すなわち、酸化物領域２４及び浮遊ゲート２０ａなどの隆起構造に沿って延在する領域）ではより小さい厚さを有する。このような様々な厚さを達成するために、流動可能な材料を使用して非コンフォーマル層５０を形成することが好ましい。非コンフォーマル層５０のための非限定的な材料の一例は、ＢＡＲＣ材料（底部反射防止コーティング）であり、それはフォトリソグラフィ中のレジスト界面における反射率を低減するために一般的に使用されるものである。ＢＡＲＣ材料は流動性かつ湿潤性であり、酸化物に対するそれらの高い選択性のために最小限のプロセス損傷で容易にエッチング及び除去される。非コンフォーマル層５０に使用することができる他の材料には、フォトレジスト又はシリコンオンガラス（ＳＯＧ）が含まれる。

【0018】

非コンフォーマル層５０は、トンネル酸化物部分の上方の非コンフォーマル層５０の部分（すなわち、浮遊ゲート２０ａの鋭角縁部２０ｂの周りの酸化物層２６ｃ及び酸化物領域２４の部分）が、層５０の他の（例えば、平面）部分に対して薄くなるように形成される。その後、トンネル酸化物部分を露出させるために非コンフォーマル層５０の部分エッチングを行うが、図２Ｃに示すように、層２６の平面部分が露出する前にエッチングを停止する。非コンフォーマル層５０がフォトレジストで形成されていない場合、層５０の部分エッチングの前に、任意のフォトレジスト層を論理領域１６内に形成するが、メモリセル領域１４からは除去し、このエッチングから非コンフォーマル層５０を更に保護してプロセスマージンを増加させることができる。次いで、酸化物２６／２４の露出部分に対して、層２６（すなわち、層部分２６ｃ）及び浮遊ゲート２０ａの鋭角縁部２０ｂに隣接する酸化物領域２４の厚さを低減する酸化物エッチングを実行して、図２Ｄに示すように、メモリセルのトンネル酸化物として機能する薄膜化された酸化物層２６ｄを得る。非コンフォーマル層５０は、形成予定の論理ゲート及び制御ゲートの下にある部分を含む層２６の平面部分をこの酸化物エッチングから保護する。

【0019】

その後、層５０の残留部分を除去するエッチングを行う。図１Ｅに関して上述したようなポリ層堆積及びパターニングを実行して、図２Ｅに示すように、ポリブロック２８ａから形成された制御ゲート、及びポリブロック２８ｂから形成された論理ゲートを形成する。制御ゲート２８ａは、薄膜化された酸化物層２６ｄによって浮遊ゲートの鋭角縁部２０ｂから離間されている。図１Ｆに関して上述した残りのステップを実行して、図２Ｆに示す最終構造を得る。好ましくは、１回の注入で、メモリセル領域１４内のドレイン領域３４と、論理領域１６内のソース領域３６及びドレイン領域３８とが同時に形成される。結果として得られる構造は、第１の厚さを有する酸化物層２６によって基板１０から絶縁された論理ゲート２８ｂ及び制御ゲート２８ａと、第１の厚さよりも小さい第２の厚さを有する薄膜化された部分２６ｄによって浮遊ゲート２０ａの鋭角縁部２０ｂから絶縁された制御ゲート２８ａと、を有する。この構造は、論理デバイスの性能を損なうことなく、又は制御ゲート２８ａが制御ゲート２８ａの下の基板のチャネル領域部分の導電率を制御する能力に悪影響を及ぼすことなく、メモリセルの消去効率及び性能を向上させる。

【0020】

図３Ａ～図３Ｃは、図２Ｄの構造から始まる代替的な一実施形態を示す。しかしながら、浮遊ゲートの鋭角縁部２０ｂの酸化物層部分２６ｃを薄膜化させる酸化物エッチングを実行する代わりに、図３Ａに示すように、酸化物層部分２６ｃを完全に除去し、浮遊ゲート２０ａの鋭角縁部２０ｂを露出させるエッチングを実行する。次いで、露出した鋭角縁部２０ｂ上に、酸化物堆積及び／又は酸化によって新たな酸化物層５２を形成する。次いで、残りの処理ステップを図２Ｅ及び図２Ｆに関して上述したように実行して、図３Ｃに示す最終構造を得る。新たな酸化物層５２は、メモリセルのトンネル酸化物層として機能する。この実施形態では、薄膜化されたトンネル酸化物は、浮遊ゲートの鋭角縁部２０ｂ上に最初に形成された酸化物を除去し、それを、その厚さが元の酸化物の厚さよりも小さく、形成されているデバイスの他の領域を一切損なったり考慮したりすることなく選択され得る、新たなより薄い酸化物層と置き換えることによって達成される。

【0021】

本発明は、上で説明され、本明細書において図示した実施形態（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が図示又は請求されている厳密な順序で行われる必要はない。

【0022】

本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図3A】

【図3B】

【図3C】