特許 7249269 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-03-22

(45)【発行日】2023-03-30

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230323BHJP

   H01L 21/336 20060101ALI20230323BHJP

   H01L 29/423 20060101ALI20230323BHJP

   H01L 29/49 20060101ALI20230323BHJP

   H01L 29/41 20060101ALI20230323BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652M

H01L29/78 652D

H01L29/78 653C

H01L29/78 652J

H01L29/78 658G

H01L29/78 658F

H01L29/58 G

H01L29/44 Y

【請求項の数】 7

(21)【出願番号】P 2019238876

(22)【出願日】2019-12-27

(65)【公開番号】P2021108322

(43)【公開日】2021-07-29

【審査請求日】2021-12-07

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100146592

【弁理士】

【氏名又は名称】市川 浩

(74)【代理人】

【識別番号】100157901

【弁理士】

【氏名又は名称】白井 達哲

(74)【代理人】

【識別番号】100172188

【弁理士】

【氏名又は名称】内田 敬人

(74)【代理人】

【識別番号】100197538

【弁理士】

【氏名又は名称】竹内 功

(72)【発明者】

【氏名】岸本 裕幸

(72)【発明者】

【氏名】加藤 浩朗

(72)【発明者】

【氏名】西口 俊史

(72)【発明者】

【氏名】下村 紗矢

(72)【発明者】

【氏名】冨田 幸太

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１３－２５１３９７（ＪＰ，Ａ）

【文献】特開２００９－０２６９３１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０１５６８４４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の表面上に設けられた第２電極と、
前記半導体部と前記第２電極との間において、前記半導体部に設けられたトレンチの内部に配置される導電性シリコンの制御電極であって、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁され、その内部に第３絶縁膜を含む、制御電極と、
前記トレンチの内部において、前記制御電極から前記第１電極までの距離よりも前記第１電極に近い位置に設けられ、前記半導体部から第４絶縁膜により電気的に絶縁され、前記制御電極から第５絶縁膜により電気的に絶縁されたフィールドプレート電極と
を備え、
前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、
前記制御電極は、前記第１半導体層と前記第２電極との間に位置し、
前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合い、
前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、前記第２電極に電気的に接続され、
前記第３絶縁膜は、前記制御電極中の前記第１絶縁膜、前記第２絶縁膜、前記第４絶縁膜および前記第５絶縁膜から離れた位置に設けられる、半導体装置。

【請求項2】

前記制御電極は、前記第１絶縁膜および前記第２絶縁膜から離れた位置に空隙を含み、
前記第３絶縁膜は、前記空隙の内面を覆う請求項１記載の半導体装置。

【請求項3】

半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の表面上に設けられた第２電極と、
前記半導体部と前記第２電極との間において、前記半導体部に設けられたトレンチの内部に配置される導電性シリコンの制御電極と、
前記制御電極を前記半導体部から電気的に絶縁した第１絶縁膜と、
前記制御電極を前記第２電極から電気的に絶縁し、前記制御電極中に延伸する突起部を含む第２絶縁膜と、
を備え、
前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含み、
前記制御電極は、前記第１半導体層と前記第２電極との間に位置し、
前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合い、
前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、前記第２電極に電気的に接続された半導体装置。

【請求項4】

前記突起部の延伸方向に沿った長さは、前記突起部の先端から前記制御電極の下端までの距離よりも短い請求項３記載の半導体装置。

【請求項5】

半導体ウェーハにトレンチを形成する工程と、
前記トレンチの内部にスペースを残して、前記トレンチの内面を覆う第１絶縁膜を形成する工程と、
前記トレンチの前記スペースを埋め込んだ導電性シリコンを形成する工程と、
前記導電性シリコンを熱酸化することにより、前記導電性シリコンの表面に第２絶縁膜を形成すると共に、前記導電性シリコンの内部に第３絶縁膜を形成する工程と、
を備えた半導体装置の製造方法。

【請求項6】

前記第３絶縁膜は、前記第１絶縁膜および前記第２絶縁膜から離れた位置に形成される請求項５記載の製造方法。

【請求項7】

前記第３絶縁膜は、前記第２絶縁膜から前記導電性シリコン中に延伸するように形成される請求項５記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

トレンチゲート型ＭＯＳトランジスタでは、ゲートトレンチ内に設けられたゲート電極がボイドを含み、トランジスタ特性を劣化させる場合がある。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００５－２４３９３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、ゲート電極中のボイドによるトランジスタ特性の劣化を抑制できる半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部と前記第２電極との間において、前記半導体部に設けられたトレンチの内部に配置される導電性シリコンの制御電極と、前記トレンチの内部において、前記制御電極から前記第１電極までの距離よりも前記第１電極に近い位置に設けられるフィールドプレート電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含む。前記制御電極は、前記第１半導体層と前記第２電極との間に位置する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う。前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、前記第２電極に電気的に接続される。前記制御電極は、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁され、その内部に第３絶縁膜を含む。前記フィールドプレート電極は、前記半導体部から第４絶縁膜により電気的に絶縁され、前記制御電極から第５絶縁膜により電気的に絶縁される。前記第３絶縁膜は、前記制御電極中の前記第１絶縁膜、前記第２絶縁膜、前記第４絶縁膜および前記第５絶縁膜から離れた位置に設けられる。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を示す模式断面図である。

【図2】第１実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図3】図２に続く製造過程を示す模式断面図である。

【図4】図３に続く製造過程を示す模式断面図である。

【図5】図４に続く製造過程を示す模式断面図である。

【図6】図５に続く製造過程を示す模式断面図である。

【図7】図６に続く製造過程を示す模式断面図である。

【図8】第１実施形態の変形例に係る製造過程を示す模式断面図である。

【図9】第１実施形態の変形例に係る半導体装置を示す模式断面図である。

【図10】第２実施形態に係る半導体装置を示す模式断面図である。

【図11】第２実施形態に係る製造過程を示す模式断面図である。

【図12】図１１に続く製造過程を示す模式断面図である。

【図13】第２実施形態の変形例に係る半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、トレンチゲート型ＭＯＳトランジスタである。

【0010】

図１に示すように、半導体装置１は、半導体部１０と、第１電極（以下、ドレイン電極２０）と、第２電極（以下、ソース電極３０）と、ゲート電極４０と、フィールドプレート電極（以下、ＦＰ電極５０）と、を備える。

【0011】

半導体部１０は、例えば、シリコンである。ドレイン電極２０は、半導体部１０の裏面上に設けられる。ソース電極３０は、半導体部１０の表面側に設けられる。ゲート電極４０およびＦＰ電極５０は、半導体部１０とソース電極３０との間に位置し、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。

【0012】

ＦＰ電極５０は、ゲート電極４０よりもドレイン電極２０に近い位置に配置される。すなわち、ＦＰ電極５０は、ドレイン電極２０とゲート電極４０との間の距離よりもドレイン電極２０に近い位置に設けられる。

【0013】

この例では、ＦＰ電極５０は、ドレイン電極２０とゲート電極４０との間に位置する。ＦＰ電極５０は、例えば、図示しない部分において、ソース電極３０に電気的に接続される。

【0014】

ゲート電極４０は、ゲート絶縁膜４３により半導体部１０から電気的に絶縁される。また、ゲート電極４０は、層間絶縁膜４５によりソース電極３０から電気的に絶縁される。

【0015】

ＦＰ電極５０は、絶縁膜５３により半導体部１０から電気的に絶縁される。また、ＦＰ電極５０は、絶縁膜５５および絶縁膜５７によりゲート電極４０から電気的に絶縁される。

【0016】

半導体部１０は、第１半導体層（以下、ｎ形ドリフト層１１）と、第２半導体層（以下、ｐ形拡散層１３）、第３半導体層（以下、ｎ形ソース層１５）と、ｐ形コンタクト層１７と、ｎ形ドレイン層１９と、を含む。

【0017】

ゲート電極４０は、ｎ形ドリフト層１１とソース電極３０との間に位置する。また、ＦＰ電極５０は、ｎ形ドリフト層１１の内部に位置する。

【0018】

ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に設けられる。ｐ形拡散層１３は、ゲート絶縁膜４３を介してゲート電極４０に向き合うように配置される。

【0019】

ｎ形ソース層１５は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｎ形ソース層１５は、ゲート絶縁膜４３に接する位置に配置される。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。ｎ形ソース層１５は、ソース電極３０に電気的に接続される。

【0020】

ｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０との間に選択的に設けられる。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。ｐ形コンタクト層１７は、ソース電極３０に電気的に接続される。

【0021】

この例では、ソース電極３０は、ｐ形コンタクト層１７に達する延在部３０ｃを有する。延在部３０ｃは、ｎ形ソース層１５およびｐ形コンタクト層１７に接し、且つ、電気的に接続される。ソース電極３０は、ｐ形コンタクト層１７を介して、ｐ形拡散層１３に電気的に接続される。

【0022】

ｎ形ドレイン層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ドレイン電極２０は、例えば、ｎ形ドリフト層１１に接し、且つ、電気的に接続される。ｎ形ドレイン層１９は、ｎ形ドリフト層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。

【0023】

図１に示すように、ゲート電極４０は、例えば、空隙、所謂ボイドＶ_Ｇを含む。ボイドＶ_Ｇの内面は、絶縁膜４７により覆われている。また、絶縁膜４７は、ボイドＶ_Ｇの内部の空間を充填するように設けられても良い。絶縁膜４７は、ゲート絶縁膜４３、層間絶縁膜４５、絶縁膜５３および絶縁膜５５から離れた位置に設けられる。

【0024】

次に、図２（ａ）～図７（ｂ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）～図７（ｂ）は、半導体装置１の製造過程を順に示す模式断面図である。

【0025】

図２（ａ）に示すように、半導体ウェーハ１００の表面側にゲートトレンチＧＴを形成する。ゲートトレンチＧＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて形成される。半導体ウェーハ１００は、例えば、ｎ形シリコンウェーハである。半導体ウェーハ１００は、ｎ形ドリフト層１１のｎ形不純物と同じ濃度のｎ形不純物を含む。

【0026】

図２（ｂ）に示すように、ゲートトレンチＧＴの内部を覆うように、絶縁膜５３を形成する。絶縁膜５３は、ゲートトレンチＧＴの内部にスペースＳＰ１を残すように形成される。絶縁膜５３は、例えば、半導体ウェーハ１００を熱酸化したシリコン酸化膜である。

【0027】

図２（ｃ）に示すように、半導体ウェーハ１００の表面側に導電膜１０３を形成する。導電膜１０３は、ゲートトレンチＧＴ内のスペースＳＰ１を埋め込むように形成される。導電膜１０３は、例えば、導電性を有するポリシリコン膜であり、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。導電膜１０３は、例えば、ｎ形不純物であるリン（Ｐ）を含む。

【0028】

図３（ａ）に示すように、ゲートトレンチＧＴの底部に埋め込まれた部分を残して、導電膜１０３を選択的に除去する。これにより、ゲートトレンチＧＴの底部にＦＰ電極５０が形成される。ゲートトレンチＧＴの内部には、スペースＳＰ２が形成される。

【0029】

図３（ｂ）に示すように、ＦＰ電極５０の上端に絶縁膜５７を形成する。絶縁膜５７は、例えば、シリコン酸化膜であり、スペースＳＰ２を介してＦＰ電極５０を熱酸化することにより形成される。

【0030】

図３（ｃ）に示すように、半導体ウェーハ１００の表面側に、絶縁膜５５を形成する。絶縁膜５５は、ゲートトレンチＧＴ内のスペースＳＰ２を埋め込むように形成される。絶縁膜５５は、例えば、ボロン（Ｂ）およびリン（Ｐ）を含むシリケートガラス膜、所謂ＢＰＳＧ膜であり、ＣＶＤを用いて形成される。

【0031】

図４（ａ）に示すように、ゲートトレンチＧＴの内部を埋め込んだ部分を残して、絶縁膜５５および絶縁膜５３を選択的に除去する。絶縁膜５３は、Ｚ方向において、ＦＰ電極５０の上端よりも高い位置にその上端を有するように除去される。絶縁膜５５の一部は、ＦＰ電極５０の上方において、絶縁膜５７の上に残る。絶縁膜５３および絶縁膜５５は、例えば、ウェットエッチングを用いて除去される。ゲートトレンチＧＴの上部には、スペースＳＰ３が形成される。

【0032】

図４（ｂ）に示すように、半導体ウェーハ１００の露出部を覆うように、ゲート絶縁膜４３を形成する。ゲート絶縁膜４３は、例えば、シリコン酸化膜であり、半導体ウェーハ１００を熱酸化することにより形成される。ゲート絶縁膜４３は、ゲートトレンチＧＴの上部にスペースＳＰ３を残すように形成される。

【0033】

図４（ｃ）に示すように、半導体ウェーハ１００の表面側に、導電膜１０５を形成する。導電膜１０５は、ゲートトレンチＧＴ内のスペースＳＰ３を埋め込むように形成される。導電膜１０５は、例えば、ｎ形不純物であるリン（Ｐ）を含むポリシリコン膜であり、ＣＶＤを用いて形成される。ゲート絶縁膜４３は、半導体ウェーハ１００と導電膜１０５との間に位置する。

【0034】

導電膜１０５は、その内部にボイドＶ_Ｇを含むように形成される。導電膜１０５は、例えば、スペースＳＰ３の開口における堆積速度がスペースＳＰ３の底部における堆積速度よりも速くなる条件下で形成される。ボイドＶ_Ｇは、ゲート絶縁膜４３、絶縁膜５３および絶縁膜５５から離れた位置、例えば、スペースＳＰ３の中央に形成される。

【0035】

図５（ａ）に示すように、導電膜１０５を熱酸化することにより、絶縁膜１０７を形成する。絶縁膜１０７は、例えば、シリコン酸化膜である。絶縁膜１０７は、導電膜１０５の露出面を覆うように形成される。この過程において、ボイドＶ_Ｇの内面も酸化され、絶縁膜４７が形成される。絶縁膜４７は、例えば、シリコン酸化膜である。

【0036】

例えば、酸化剤である酸素は、ポリシリコン膜の粒界に沿って内部に浸透する。酸素がボイドＶ_Ｇに達すると、その内面に露出されたシリコン原子を酸化し、絶縁膜４７を形成する。

【0037】

図５（ｂ）に示すように、絶縁膜１０７を除去し、導電膜１０５の表面を露出させる。絶縁膜１０７は、例えば、ウェットエッチングにより除去される。

【0038】

図５（ｃ）に示すように、スペースＳＰ３（図４（ｂ）参照）を埋め込んだ部分を残して、導電膜１０５を選択的に除去する。導電膜１０５は、例えば、ドライエッチングもしくはウェットエッチングを用いて除去される。これにより、ゲートトレンチＧＴの内部に、ゲート電極４０が形成される。

【0039】

図６（ａ）に示すように、半導体ウェーハ１００の表面側に、ｐ形拡散層１３およびｎ形ソース層１５を形成する。

【0040】

ｐ形拡散層１３は、半導体ウェーハ１００の表面側に、例えば、ｐ形不純物であるボロン（Ｂ）をイオン注入した後、熱処理により活性化および拡散させることにより形成される。この際、ｎ形ドリフト層１１とｐ形拡散層１３との界面が、Ｚ方向において、ゲート電極４０の下面と同じレベル、もしくは、ゲート電極４０の下面よりも上のレベルに位置するように、熱処理時間を制御する。

【0041】

ｎ形ソース層１５は、例えば、半導体ウェーハ１００の表面側に、ｎ形不純物であるリン（Ｐ）をイオン注入した後、熱処理により活性化させることにより形成される。

【0042】

図６（ｂ）に示すように、半導体ウェーハ１００の表面側に、層間絶縁膜４５を形成する。層間絶縁膜４５は、ゲート電極４０およびゲート絶縁膜４３を覆うように形成される。層間絶縁膜４５は、例えば、シリコン酸化膜であり、ＣＶＤを用いて形成される。

【0043】

さらに、ゲート絶縁膜４３および層間絶縁膜４５を選択的に除去することにより、コンタクト溝４５ｃを形成する。コンタクト溝４５ｃは、ｎ形ソース層１５に連通し、ゲート電極４０に沿って、例えば、Ｙ方向に延在する。

【0044】

図６（ｃ）に示すように、コンタクト溝４５ｃを介して、ｎ形ソース層１５を選択的に除去し、コンタクト溝４５ｃの底面にｐ形拡散層１３を露出させる。その後、コンタクト溝４５ｃを介してｐ形不純物であるボロンをイオン注入し、熱処理を施すことにより、ｐ形コンタクト層１７を形成する。

【0045】

図７（ａ）に示すように、半導体ウェーハ１００の表面側にソース電極３０を形成する。ソース電極３０は、層間絶縁膜４５を覆い、コンタクト溝４５ｃの内部に延伸する延在部３０ｃを有するように形成される。ソース電極３０は、例えば、スパッタ法を用いて形成される金属層であり、アルミニウム（Ａｌ）を含む。

【0046】

図７（ｂ）に示すように、半導体ウェーハ１００の裏面側に、ｎ形ドレイン層１９およびドレイン電極２０を形成し、半導体装置１を完成させる。

【0047】

ｎ形ドレイン層１９は、半導体ウェーハ１００の裏面側を研削もしくはエッチングすることにより、半導体ウェーハ１００を所定の厚さに薄層化した後、ｎ形不純物であるリン（Ｐ）を裏面側にイオン注入し、熱処理することにより形成される。半導体ウェーハ１００のｐ形拡散層１３とｎ形ドレイン層１９との間に位置する部分は、ｎ形ドリフト層１１となる。

【0048】

ドレイン電極２０は、例えば、チタニウム（Ｔｉ）を含む金属層であり、スパッタ法を用いて、ｎ形ドレイン層１９の裏面上に形成される。

【0049】

実施形態に係る製造方法では、導電膜１０５を熱酸化することにより、ボイドＶ_Ｇの内面を覆う絶縁膜４７を形成する（図５（ａ）参照）。これにより、図５（ａ）に示す工程以降の製造過程における熱処理に対して、ボイドＶ_Ｇを安定化することができる。また、絶縁膜４７は、ボイドＶ_Ｇを閉塞させるように形成されても良い。すなわち、絶縁膜４７を形成した後、ボイドＶ_Ｇの内部にスペースが残らない場合もある。

【0050】

例えば、絶縁膜４７を形成しない場合、ボイドＶ_Ｇの内面に露出されたシリコン原子が熱処理により離脱し、ボイドＶ_Ｇの内部に再付着する。これが繰り返されることにより、ゲート電極４０の内部でボイドＶ_Ｇが移動し、例えば、ゲート絶縁膜４３の近傍に位置する場合がある。その結果、ボイドＶ_Ｇは、ゲート閾値電圧やチャネル抵抗などを変化させ、トランジスタ特性を劣化させる。

【0051】

これに対し、半導体装置１では、絶縁膜４７を形成することにより、ボイドＶ_Ｇの内面におけるシリコン原子の離脱を抑制する。これにより、ボイドＶ_Ｇの移動を防ぐことができる。すなわち、半導体装置１では、ボイドＶ_Ｇは、ゲート絶縁膜４３から離れた位置に保持され、トランジスタ特性に影響を与えない。

【0052】

次に、図８（ａ）～（ｃ）を参照して、第１実施形態の変形例に係る半導体装置１の製造方法を説明する。図８（ａ）～（ｃ）は、図４（ｂ）に続く製造過程を示す模式断面図である。

【0053】

図８（ａ）に示すように、半導体ウェーハ１００の表面側に、不純物をドープしないポリシリコン層１１５を形成する。ポリシリコン層１１５は、ゲートトレンチＧＴの上部のスペースＳＰ３を埋め込むように形成される。ポリシリコン層１１５は、スペースＳＰ３を埋め込んだ部分にボイドＶ_Ｇを含む。

【0054】

図８（ｂ）に示すように、ポリシリコン層１１５を熱酸化することにより、絶縁膜１０７を形成し、ポリシリコン層１１５の表面を覆う。この過程において、ボイドＶ_Ｇの内面を覆うように、絶縁膜４７が形成される。

【0055】

図８（ｃ）に示すように、絶縁膜１０７を除去した後、ポリシリコン層１１５にｎ形不純物であるリン（Ｐ）を拡散する。例えば、ホスフィン（ＰＨ_３）を含むＮ_２などの不活性ガスの雰囲気中で、熱処理を行うことにより、ポリシリコン中にリン（Ｐ）を拡散させる。また、ポリシリコン中にリン（Ｐ）をイオン注入し、熱処理により拡散させても良い。もしくは、リン（Ｐ）を含むポリシリコン層をノンドープポリシリコン上に形成し、熱処理によりノンドープポリシリコン中にリン（Ｐ）を拡散させることもできる。これにより、ポリシリコン層１１５は、導電性を有する。

【0056】

続いて、スペースＳＰ３を埋め込んだ部分を残して、ポリシリコン層１１５を除去する（図５（ｃ）参照）。その後、図６（ａ）～図７（ｂ）に示す製造過程を通して、半導体装置１を完成させる。

【0057】

この例では、ボイドＶ_Ｇの内面を絶縁膜４７で覆うことにより、熱処理に対する耐性を向上させる。例えば、ポリシリコン層１１５にｎ形不純物を拡散させる過程において、ボイドＶ_Ｇの移動を抑制することができる。

【0058】

図９（ａ）および（ｂ）は、第１実施形態の変形例に係る半導体装置２および３を示す模式断面図である。

【0059】

図９（ａ）に示す半導体装置２は、ゲート電極４０ａおよび４０ｂを備える。ゲート電極４０ａおよび４０ｂは、ＦＰ電極５０と共に、ゲートトレンチＧＴの内部に配置される。

【0060】

ゲート電極４０ａおよび４０ｂは、それぞれ、ゲート絶縁膜４３を介して、ｐ形拡散層１３に向き合うように配置される。ＦＰ電極５０は、ゲート電極４０ａとゲート電極４０ｂとの間に延伸した延在部５０ｅｘを含む。延在部５０ｅｘは、絶縁膜５９により、ゲート電極４０ａおよび４０ｂから電気的に絶縁される。

【0061】

ゲート電極４０ａおよび４０ｂは、層間絶縁膜４５によりソース電極３０から電気的に絶縁される。ソース電極３０は、ボンディング層３３と、コンタクト層３５と、を含む積層構造を有する。ボンディング層３３は、例えば、アルミニウム（Ａｌ）を含む金属層である。コンタクト層３５は、ボンディング層３３と層間絶縁膜４５との間に位置する。コンタクト層３５は、例えば、チタニウム（Ｔｉ）を含む金属層である。

【0062】

コンタクト層３５は、ｐ形コンタクト層１７に至る延在部３５ｃを有する。ソース電極３０は、延在部３５ｃを介して、ｎ形ソース層１５およびｐ形コンタクト層１７に電気的に接続される。

【0063】

この例でも、ゲート電極４０ａおよび４０ｂは、それぞれ、ボイドＶ_Ｇを有し、ボイドＶ_Ｇの内面は、絶縁膜４７により覆われている。ゲート電極４０ａおよび４０ｂのそれぞれにおいて、ボイドＶ_Ｇは、ゲート絶縁膜４３、層間絶縁膜４５、絶縁膜５３および絶縁膜５９から離れた位置に設けられる。絶縁膜４７は、熱処理によるボイドＶ_Ｇの移動を抑制し、トランジスタ特性の劣化を防ぐ。

【0064】

図９（ｂ）に示す半導体装置３は、ゲートトレンチＧＴおよびフィールドトレンチＦＴを有する。ゲート電極４０は、ゲートトレンチＧＴの内部に配置される。ゲート電極４０は、ゲート絶縁膜４３により、半導体部１０から電気的に絶縁される。また、ゲート電極４０は、層間絶縁膜４５によりソース電極３０から電気的に絶縁される。

【0065】

ＦＰ電極５０は、フィールドトレンチＦＴの内部に配置され、絶縁膜５３により半導体部１０から電気的に絶縁される。ゲート電極４０は、例えば、半導体部１０の表面に沿った方向において隣り合うＦＰ電極５０の間に設けられる。ＦＰ電極５０は、例えば、図示しない部分において、ソース電極３０に電気的に接続される。

【0066】

この例でも、ゲート電極４０は、ボイドＶ_Ｇを含む。ボイドＶ_Ｇの内面は、絶縁膜４７に覆われる。ボイドＶ_Ｇは、ゲート絶縁膜４３および層間絶縁膜４５から離れた位置に設けられる。ボイドＶ_Ｇは、絶縁膜４７により、熱処理に対して安定化され、トランジスタ特性に影響を与えない位置に保持される。

【0067】

（第２実施形態）
図１０は、第２実施形態に係る半導体装置４を示す模式断面図である。半導体装置４は、ゲートトレンチＧＴの内部に設けられたＦＰ電極５０およびゲート電極６０を備える。ＦＰ電極５０は、ドレイン電極２０とゲート電極６０との間の距離よりもドレイン電極２０に近い位置に設けられる。

【0068】

この例では、ＦＰ電極５０は、ドレイン電極２０とゲート電極６０との間に配置される。ＦＰ電極５０は、絶縁膜５３により半導体部１０から電気的に絶縁される。ＦＰ電極５０は、絶縁膜５５および５７によりゲート電極６０から電気的に絶縁される。

【0069】

ゲート電極６０は、ソース電極３０とＦＰ電極５０との間に位置し、層間絶縁膜４５によりソース電極３０から電気的に絶縁される。また、ゲート電極６０は、ゲート絶縁膜６３により半導体部１０から電気的に絶縁される。

【0070】

図１０に示すように、半導体装置４は、層間絶縁膜４５とゲート電極６０との間に位置する絶縁膜６５をさらに備える。絶縁膜６５は、ゲート電極６０の内部に突出する突起部６７を含む。突起部６７のＺ方向の長さは、例えば、突起部６７の先端からゲート電極６０の下端までの距離よりも短い。絶縁膜６５は、例えば、層間絶縁膜４５と同じ材料を含み、層間絶縁膜４５と一体に設けられても良い。

【0071】

次に、図１１（ａ）～図１２（ｃ）を参照して、半導体装置４の製造方法を説明する。図１１（ａ）～図１２（ｃ）は、図４（ｂ）に続く製造過程を示す模式断面図である。

【0072】

図１１（ａ）に示すように、半導体ウェーハ１００の表面側に導電膜１２３を形成する。導電膜１２３は、ゲートトレンチＧＴの上部のスペースＳＰ１の内面を覆う。導電膜１２３は、例えば、ｎ形不純物であるリン（Ｐ）を含むポリシリコン膜である。導電膜１２３は、例えば、ＣＶＤを用いて形成される。

【0073】

図１１（ｂ）に示すように、導電膜１２３を厚く形成するにつれて、スペースＳＰ３が狭くなる。

【0074】

図１１（ｃ）に示すように、導電膜１２３は、スペースＳＰ３が閉塞されるように、厚く形成される。結果として、導電膜１２３は、その内部にシームＳＭを有するように形成される。シームＳＭは、例えば、スペースＳＰ３の両側の内壁上に堆積された導電膜１２３の一部が相互に接することにより形成される。

【0075】

この例では、導電膜１２３は、図４（ｃ）に示すボイドＶ_Ｇを含まず、シームＳＭを有する。このような違いは、例えば、スペースＳＰ３の形状もしくはサイズに依存する。例えば、スペースＳＰ３の開口幅Ｗ_ＧＴが、底部の幅Ｗ_ＢＴよりも広い場合、ボイドＶ_Ｇが形成されず、導電膜１２３はシームＳＭを含む。

【0076】

図１２（ａ）に示すように、スペースＳＰ３を埋め込んだ部分を残して、導電膜１２３を除去する。導電膜１２３のスペースＳＰ３を埋め込んだ部分は、ゲート電極６０となる。

【0077】

図１２（ｂ）に示すように、ゲート電極６０を熱酸化することにより、絶縁膜６５を形成する。絶縁膜６５は、例えば、シリコン酸化膜であり、ゲート電極６０の上面を覆うように形成される。絶縁膜６５は、ゲート電極６０中に伸びる突起部６７を有する。

【0078】

絶縁膜６５の突起部６７は、シームＳＭに沿って形成される。突起部６７は、例えば、酸化剤である酸素がシームＳＭに位置するシリコン原子を酸化することにより形成される。

【0079】

図１２（ｃ）に示すように、半導体ウェーハ１００の表面側にｐ形不純物およびｎ形不純物をイオン注入して熱処理することにより、ｐ形拡散層１３およびｎ形ソース層１５を形成する。続いて、図６（ａ）～図７（ｂ）に示す製造過程を通して、半導体装置４を完成させる。

【0080】

この例では、ゲート電極６０の内部に形成された絶縁膜６５の突起部６７により、ゲート電極６０のＸ方向の幅が広がる。このため、Ｘ方向において隣り合うゲート電極６０の間に位置するｐ形拡散層１３およびｎ形ソース層１５に応力が加わり、ｐ形拡散層１３およびｎ形ソース層１５を構成する半導体結晶に歪が生じる。この結果、例えば、ｐ形拡散層１３における電子の移動度が大きくなる。これにより、ｐ形拡散層１３とゲート絶縁膜６３との界面に誘起される反転チャネルを介して流れるオン電流に対する電気抵抗を低減することができる。

【0081】

図１３（ａ）および（ｂ）は、第２実施形態の変形例に係る半導体装置５および６を示す模式断面図である。

【0082】

図１３（ａ）に示す半導体装置５は、ゲート電極６０ａおよび６０ｂを備える。ゲート電極６０ａおよび６０ｂは、ＦＰ電極５０と共に、ゲートトレンチＧＴの内部に配置される。

【0083】

ゲート電極６０ａおよび６０ｂは、それぞれ、ゲート絶縁膜６３を介して、ｐ形拡散層１３に向き合うように配置される。ＦＰ電極５０は、ゲート電極６０ａとゲート電極６０ｂとの間に延伸する延在部５０ｅｘを含む。延在部５０ｅｘは、絶縁膜５９により、ゲート電極６０ａおよび６０ｂから電気的に絶縁される。

【0084】

ゲート電極６０ａおよび６０ｂは、層間絶縁膜４５によりソース電極３０から電気的に絶縁される。ソース電極３０は、ボンディング層３３と、コンタクト層３５と、を含む積層構造を有する。コンタクト層３５は、ｐ形コンタクト層１７に至る延在部３５ｃを有する。ソース電極３０は、延在部３５ｃを介して、ｎ形ソース層１５およびｐ形コンタクト層１７に電気的に接続される。

【0085】

この例でも、層間絶縁膜４５と、ゲート電極６０ａおよび６０ｂと、の間に、それぞれ、絶縁膜６５が設けられる。絶縁膜６５は、ゲート電極６０ａおよび６０ｂのそれぞれの中に延伸した突起部６７を含む。突起部６７の延伸方向に沿った長さは、例えば、突起部６７の先端からゲート電極６０ａおよび６０ｂのそれぞれの下端までの距離よりも短い。突起部６７により、ｐ形拡散層１３およびｎ形ソース層１５に応力が加わり、ｐ形拡散層１３とゲート絶縁膜６３の界面に誘起される反転チャネルにおける電気抵抗を低減することができる。

【0086】

図１３（ｂ）に示す半導体装置６は、ゲートトレンチＧＴおよびフィールドトレンチＦＴを有する。ゲート電極６０は、ゲートトレンチＧＴの内部に配置され、ゲート絶縁膜６３により、半導体部１０から電気的に絶縁される。また、ゲート電極６０は、半導体部１０とソース電極３０との間に配置され、層間絶縁膜４５によりソース電極３０から電気的に絶縁されている。

【0087】

ＦＰ電極５０は、フィールドトレンチＦＴの内部に配置され、絶縁膜５３により半導体部１０から電気的に絶縁される。ＦＰ電極５０は、例えば、図示しない部分において、ソース電極３０に電気的に接続される。

【0088】

この例でも、層間絶縁膜４５とゲート電極６０との間に、絶縁膜６５が設けられる。絶縁膜６５は、ゲート電極６０の中に延伸した突起部６７を含む。突起部６７のＺ方向の長さは、例えば、突起部６７の先端からゲート電極６０の下端までの距離よりも短い。これにより、ｐ形拡散層１３およびｎ形ソース層１５に応力が加わり、ｐ形拡散層１３とゲート絶縁膜６３の界面に誘起される反転チャネルにおける電気抵抗を低減することができる。

【0089】

なお、上記の実施形態は、ＦＰ電極５０を設けない構造に対しても有効である。例えば、半導体装置３および６において、フィールドトレンチＦＴが設けられず、ＦＰ電極５０が配置されない構造であっても良い。

【0090】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0091】

１、２、３、４、５、６…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ３０ｃ、３５ｃ、５０ｅｘ…延在部、 ３３…ボンディング層、 ３５…コンタクト層、 ４０、４０ａ、４０ｂ、６０、６０ａ、６０ｂ…ゲート電極、 ４３、６３…ゲート絶縁膜、 ４５…層間絶縁膜、 ４５ｃ…コンタクト溝、 ４７、５３、５５、５７、５９、６５…絶縁膜、 ５０…フィールドプレート（ＦＰ）電極、 ６７…突起部、 １００…半導体ウェーハ、 １００Ｆ…表面、 １０３、１０５、１２３…導電膜、 １０７…絶縁膜、 １１５…ポリシリコン層、 ＦＴ…フィールドトレンチ、 ＧＴ…ゲートトレンチ、 ＳＭ…シーム、 ＳＰ１、ＳＰ２、ＳＰ３…スペース、 Ｖ_Ｇ…ボイド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】