特許 7249482 デプリーションモードトランジスタを制御するための方法及び回路要素

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-03-23

(45)【発行日】2023-03-31

(54)【発明の名称】デプリーションモードトランジスタを制御するための方法及び回路要素

(51)【国際特許分類】

   H02M 1/08 20060101AFI20230324BHJP

   H02M 1/00 20070101ALI20230324BHJP

   H03K 17/08 20060101ALN20230324BHJP

   H03K 17/0812 20060101ALN20230324BHJP

   H03K 17/687 20060101ALN20230324BHJP

【ＦＩ】

H02M1/08 A

H02M1/00 J

H02M1/08 341A

H03K17/08 C

H03K17/0812

H03K17/687 A

【請求項の数】 30

(21)【出願番号】P 2021158745

(22)【出願日】2021-09-29

(62)【分割の表示】P 2020105752の分割

【原出願日】2014-11-17

(65)【公開番号】P2022023075

(43)【公開日】2022-02-07

【審査請求日】2021-10-28

(31)【優先権主張番号】61/904,777

(32)【優先日】2013-11-15

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】マイケル ダグラス シーマン

(72)【発明者】

【氏名】サンディープ アール バール

(72)【発明者】

【氏名】デビッド アイ アンダーソン

【審査官】東 昌秋

(56)【参考文献】

【文献】特開２０１３－７８１１１（ＪＰ，Ａ）

【文献】特開２０１３－１８３５８４（ＪＰ，Ａ）

【文献】特開２００５－７３４２３（ＪＰ，Ａ）

【文献】特開２０１１－１０４８７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／００－ ７／９８

Ｈ０３Ｋ １７／００－１７／７０

(57)【特許請求の範囲】

【請求項1】

回路であって、
負の電圧ノードと、
基準電圧ノードと、
ＩＮノードと、
ｄモードドレインと、ｄモードソースと、ｄモードゲートとを有するデプリーションモードトランジスタと、
前記ｄモードソースに結合されるｅモードドレインと、前記基準電圧ノードに結合されるｅモードソースと、ｅモードゲートとを有するエンハンスメントモードトランジスタと、
前記ｅモードゲートに結合される第１の欠陥出力と、第２の欠陥出力とを含む欠陥回路要素と、
前記ＩＮノードに結合される第１の入力と、前記第２の欠陥出力に結合される第２の入力と、ゲートされるＩＮ出力とを含む、第１の論理回路要素と、
前記ゲートされるＩＮ出力に結合される入力と、第１の負の電圧出力と、第２の負の電圧出力とを含む、レベルシフト回路要素と、
前記負の電圧ノードと前記基準電圧ノードとの間に結合される第１及び第２のドライバトランジスタであって、相互に結合されて前記ｄモードゲートに結合されるドレインと、前記第１の負の電圧出力に結合される第１のゲートと、前記第２の負の電圧出力に結合される第２のゲートとを有する、前記第１及び第２のドライバトランジスタと、
前記ｄモードゲートに結合される第１の端子と、前記基準電圧ノードに結合される第２の端子とを有する、ダイオードと、
を含む、回路。

【請求項2】

請求項１に記載の回路であって、
ラッチ回路要素であって、
前記第１の負の電圧出力に結合される第１のラッチ入力と、
前記第２の負の電圧出力に結合される第２のラッチ入力と、
前記第１のゲートに結合される第１の負の電圧ラッチ出力と、
前記第２のゲートに結合される第２の負の電圧ラッチ出力と、
を含む、前記ラッチ回路要素を更に含む、回路。

【請求項3】

請求項２に記載の回路であって、
前記レベルシフト回路要素が第１のレベルシフト回路要素であって、
前記ラッチ回路要素が、
前記第１のラッチ入力に結合される第１の入力と、第２の入力と、前記第１の負の電圧ラッチ出力に結合される出力とを有する、第１の論理ゲートと、
前記第２のラッチ入力に結合される第１の入力と、第２の入力と、前記第２の負の電圧ラッチ出力に結合される出力とを有する、第２の論理ゲートと、
前記第２の負の電圧ラッチ出力に結合される第１の入力と、前記第１の論理ゲートの第２の入力に結合される第１の出力と、前記第１の負の電圧ラッチ出力に結合される第２の入力と、前記第２の論理ゲートの第２の入力に結合される第２の出力とを有する、第２のレベルシフト回路要素と、
を更に含む、回路。

【請求項4】

請求項３に記載の回路であって、
前記第１の負の電圧出力に結合される入力と、前記第１のラッチ入力に結合される第１の反転出力とを有する、第１のインバータと、
前記第２の負の電圧出力に結合される入力と、前記第２のラッチ入力に結合される第２の反転出力とを有する、第２のインバータと、
を更に含む、回路。

【請求項5】

請求項３に記載の回路であって、
前記第１の負の電圧ラッチ出力に結合される入力と、前記第１のゲートに結合されるバッファ出力とを有する、第１のバッファと、
前記第２の負の電圧ラッチ出力に結合される入力と、前記第２のゲートに結合されるバッファ出力とを有する、第２のバッファと、
を更に含む、回路。

【請求項6】

請求項３に記載の回路であって、
前記第１の論理ゲートがＯＲゲートであり、前記第２の論理ゲートがＡＮＤゲートである、回路。

【請求項7】

請求項１に記載の回路であって、
前記欠陥回路要素が、
前記ｄモードソースと前記ｅモードドレインとに結合される第１の入力と、前記ｅモードゲートに結合される第２の入力と、前記第１の欠陥出力とを含む、保護回路要素と、
前記第１の欠陥出力に結合される入力と、前記ｅモードゲートに結合される出力とを含む、保護論理回路要素と、
を更に含む、回路。

【請求項8】

請求項７に記載の回路であって、
前記保護回路要素が過電流保護・過温度保護回路要素である、回路。

【請求項9】

請求項１に記載の回路であって、
前記欠陥回路要素が、
正の電圧ノードに結合される第１の入力と、前記負の電圧ノードに結合される第２の入力と、ｐｇｏｏｄ出力とを含む、ロックアウト回路要素と、
前記ｐｇｏｏｄ出力に結合される入力と、第２の欠陥出力とを含む、ロックアウト論理回路要素と、
を更に含む、回路。

【請求項10】

請求項１に記載の回路であって、
前記欠陥回路要素が、
前記ｄモードソースと前記ｅモードドレインとに結合される第１の入力と、前記ｅモードゲートに結合される第２の入力と、第１の欠陥出力とを含む、保護回路要素と、
前記第１の欠陥出力に結合される第１の入力と、第２の入力と、前記ｅモードゲートに結合される出力とを含む、保護論理回路要素と、
正の電圧ノードに結合される第１の入力と、前記負の電圧ノードに結合される第２の入力と、前記保護論理回路要素の第２の入力に結合されるｐｇｏｏｄ出力とを含む、ロックアウト回路要素と、
前記ｐｇｏｏｄ出力に結合される第１の入力と、前記第１の欠陥出力に結合される第２の入力と、第２の欠陥出力とを含む、ロックアウト論理回路要素と、
を更に含む、回路。

【請求項11】

請求項１０に記載の回路であって、
前記保護回路要素が過電圧・過温度保護回路である、回路。

【請求項12】

請求項１０に記載の回路であって、
前記ロックアウト回路要素が不足電圧・過電圧ロックアウト回路である、回路。

【請求項13】

請求項１に記載の回路であって、
前記デプリーションモードトランジスタがガリウム窒化物高電子移動度トランジスタである、回路。

【請求項14】

請求項１３に記載の回路であって、
前記エンハンスメントモードトランジスタがＮチャネル電界効果トランジスタである、回路。

【請求項15】

デプリーションモードトランジスタと前記デプリーションモードトランジスタに直列に結合されるエンハンスメントモードトランジスタとを駆動するドライバ回路であって、
負の電圧ノードと、
基準電圧ノードと、
ＩＮノードと、
前記デプリーションモードトランジスタのゲートに結合される第１の出力ノードと、
前記エンハンスメントモードトランジスタのゲートに結合される第２の出力ノードと、
前記第２の出力ノードに結合される第１の欠陥出力と、第２の欠陥出力とを含む、欠陥回路要素と、
前記ＩＮノードに結合される第１の入力と、前記第２の欠陥出力に結合される第２の入力と、ゲートされるＩＮ出力とを含む、第１の論理回路要素と、
前記ゲートされるＩＮ出力に結合される入力と、第１の負の電圧出力と、第２の負の電圧出力とを含む、レベルシフト回路要素と、
前記負の電圧ノードと前記基準電圧ノードとの間に結合される第１及び第２のドライバトランジスタであって、相互に結合されて前記第１の出力ノードに結合されるドレインと、前記第１の負の電圧出力に結合される第１のゲートと、前記第２の負の電圧出力に結合される第２のゲートとを有する、前記第１及び第２のドライバトランジスタと、
前記第１の出力ノードに結合される第１の端子と、前記基準電圧ノードに結合される第２の端子とを有する、ダイオードと、
を含む、ドライバ回路。

【請求項16】

請求項１５に記載のドライバ回路であって、
ラッチ回路要素であって、
前記第１の負の電圧出力に結合される第１のラッチ入力と、
前記第２の負の電圧出力に結合される第２のラッチ入力と、
前記第１のゲートに結合される第１の負の電圧ラッチ出力と、
前記第２のゲートに結合される第２の負の電圧ラッチ出力と、
を含む、前記ラッチ回路要素を更に含む、ドライバ回路。

【請求項17】

請求項１６に記載のドライバ回路であって、
前記レベルシフト回路要素が第１のレベルシフト回路要素であり、
前記ラッチ回路要素が、
前記第１のラッチ入力に結合される第１の入力と、第２の入力と、前記第１の負の電圧ラッチ出力に結合される出力とを有する、第１の論理ゲートと、
前記第２のラッチ入力に結合される第１の入力と、第２の入力と、前記第２の負の電圧ラッチ出力に結合される出力とを有する、第２の論理ゲートと、
前記第２の負の電圧ラッチ出力に結合される第１の入力と、前記第１の論理ゲートの第２の入力に結合される第１の出力と、前記第１の負の電圧ラッチ出力に結合される第２の入力と、前記第２の論理ゲートの第２の入力に結合される第２の出力とを有する、第２のレベルシフト回路要素と、
を更に含む、ドライバ回路。

【請求項18】

請求項１７に記載のドライバ回路であって、
前記第１の負の電圧出力に結合される入力と、前記第１のラッチ入力に結合される第１の反転出力とを有する、第１のインバータと、
前記第２の負の電圧出力に結合される入力と、前記第２のラッチ入力に結合される第２の反転出力とを有する、第２のインバータと、
を更に含む、ドライバ回路。

【請求項19】

請求項１７に記載のドライバ回路であって、
前記第１の負の電圧ラッチ出力に結合される入力と、前記第１のゲートに結合されるバッファ出力とを有する、第１のバッファと、
前記第２の負の電圧ラッチ出力に結合される入力と、前記第２のゲートに結合されるバッファ出力とを有する、第２のバッファと、
を更に含む、ドライバ回路。

【請求項20】

請求項１７に記載のドライバ回路であって、
前記第１の論理ゲートがＯＲゲートであり、前記第２の論理ゲートがＡＮＤゲートである、ドライバ回路。

【請求項21】

請求項１５に記載のドライバ回路であって、
欠陥検出入力ノードに結合される第１の入力と、前記第２の出力ノードに結合される第２の入力と、第１の欠陥出力とを含む、保護回路要素と、
前記第１の欠陥出力に結合される入力と、前記第２の出力ノードに結合される出力とを含む、保護論理回路要素と、
を更に含む、ドライバ回路。

【請求項22】

請求項２１に記載のドライバ回路であって、
前記保護回路要素が過電流保護・過温度保護回路要素である、ドライバ回路。

【請求項23】

請求項１５に記載のドライバ回路であって、
前記欠陥回路要素が、
正の電圧ノードに結合される第１の入力と、前記負の電圧ノードに結合される第２の入力と、ｐｇｏｏｄ出力とを含む、ロックアウト回路要素と、
前記ｐｇｏｏｄ出力に結合される入力と、第２の欠陥出力とを含む、ロックアウト論理回路要素と、
を更に含む、ドライバ回路。

【請求項24】

請求項２３に記載のドライバ回路であって、
前記ロックアウト回路要素が不足電圧ロックアウト回路要素である、ドライバ回路。

【請求項25】

請求項２０に記載のドライバ回路であって、
前記欠陥回路要素が、
欠陥検出入力ノードに結合される第１の入力と、前記第２の出力ノードに結合される第２の入力と、第１の欠陥出力とを含む、保護回路要素と、
前記第１の欠陥出力に結合される第１の入力と、前記第２の出力ノードに結合される出力とを含む、保護論理回路要素と、
正の電圧ノードに結合される第１の入力と、前記負の電圧ノードに結合される第２の入力と、前記保護論理回路要素の第２の入力に結合されるｐｇｏｏｄ出力とを含む、ロックアウト回路要素と、
前記ｐｇｏｏｄ出力に結合される第１の入力と、前記第１の欠陥出力に結合される第２の入力と、第２の欠陥出力とを含む、ロックアウト論理回路要素と、
を更に含む、ドライバ回路。

【請求項26】

請求項２５に記載のドライバ回路であって、
前記保護回路要素が過電圧・過温度保護回路である、ドライバ回路。

【請求項27】

請求項２５に記載のドライバ回路であって、
前記ロックアウト回路要素が不足電圧・過電圧ロックアウト回路である、ドライバ回路。

【請求項28】

請求項１５に記載のドライバ回路であって、
前記欠陥回路要素が、前記デプリーションモードトランジスタのソースと前記エンハンスメントモードトランジスタのドレインとに結合される保護入力を更に含む、ドライバ回路。

【請求項29】

請求項２８に記載のドライバ回路であって、
前記デプリーションモードトランジスタがガリウム窒化物高電子移動度トランジスタである、ドライバ回路。

【請求項30】

請求項２９に記載のドライバ回路であって、
前記エンハンスメントモードトランジスタがＮチャネル電界効果トランジスタである、ドライバ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概して電子回路要素に関し、特に、デプリーションモードトランジスタを制御するための方法及び回路要素に関連する。

【背景技術】

【0002】

多くの状況において、ガリウム窒化物（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）及びシリコンカーバイド（ＳｉＣ）接合ゲート電界効果トランジスタ（ＪＦＥＴ）などのデプリーションモード（ｄモード）トランジスタは、エンハンスメントモード（ｅモード）トランジスタより優れたスイッチング性能を有する。それにもかかわらず、幾つかのパワー電子回路実装において、ノーマリー「オン」ｄモードトランジスタ（例えば、そのＶ_ＧＳ＝０Ｖである）は、安全性に関して問題を起こし得る。これに対し、ノーマリー「オフ」ｅモードトランジスタは、何らかの欠陥条件に応答してクロスコンダクション（短絡など）を実質的に防ぐことを助け得る。

【発明の概要】

【0003】

記載される例において、第１のトランジスタが、デプリーションモードトランジスタのソースに結合されるドレインと、第１の電圧ノードに結合されるソースと、制御ノードに結合されるゲートとを有する。第２のトランジスタが、デプリーションモードトランジスタのゲートに結合されるドレインと、第１の電圧ノードに結合されるソースと、少なくとも一つの第１の論理デバイスを介して入力ノードに結合されるゲートとを有する。第３のトランジスタが、デプリーションモードトランジスタのゲートに結合されるドレインと、第２の電圧ノードに結合されるソースと、少なくとも一つの第２の論理デバイスを介して入力ノードに結合されるゲートとを有する。

【図面の簡単な説明】

【0004】

【図1】例示の実施例の回路要素の概略の電気的回路図である。

【発明を実施するための形態】

【0005】

図１は、例示の実施例の回路要素１００の概略の電気的回路図である。図１に示すように、ＧａＮ ＨＥＭＴなどの高電圧ｄモードトランジスタ１０２が、低電圧ｅモードＮＦＥＴ（ＬＶスイッチ）１０４と直列に接続される。第１の例において、ＬＶスイッチ１０４は個別部品（ｄｉｓｃｒｅｔｅ）である。第２の例において、ＬＶスイッチ１０４は、別の構成要素と統合される（ドライバ回路要素１０５と統合されるなど）。

【0006】

ｄモードトランジスタ１０２のドレインが、その電圧が６００ボルト（又はそれ以上）までわたり得る電圧出力ノードＶＯＵＴに接続される。ｄモードトランジスタ１０２のソースが、ＬＶスイッチ１０４のドレインに接続される。ＬＶスイッチ１０４のソースが、その電圧が０ボルトである接地ノードＧＮＤなどの電圧基準ノードに接続される。少なくとも一つの例において、接地ノードＧＮＤは、グローバル接地の代わりにローカル接地に接続される。

【0007】

ＬＶスイッチ１０４は、（ａ）通常オペレーションのためにオンになり、そのため、ｎチャネル金属酸化物半導体（ＮＭＯＳ）スイッチングダイナミクスが、通常オペレーションの間、回路要素１００の全体的なスイッチングダイナミクスから実質的に取り除かれ、（ｂ）一つ又は複数の検出された欠陥条件に応答して（スタートアップの間など）安全（デバイス保護など）のためオフになる。このような欠陥条件の例には、不足電圧（ｕｎｄｅｒ－ｖｏｌｔａｇｅ）、過電圧、過電流、及び過温度がある。

【0008】

例えば、＋１２Ｖ、＋５Ｖ、及び－１２Ｖのノードの電圧に応答して、不足電圧ロックアウト（ＵＶＬＯ）回路要素１０６が、（ａ）不足電圧コンディションが存在するか又は存在しないか、及び（ｂ）過電圧コンディションが存在するか又は存在しないかを検出する。このような検出に応答して、ＵＶＬＯ回路要素１０６は、ＰＧＯＯＤライン上の信号を、ＡＮＤゲート１０８及び１１０のそれぞれの第１の入力に出力する。従って、ＵＶＬＯ回路要素１０６が不足電圧コンディションも過電圧コンディションも検出しないことに応答して、ＰＧＯＯＤライン上のＵＶＬＯ回路要素１０６からの信号は、バイナリ論理１（真）状態を有する。逆に、ＵＶＬＯ回路要素１０６が不足電圧コンディション又は過電圧コンディションのいずれかを検出することに応答して、ＰＧＯＯＤライン上のＵＶＬＯ回路要素１０６からの信号は、バイナリ論理０（偽）状態を有する。

【0009】

同様に、ＬＶスイッチ１０４のゲートにおける及びＬＶスイッチ１０４のドレインにおける電圧に応答して、過電流保護（ＯＣＰ）過熱保護（ＯＴＰ）回路要素１１２が、（ａ）過電流コンディションが存在するか又は存在しないか、及び（ｂ）過熱コンディションが存在するか又は存在しないか否かを検出する。このような検出に応答して、ＯＣＰ ＯＴＰ回路要素１１２は、／ＦＡＵＬＴライン上の信号をＡＮＤゲート１０８及び１１０のそれぞれの第２の入力に出力する。従って、ＯＣＰ ＯＴＰ回路要素１１２が過電流コンディションも過熱コンディションも検出しないことに応答して、／ＦＡＵＬＴライン上のＯＣＰ ＯＴＰ回路要素１１２からの信号は、バイナリ論理１（真＝欠陥なし）状態を有する。逆に、ＯＣＰ ＯＴＰ回路要素１１２が過電流コンディション又は過熱コンディションのいずれかを検出することに応答して、／ＦＡＵＬＴライン上のＯＣＰ ＯＴＰ回路要素１１２からの信号は、バイナリ論理０（偽＝欠陥）状態を有する。ＯＣＰ ＯＴＰ回路要素１１２及びＵＶＬＯ回路要素１０６は、欠陥検出回路要素の例である。

【0010】

ＡＮＤゲート１１０の出力が、バッファ１１４を介して制御ノード１１５に結合される。制御ノード１１５は、ＬＶスイッチ１０４のゲートに結合される。従って、ＰＧＯＯＤライン上の信号が真状態を有する場合、及び／ＦＡＵＬＴライン上の信号が真状態を有する場合、ＡＮＤゲート１１０の出力は真状態を有し、ＬＶスイッチ１０４は通常オペレーションのためオンになる。逆に、ＰＧＯＯＤライン上の信号が偽状態を有するか、又は／ＦＡＵＬＴライン上の信号が偽状態を有する場合、ＡＮＤゲート１１０の出力は偽状態を有し、ＬＶスイッチ１０４は、これらの検出された欠陥条件の一つ又は複数に応答して安全のためオフになる。

【0011】

同様に、ＡＮＤゲート１０８の出力が、インバータ１１６を介してｎチャネル電界効果トランジスタ（ＮＦＥＴ）１１８のゲートに結合される。ＮＦＥＴ１１８のソースが接地ノードＧＮＤに接続され、ＮＦＥＴ１１８のドレインが

ノードに接続される。従って、ＰＧＯＯＤライン上の信号が真状態を有する場合、及び／ＦＡＵＬＴライン上の信号が真状態を有する場合、ＡＮＤゲート１０８の出力は真状態を有し、そのため、ＮＦＥＴ１１８はオフになる。逆に、ＰＧＯＯＤライン上の信号が偽状態を有する場合、又は／ＦＡＵＬＴライン上の信号が偽状態を有する場合、ＡＮＤゲート１０８の出力は偽状態を有し、それにより、ＮＦＥＴ１１８がオンになる。ＮＦＥＴ１１８をオンにすることにより、

ノードが、ＮＦＥＴ１１８を介して０ボルトに結合され、それにより、検出された欠陥条件の一つ又は複数の存在を（

ノードを介して）通信する。

【0012】

また、ＡＮＤゲート１０８の出力は、ＡＮＤゲート１２０の第１の入力に接続される。入力ノードＩＮが、バッファ１２２を介してＡＮＤゲート１２０の第２の入力に結合される。そのため、入力ノードＩＮがバイナリ論理０（偽）状態を有する場合、ＡＮＤゲート１２０の出力は偽状態を有する。

【0013】

通常オペレーションでは、入力ノードＩＮは、バイナリ論理１（真）状態とバイナリ論理０（偽）状態との間で交番するパルス幅変調された（ＰＷＭ）信号を（ＰＷＭコントローラなどから）受け取る。従って、通常オペレーションの間、（ａ）ＰＧＯＯＤライン上の信号が真状態を有する場合、及び／ＦＡＵＬＴライン上の信号が真状態を有する場合、入力ノードＩＮの論理状態はＡＮＤゲート１２０を介して伝搬し、そのため、ＡＮＤゲート１２０の出力は入力ノードＩＮと同じ論理（真又は偽のいずれか）状態を有し、（ｂ）逆に、ＰＧＯＯＤライン上の信号が偽状態を有する場合、又は／ＦＡＵＬＴライン上の信号が偽状態を有する場合、ＡＮＤゲート１２０の出力は偽状態を有する。

【0014】

ノードにおける１２ボルトの入力電圧（＋１２Ｖノード）に応答して、低ドロップアウト（ＬＤＯ）レギュレータ１２４が、ノードにおいて５ボルトの電圧（＋５Ｖノード）を生成する。＋１２Ｖノードは、ｐチャネル電界効果トランジスタ（ＰＦＥＴ）１２６のソースに接続される。反転バックブーストコントローラ１２８が、ＰＦＥＴ１２６のゲートに及びＮＦＥＴ１３０のゲートに接続される。ＮＦＥＴ１３０のソースがライン１３２に接続される。スイッチノードＳＷが、ＰＦＥＴ１２６のドレインに及びＮＦＥＴ１３０のドレインに接続される。少なくとも一つの例において、インダクタ（明確にするため図には示していない）が、スイッチノードＳＷと、その電圧が０ボルトである接地ノードＧＮＤとの間に接続される。従って、フィードバックノードＦＢにおける信号（電圧信号など）に応答して、コントローラ１２８は、ライン１３２上の－１２ボルトの電圧をレギュレートするためにＰＦＥＴ１２６及びＮＦＥＴ１３０の（オンとオフの間の）スイッチングを制御する。別の例において、コントローラ１２８は、ライン１３２上の－１２ボルトの電圧（－１２Ｖノード）をレギュレートするために反転チャージポンプにより置き換えられる。

【0015】

ｄモードトランジスタ１０２のゲートが、ＰＦＥＴ１３４のドレインに及びＮＦＥＴ１３６のドレインに接続される。ＰＦＥＴ１３４のソースが、その電圧が０ボルトである接地ノードＧＮＤに接続され、ＮＦＥＴ１３６のソースが、その電圧が－１２ボルトであるライン１３２に接続される。ＰＦＥＴ１３４のボディダイオード１３８が、ＰＦＥＴ１３４のドレインからＰＦＥＴ１３４のソースに接続される。

【0016】

インバータ１４０、ＯＲゲート１４２、及びバッファ１４４に対し、バイナリ論理０（偽）状態が－５ボルトで表わされ、バイナリ論理１（真）状態が０ボルトで表わされる。インバータ１４６、ＡＮＤゲート１４８、及びバッファ１５０に対し、バイナリ論理０（偽）状態が－１２ボルトで表わされ、バイナリ論理１（真）状態が－７ボルトで表わされる。

【0017】

レベルシフタ（Ｌ／Ｓ）１５２が、（ａ）ＡＮＤゲート１２０の出力を受け取り、（ｂ）このような出力を、インバータ１４０及び１４６に適した対応する信号に変換する。従って、偽状態を有するＡＮＤゲート１２０の出力に応答して、Ｌ／Ｓ１５２は、（ａ）その電圧が－５ボルトである信号をインバータ１４０の入力に、及び（ｂ）その電圧が－１２ボルトである信号をインバータ１４６の入力に出力する。逆に、真状態を有するＡＮＤゲート１２０の出力に応答して、Ｌ／Ｓ１５２は、（ａ）その電圧が０ボルトである信号をインバータ１４０の入力に、及び（ｂ）その電圧が－７ボルトである信号をインバータ１４６の入力に出力する。

【0018】

インバータ１４０の出力が、ＯＲゲート１４２の第１の入力に接続される。ＯＲゲート１４２の出力が、バッファ１４４の入力に接続される。バッファ１４４の出力が、ＰＦＥＴ１３４のゲートに接続される。

【0019】

インバータ１４６の出力が、ＡＮＤゲート１４８の第１の入力に接続される。ＡＮＤゲート１４８の出力が、バッファ１５０の入力に接続される。バッファ１５０の出力が、ＮＦＥＴ１３６のゲートに接続される。

【0020】

レベルシフタ（Ｌ／Ｓ）１５４が、（ａ）ＡＮＤゲート１４８の出力を受け取り、（ｂ）このような出力を、ＯＲゲート１４２に適した対応する信号に変換する。従って、（ａ）偽状態（－１２ボルト）を有するＡＮＤゲート１４８の出力に応答して、Ｌ／Ｓ１５４は、その電圧が－５ボルトである信号を（ＯＲゲート１４２の第２の入力に）出力し、（ｂ）逆に、真状態（－７ボルト）を有するＡＮＤゲート１４８の出力に応答して、Ｌ／Ｓ１５４は、その電圧が０ボルトである信号を（ＯＲゲート１４２の第２の入力に）出力する。

【0021】

同様に、レベルシフタ（Ｌ／Ｓ）１５４は、（ａ）ＯＲゲート１４２の出力を受け取り、（ｂ）このような出力を、ＡＮＤゲート１４８に適した対応する信号に変換する。従って、（ａ）偽状態（－５ボルト）を有するＯＲゲート１４２の出力に応答して、Ｌ／Ｓ１５４は、その電圧が－１２ボルトである信号を（ＡＮＤゲート１４８の第２の入力に）出力し、（ｂ）逆に、真状態（０ボルト）を有するＯＲゲート１４２の出力に応答して、Ｌ／Ｓ１５４は、その電圧が－７ボルトである信号を（ＡＮＤゲート１４８の第２の入力に）出力する。

【0022】

このようにして、インバータ１４０及び１４６のそれぞれの出力は互いと同じ論理状態を有し、このような論理状態はＯＲゲート１４２及びＡＮＤゲート１４８のそれぞれの出力によりラッチされる。

【0023】

少なくとも一つの実施例において、ｄモードトランジスタ１０２の閾値電圧（ＶＴ）が－１０ボルトであり、そのため、ｄモードトランジスタ１０２のゲートは、ＬＶスイッチ１０４のソースに対して負の電位から動作する。例えば、通常オペレーションの間、回路要素１００は、ｄモードトランジスタ１０２のゲートを０ボルトと－１２ボルトの間でアクティブに切り替えるように動作し得る。従って、回路要素１００は、本来のｄモードデバイスの優れたスイッチング性能を達成し、制御可能なエッジレートを維持する一方で、カスコード配置の固有のノーマーリーオフ能力を保持する。

【0024】

ｄモードトランジスタ１０２をオフにするために、入力ノードＩＮが偽状態にクリアされ、そのため、ＡＮＤゲート１２０の出力は偽状態を有し、それにより、ＰＦＥＴ１３４をオフにし、ＮＦＥＴ１３６をオンにする。同様に、一つ又は複数の検出された欠陥条件に応答して（入力ノードＩＮが偽状態にクリアされるか又は真状態に設定されるかに関係なく）、ＡＮＤゲート１２０の出力は偽状態を有し、それにより、ＰＦＥＴ１３４をオフにし、ＮＦＥＴ１３６をオンにする。このようにしてＮＦＥＴ１３６をオンにすることにより、ｄモードトランジスタ１０２のゲートは、その電圧が－１２ボルトであるライン１３２にＮＦＥＴ１３６を介して結合され、そのため、ｄモードトランジスタ１０２はオフにされる。

【0025】

ｄモードトランジスタ１０２をオンにするために、入力ノードＩＮが真状態に設定され、そのため、ＡＮＤゲート１２０の出力は真状態を有し（ＡＮＤゲート１０８の出力が同様に真状態を有する場合にのみ）、それにより、ＰＦＥＴ１３４をオンにし、ＮＦＥＴ１３６をオフにする。このようにしてＰＦＥＴ１３４をオンにすることにより、
（ａ）ｄモードトランジスタ１０２のゲートは、ＰＦＥＴ１３４を介して、その電圧が０ボルトである接地ノードＧＮＤに（及び同様にＬＶスイッチ１０４のソースに）結合され、そのため、ｄモードトランジスタ１０２のＶ_ＧＳがＬＶスイッチ１０４のＶ_ＤＳにほぼ等しく（しかし極性が反対であり）、
（ｂ）従って、ＬＶスイッチ１０４オンになる場合、ＬＶスイッチ１０４のＶ_ＤＳが比較的小さく、ｄモードトランジスタ１０２のＶ_ＧＳが比較的小さく、そのため、ｄモードトランジスタ１０２がオンになる。

【0026】

ドライバ回路要素１０５が、給電されない場合、ＬＶスイッチ１０４はオフになり、ｄモードトランジスタ１０２のゲートは、ダイオード１３８を介して（接地ノードＧＮＤの）０ボルト近くに結合される。又は、ドライバ回路要素１０５が電力を有するが、＋１２Ｖ、＋５Ｖ、又は－１２Ｖノードの一つ又は複数のいずれかがその適切な電圧レベルにない場合、ＰＧＯＯＤライン上のＵＶＬＯ回路要素１０６からの信号はバイナリ論理０（偽）状態を有し、そのため、ＬＶスイッチ１０４はオフになる。ＬＶスイッチ１０４がオフになる場合、（検出された欠陥条件の一つ又は複数に応答して安全のためなど）、ＬＶスイッチ１０４のＶ_ＤＳが増大し、これは最終的に、ｄモードトランジスタ１０２のＶ_ＧＳをその閾値電圧（ＶＴ）に到達（及び超え続け）させ、そのため、たとえライン１３２が－１２ボルトのその適切な電圧レベルではない場合であっても、ｄモードトランジスタ１０２はオフとなり始める（及び継続する）。

【0027】

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。

【図1】