▶ ユニサンティス エレクトロニクス シンガポール プライベート リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-03-27
(45)【発行日】2023-04-04
(54)【発明の名称】柱状半導体素子を用いたメモリ装置と、その製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20230328BHJP
H01L 29/786 20060101ALI20230328BHJP
H01L 21/336 20060101ALI20230328BHJP
H01L 29/78 20060101ALI20230328BHJP
H01L 21/8234 20060101ALI20230328BHJP
H01L 27/088 20060101ALI20230328BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 621B
H10B12/00 671C
H01L29/78 613B
H01L29/78 626A
H01L29/78 301X
H01L27/088 E
H01L27/088 H
【請求項の数】
15
(21)【出願番号】P 2022534323
(86)(22)【出願日】2020-11-06
(86)【国際出願番号】 JP2020041461
(87)【国際公開番号】W WO2022097251
(87)【国際公開日】2022-05-12
【審査請求日】2022-06-06
【早期審査対象出願】
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(72)【発明者】
【氏名】原田 望
【審査官】宮本 博司
(56)【参考文献】
【文献】国際公開第２００９／０９６４６８（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１９／０２０６８６１（ＵＳ，Ａ１）
【文献】特開平０６－０２１４６７（ＪＰ，Ａ）
【文献】国際公開第２００９／０９６４６９（ＷＯ，Ａ１）
【文献】特開平１０－０７９４８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３４
(57)【特許請求の範囲】
【請求項1】
底部にある第１の不純物領域と、頂部にある第２の不純物領域とをソースまたはドレインとし、前記第１の不純物領域と、前記第２の不純物領域との間の領域をチャネルとする、基板に垂直に立つ半導体柱と、前記第１の不純物領域と、前記第２の不純物領域との間にある前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、を有する柱状半導体素子を用いたメモリ装置の製造方法において、
前記第１の不純物領域を、平面視において、第１の方向に帯状に伸延して形成する工程と、
平面視において、前記第１の不純物領域に少なくとも一部に重なる前記半導体柱を形成する工程と、
平面視において、前記半導体柱と、前記第１の不純物領域と、を含み、前記第１の方向に帯状に延びた半導体台を前記半導体柱の底部に繋がって形成する工程と、
前記半導体柱を囲んで、前記ゲート絶縁層と、前記ゲート導体層と、を形成する工程と、
前記ゲート導体層の外周部に第１の絶縁層を形成する工程と、
平面視において、前記半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延びたコンタクトホールを前記第１の絶縁層に形成する工程と、
前記コンタクトホールの底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層を形成する工程と、
前記第１の導体層上の前記コンタクトホール内に、空孔を含むか、または前記第１の絶縁層より低誘電率を有する第２の絶縁層を形成する工程と、
前記第２の絶縁層の上面位置を、前記ゲート導体層の上端より低くする工程と、
前記ゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層を形成する工程と、を有する、
ことを特徴とする柱状半導体素子を用いたメモリ装置の製造方法。
【請求項2】
第１のマスク材料層をエッチングマスクにして、前記半導体柱を形成する工程と、前記半導体柱を囲み、且つその上面位置が、前記第１のマスク材料層の底部位置または前記半導体柱の頂部位置にある第３の絶縁層を形成する工程と、
前記第３の絶縁層上にあって露出している前記第１のマスク材料層と、前記半導体柱の頂部を、平面視において等幅で囲んだ第２のマスク材料層を形成する工程と、
前記第３の絶縁層上に、平面視において前記第２のマスク材料層に一部重なり、前記第１の方向に帯状に伸延した第３のマスク材料層を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層とをマスクにして、前記第３の絶縁層と、前記第１の不純物領域と、前記基板をエッチングして、前記半導体台を形成する工程、を有し、
平面視において、前記第２のマスク材料層の一部が、前記第２の方向に、前記半導体柱を挟んで、前記第１の導体層と反対側の前記第３のマスク材料層から突き出ている、
ことを特徴とする、請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項3】
平面視における、前記第１の方向において、前記第２の導体層の幅が、前記ゲート導体層の外周線と前記第１の方向に延びた直線とが交差する２点間距離の内、最も長い線分より小さく形成される、ことを特徴とする、請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項4】
垂直方向において、前記第１の導体層の上端位置が、前記ゲート導体層の下端位置より低く形成される、ことを特徴とする、請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項5】
垂直方向において、前記空孔の上端位置が、前記ゲート導体層の上端位置より低く形成される、ことを特徴とする、請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項6】
前記第１の不純物領域の外側の前記半導体台、又は前記第２の不純物領域の外側の前記半導体柱内に、前記第１の不純物領域、又は前記第２の不純物領域と反対の極性を有する第３の不純物領域を形成する工程を、有する、ことを特徴とする、請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項7】
平面視において、前記第１の方向の寸法が、前記第２の方向の寸法より長い前記半導体柱を形成する、ことを特徴とする、請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項8】
前記基板上に、前記第１の不純物領域の母体となる第１の不純物層を形成する工程と、前記第１の不純物層上に前記半導体柱の母体の一部になる第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記半導体柱の母体の一部となり、且つ第２の半導体領域の少なくとも一部となる第２の不純物層を形成する工程と、
をさらに有することを特徴にする、請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項9】
前記ゲート導体層を形成した後、その上面が、前記ゲート導体層の上にあり、且つ前記第２の不純物層の上面より下方にあり、且つ第２の不純物層の外周を囲んだ第４の絶縁層を形成する工程と、前記第２の不純物層に接して、極性が同じ第３の不純物層、または合金または金属よりなる導体層を、形成する工程、
をさらに有することを特徴にする、請求項８に記載の柱状半導体素子を用いたメモリ装置の製造方法。
【請求項10】
基板に対して垂直方向に立つ半導体柱と、前記半導体柱の底部に繋がり、平面視において、前記半導体柱と少なくとも一部で重なって第１の方向に帯状に伸延する第１の不純物領域と、
前記半導体柱の頂部にある第２の不純物領域と、
前記第１の不純物領域と、前記第２の不純物領域の間の前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
平面視において、前記半導体柱の底部に繋がり、前記第１の不純物領域を含み、前記第１の方向に帯状に延びた半導体台と、
前記ゲート導体層の外周部にある第１の絶縁層と、
その底部が、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層と、
前記第１の導体層上にあり、且つ、上面位置が、前記ゲート導体層の上端より低い空孔を含むか、または前記第１の絶縁層より低誘電率を有する第２の絶縁層と、
前記第２の絶縁層上にあり、且つ前記ゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層と、を有する、
ことを特徴とする柱状半導体素子を用いたメモリ装置。
【請求項11】
平面視において、前記半導体柱を囲んだ前記半導体台の一部が、前記第２の方向に、前記半導体柱を挟んで、前記第１の導体層と反対側に突き出ている、ことを特徴とする、請求項１０に記載の柱状半導体素子を用いたメモリ装置。
【請求項12】
平面視において、前記第２の導体層の前記第１の方向における幅が、前記ゲート導体層の外周線と前記第１の方向に延びた直線とが交差する２点間距離の内、最も長い線分より小さい、ことを特徴とする、請求項１０に記載の柱状半導体素子を用いたメモリ装置。
【請求項13】
垂直方向において、前記第１の導体層の上端位置が、前記ゲート導体層の下端位置より低い、ことを特徴とする、請求項１０に記載の柱状半導体素子を用いたメモリ装置。
【請求項14】
前記第１の不純物領域の外側に、前記第１の不純物領域と反対の極性を有する第３の不純物領域を、有する、ことを特徴とする、請求項１０に記載の柱状半導体素子を用いたメモリ装置。
【請求項15】
平面視において、前記第１の方向に延びた断面を有する前記半導体柱を形成する、ことを特徴とする、請求項１０に記載の柱状半導体素子を用いたメモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、柱状半導体素子を用いたメモリ装置と、その製造方法に関する。
【背景技術】
【0002】
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体素子であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
【0003】
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access memory、例えば、非特許文献４、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access memory、例えば、非特許文献５、を参照 ）などの高集積化を行うことができる。
【0004】
図３に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。そして、Ｎ+層１０１ｂに、ＤＲＡＭではキャパシタ、ＰＣＭ，ＲＲＡＭ，ＭＲＡＭでは可変抵抗素子１０５が接続される。ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。これにより、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
【先行技術文献】
【特許文献】
【0005】
【文献】特開平２－１８８９６６号公報
【非特許文献】
【0006】
【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【文献】H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G.Jin, and C. Chung: “4F2 DRAM Cell with Vertial Pillar Transistor(VPT)”,2011 Proceeding of the European Solid-State Device Research Conference, (2011)
【文献】H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E.Goodson: “Phase Change Memory”, Proceeding of IEEE , Vol.98, No 12, Decemberpp.2201-2227 (2010)
【文献】T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V”, IEDM(2007)
【文献】W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology”, IEEE Transaction on Electron Devices, pp.1-9 (2015)
【文献】M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : “ Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron”, IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
【文献】J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu : “ A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration”, Electron Device letters, Vol. 35, No.2, pp.179-181 (2012)
【発明の概要】
【発明が解決しようとする課題】
【0007】
各ＳＧＴの電極間の寄生容量を減らすことが、ＳＧＴを用いたメモリ装置の高性能化、高集積化に対して求められている。
【課題を解決するための手段】
【0008】
上記の課題を解決する、本発明に係る柱状半導体装置素子を用いたメモリ装置の製造方法は、
底部にある第１の不純物領域と、頂部にある第２の不純物領域とをソースまたはドレインとし、前記第１の不純物領域と、前記第２の不純物領域との間の領域をチャネルとする、基板に垂直に立つ半導体柱と、
前記第１の不純物領域と、前記第２の不純物領域との間にある前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、を有する柱状半導体装置において、
前記第１の不純物領域を、平面視において、第１の方向に帯状に伸延して形成する工程と、
平面視において、前記第１の不純物領域に少なくとも一部に重なる前記半導体柱を形成する工程と、
平面視において、前記半導体柱と、前記第１の不純物領域と、を含み、前記第１の方向に帯状に延びた半導体台を前記半導体柱の底部に繋がって形成する工程と、
前記半導体柱を囲んで、前記ゲート絶縁層と、前記ゲート導体層と、を形成する工程と、
前記ゲート導体層の外周部に第１の絶縁層を形成する工程と、
平面視において、前記半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延びたコンタクトホールを前記第１の絶縁層に形成する工程と、
前記コンタクトホールの底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層を形成する工程と、
前記第１の導体層上の前記コンタクトホール内に、空孔を含むか、または低誘電率材料よりなる第２の絶縁層を形成する工程と、
前記第２の絶縁層の上面位置を、前記ゲート導体層の上端より低くする工程と、
前記ゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層を形成する工程と、
を有することを特徴とする。
底部にある第１の不純物領域と、頂部にある第２の不純物領域とをソースまたはドレインとし、前記第１の不純物領域と、前記第２の不純物領域との間の領域をチャネルとする、基板に垂直に立つ半導体柱と、
前記第１の不純物領域と、前記第２の不純物領域との間にある前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、を有する柱状半導体装置において、
前記第１の不純物領域を、平面視において、第１の方向に帯状に伸延して形成する工程と、
平面視において、前記第１の不純物領域に少なくとも一部に重なる前記半導体柱を形成する工程と、
平面視において、前記半導体柱と、前記第１の不純物領域と、を含み、前記第１の方向に帯状に延びた半導体台を前記半導体柱の底部に繋がって形成する工程と、
前記半導体柱を囲んで、前記ゲート絶縁層と、前記ゲート導体層と、を形成する工程と、
前記ゲート導体層の外周部に第１の絶縁層を形成する工程と、
平面視において、前記半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延びたコンタクトホールを前記第１の絶縁層に形成する工程と、
前記コンタクトホールの底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層を形成する工程と、
前記第１の導体層上の前記コンタクトホール内に、空孔を含むか、または低誘電率材料よりなる第２の絶縁層を形成する工程と、
前記第２の絶縁層の上面位置を、前記ゲート導体層の上端より低くする工程と、
前記ゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層を形成する工程と、
を有することを特徴とする。
【0009】
さらに、第１のマスク材料層をエッチングマスクにして、前記半導体柱を形成する工程と、
前記半導体柱を囲み、且つその上面位置が、前記第１のマスク材料層の底部位置または前記半導体柱の頂部位置にある第３の絶縁層を形成する工程と、
前記第３の絶縁層上にあって露出している前記第１のマスク材料と、前記半導体柱の頂部を、平面視において等幅で囲んだ第２のマスク材料層を形成する工程と、
前記第３の絶縁層上に、平面視において前記第２のマスク材料層に一部重なり、前記第１の方向に帯状に伸延した第３のマスク材料層を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層とをマスクにして、前記第３の絶縁層と、前記第１の不純物層と、前記半導体基板をエッチングして、前記半導体台を形成する工程、をさらに有し、
平面視において、前記第２のマスク材料層の一部が、前記第２の方向に、前記半導体柱を挟んで、前記第１の導体層と反対側の前記第３のマスク材料層から突き出ているようにすることができる。
前記半導体柱を囲み、且つその上面位置が、前記第１のマスク材料層の底部位置または前記半導体柱の頂部位置にある第３の絶縁層を形成する工程と、
前記第３の絶縁層上にあって露出している前記第１のマスク材料と、前記半導体柱の頂部を、平面視において等幅で囲んだ第２のマスク材料層を形成する工程と、
前記第３の絶縁層上に、平面視において前記第２のマスク材料層に一部重なり、前記第１の方向に帯状に伸延した第３のマスク材料層を形成する工程と、
前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層とをマスクにして、前記第３の絶縁層と、前記第１の不純物層と、前記半導体基板をエッチングして、前記半導体台を形成する工程、をさらに有し、
平面視において、前記第２のマスク材料層の一部が、前記第２の方向に、前記半導体柱を挟んで、前記第１の導体層と反対側の前記第３のマスク材料層から突き出ているようにすることができる。
【0010】
さらに、平面視における、前記第１の方向において、前記第２の導体層の幅が、前記ゲート導体層の外周線と前記第１の方向に延びた直線とが交差する２点間距離の内、最も長い線分より小さく形成することができる。
【0011】
さらに、垂直方向において、前記第１の導電層の上端位置が、前記ゲート導体層の下端位置より低く形成することができる。
【0012】
さらに、垂直方向において、前記空孔の上端位置が、前記ゲート導体層の上端位置より低く形成することができる。
【0013】
さらに、前記第１の不純物領域の外側の前記半導体台、又は前記第２の不純物領域の外側の前記半導体柱内に、前記第１の不純物領域、又は前記第２の不純物領域と反対の極性を有する第３の不純物領域を形成する工程を有することができる。
【0014】
さらに、平面視において、前記第１の方向の寸法が、前記第２の方向の寸法より長い前記半導体柱を形成することができる。
【0015】
上記発明において、前記基板上に、前記第１の不純物領域の母体となる第１の不純物層を形成する工程と、
前記第１の不純物層上に前記第１の半導体柱の母体の一部になる第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第１の半導体柱の母体の一部になるとなり、且つ前記第２の半導体領域の少なくとも一部となる第２の不純物層を形成する工程と、
をさらに有することができる。
前記第１の不純物層上に前記第１の半導体柱の母体の一部になる第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第１の半導体柱の母体の一部になるとなり、且つ前記第２の半導体領域の少なくとも一部となる第２の不純物層を形成する工程と、
をさらに有することができる。
【0016】
前記ゲート導体層を形成した後、その上面が、前記ゲート導体層の上にあり、且つ前記第２の不純物層の上面おり下方にあり、且つ第２の不純物層の外周を囲んだ第４の絶縁層を形成する工程と、
前記第２の不純物層に接して、極性が同じ第３の不純物層、または合金または金属よりなる導体層を、形成する工程、
をさらに有することができる。
前記第２の不純物層に接して、極性が同じ第３の不純物層、または合金または金属よりなる導体層を、形成する工程、
をさらに有することができる。
【0017】
上記の課題を解決する、本発明に係る柱状半導体装置素子を用いたメモリ装置は、
基板に対して垂直方向に立つ半導体柱と、
前記半導体柱の底部に繋がり、平面視において、前記半導体柱と少なくとも一部で重なって第１の方向に帯状に伸延する第１の不純物領域と、
前記半導体柱の頂部にある第２の不純物領域と、
前記第１の不純物領域と、前記第２の不純物領域の間の前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
平面視において、前記半導体柱の底部に繋がり、前記第１の不純物領域を含み、前記第１の方向に帯状に延びた半導体台と、
前記ゲート導体層の外周部にある第１の絶縁層と、
前記第１の絶縁層の中にある、平面視において、前記半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延び、且つ垂直方向に繋がった第１の材料層と、
前記第１の材料層が、その底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層と、
前記第１の導体層上にあり、且つ、上面位置が、前記ゲート導体層の上端より低い空孔を含むか、または低誘電率材料よりなる第２の絶縁層と、よりなり、
前記第２の絶縁層上にあり、且つ前記ゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層と、を有する、ことを特徴とする。
基板に対して垂直方向に立つ半導体柱と、
前記半導体柱の底部に繋がり、平面視において、前記半導体柱と少なくとも一部で重なって第１の方向に帯状に伸延する第１の不純物領域と、
前記半導体柱の頂部にある第２の不純物領域と、
前記第１の不純物領域と、前記第２の不純物領域の間の前記半導体柱を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
平面視において、前記半導体柱の底部に繋がり、前記第１の不純物領域を含み、前記第１の方向に帯状に延びた半導体台と、
前記ゲート導体層の外周部にある第１の絶縁層と、
前記第１の絶縁層の中にある、平面視において、前記半導体台にある前記第１の不純物領域と重なり、且つその底部が前記第１の不純物領域と接して、前記第１の方向に帯状に延び、且つ垂直方向に繋がった第１の材料層と、
前記第１の材料層が、その底部に、前記第１の不純物領域に接して、前記第１の方向に帯状に延びた第１の導体層と、
前記第１の導体層上にあり、且つ、上面位置が、前記ゲート導体層の上端より低い空孔を含むか、または低誘電率材料よりなる第２の絶縁層と、よりなり、
前記第２の絶縁層上にあり、且つ前記ゲート導体層に接し、且つ、平面視において、前記第１の方向と直交する第２の方向に帯状に伸延する第２の導体層と、を有する、ことを特徴とする。
【0018】
さらに、平面視において、前記半導体柱を囲んだ前記半導体台の一部が、前記第２の方向に、前記半導体柱を挟んで、前記第１の導体層と反対側に突き出ていることを特徴とする。
【0019】
さらに、前記第２の導体層の前記第１の方向における幅が、前記ゲート導体層の外周線と前記第１の方向に延びた直線とが交差する２点間距離の内、最も長い線分より小さいことを特徴とする。
【0020】
さらに、垂直方向において、前記第１の導電層の上端位置が、前記ゲート導体層の下端位置より低いことを特徴とする。
【0021】
さらに、前記第１の不純物領域の外側に、前記第１の不純物領域と反対の極性を有する第３の不純物領域を有することを特徴とする。
【0022】
さらに、平面視において、前記第１の方向に延びた断面を有する前記半導体柱を形成する、ことを特徴とする。
【図面の簡単な説明】
【0023】
【図1A】第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。
【図1B】第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。
【図1C】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1D】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1E】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1F】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1G】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1H】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1I】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1J】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図1K】第１実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図2】第２実施形態に係るＳＧＴを有するメモリ半導体装置の製造方法を説明するための平面図と断面構造図である。
【図3】従来例を説明するための立体構造図である。
【発明を実施するための形態】
【0024】
以下、本発明に係る、ＳＧＴを用いたメモリ装置の製造方法について、図面を参照しながら説明する。
【0025】
（第１実施形態）
以下、図１Ａ～図１Ｊを参照して、本発明の第１実施形態に係るＤＲＡＭ回路の製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
以下、図１Ａ～図１Ｊを参照して、本発明の第１実施形態に係るＤＲＡＭ回路の製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
【0026】
図１Ａに示すように、Ｐ層基板１（特許請求範囲の「基板」の一例である）の上部に、平面視において、Ｙ－Ｙ’線方向に帯状に延びたＮ+層２ａ、２ｂを形成する。
【0027】
次に、図１Ｂに示すように、エピタキシャル成長法によりＰ層４を形成する。そして、Ｐ層４上に、平面視において円形状のマスク材料層５ａ、５ｂ、５ｃ、５ｄ（特許請求範囲の「第１のマスク材料層」の一例である）を、平面視において、Ｎ+層２ａ、２ｂに一部重なるように形成する。
【0028】
次に、図１Ｃに示すように、マスク材料層５ａ～５ｄをマスクにして、Ｐ層４と、Ｐ層基板１、Ｎ+層２ａ、２ｂの上層部をエッチングして、Ｓｉ柱７ａ、７ｂ、７ｃ、７ｄ（特許請求範囲の「半導体柱」の一例である）を形成する。
【0029】
次に、図１Ｄに示すように、Ｓｉ柱７ａ～７ｄの外周に、その上面位置がＳｉ柱７ａ～７ｄの頂部になるように、シリコン窒化（ＳｉＮ）層９（特許請求範囲の「第３の絶縁層」の一例である）を形成する。そして、Ｓｉ柱７ａ～７ｄの頂部と、マスク材料層５ａ～５ｄの側面を、平面視において等幅で囲んだ、シリコン酸化（ＳｉＯ2）層１０ａ、１０ｂ、１０ｃ、１０ｄ（特許請求範囲の「第２のマスク材料層」の一例である）を形成する。そして、平面視において、マスク材料層５ａ～５ｄ、ＳｉＯ2層１０ａ～１０ｄの一部と重なり、Ｙ－Ｙ’線方向（特許請求範囲の「第１の方向」の一例である）に帯状に延びたマスク材料層１１ａ、１１ｂを形成する。なお、ＳｉＯ2層１０ａ～１０ｄは、マスク材料層５ａ～５ｄを覆って、ＳｉＯ2層（図示せず）を被覆した後に、例えばＲＩＥ（Reactive Ion Etching）法によりエッチングして、形成してもよい。これにより、平面視において、ＳｉＯ2層１０ａ～１０ｄは、マスク材料層５ａ～５ｄの周りに等幅で形成される。マスク材料層５ａ～５ｄはＳｉ柱７ａ～７ｄに対して、自己整合されて形成されているので、ＳｉＯ2層１０ａ～１０ｄは、Ｓｉ柱７ａ～７ｄに対して、自己整合されて形成される。なお、ＳｉＮ層９の形成は、Ｓｉ柱７ａ～７ｄの側面に薄いＳｉＯ2層（図示せず）を形成した後に行ってもよい。
【0030】
次に、図１Ｅに示すように、マスク材料層５ａ～５ｄ、マスク材料層１１ａ、１１ｂ（特許請求範囲の「第３のマスク材料層」の一例である）、ＳｉＯ2層１０ａ～１０ｄをマスクにして、ＳｉＮ層９、Ｎ+層２ａ、２ｂ、Ｐ層基板１をエッチングして、Ｎ+層２ａａ、２ｂｂとＰ層基板１ａよりなるＰ層台１２ａ、１２ｂ（特許請求範囲の「半導体台」の一例である）を形成する。図１Ｅ（ｄ）に、形成されたＰ層台１２ａ、１２ｂの平面図を示す。平面視において、Ｐ層台１２ａ、１２ｂは、図１Ｅ（ｄ）に示すように、Ｙ－Ｙ’線方向に帯状に延びたＮ+層２ａａ、２ｂｂと、Ｓｉ柱７ａ～７ｄ外周の一部が突き出た形状になる。このＳｉ柱７ａ～７ｄ外周の一部が突き出た部分のＰ層台１２ａ、１２ｂは、Ｓｉ柱７ａ～７ｄと自己整合で形成されたＳｉＮ層９ａ、９ｂをエッチングマスクにして形成されるので、Ｓｉ柱７ａ～７ｄと自己整合で形成される。
【0031】
次に、図１Ｆに示すように、マスク材料層１１ａ、１１ｂ、ＳｉＯ2層１０ａ～１０ｄ、ＳｉＮ層９ａ、９ｂを除去する。そして、Ｐ層台１２ａ、１２ｂを囲み、その上面位置が、Ｐ層台１２ａ、１２ｂ上面より上になるようにＳｉＯ2層１３を形成する。そして、例えばＡＬＤ（Atomic Layer Deposition）法によりゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層１４（特許請求範囲の「ゲート絶縁層」の一例である）をＳｉ柱７ａ～７ｄを囲んで形成する。そして、ＨｆＯ2層１４を覆ってゲート導体層となるＴｉＮ層（図示せず）と、ＳｉＯ2層（図示せず）を形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）法により上面がマスク材料層５ａ～５ｄの上面まで研摩する。そして、ＲＩＥにより、ＳｉＯ2層とＴｉＮ層とを、上面がＳｉ柱７ａ～７ｄの上部までエッチングして、ＴｉＮ層１５、ＳｉＯ2層１６を形成する。そして、全体にＳｉＮ層（図示せず）を被覆する。そして、ＲＩＥ法によりＳｉＮ層をエッチングして、マスク材料層５ａ～５ｄと、Ｓｉ柱７ａ～７ｄの頂部との側面を、平面視において、等幅で囲んで、ＳｉＮ層１７ａ、１７ｂ、１７ｃ、１７ｄを形成する。
【0032】
次に、図１Ｇに示すように、ＳｉＯ2層１６を除去する。そして、ＳｉＮ層１７ａ～１７ｄをマスクにして、ＲＩＥ法によりＴｉＮ層１５をエッチングしてゲート導体層であるＴｉＮ層１５ａ、１５ｂ、１５ｃ、１５ｄ（特許請求範囲の「ゲート導体層」の一例である）を形成する。この場合、エッチングマスクであるＳｉＮ層１７ａ～１７ｄが、Ｓｉ柱７ａ～７ｄに対して、自己整合で形成されているので、ＴｉＮ層１５ａ～１５ｄも、Ｓｉ柱７ａ～７ｄに対して、自己整合で形成される。
【0033】
次に、図１Ｈに示すように、全体を覆ってＳｉＯ2層（図示せず）を形成し、ＣＭＰ法により、上面位置がマスク材料層５ａ～５ｄの上面位置になるように研摩してＳｉＯ2層２０を形成する。そして、平面視において、Ｎ+層２ａａ、２ｂｂに一部重なり、Ｙ－Ｙ’線方向に帯状に延び、且つ底部がＮ+層２ａａ、２ｂｂにあるコンタクトホール２１ａ、２１ｂ（特許請求範囲の「コンタクトホール」の一例である）を形成する。そして、全面にタングステン（Ｗ）層（図示せず）を堆積した後、ＣＭＰにより上面がマスク材料層５ａ～５ｄの上面になるように研摩する。そして、ＲＩＥ法によりコンタクトホール２１ａ、２１ｂ内のＷ層をエッチングして、コンタクトホール２１ａ、２１ｂの底部に、Ｎ+層２ａａ、２ｂｂに接して、Ｗ層２２ａ、２２ｂ（特許請求範囲の「第１の導体層」の一例である）を形成する。Ｗ層２２ａ、２２ｂの上面位置は、ＴｉＮ層１５ａ、１５ｂの下端位置より下になるように形成する。なお、Ｗ層２２ａ、２２ｂを形成する前に、Ｗ層２２ａ、２２ｂと、Ｎ+層２ａａ、２ｂｂとの接触抵抗を下げるための、例えばＴａＮなどのバッファ金属層を形成してもよい。
【0034】
次に、図１Ｉに示すように、コンタクトホール２１ａ、２１ｂ内に、内部に空孔２５ａ、２５ｂを持つＳｉＯ2層２４ａ、２４ｂ（特許請求範囲の「第２の絶縁層」の一例である）を形成する。空孔２５ａ、２５ｂの上端位置は、ＴｉＮ層１５ａ、１５ｂの上端位置より低く形成する。なお、ＳｉＯ2層２４ａ、２４ｂは例えば炭化シリコン酸化（ＳｉＯＣ）などの低誘電率材料層で形成してもよい。この場合は空孔２５ａ、２５ｂは形成しても、しなくてもよい。
【0035】
次に、図１Ｊに示すように、ＳｉＯ2層２０、２４ａ、２４ｂをＲＩＥ法により、上面位置がＴｉＮ層１５ａ、１５ｂの上端位置より下方になるようにエッチングしてＳｉＯ2層２０ａ（特許請求範囲の「第１の絶縁層」の一例である）、２４ａａ、２４ｂｂを形成する。そして、ＴｉＮ層１５ａ、１５ｂの外周部に、ＴｉＮ層１５ａ～１５ｄに接続したＷ層（図示せず）を形成する。そして、平面視において、ＴｉＮ層２６ａ、２６ｂの一部に重なり、且つＸ－Ｘ’線方向に帯状に延びたマスク材料層２７ａ、２７ｂを形成する。そして、マスク材料層２７ａ、２７ｂをマスクにしてＷ層をエッチングする。これにより、ＴｉＮ層１５ａ、１５ｂに接続して、且つ平面視において、Ｘ－Ｘ’線方向（特許請求範囲の「第２の方向」の一例である）に延びたＷ層２６ａ、２６ｂ（特許請求範囲の「第２の導体層」の一例である）を形成する。平面視において、Ｗ層２６ａ、２６ｂのＹ－Ｙ’線方向の幅Ｌ１は、ゲートＴｉＮ層１５ａ、１５ｂの外周のＹ－Ｙ’線方向の幅Ｌ２より小さく形成する。Ｌ２は前記ゲートＴｉＮ層１５ａ、１５ｂの外周線と前記Ｙ－Ｙ’線方向に延びた直線とが交差する２点間距離の内、最も長い線分である。
【0036】
次に、図１Ｋに示すように、Ｓｉ柱７ａ～７ｄの頂部側面の外周部にＳｉＯ2層２８を形成する。そして、Ｓｉ柱７ａ～７ｄの頂部を覆って、例えば選択エピタキシャル法によりＮ+層２９ａ、２９ｂ、２９ｃ、２９ｄを形成する。そして、熱拡散によりＳｉ柱７ａ～７ｄの頂部にＮ+層３０ａ、３０ｂ、３０ｃ（図示せず）、３０ｄ（図示せず）を形成する。これにより、ＤＲＡＭにおける選択ＳＧＴが形成される。この場合、Ｗ層２２ａ、２２ｂはビット線電極となり、Ｗ層２６ａ、２６ｂはワード線電極となる。そして、Ｎ+層２９ａ～２９ｄに接続して、キャパシタが接続される。これにより、Ｐ層基板１ａ上にＤＲＡＭ装置が形成される。
【0037】
なお、本実施形態の説明では、Ｎ+層２ａａ、２ｂｂは、平面視において、Ｓｉ柱７ａ～７ｄ内側の一部に形成した例を説明したが、全面に形成してもよい。また、ＲＲＡＭ、ＭＲＡＭ、ＰＣＭなどでは、ＤＲＡＭのキャパシタの替りに、それぞれに、印可電圧により抵抗が変化する可変抵抗素子が接続される。これら素子では、Ｎ+層２ａａ、２ｂｂは、平面視において、Ｓｉ柱７ａ～７ｄ内側の全面に形成されてもよい。また、キャパシタレスＤＲＡＭ（例えば、非特許文献６、を参照）においても、Ｎ+層２ａａ、２ｂｂは、平面視において、Ｓｉ柱７ａ～７ｄの全面に形成されてもよい。また、キャパシタレスＤＲＡＭにおいては、ＳＧＴの上下のソース、またはドレインとなる不純物領域の極性が異なってもよい（例えば、非特許文献７、を参照）。また、本実施形態でのＤＲＡＭでは、Ｗ層２２ａ、２２ｂはビット線電極であつたが、例えば、ＲＲＡＭ、ＭＲＡＭ、ＰＣＭなどでは、Ｗ層２２ａ、２２ｂをソース線電極、グランド線電極などの他の電極として用いてもよい。
【0038】
また、Ｓｉ柱７ａ～７ｄの頂部に形成されるＮ+層３０ａ～３０ｄは、例えば、図１ＢにおいてＰ層４を形成した後にあって、且つマスク材料層５ａ～５ｄを形成する前に、Ｐ層４上にエピタキシャル結晶成長法により形成したＮ+層を用いてもよい。この場合、図１Ｋで示した、熱処理を行って、Ｎ+層２９ａ～２９ｄからドナー不純物をＳｉ柱７ａ～７ｄの頂部に拡散させて、Ｎ+層３０ａ～３０ｄを形成する工程が不要になる。ＳｉＯ2層２８が厚い場合、垂直方向において、Ｎ+層３０ａ～３０ｄの下端をゲートＴｉＮ層１５ａ～１５ｄの上端になるように、高温で長い熱処理を行うと、ゲートＴｉＮ層１５ａ～１５ｄ、ゲート絶縁層であるＨｆＯ2層１４へのダメージが問題になる。これに対し、図１ＢにおいてＰ層４を形成した後に、Ｐ層４上にＮ+層を形成し、これらの不純物層によりＮ+層３０ａ～３０ｄを形成することにより、上記のようなゲートＴｉＮ層１５ａ～１５ｄ、ゲート絶縁層であるＨｆＯ2層１４への熱ダメージを避けることができる。また、図１Ｋの段階でＳｉ柱７ａ～７ｄの頂部上に熱拡散によるＮ+層３０ａ～３０ｄを形成する必要がないので、Ｓｉ柱７ａ～７ｄの頂部の不純物領域形成が容易になる。また、この場合、Ｎ+層２９ａ～２９ｄは、形成しても、形成しなくてもよい。また、この場合、Ｎ+層２９ａ～２９ｄの替りに金属、または合金などの導体層を用いてもよい。
【0039】
また、図１Ｆでは、ゲート導体層となる、ＴｉＮ層１５の膜厚はＳｉＮ層１７ａ、１７ｂ、１７ｃ、１７ｄより厚くさせた。これに対し、ＴｉＮ層１５の膜厚はＳｉＮ層１７ａ、１７ｂ、１７ｃ、１７ｄより薄くさせ、ＴｉＮ層１５の外側にＴａＮなどの導体層、またはＳｉＮ層などの絶縁層をＴｉＮ層１５の保護層として設けてもよい。この場合、図１ＧにおけるゲートＴｉＮ層１５ａ～１５ｄの形成工程では、ゲートＴｉＮ層１５ａ～１５ｄの側面を囲んで、この保護層が残される。絶縁層をこの保護層に形成した場合は、図１ＩにおけるＷ層２６ａ、２６ｂを形成する前に、ゲートＴｉＮ層１５ａ～１５ｄ頂部側面の保護層を除去する。
【0040】
また、ゲートＴｉＮ層１５ａ～１５ｄの側面を囲んだ、前述の保護層にＳｉＮ層などの絶縁層を用いた場合、ＲＩＥエッチングによるコンタクトホール２１ａ、２１ｂの形成において、ＳｉＯ2層２０よりエッチング速度が小さい、例えばＳｉＮ層などを用いるとよい。このＳｉＮ層の替りに、エッチング・ストッパとなる材料層を用いてもよい。また、コンタクトホール２１ａ、２１ｂの形成後、その内部に薄い、例えばこのエッチング・ストッパとなるＳｉＮ層などの絶縁層を被覆し、そして、ＲＩＥによりコンタクトホール２１ａ、２１ｂ底部のＳｉＮ層を除去して、その後Ｗ層２２ａ、２２ｂを形成してもよい。この場合、Ｗ層２２ａ、２２ｂとＮ+層２ａａ、２ｂｂとの接触抵抗を小さくするため、コンタクトホール２１ａ、２１ｂの底部断面形状を、平面視において、その最低部面積が、上部面積より小さくなるように形成することが望ましい。
【0041】
また、図１Ａにおいて、Ｎ+層２ａ、２ｂ内に、ボロン（Ｂ）不純物をリン（Ｐ）不純物より少なく含ませ、その後に熱処理により、Ｂ不純物をＰ層基板１内に拡散させてＮ+層２ａ、２ｂの外側にＰ+層を形成してもよい。これにより、図１Ｊにおいて、Ｎ+層２ａａ、２ｂｂとＰ層基板１ａ間の接合空乏層の広がりが少なくでき、Ｓｉ柱７ａ～７ｄのチャネル内に熱的に発生した不要のキャリヤをＰ層基板１ａ側に容易に除去できる。また、このＰ+層はエピタキシャル結晶成長によりＮ+層２ａ、２ｂを形成する前に、このＰ+層をエピタキシャル結晶成長法により形成してもよい。また、本目的に合うものであれば、このＰ+層を他の方法で形成してもよい。また、キャパシタレスＤＲＡＭにおいて、同じ方法により、上部または下部の不純物領域の一方の外側に、この不純物領域の極性と逆極性の不純物領域を形成してもよい。
【0042】
本実施形態は、以下の特徴を供する。
１．本実施形態では、図１Ｈ，１Ｉに示すように、ゲート電極であるＴｉＮ層１５ａ～１５ｄを形成した後、コンタクトホール２１ａ、２１ｂを形成し、そして、コンタクトホール２１ａ、２１ｂの底部にＮ+層２ａａ、２ｂｂと繋がるビット配線Ｗ層２２ａ、２２ｂを形成する。そして、このＷ層２２ａ、２２ｂ上のコンタクトホール２１ａ、２１ｂに、実効的に低誘電率層となる空孔２５ａ、２５ｂを含んだＳｉＯ2層２４ａ、２４ｂを形成する。その後、図１Ｊに示すように、ＳｉＯ2層２０ａ、２４ａａ、２４ｂｂ上に、ゲート電極ＴｉＮ層１５ａ～１５ｄに接続したワード配線Ｗ層２６ａ、２６ｂを、平面視においてビット配線Ｗ層２２ａ、２２ｂと直交させて形成する。
１．本実施形態では、図１Ｈ，１Ｉに示すように、ゲート電極であるＴｉＮ層１５ａ～１５ｄを形成した後、コンタクトホール２１ａ、２１ｂを形成し、そして、コンタクトホール２１ａ、２１ｂの底部にＮ+層２ａａ、２ｂｂと繋がるビット配線Ｗ層２２ａ、２２ｂを形成する。そして、このＷ層２２ａ、２２ｂ上のコンタクトホール２１ａ、２１ｂに、実効的に低誘電率層となる空孔２５ａ、２５ｂを含んだＳｉＯ2層２４ａ、２４ｂを形成する。その後、図１Ｊに示すように、ＳｉＯ2層２０ａ、２４ａａ、２４ｂｂ上に、ゲート電極ＴｉＮ層１５ａ～１５ｄに接続したワード配線Ｗ層２６ａ、２６ｂを、平面視においてビット配線Ｗ層２２ａ、２２ｂと直交させて形成する。
【0043】
上記、工程を行うことにより、下記の特徴を有する。
(1) 空孔２５ａ、２５ｂを含んだ実効的に低誘電率層となるＳｉＯ2層２４ａａ、２４ｂｂとビット線Ｗ層２２ａ、２２ｂと、はコンタクトホール２１ａ、２１ｂ内に形成されるので、ビット線Ｗ層２２ａ、２２ｂと低誘電率層であるＳｉＯ2層２４ａａ、２４ｂｂと、は自己整合で形成される。これにより、ＤＲＡＭメモリセルの高集積化が図れる。そして、図１Ｊ（ａ）に示されているように、平面視において、ビット線Ｗ層２２ａ、２２ｂとワード線Ｗ層２６ａ、２６ｂとの重なり領域において、実効的に低誘電率層であるＳｉＯ2層２４ａａ、２４ｂｂがある。これにより、ビット線、ワード線間容量を下げることができる。ＤＲＡＭメモリセルの、高集積化と、ビット線、ワード線間容量低減による高性能化が図れる。
(2) ビット線Ｗ層２６ａ、２６ｂは、高さ方向において、ゲート電極１５ａ～１５ｄの上部だけに接続されている。これにより、例えばワード線Ｗ層２６ａ、２６ｂがゲート電極１５ａ、１５ｂと同じ高さで形成されている構造と比べて、対面するワード線Ｗ層２６ａ、２６ｂ間の高さが小さくなることにより、大幅にワード線間容量を小さくできる。
(3) ワード線Ｗ層２６ａ、２６ｂ間に、低誘電率層となる空孔２５ａ、２５ｂを含んだＳｉＯ2層２５ａ、２５ｂが形成されていることにより、ワード線Ｗ層２６ａ、２６ｂ間容量が小さくなる。
(1) 空孔２５ａ、２５ｂを含んだ実効的に低誘電率層となるＳｉＯ2層２４ａａ、２４ｂｂとビット線Ｗ層２２ａ、２２ｂと、はコンタクトホール２１ａ、２１ｂ内に形成されるので、ビット線Ｗ層２２ａ、２２ｂと低誘電率層であるＳｉＯ2層２４ａａ、２４ｂｂと、は自己整合で形成される。これにより、ＤＲＡＭメモリセルの高集積化が図れる。そして、図１Ｊ（ａ）に示されているように、平面視において、ビット線Ｗ層２２ａ、２２ｂとワード線Ｗ層２６ａ、２６ｂとの重なり領域において、実効的に低誘電率層であるＳｉＯ2層２４ａａ、２４ｂｂがある。これにより、ビット線、ワード線間容量を下げることができる。ＤＲＡＭメモリセルの、高集積化と、ビット線、ワード線間容量低減による高性能化が図れる。
(2) ビット線Ｗ層２６ａ、２６ｂは、高さ方向において、ゲート電極１５ａ～１５ｄの上部だけに接続されている。これにより、例えばワード線Ｗ層２６ａ、２６ｂがゲート電極１５ａ、１５ｂと同じ高さで形成されている構造と比べて、対面するワード線Ｗ層２６ａ、２６ｂ間の高さが小さくなることにより、大幅にワード線間容量を小さくできる。
(3) ワード線Ｗ層２６ａ、２６ｂ間に、低誘電率層となる空孔２５ａ、２５ｂを含んだＳｉＯ2層２５ａ、２５ｂが形成されていることにより、ワード線Ｗ層２６ａ、２６ｂ間容量が小さくなる。
【0044】
２．本実施形態では、図１Ｅ（ｄ）に示すように、平面視において、Ｐ層台１２ａ、１２ｂは、Ｎ+層２ａａ、２ｂｂがある反対側で、Ｓｉ柱７ａ～７ｂを囲った部分が突き出た形状で形成される。この突き出た部分は、Ｓｉ柱７ａ～７ｄと自己整合により形成される。この自己整合によって、この突き出たＰ層台１２ａ、１２ｂを、高い精度で、小面積で形成することができる。また、平面視において、ビット線Ｗ層２２ａ、２２ｂが形成される側のＰ層台１２ａ、１２ｂは、マスク材料層１１ａ、１１ｂにより形成される。
【0045】
上記、工程を行うことにより、下記の特徴を有する。
(1) 図１Ｋより分かるように、ビット線Ｗ層２２ａ、２２ｂ間容量は、Ｎ+層２ａａ、２ｂｂの接合容量、ビット線Ｗ層２２ａ、２２ｂ間のＳｉのＰ層台１２ａ、１２ｂとＳｉＯ2層１３との容量からなる。Ｓｉの比誘電率は１２と、ＳｉＯ2の３．９と比べて大きい。これより、ビット線Ｗ層２２ａ、２２ｂ間容量を小さくするには、ビット線Ｗ層２２ａ、２２ｂ間において、Ｐ層台１２ａ、１２ｂの長さを短くする必要がある。図１Ｅ（ｄ）より分かるように、ビット線Ｗ層２２ａ、２２ｂに最も近いＰ層台１２ａ、１２ｂの場所は、Ｓｉ柱７ａ～７ｂを囲った突き出た部分である。この突き出た部分のＰ層台１２ａ、１２ｂはＳｉ柱７ａ～７ｄに対して自己整合で形成されている。これにより、Ｓｉ柱７ａ～７ｄを囲んだＰ層台１２ａ、１２ｂの幅を小さくできる。これにより、Ｐ層台１２ａ、１２ｂとビット線Ｗ層２２ａ、２２ｂとの距離を大きくでき、ビット線間容量を小さくできる。
(2) 図１Ｅより分かるように、ビット線Ｗ層２２ａ、２２ｂが形成される側のＰ層台１２ａ、１２ｂの領域は、マスク材料層１１ａ、１１ｂによって、定められている。このマスク材料層１１ａ、１１ｂは、平面視において、ＳｉＮ層１０ａ～１０ｂに重なっておればよい。この条件を満たせば、このマスク材料層１１ａ、１１ｂのＸ－Ｘ’線方向の幅は製作可能な限り小さくできる。これにより、Ｐ層台１２ａ、１２ｂのＳｉ容量を小さくできる。
(1) 図１Ｋより分かるように、ビット線Ｗ層２２ａ、２２ｂ間容量は、Ｎ+層２ａａ、２ｂｂの接合容量、ビット線Ｗ層２２ａ、２２ｂ間のＳｉのＰ層台１２ａ、１２ｂとＳｉＯ2層１３との容量からなる。Ｓｉの比誘電率は１２と、ＳｉＯ2の３．９と比べて大きい。これより、ビット線Ｗ層２２ａ、２２ｂ間容量を小さくするには、ビット線Ｗ層２２ａ、２２ｂ間において、Ｐ層台１２ａ、１２ｂの長さを短くする必要がある。図１Ｅ（ｄ）より分かるように、ビット線Ｗ層２２ａ、２２ｂに最も近いＰ層台１２ａ、１２ｂの場所は、Ｓｉ柱７ａ～７ｂを囲った突き出た部分である。この突き出た部分のＰ層台１２ａ、１２ｂはＳｉ柱７ａ～７ｄに対して自己整合で形成されている。これにより、Ｓｉ柱７ａ～７ｄを囲んだＰ層台１２ａ、１２ｂの幅を小さくできる。これにより、Ｐ層台１２ａ、１２ｂとビット線Ｗ層２２ａ、２２ｂとの距離を大きくでき、ビット線間容量を小さくできる。
(2) 図１Ｅより分かるように、ビット線Ｗ層２２ａ、２２ｂが形成される側のＰ層台１２ａ、１２ｂの領域は、マスク材料層１１ａ、１１ｂによって、定められている。このマスク材料層１１ａ、１１ｂは、平面視において、ＳｉＮ層１０ａ～１０ｂに重なっておればよい。この条件を満たせば、このマスク材料層１１ａ、１１ｂのＸ－Ｘ’線方向の幅は製作可能な限り小さくできる。これにより、Ｐ層台１２ａ、１２ｂのＳｉ容量を小さくできる。
【0046】
３．本実施形態では、図１Ｋに示すように、ゲート電極であるＴｉＮ層１５ａ～１５ｄはＳｉ柱７ａ～７ｄに対して、自己整合により形成されている。そして、ワード線Ｗ層２６ａ、２６ｂはゲート電極ＴｉＮ層１５ａ～１５ｄの外周の一部と接続して、Ｘ－Ｘ’線方向に帯状に形成される。そして、平面視において、Ｗ層２６ａ、２６ｂのＹ－Ｙ’線方向の幅は、ＴｉＮ層１５ａ～１５ｄの外周のＹ－Ｙ’線方向の幅より小さく形成する。
【0047】
上記、工程を行うことにより、下記の特徴を有する。
(1) ワード線Ｗ層２６ａ、２６ｂは、マスク材料層２７ａ、２７ｂをエッチングマスクにして、ゲート線ＴｉＮ層１５ａ～１５ｄの形成とは別に形成される。これにより、ワード線Ｗ層２６ａ、２６ｂのＹ－Ｙ’線方向の幅は、ワード線Ｗ層２６ａ、２６ｂと、ゲート線ＴｉＮ層１５ａ～１５ｄと、が繋がっている条件を満たして、製作可能な限り小さくすることができる。これにより、ワード線Ｗ層２６ａ、２６ｂ間のＹ－Ｙ’線方向の距離を大きくできる。これにより、ワード線Ｗ層２６ａ、２６ｂ間容量を小さくできる。
(2) ゲートＴｉＮ層１５ａ～１５ｄはＳｉ柱７ａ～７ｄに対して自己整合で形成されている。これにより、平面視において、ゲート電極１５ａ、１５ｃ間、及びゲート電極１５ｂ、１５ｄ間の距離を広く形成できる。これによっても、ワード線Ｗ層２６ａ、２６ｂ間容量を小さくできる。
(1) ワード線Ｗ層２６ａ、２６ｂは、マスク材料層２７ａ、２７ｂをエッチングマスクにして、ゲート線ＴｉＮ層１５ａ～１５ｄの形成とは別に形成される。これにより、ワード線Ｗ層２６ａ、２６ｂのＹ－Ｙ’線方向の幅は、ワード線Ｗ層２６ａ、２６ｂと、ゲート線ＴｉＮ層１５ａ～１５ｄと、が繋がっている条件を満たして、製作可能な限り小さくすることができる。これにより、ワード線Ｗ層２６ａ、２６ｂ間のＹ－Ｙ’線方向の距離を大きくできる。これにより、ワード線Ｗ層２６ａ、２６ｂ間容量を小さくできる。
(2) ゲートＴｉＮ層１５ａ～１５ｄはＳｉ柱７ａ～７ｄに対して自己整合で形成されている。これにより、平面視において、ゲート電極１５ａ、１５ｃ間、及びゲート電極１５ｂ、１５ｄ間の距離を広く形成できる。これによっても、ワード線Ｗ層２６ａ、２６ｂ間容量を小さくできる。
【0048】
（第２実施形態）
以下、図２を参照して、本発明の第２実施形態に係るＤＲＡＭ回路の製造方法を説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
以下、図２を参照して、本発明の第２実施形態に係るＤＲＡＭ回路の製造方法を説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
【0049】
図２に示すように、平面視において矩形状のＳｉ柱７Ａ、７Ｂ、７Ｃ、７Ｄを、長辺がビット線Ｗ層２２ａ、２２ｂと平行になるように形成する。そして、Ｓｉ柱７Ａ～７Ｄを囲んでゲート絶縁層１４Ａを形成する。そして、Ｓｉ柱７Ａ～７Ｄ側面のゲート絶縁層１４Ａを囲んでゲートＴｉＮ層１５Ａ、１５Ｂ、１５Ｃ，１５Ｄを形成する。他の工程は、第１実施例と同じである。
【0050】
本実施形態は、以下の特徴を供する。
第１実施形態では、Ｓｉ柱７ａ～７ｄの平面視での断面は円形である。これに対し、本実施形態でのＳｉ柱７Ａ～７Ｄの断面はＹ－Ｙ’線方向に延びた矩形状である。これにより、第１実施形態でＳｉ柱７ａ～７ｄに形成されたＳＧＴと比べて、チャネル断面積が大きくなり、実効ＳＧＴ直列抵抗を小さくできる。そして、矩形Ｓｉ柱７Ａ～７Ｄの長辺方向をビット線Ｗ層２２ａ、２２ｂと平行にすることにより、ビット線Ｗ層２２ａ、２２ｂとＮ+層２ａａ、２ｂｂ間の抵抗を低くできる。
第１実施形態では、Ｓｉ柱７ａ～７ｄの平面視での断面は円形である。これに対し、本実施形態でのＳｉ柱７Ａ～７Ｄの断面はＹ－Ｙ’線方向に延びた矩形状である。これにより、第１実施形態でＳｉ柱７ａ～７ｄに形成されたＳＧＴと比べて、チャネル断面積が大きくなり、実効ＳＧＴ直列抵抗を小さくできる。そして、矩形Ｓｉ柱７Ａ～７Ｄの長辺方向をビット線Ｗ層２２ａ、２２ｂと平行にすることにより、ビット線Ｗ層２２ａ、２２ｂとＮ+層２ａａ、２ｂｂ間の抵抗を低くできる。
【0051】
（その他の実施形態）
なお、第１実施形態では、Ｓｉ柱７ａ～７ｄを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
なお、第１実施形態では、Ｓｉ柱７ａ～７ｄを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0052】
また、第１実施形態における、Ｎ+層２ａａ、２ｂｂ、２９ａ、２９ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層２ａａ、２ｂｂ、２９ａ、２９ｂは異なる半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0053】
また、第１実施形態における、Ｓｉ柱７ａ～７ｄの頂部、及び頂部上に形成されるＮ+層２９ａ～２９ｄ、３０ａ～３０ｄは、例えば、図１ＢにおいてＰ層４を形成した後に、Ｐ層４上にエピタキシャル結晶成長法により、形成したＮ+層を用いてもよい。また、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0054】
また、第１実施形態において、マスク材料層５ａ～５ｄ、１１ａ、１１ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。また、エッチングマスクとして用いるＳｉＯ2層９ａ、９ｂ、ＳｉＮ層１０ａ～１０ｄも、同じく本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0055】
また、第１実施形態における、Ｗ層２２ａ、２２ｂの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0056】
また、第１実施形態では、ゲート導体層として、ＴｉＮ層１５ａ～１５ｄを用いた。このＴｉＮ層１５ａ～１５ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層１５ａ～１５ｄは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。Ｗ層以外に単層、または複数層の金属層を用いても良い。
【0057】
また、第１実施形態における、ＴｉＮ層１５ａ～１５ｄに繋がったワード線Ｗ層２６ａ、２６ｂは他の導体層との積層、または、他の導体層より形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0058】
また、ゲート絶縁層として、ＨｆＯ2層１４を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0059】
また、第１実施形態の図１Ｈ、図１Ｉにおいて、空孔２５ａ、２５ｂを有するＳｉＯ2層２４ａ、２４ｂを形成した。これに対し、コンタクトホール２１ａ、２１ｂの上部を、例えばＣＶＤ（Chemical Vapor Deposition）法によるＳｉＮ層で蓋をして、空孔２５ａ、２５ｂを形成してもよい。また、他の方法により、空孔２５ａ、２５ｂを有する無機、または有機層よりなる絶縁層を形成してもよい。
【0060】
また、第１実施形態において、Ｓｉ柱７ａ～７ｄの平面視における形状は、円形状であった。そして、第２実施形態ではＳｉ柱７Ａ～７Ｄは平面視における矩形状であった。これらのＳｉ柱の平面視における形状は、円形、矩形状だけでなく楕円、またはこの字状の形状であってもよい。また、これらの形状が混在して同じＰ層基板１ａ上に形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0061】
また、第１実施形態では１つのメモリセルが、１つの選択用ＳＧＴより形成されている場合について説明したが、駆動電流を大きく得るため、または実効ＳＧＴ直列抵抗を小さくするため、複数のＳＧＴを並列に接続させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0062】
また、本実施形態の説明は、ＤＲＡＭ、Capacitorless ＤＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、ＰＣＭなどの、ＸＹアドレス型のメモリ装置について行った。本発明は他のＸＹアドレス型のメモリ装置に対しても適用できる。また、高性能化のため、１つのメモリセルに複数のＳＧＴを用いてもよい。また、１つのＳＧＴに複数のＲＲＡＭ、ＭＲＡＭ、ＰＣＭ用可変抵抗素子を接続させてもよい。
【0063】
また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0064】
また、第１実施形態では、Ｓｉ柱７ａ～７ｄの上下に、同じ極性の導電性を有するＮ+層２ａａ、２ｂｂ、２９ａ～２９ｄ、３０ａ～３０ｄを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
【0065】
なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。
【0066】
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
【産業上の利用可能性】
【0067】
本発明に係る、ＳＧＴを用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置が得られる。
【符号の説明】
【0068】
１、１ａ： Ｐ層基板
２ａ、２ｂ、２ａａ、２ｂｂ、２９ａ、２９ｂ、２９ｃ、２９ｄ、３０ａ、３０ｂ、３０ｃ、３０ｄ： Ｎ+層
４： Ｐ層
５ａ、５ｂ、５ｃ、５ｄ、１１ａ、１１ｂ、２７ａ、２７ｂ： マスク材料層
７ａ、７ｂ、７ｃ、７ｄ、７Ａ、７Ｂ、７Ｃ、７Ｄ： Ｓｉ柱
９、９ａ、９ｂ、１７ａ、１７ｂ、１７ｃ、１７ｄ、： ＳｉＮ層
１０ａ、１０ｂ、１０ｃ、１０ｄ、１３、１６、２０、２０ａ、２４ａ、２４ｂ、２４ａａ、２４ｂｂ、２８： ＳｉＯ2層
１２ａ、１２ｂ： Ｐ層台
１４、１４Ａ： ＨｆＯ2層
１５、１５ａ、１５ｂ、１５Ａ，１５Ｂ、１５Ｃ、１５Ｄ： ＴｉＮ層
２１ａ、２１ｂ： コンタクトホール
２２ａ、２２ｂ、２６ａ、２６ｂ： Ｗ層
２５ａ、２５ｂ： 空孔
２ａ、２ｂ、２ａａ、２ｂｂ、２９ａ、２９ｂ、２９ｃ、２９ｄ、３０ａ、３０ｂ、３０ｃ、３０ｄ： Ｎ+層
４： Ｐ層
５ａ、５ｂ、５ｃ、５ｄ、１１ａ、１１ｂ、２７ａ、２７ｂ： マスク材料層
７ａ、７ｂ、７ｃ、７ｄ、７Ａ、７Ｂ、７Ｃ、７Ｄ： Ｓｉ柱
９、９ａ、９ｂ、１７ａ、１７ｂ、１７ｃ、１７ｄ、： ＳｉＮ層
１０ａ、１０ｂ、１０ｃ、１０ｄ、１３、１６、２０、２０ａ、２４ａ、２４ｂ、２４ａａ、２４ｂｂ、２８： ＳｉＯ2層
１２ａ、１２ｂ： Ｐ層台
１４、１４Ａ： ＨｆＯ2層
１５、１５ａ、１５ｂ、１５Ａ，１５Ｂ、１５Ｃ、１５Ｄ： ＴｉＮ層
２１ａ、２１ｂ： コンタクトホール
２２ａ、２２ｂ、２６ａ、２６ｂ： Ｗ層
２５ａ、２５ｂ： 空孔
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図1I】
【図1J】
【図1K】
【図2】
【図3】