特許 7253523 半導体デバイス及び半導体デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-03-29

(45)【発行日】2023-04-06

(54)【発明の名称】半導体デバイス及び半導体デバイスの製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230330BHJP

   H01L 29/78 20060101ALI20230330BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301W

H01L29/78 301P

【請求項の数】 16

(21)【出願番号】P 2020194959

(22)【出願日】2020-11-25

(65)【公開番号】P2022083566

(43)【公開日】2022-06-06

【審査請求日】2020-11-25

(73)【特許権者】

【識別番号】519009105

【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司

(74)【代理人】

【識別番号】110001210

【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】田矢 真敏

(72)【発明者】

【氏名】石田 浩

(72)【発明者】

【氏名】中野 紀夫

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２０１６－１２９２１８（ＪＰ，Ａ）

【文献】特開２０１０－２４５３３９（ＪＰ，Ａ）

【文献】特開２００９－２９０１４０（ＪＰ，Ａ）

【文献】特開２０２０－１７７９４９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、
第１導電型の基板と、
前記基板内において前記第１導電型と反対の第２導電型であるドリフト領域と、
前記ドリフト領域内において前記第２導電型であり、前記ドリフト領域の周縁部よりドーパント濃度が高いドレイン領域と、
前記ドリフト領域の少なくとも一部とゲート絶縁層を介して重なり合うゲート電極と、
を有する電界効果トランジスタを備え、
前記ドレイン領域は、前記ゲート電極から所定の距離だけ離されて配置されており、
前記ドリフト領域のうち前記ゲート電極と重なり合う領域の少なくとも一部を含むチャネル領域における前記第２導電型のドーパント濃度は、前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けてドーパント濃度が増加した後、ドーパント濃度の増加率が低下し、その後再びドーパント濃度の増加率が増大するプロファイルを示し、
前記チャネル領域における前記第２導電型のドーパント濃度は、前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けて、第１の濃度まで増加した後、ドーパント濃度の増加率が低下して前記第１の濃度を維持し、その後再びドーパント濃度の増加率が増大して前記第１の濃度より高い第２の濃度となり、前記第２の濃度を維持し、その後ドーパント濃度が減少する階段状のプロファイルを示すことを特徴とする半導体デバイス。

【請求項2】

請求項１に記載の半導体デバイスであって、
動作電圧が２０Ｖ以上６０Ｖ以下であることを特徴とする半導体デバイス。

【請求項3】

請求項１又は２に記載の半導体デバイスであって、
前記ドリフト領域内において、前記チャネル領域と前記ドレイン領域との間に第２絶縁領域を有することを特徴とする半導体デバイス。

【請求項4】

請求項３に記載の半導体デバイスであって、
前記第２絶縁領域の少なくとも一部は、前記ゲート電極と重なり合うように配置されていることを特徴とする半導体デバイス。

【請求項5】

請求項１～４のいずれか１項に記載の半導体デバイスであって、
前記ドリフト領域内において、前記ドレイン領域との間に前記第２導電型の中間ドープ領域を有し、
前記中間ドープ領域の前記第２導電型のドーパント濃度は、前記ドリフト領域のドーパント濃度より高く、前記ドレイン領域のドーパント濃度より低いことを特徴とする半導体デバイス。

【請求項6】

請求項１～５のいずれか１項に記載の半導体デバイスであって、
前記ドリフト領域、前記ドレイン領域及び前記ゲート電極を他の周辺素子から絶縁する第１絶縁領域をさらに備え、
前記ドリフト領域は、前記基板の表面から前記第１絶縁領域より深い位置まで形成されていることを特徴とする半導体デバイス。

【請求項7】

請求項１～６のいずれか１項に記載の半導体デバイスであって、
前記基板の内側から表面に亘る前記第１導電型のガードリング領域であって、前記ゲート電極の一部と重なり合い、前記ドリフト領域と前記ゲート電極とを取り囲むガードリング領域と、
前記ガードリング領域内の表面領域に配置されたソース領域と、
をさらに備え、
前記ソース領域と前記ドレイン領域は、前記ゲート電極を挟んで両側にそれぞれ配置されていることを特徴とする半導体デバイス。

【請求項8】

請求項７に記載の半導体デバイスであって、
前記ソース領域は、前記ゲート絶縁層に隣接して設けられていることを特徴とする半導体デバイス。

【請求項9】

半導体デバイスの製造方法であって、
第１導電型の基板の表面に、チャネルの移動方向に沿って少なくとも分離された２つの開口領域を有するマスクを設け、前記開口領域に前記第１導電型とは反対の第２導電型のドーパントをイオン注入するイオン注入ステップと、
前記イオン注入ステップにおいて注入されたドーパントを前記基板内に拡散させて前記第２導電型であるドリフト領域を形成するイオン拡散ステップと、
前記ドリフト領域の少なくとも一部とゲート絶縁層を介して重なり合うゲート電極を形成するゲート電極形成ステップと、
前記ドリフト領域内において前記第２導電型であり、前記ドリフト領域の周縁部よりドーパント濃度が高く、前記ゲート電極から所定の距離だけ離されて配置されたドレイン領域を形成するドレイン領域形成ステップと、
を備え、
前記ドリフト領域のうち前記ゲート電極と重なり合う領域の少なくとも一部を含むチャネル領域における前記第２導電型のドーパント濃度が前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けてドーパント濃度が増加した後、ドーパント濃度の増加率が低下し、その後再びドーパント濃度の増加率が増大するプロファイルを示し、
前記２つの開口領域に注入されたドーパントの拡散領域が重なり合うことによって、前記チャネル領域における前記第２導電型のドーパント濃度は、前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けて、第１の濃度まで増加した後、ドーパント濃度の増加率が低下して前記第１の濃度を維持し、その後再びドーパント濃度の増加率が増大して前記第１の濃度より高い第２の濃度となり、前記第２の濃度を維持し、その後ドーパント濃度が減少する階段状のプロファイルを示すことを特徴とする半導体デバイスの製造方法。

【請求項10】

請求項９に記載の半導体デバイスの製造方法であって、
前記マスクの前記２つの開口領域のうち、前記ゲート電極側の開口領域の前記チャネルの移動方向に沿った長さは１．２μｍ以下であり、
前記２つの開口領域の間の前記マスクの前記チャネルの移動方向に沿った長さは１．２μｍ以下であることを特徴とする半導体デバイスの製造方法。

【請求項11】

請求項９又は１０に記載の半導体デバイスの製造方法であって、
前記ドリフト領域内において、前記チャネル領域と前記ドレイン領域との間に第２絶縁領域を形成する第２絶縁領域形成ステップを備えることを特徴とする半導体デバイスの製造方法。

【請求項12】

請求項１１に記載の半導体デバイスの製造方法であって、
前記第２絶縁領域形成ステップは、少なくとも一部が前記ゲート電極と重なり合う位置に前記第２絶縁領域を形成することを特徴とする半導体デバイスの製造方法。

【請求項13】

請求項９～１２のいずれか１項に記載の半導体デバイスの製造方法であって、
前記ドリフト領域内において前記ドレイン領域との間に、前記第２導電型のドーパント濃度が前記ドリフト領域のドーパント濃度より高く、前記ドレイン領域のドーパント濃度より低い中間ドープ領域を形成する中間ドープ領域形成ステップを備えることを特徴とする半導体デバイスの製造方法。

【請求項14】

請求項９～１３のいずれか１項に記載の半導体デバイスの製造方法であって、
前記ドリフト領域、前記ドレイン領域及び前記ゲート電極を他の周辺素子から絶縁する第１絶縁領域を形成する第１絶縁領域形成ステップを更に備え、
前記ドリフト領域は、前記基板の表面から前記第１絶縁領域より深い位置まで形成されることを特徴とする半導体デバイスの製造方法。

【請求項15】

請求項９～１４のいずれか１項に記載の半導体デバイスの製造方法であって、
前記イオン拡散ステップの前の前記イオン注入ステップにおいて、前記基板の内側から表面に亘る前記第１導電型のガードリング領域であって、前記ゲート電極の一部と重なり合い、前記ドリフト領域と前記ゲート電極とを取り囲むガードリング領域を形成するために、パターンマスクを用いて前記第１導電型のドーパントを前記基板に注入することを特徴とする半導体デバイスの製造方法。

【請求項16】

請求項１５に記載の半導体デバイスの製造方法であって、
前記ドレイン領域形成ステップと同時に、前記ガードリング内の表面領域に前記第２導電型のソース領域を形成し、
前記ソース領域と前記ドレイン領域は、前記ゲート電極を挟んで両側にそれぞれ配置されていることを特徴とする半導体デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高耐圧の電界効果トランジスタを備える半導体デバイス及び半導体デバイスの製造方法に関する。

【背景技術】

【0002】

第１導電性のウェル構造内にソース、ドレイン及びゲートが形成され、ソース及びドレインの少なくとも一方は第１導電性と反対の第２導電性であって第１ドリフト領域となる第１領域、第２導電性であって第１領域よりドーパント濃度が高い第２領域、第２導電性であって第２領域よりドーパント濃度が高い第３領域を有する電界効果トランジスタが開示されている（特許文献１）。

【0003】

また、マルチゲート側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスであって、実質的に対称な内部ＬＤＭＯＳ領域及び非対称端部近接ＬＤＭＯＳ領域が位置するセミコンダクタ・オン・インシュレータ（ＳＯＩ）支持構造と、支持構造内に延在するとともに実質的に端部近接ＬＤＭＯＳ領域を終端させるディープ・トレンチ・アイソレーション（ＤＴＩ）壁と、非対称端部近接ＬＤＭＯＳ領域の上面に近接する第１導電型のドレイン領域と、非対称端部近接ＬＤＭＯＳ領域の一部の下にあるとともに非対称端部近接ＬＤＭＯＳ領域のドレイン領域と反対の導電型のディープ・トレンチ・アイソレーション壁に近接するドープＳＣ埋め込み層（ＢＬ）領域とを備える構造が開示されている（特許文献２）。ドープＳＣ埋め込み層（ＢＬ）領域を設けることによって、ＤＴＩ壁に関連付けられる第２ＬＤＭＯＳ領域が呈する電界が増強され、ソース－ドレイン間の降伏が回避されるとされている。

【0004】

また、非対称なヘテロドープされた金属酸化物（ＡＨ^２ＭＯＳ）半導体デバイスであって、基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、ゲートの一方の側部上のヘテロドープされた第２導電型のドーパントを有するタブ領域及びタブ領域の内側に配置されて第２導電型とは反対の第１導電型のドーパントを有するソース領域と、ゲートの他方の側部上のヘテロドープされた第２導電型のドーパントを有するバッファ領域及びバッファ領域の内側に配置されて第１導電型のドーパントを有するドリフト領域と、ドリフト領域に配置されて第１導電型のドーパントの高濃度にドーピングされた領域からなるドレインタップ領域と、からなる半導体デバイスが開示されている（特許文献３）。

【0005】

交互配置されたドリフト領域及びゲート領域を含んだ垂直容量空乏型電界効果トランジスタ（ＶＤＣＦＥＴｓ）であって、ドリフト領域を容量的に空乏化するようにドリフト領域からゲート領域を分離する絶縁体を介してゲート領域が構成され、段階的又は不均一なドーピングプロファイルを持ったドリフト領域とし、ソース電極をドリフト領域に結合することでオーミック又はショットキー接続とした構成が開示されている（特許文献４）。当該垂直容量空乏型電界効果トランジスタは、高いブレークダウン電圧及びより低い導通抵抗を与えることができるとされている。

【先行技術文献】

【特許文献】

【0006】

【文献】米国特許第９，７４８，３８３号公報

【文献】特開２０１４－１１４５５号公報

【文献】特開２００８－５０７１４０号公報

【文献】中国特許公開第１０２１８４９５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記先行技術で示したように、電界効果トランジスタを備える半導体デバイスでは高いブレークダウン電圧を実現することが望まれている。一方、電界効果トランジスタを大容量とするためにはソース－ドレイン間を流れる電流を大きくできることが望ましい。

【課題を解決するための手段】

【0008】

本発明の１つの態様は、半導体デバイスであって、第１導電型の基板と、前記基板内において前記第１導電型と反対の第２導電型であるドリフト領域と、前記ドリフト領域内において前記第２導電型であり、前記ドリフト領域の周縁部よりドーパント濃度が高いドレイン領域と、前記ドリフト領域の少なくとも一部とゲート絶縁層を介して重なり合うゲート電極と、を有する電界効果トランジスタを備え、前記ドレイン領域は、前記ゲート電極から所定の距離だけ離されて配置されており、前記ドリフト領域のうち前記ゲート電極と重なり合う領域の少なくとも一部を含むチャネル領域における前記第２導電型のドーパント濃度は、前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けてドーパント濃度が増加した後、ドーパント濃度の増加率が低下し、その後再びドーパント濃度の増加率が増大するプロファイルを示すことを特徴とする半導体デバイスである。

【0009】

ここで、前記チャネル領域における前記第２導電型のドーパント濃度は、前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けて、第１の濃度まで増加した後、ドーパント濃度の増加率が低下して前記第１の濃度を維持し、その後再びドーパント濃度の増加率が増大して前記第１の濃度より高い第２の濃度となる階段状のプロファイルを示すことが好適である。

【0010】

また、動作電圧が２０Ｖ以上６０Ｖ以下であることが好適である。

【0011】

また、前記ドリフト領域内において、前記チャネル領域と前記ドレイン領域との間に第２絶縁領域を有することが好適である。

【0012】

また、前記第２絶縁領域の少なくとも一部は、前記ゲート電極と重なり合うように配置されていることが好適である。

【0013】

また、前記ドリフト領域内において、前記ドレイン領域との間に前記第２導電型の中間ドープ領域を有し、前記中間ドープ領域の前記第２導電型のドーパント濃度は、前記ドリフト領域のドーパント濃度より高く、前記ドレイン領域のドーパント濃度より低いことが好適である。

【0014】

また、前記ドリフト領域、前記ドレイン領域及び前記ゲート電極を他の周辺素子から絶縁する第１絶縁領域をさらに備え、前記ドリフト領域は、前記基板の表面から前記第１絶縁領域より深い位置まで形成されていることが好適である。

【0015】

また、前記基板の内側から表面に亘る前記第１導電型のガードリング領域であって、前記ゲート電極の一部と重なり合い、前記ドリフト領域と前記ゲート電極とを取り囲むガードリング領域と、前記ガードリング領域内の表面領域に配置されたソース領域と、をさらに備え、前記ソース領域と前記ドレイン領域は、前記ゲート電極を挟んで両側にそれぞれ配置されていることが好適である。

【0016】

また、前記ソース領域は、前記ゲート絶縁層に隣接して設けられていることが好適である。

【0017】

本発明の別の態様は、半導体デバイスの製造方法であって、第１導電型の基板の表面に、チャネルの移動方向に沿って少なくとも分離された２つの開口領域を有するマスクを設け、前記開口領域に前記第１導電型とは反対の第２導電型のドーパントをイオン注入するイオン注入ステップと、前記イオン注入ステップにおいて注入されたドーパントを前記基板内に拡散させて前記第２導電型であるドリフト領域を形成するイオン拡散ステップと、
前記ドリフト領域の少なくとも一部とゲート絶縁層を介して重なり合うゲート電極を形成するゲート電極形成ステップと、前記ドリフト領域内において前記第２導電型であり、前記ドリフト領域の周縁部よりドーパント濃度が高く、前記ゲート電極から所定の距離だけ離されて配置されたドレイン領域を形成するドレイン領域形成ステップと、を備え、前記ドリフト領域のうち前記ゲート電極と重なり合う領域の少なくとも一部を含むチャネル領域における前記第２導電型のドーパント濃度が前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けてドーパント濃度が増加した後、ドーパント濃度の増加率が低下し、その後再びドーパント濃度の増加率が増大するプロファイルを示すことを特徴とする半導体デバイスの製造方法である。

【0018】

ここで、前記２つの開口領域に注入されたドーパントの拡散領域が重なり合うことによって、前記チャネル領域における前記第２導電型のドーパント濃度は、前記ゲート電極下の前記チャネル領域内の前記ドリフト領域の端部から前記ドレイン領域に向けて、第１の濃度まで増加した後、ドーパント濃度の増加率が低下して前記第１の濃度を維持し、その後再びドーパント濃度の増加率が増大して前記第１の濃度より高い第２の濃度となる階段状のプロファイルを示すことを特徴とする半導体デバイスの製造方法である。

【0019】

また、前記マスクの前記２つの開口領域のうち、前記ゲート電極側の開口領域の前記チャネルの移動方向に沿った長さは１．２μｍ以下であり、前記２つの開口領域の間の前記マスクの前記チャネルの移動方向に沿った長さは１．２μｍ以下であることが好適である。

【0020】

また、前記ドリフト領域内において、前記チャネル領域と前記ドレイン領域との間に第２絶縁領域を形成する第２絶縁領域形成ステップを備えることが好適である。

【0021】

また、前記第２絶縁領域形成ステップは、少なくとも一部が前記ゲート電極と重なり合う位置に前記第２絶縁領域を形成することが好適である。

【0022】

また、前記ドリフト領域内において前記ドレイン領域との間に、前記第２導電型のドーパント濃度が前記ドリフト領域のドーパント濃度より高く、前記ドレイン領域のドーパント濃度より低い中間ドープ領域を形成する中間ドープ領域形成ステップを備えることが好適である。

【0023】

また、前記ドリフト領域、前記ドレイン領域及び前記ゲート電極を他の周辺素子から絶縁する第１絶縁領域を形成する第１絶縁領域形成ステップを更に備え、前記ドリフト領域は、前記基板の表面から前記第１絶縁領域より深い位置まで形成されることが好適である。

【0024】

また、前記イオン拡散ステップの前の前記イオン注入ステップにおいて、前記基板の内側から表面に亘る前記第１導電型のガードリング領域であって、前記ゲート電極の一部と重なり合い、前記ドリフト領域と前記ゲート電極とを取り囲むガードリング領域を形成するために、パターンマスクを用いて前記第１導電型のドーパントを前記基板に注入することが好適である。

【0025】

また、前記ドレイン領域形成ステップと同時に、前記ガードリング内の表面領域に前記第２導電型のソース領域を形成し、前記ソース領域と前記ドレイン領域は、前記ゲート電極を挟んで両側にそれぞれ配置されていることが好適である。

【発明の効果】

【0026】

本発明によれば、電界効果トランジスタにおけるブレークダウン特性を改善することができる。

【図面の簡単な説明】

【0027】

【図1】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。

【図2】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。

【図3】本発明の実施の形態における半導体デバイスの基本構成における好適な寸法を示す図である。

【図4】本発明の実施の形態における半導体デバイスの基本構成の製造方法を示す図である。

【図5】本発明の実施の形態における半導体デバイスの基本構成のドリフト領域のドーパント濃度プロファイルを説明する図である。

【図6】本発明の実施の形態における半導体デバイスの基本構成の特性を説明する図である。

【図7】本発明の実施の形態における半導体デバイスの基本構成の特性を説明する図である。

【図8】本発明の実施の形態における半導体デバイスの基本構成の特性を説明する図である。

【図9】本発明の実施の形態における半導体デバイスを示す断面模式図である。

【図10】本発明の実施の形態における半導体デバイスのドリフト領域のドーパント濃度プロファイルを説明する図である。

【図11】本発明の実施の形態における半導体デバイスの製造方法を示す図である。

【図12】本発明の実施の形態におけるドレイン領域を形成するためのレジスト層を示す図である。

【図13】本発明の実施の形態におけるドレイン領域を形成するためのレジスト層を示す図である。

【図14】本発明の実施の形態における半導体デバイスの特性を説明する図である。

【図15】本発明の実施の形態における半導体デバイスの特性を測定した例を示す図である。

【図16】変形例１における半導体デバイスを示す断面模式図である。

【図17】変形例１におけるドレイン領域を形成するためのレジスト層を示す図である。

【図18】変形例２における半導体デバイスを示す断面模式図である。

【図19】変形例２における半導体デバイスを示す断面模式図である。

【発明を実施するための形態】

【0028】

［基本構成］
図１は、非対称高耐圧電界効果トランジスタ（ＨＶＭＯＳ：Ｈｉｇｈ Ｖｏｌｔａｇｅ ＭＯＳ）を含む半導体デバイス１００の基本構成の断面模式図を示す。図２は、半導体デバイス１００の基本構成の平面模式図を示す。ＨＶＭＯＳは、例えば、動作電圧が２０Ｖ以上６０Ｖ以下であることが好適である。半導体デバイス１００は、例えば、ディスプレイドライバに用いられる。図３は、半導体デバイス１００の各部の寸法を示す。

【0029】

なお、図１及び図２は半導体デバイス１００のＨＶＭＯＳの基本構成を説明するための模式図であり、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。また、図２では、説明を明確にするために半導体デバイス１００の構成の一部（主として絶縁体層）を除外して記載している。

【0030】

また、以下の説明において、各部の好適な寸法は、半導体デバイス１００の基本構成の断面模式図においてチャネルの移動方向に沿った長さ方向（Ｘ方向）及び膜厚方向（Ｚ方向）に沿った寸法を示す。なお、幅方向（Ｙ方向）に沿った寸法は、ＨＶＭＯＳにおいて必要とされる最大容量等に応じて適宜設定すればよい。

【0031】

半導体デバイス１００は、半導体基板１０、ドリフト領域１２、ガードリング領域１４、ソース領域１６、ドレイン領域１８、タップ領域２０、絶縁領域２２、絶縁領域２４、ゲート絶縁層２６及びゲート電極２８を含んで構成される。

【0032】

以下、半導体デバイス１００に含まれるＨＶＭＯＳは、ｎ型チャネルのＨＶＭＯＳとして説明する。この場合、以下の説明において、第１導電型はｐ型であり、第１導電型の反対の第２導電型はｎ型である。ただし、半導体デバイス１００に含まれるＨＶＭＯＳは、ｎ型チャネルのＨＶＭＯＳに限定されるものではなく、ｐ型チャネルのＨＶＭＯＳとしてもよい。この場合、第１導電型はｎ型であり、第１導電型の反対の第２導電型はｐ型として読み替えればよい。

【0033】

半導体基板１０は、半導体デバイス１００が表面に形成される基板である。半導体基板１０は、例えばシリコン基板することができる。半導体基板１０は、第１導電型とする。

【0034】

ドリフト領域１２は、半導体デバイス１００の動作時において空乏層が形成されてキャリアがドリフトされる領域である。ドリフト領域１２は、第１導電型とは反対の第２導電型とする。ドリフト領域１２のドーパント濃度は、５×１０^１６／ｃｍ^３以上５×１０^１８／ｃｍ^３以下とすることが好適である。ドリフト領域１２は、その一端がゲート電極２８下の中央付近であり、他端がゲート電極２８の端部から２．５μｍ以上４μｍ以下まで離れた位置とすることが好適である。

【0035】

ガードリング領域１４は、半導体デバイス１００のドリフト領域１２、ゲート絶縁層２６及びゲート電極２８を含むデバイス領域を取り囲み、他の素子からＨＶＭＯＳを分離するためのウェルである。ガードリング領域１４は、第１導電型とする。ガードリング領域１４のドーパント濃度は、５×１０^１６／ｃｍ^３以上１×１０^１８／ｃｍ^３以下とすることが好適である。また、ソース領域１６が設けられる側のガードリング領域１４はゲート絶縁層２６及びゲート電極２８に重なり合う領域まで延設され、当該領域はＨＶＭＯＳの第１導電型のウェルとして機能する。

【0036】

ソース領域１６は、半導体デバイス１００のソースとなる領域である。ソース領域１６は、ガードリング領域１４内においてゲート絶縁層２６及びゲート電極２８に重畳した領域又は近接した領域に配置される。ソース領域１６は、ドリフト領域１２と同じ導電型、すなわち第２導電型とする。ソース領域１６のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。ソース領域１６の長さ（Ｘ方向）は、０．６μｍ以上０．９μｍ以下とすることが好適である。

【0037】

ドレイン領域１８は、半導体デバイス１００のドレインとなる領域である。ドレイン領域１８は、ドリフト領域１２内においてゲート絶縁層２６及びゲート電極２８から離れた領域に配置される。ドレイン領域１８は、ドリフト領域１２と同じ導電型、すなわち第２導電型とする。ドレイン領域１８のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。ドレイン領域１８の長さ（Ｘ方向）は、０．３μｍ以上０．５μｍ以下とすることが好適である。

【0038】

タップ領域２０は、ガードリング領域１４に電圧を印加するための領域である。タップ領域２０は、ガードリング領域１４内に形成され、ドリフト領域１２、ゲート絶縁層２６及びゲート電極２８を含むデバイス領域を取り囲むように配置される。タップ領域２０は、ガードリング領域１４と同じ導電型、すなわち第１導電型とする。タップ領域２０のドーパント濃度は、１×１０^１９／ｃｍ^３以上１×１０^２１／ｃｍ^３以下とすることが好適である。タップ領域２０の長さ（Ｘ方向）は、０．３μｍ以上０．５μｍ以下とすることが好適である。

【0039】

絶縁領域２２は、ドレイン領域１８とゲート電極２８との間の電界を緩和するために設けられる絶縁体領域である。絶縁領域２２は、これに限定されるものではないが、シャロートレンチアイソレーション領域（ＳＴＩ領域）とすることができる。半導体基板１０がシリコンである場合、絶縁領域２２は、シリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）等とすることができる。絶縁領域２２は、ドリフト領域１２内においてゲート絶縁層２６及びゲート電極２８と重なり合う領域からドレイン領域１８に近接する領域までに亘って配置される。絶縁領域２２の半導体基板１０の深さ方向への厚さは２５０ｎｍ以上３００ｎｍ以下とすることが好適である。また、絶縁領域２２の長さ（Ｘ方向）は、２μｍ以上３μｍ以下とすることが好適である。また、絶縁領域２２の長さ（Ｘ方向）の中央の位置がゲート電極２８の端部付近に位置するように配置することが好適である。

【0040】

絶縁領域２４は、半導体デバイス１００の構成要素を互いに絶縁するための領域である。半導体基板１０がシリコンである場合、絶縁領域２４は、シリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）等とすることができる。ソース領域１６とタップ領域２０との間に設けられた絶縁領域２４の長さ（Ｘ方向）は、０．４μｍ以上０．８μｍ以下とすることが好適である。また、ドレイン領域１８とタップ領域２０との間に設けられた２４の長さ（Ｘ方向）は、１．８μｍ以上３．２μｍとすることが好適である。

【0041】

ゲート絶縁層２６は、ＨＶＭＯＳのゲートを構成する絶縁層である。半導体基板１０がシリコンである場合、ゲート絶縁層２６は、シリコン酸化層（ＳｉＯ_２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。ゲート絶縁層２６は、ガードリング領域１４のウェル領域、ドリフト領域１２の一部及び絶縁領域２２に亘る領域上に設けられる。ゲート絶縁層２６の膜厚は、７０ｎｍ以上９０ｎｍ以下とすることが好適である。

【0042】

ゲート電極２８は、ゲート絶縁層２６にゲート電圧を印加するための電極である。ゲート電極２８は、多結晶シリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。ゲート電極２８は、ゲート絶縁層２６上の領域に設けられる。ゲート電極２８を多結晶シリコン層とした場合、ゲート電極２８の膜厚は１００ｎｍ以上２００ｎｍ以下とすることが好適である。また、ゲート電極２８のゲート領域の長さは２μｍ以上３μｍ以下とする。また、ゲート電極２８の端部は絶縁領域２２の中央付近まで延設することが好適である。なお、半導体基板１０に対してゲート絶縁層２６を介してゲート電極２８が設けられている領域のうち、ソース領域１６からドリフト領域１２の端部までの領域がチャネル領域である。

【0043】

［基本構成の製造方法］
図４は、半導体デバイス１００の製造方法を示す。図４は半導体デバイス１００のＨＶＭＯＳの製造方法を示す模式図であり、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

【0044】

以下、ｎ型チャネルのＨＶＭＯＳを含む半導体デバイス１００の製造方法について説明する。半導体基板１０は、第１導電型としてｐ型にドーピングされたシリコン基板として説明する。なお、ｐ型チャネルのＨＶＭＯＳを含む半導体デバイス１００とする場合、第１導電型をｎ型、第２導電型をｐ型として読み替えればよい。

【0045】

ステップＳ１０では、ドリフト領域１２へのドーパントのイオン注入処理によって注入領域１２ａが形成される。半導体基板１０の表面においてドリフト領域１２に対応する領域が開口領域であるマスクとして機能するレジスト層Ｒを形成する。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。第２導電型がｎ型である場合、レジスト層Ｒをマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ここでは、浅い領域へのイオン注入と、当該浅い領域へのイオン注入よりも高い注入エネルギーを用いたより深い領域へのイオン注入とを組み合わせた２段階注入を行うことが好適である。例えば、浅い領域へのイオン注入では、燐Ｐ（又は砒素Ａｓ）を２００ｋｅＶ以上３００ｋｅＶ以下のイオン注入エネルギーで１×１０^１２以上２×１０^１２／ｃｍ^２の密度となるようにイオン注入する。また、より深い領域へのイオン注入では、６００ｋｅＶ以上７００ｋｅＶ以下のイオン注入エネルギーで４×１０^１２以上６×１０^１２／ｃｍ^２の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層Ｒは除去する。

【0046】

ステップＳ１２では、ガードリング領域１４へのドーパントのイオン注入処理が行われる。半導体基板１０においてガードリング領域１４に対応する領域が開口領域となるようにレジスト層Ｒを形成する。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。第１導電型がｐ型である場合、レジスト層Ｒをマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ_２）を半導体基板１０の表面にイオン注入する。ここでは、浅い領域へのイオン注入と、当該浅い領域へのイオン注入よりも高い注入エネルギーを用いたより深い領域へのイオン注入とを組み合わせた２段階注入を行うことが好適である。例えば、浅い領域へのイオン注入では、ボロンＢ（又は二フッ化ボロンＢＦ_２）を１００ｋｅＶ以上１５０ｋｅＶ以下のイオン注入エネルギーで１×１０^１２以上２×１０^１２／ｃｍ^２の密度となるようにイオン注入する。また、より深い領域へのイオン注入では、３００ｋｅＶ以上４００ｋｅＶ以下のイオン注入エネルギーで１×１０^１３以上２×１０^１３／ｃｍ^２の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層Ｒは除去する。

【0047】

ステップＳ１４では、イオン拡散処理が行われる。ドリフト領域１２及びガードリング領域１４へドーパントを注入した後、半導体基板１０を９００℃～１３００℃程度の高温でアニール（加熱）することによって半導体基板１０内にドーパントを拡散させる。例えば、１１００℃で５時間～７時間のアニール処理を行う。ただし、加熱温度及び時間は、ＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。第２導電型のドーパントが拡散した領域はドリフト領域１２となり、第１導電型のドーパントが拡散した領域はガードリング領域１４となる。

【0048】

図５は、ドリフト領域１２及びその周辺領域の第２導電型のドーパントの拡散状態を示す。ステップＳ１０において第２導電型のドーパントは領域Ｘ２～Ｘ５の範囲に亘って均一に注入される。その後、ステップＳ１４におけるアニールによってドーパントは拡散し、領域Ｘ１～Ｘ６の範囲に拡がる。当該ドーパントの拡散によって、ドリフト領域１２及びその周辺領域のドーパント濃度は境界領域Ｘ１～Ｘ３及び境界領域Ｘ４～Ｘ６においてなだらかに変化するプロファイルとなる。

【0049】

ステップＳ１６では、絶縁領域２２及び絶縁領域２４が形成される。絶縁領域２２及び絶縁領域２４は、マスクを利用した既存のＬＯＣＯＳプロセス又はＳＴＩプロセスによって形成することができる。ＬＯＣＯＳプロセスでは、シリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）をマスクとして、酸素（Ｏ_２）を供給しつつ半導体基板１０を加熱することによって半導体基板１０の表面においてマスクの開口領域を熱酸化することによって絶縁領域２２又は絶縁領域２４を形成することができる。また、ＳＴＩプロセスでは、開口領域をトレンチエッチングし、その溝内に高密度プラズマＣＶＤ等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法（ＣＭＰ）で平坦化することで絶縁領域２２又は絶縁領域２４を形成することができる。

【0050】

ステップＳ１８では、ゲート絶縁層２６及びゲート電極２８が形成される。ゲート絶縁層２６の形成方法は、特に限定されるものではないが、酸素（Ｏ_２）等の酸素含有ガスや窒素（Ｎ_２）等の窒素含有ガスを用いた熱酸化法等を適用することができる。また、ゲート絶縁層２６上にゲート電極２８が形成される。ゲート電極２８の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン（ＳｉＨ_４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ゲート電極２８を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。また、ゲート電極２８をシリサイドとする場合、Ｔｉ，Ｔａ，Ｃｏ，Ｎｉ等の金属を多結晶シリコン上に堆積させて熱処理する、高融点金属とシリコンとを同時にスパッタリングして堆積される方法等を適用することができる。なお、ゲート電極２８下の領域以外のゲート絶縁層２６は、フォトリソグラフィによって形成したマスクを利用してゲート電極２８を形成する前にゲート電極２８の領域以外の領域をエッチングして除去する。このとき、残されるゲート絶縁層２６の領域は、ゲート電極２８の領域より０．１μｍ～０．１５μｍ程度の重ねマージン分だけ広くしてもよい。

【0051】

ステップＳ２０では、ソース領域１６、ドレイン領域１８及びタップ領域２０が形成される。ソース領域１６及びドレイン領域１８には、第２導電型のドーパントのイオン注入処理が行われる。半導体基板１０の表面においてソース領域１６及びドレイン領域１８に対応する領域が開口領域となるようにレジスト層Ｒを形成する。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。第２導電型がｎ型である場合、レジスト層Ｒをマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。例えば、砒素Ａｓを２０ｋｅＶ以上５０ｋｅＶ以下のイオン注入エネルギーで２×１０^１５以上５×１０^１５／ｃｍ^２の密度となるようにイオン注入する。さらに、例えば、燐Ｐを３０ｋｅＶ以上４０ｋｅＶ以下のイオン注入エネルギーで５×１０^１３以上１×１０^１４／ｃｍ^２の密度となるようにイオン注入する。イオン注入後、レジスト層Ｒは除去する。次に、タップ領域２０には、第１導電型のドーパントのイオン注入処理が行われる。半導体基板１０の表面においてタップ領域２０に対応する領域が開口領域となるようにレジスト層Ｒを形成する。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。第１導電型がｐ型である場合、レジスト層Ｒをマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ_２）を半導体基板１０の表面にイオン注入する。例えば、二フッ化ボロンＢＦ_２を１０ｋｅＶ以上２０ｋｅＶ以下のイオン注入エネルギーで１．５×１０^１５以上３×１０^１５／ｃｍ^２の密度となるようにイオン注入する。さらに、例えば、ボロンＢを１０ｋｅＶ以上２０ｋｅＶ以下のイオン注入エネルギーで２×１０^１３以上５×１０^１３／ｃｍ^２の密度となるようにイオン注入する。イオン注入後、レジスト層Ｒは除去する。その後、半導体基板１０を９００℃～１１００℃程度の高温でアニール（加熱）することによって半導体基板１０内にドーパントを拡散させる。例えば、１０００℃で２０秒～３０秒のアニール処理を行う。

【0052】

以上のプロセスによって、半導体基板１０のＨＶＭＯＳの基本構成を形成することができる。

【0053】

［基本構成の特性］
図６は、半導体基板１０のＨＶＭＯＳに対してブレークダウン電圧を測定するためにソース領域１６、ドレイン領域１８、タップ領域２０（Ｐウェル領域）及びゲート電極２８に電圧を印加した状態を示す。ソース領域１６、タップ領域２０及びゲート電極２８には０Ｖを印加し、ドレイン領域１８には０から徐々に正電圧を高くしていくように電圧を印加した。

【0054】

ドレイン領域１８への正電圧が高くなるにつれて、ゲート電極２８下のドリフト領域１２内における絶縁領域２２よりゲート電極２８側の領域Ａに電界が集中し、ブレークダウンが発生した。この場合、ドリフト領域１２の高いドーパント濃度は、電界の集中を悪化させる。すなわち、高いブレークダウン電圧を実現するためには、ドリフト領域１２のドーパント濃度を低下させる必要がある。

【0055】

一方、半導体基板１０のＨＶＭＯＳでは、ゲート電極２８及びドレイン領域１８の両方に対して同時に高い電圧が印加された動作状態における特性についても考慮する必要がある。

【0056】

そこで、図７に示すように、ゲート電極２８とドレイン領域１８とを電気的に接続し、ゲート電極２８及びドレイン領域１８の両方に対して０から徐々に正電圧を高くしていくように電圧を印加したときについて検討する。

【0057】

この場合、ドリフト領域１２内のドレイン領域１８の下、すなわちドリフト領域１２内において絶縁領域２２よりドレイン領域１８側の領域Ｂに電界が集中し、ブレークダウンが発生した。この場合、ドリフト領域１２の低いドーパント濃度は、電界の集中を悪化させる。すなわち、高いブレークダウン電圧を実現するためには、ドリフト領域１２のドーパント濃度を増加させる必要がある。もし、ドレイン領域１８下の領域において、ドレイン領域１８よりもドーパント濃度が低く、ドリフト領域１２よりもドーパント濃度が高いウェル領域を設けた場合、領域Ｂは当該ウェル領域下となる。当該ウェル領域を設けることでブレークダウン電圧は高くなるが、ドリフト領域１２の低いドーパント濃度が領域Ｂの電界集中を悪化させる点は同じである。

【0058】

このように、両方の動作状態においてＨＶＭＯＳのブレークダウン電圧を高く維持することは困難である。ブレークダウン電圧を向上させるためには、図８に示すチャネル長Ｌ１及びＬ２を長くすればよいが、チャネル長Ｌ１及びＬ２を長くするとＭＯＳ面積の増大やドレイン－ソース間の電流Ｉ_ＤＳが低下してしまうという別の問題が生ずる。

【0059】

［第１の実施の形態における構成］
図９は、第１の実施の形態における非対称高耐圧電界効果トランジスタ（ＨＶＭＯＳ：Ｈｉｇｈ Ｖｏｌｔａｇｅ ＭＯＳ）を含む半導体デバイス２００の断面模式図を示す。半導体デバイス２００の平面図は、図２に示した半導体デバイス１００の基本構成と同様である。ＨＶＭＯＳは、例えば、動作電圧が２０Ｖ以上６０Ｖ以下であることが好適である。半導体デバイス２００は、例えば、ディスプレイドライバに用いられる。

【0060】

なお、図９は半導体デバイス２００のＨＶＭＯＳの構成を説明するための模式図であり、半導体デバイス２００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

【0061】

本実施の形態における半導体デバイス２００は、半導体基板１０、ドリフト領域３０、ガードリング領域１４、ソース領域１６、ドレイン領域１８、タップ領域２０、絶縁領域２２、絶縁領域２４、ゲート絶縁層２６及びゲート電極２８を含んで構成される。半導体デバイス２００は、ドリフト領域１２に代えて、ドリフト領域３０が設けられている以外は半導体デバイス１００と同様の構成を有する。したがって、以下の説明では、主としてドリフト領域３０について説明し、他の構成要素については説明を省略する。

【0062】

なお、半導体デバイス２００に含まれるＨＶＭＯＳは、ｎ型チャネルのＨＶＭＯＳとして説明する。この場合、以下の説明において、第１導電型はｐ型であり、第１導電型の反対の第２導電型はｎ型である。ただし、半導体デバイス２００に含まれるＨＶＭＯＳは、ｎ型チャネルのＨＶＭＯＳに限定されるものではなく、ｐ型チャネルのＨＶＭＯＳとしてもよい。この場合、第１導電型はｎ型であり、第１導電型の反対の第２導電型はｐ型として読み替えればよい。

【0063】

ドリフト領域３０は、半導体デバイス２００の動作時において空乏層が形成されてキャリアがドリフトされる領域である。ドリフト領域３０は、第１導電型とは反対の第２導電型とする。ドリフト領域３０のドーパント濃度は、５×１０^１６／ｃｍ^３以上５×１０^１８／ｃｍ^３以下とすることが好適である。ドリフト領域３０は、その一端がゲート電極２８下の中央付近であり、他端がゲート電極２８の端部から２．５μｍ以上４μｍ以下まで離れた位置とすることが好適である。

【0064】

図１０は、半導体デバイス２００のドリフト領域３０及びその周辺領域のドーパント濃度のプロファイルを示す。本実施の形態における半導体デバイス２００のドリフト領域３０は、上記基本構成の半導体デバイス１００のドリフト領域１２と比べてドーパント濃度のプロファイルが異なる。基本構成の半導体デバイス１００のドリフト領域１２では、ゲート電極２８下のドリフト領域１２の端部からドーパント濃度が単調増加するプロファイルである。これに対して、半導体デバイス２００のドリフト領域３０では、ゲート電極２８下のドリフト領域３０の端部からドーパント濃度が増加するが、一旦その増加率が低下した後、再び増加率が大きくなるようなプロファイルである。

【0065】

すなわち、図１０に示すように、ゲート電極２８の領域下のドリフト領域３０の端部の位置Ｘ１から絶縁領域２２に向かって絶縁領域２２の近傍の位置Ｘ２まで徐々にドーパント濃度は第１の濃度Ｎ１まで増加する。続いて、ドーパントの増加率は低下して、絶縁領域２２の近傍の位置Ｘ２から絶縁領域２２の端部付近の位置Ｘ７に亘ってドーパント濃度はほぼ第１の濃度Ｎ１で維持される。その後、ドーパントの増加率は再び大きくなり、位置Ｘ７から絶縁領域２２の領域下の位置Ｘ８を介して位置Ｘ９に向けて徐々にドーパント濃度は第２の濃度Ｎ２まで増加する。ドーパントの第２の濃度Ｎ２は第１の濃度Ｎ１より高い値である。そして、位置Ｘ９からドレイン領域１８下の位置Ｘ１０を介してドレイン領域１８を超えた位置Ｘ４に亘ってドーパント濃度は第２の濃度Ｎ２を維持し、位置Ｘ４からドリフト領域３０とガードリング領域１４の境界領域を超えた位置Ｘ６に向けて徐々にドーパント濃度が低下する。なお、ドリフト領域３０とガードリング領域１４との境界付近では、ガードリング領域１４側にイオン注入された第１導電型のドーパントとドリフト領域３０側にイオン注入された第２導電型のドーパントとが相殺されており、全体として第１導電型のガードリング領域１４と第２導電型のドリフト領域３０との境界が決定される。

【0066】

なお、本実施の形態では、ゲート電極２８下及びその近傍領域においてドーパント濃度が濃度Ｎ１から濃度Ｎ２へ明確に階段状に変化するプロファイルとしたが、これに限定されるものではなく、ドーパント濃度の増加率が一旦低下した後に増大するようなプロファイルであればよい。すなわち、ゲート電極２８下及びその近傍においてドーパント濃度が濃度Ｎ１から濃度Ｎ２へ変化する領域においてドーパント濃度の変化に変曲点を有することが好適である。また、位置Ｘ２から位置Ｘ７に亘る領域のドーパント濃度は、第１の濃度Ｎ１で一定であってもよいし、微増又は微減してもよい。

【0067】

［第１の実施の形態における製造方法］
図１１は、半導体デバイス２００の製造方法を示す。図１１は半導体デバイス２００のＨＶＭＯＳの製造方法を示す模式図であり、半導体デバイス２００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。

【0068】

以下、ｎ型チャネルのＨＶＭＯＳを含む半導体デバイス２００の製造方法について説明する。半導体基板１０は、第１導電型としてｐ型にドーピングされたシリコン基板として説明する。なお、ｐ型チャネルのＨＶＭＯＳを含む半導体デバイス２００とする場合、第１導電型をｎ型、第２導電型をｐ型として読み替えればよい。

【0069】

なお、半導体デバイス２００の製造方法において、基本構成の半導体デバイス１００と異なるのはドリフト領域３０の形成ステップのみである。したがって、以下の説明では、主としてドリフト領域３０の形成ステップについて説明し、他の構成要素の形成ステップについては説明を省略する。

【0070】

ステップＳ３０では、ドリフト領域３０へのドーパントのイオン注入処理によって注入領域３０ａが形成される。半導体基板１０の表面においてドリフト領域３０に対応する領域が２つの開口領域となるようにレジスト層Ｒを形成する。すなわち、チャネルの移動方向であるＸ方向に沿って少なくとも分離された２つの開口領域を有するようにレジスト層Ｒを形成する。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。

【0071】

図１２は、レジスト層Ｒの開口領域及びドーパントがイオン注入された注入領域３０ａの領域と、最終的に形成されるドリフト領域３０のドーパント濃度のプロファイルと、との関係を示す。注入領域３０ａは、上記説明における位置Ｘ２から位置Ｘ７に亘る領域及び位置Ｘ８から位置Ｘ５に亘る領域とする。位置Ｘ２から位置Ｘ７に亘る領域は、位置Ｘ８から位置Ｘ５に亘る領域より狭い領域とする。ここで、位置Ｘ７から位置Ｘ８に設けられるレジスト層Ｒの長さ（Ｘ方向）は、例えば１．２μｍ以下とすることが好適である。また、開口領域となる位置Ｘ２から位置Ｘ７の領域の長さ（Ｘ方向）は、例えば１．２μｍ以下とすることが好適である。

【0072】

図１３（ａ）及び図１３（ｂ）は、レジスト層Ｒの平面のレイアウトの例を示す。図１３（ａ）に示すように、開口領域となる位置Ｘ２から位置Ｘ７の領域は、別の開口領域となる位置Ｘ８から位置Ｘ５の領域と完全に分離されるようにレジスト層Ｒを形成してもよい。また、図１３（ｂ）に示すように、位置Ｘ７から位置Ｘ８のレジスト層Ｒを島状に形成し、開口領域となる位置Ｘ２から位置Ｘ７の領域と位置Ｘ８から位置Ｘ５の領域とが接続されたレジスト層Ｒを形成してもよい。このとき、島状のレジスト層Ｒの幅Ｗｒ（Ｙ方向）は、チャネル領域の幅の８０％以上、又は、レジスト層Ｒの開口領域の幅Ｗ（Ｙ方向）の７０％以上とすることが好適である。

【0073】

なお、島状のレジスト層Ｒは幅方向に沿って２つ以上に分割してもよい。この場合、分割された島状のレジスト層Ｒの幅Ｗｒ（Ｙ方向）の合計値がチャネル領域の幅の８０％以上、又は、レジスト層Ｒの開口領域の幅Ｗ（Ｙ方向）の７０％以上とすることが好適である。

【0074】

第２導電型がｎ型である場合、レジスト層Ｒをマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入して注入領域３０ａを形成する。ここでは、浅い領域へのイオン注入と、当該浅い領域へのイオン注入よりも高い注入エネルギーを用いたより深い領域へのイオン注入とを組み合わせた２段階注入を行うことが好適である。例えば、浅い領域へのイオン注入では、燐Ｐ（又は砒素Ａｓ）を２００ｋｅＶ以上３００ｋｅＶ以下のイオン注入エネルギーで１×１０^１２以上２×１０^１２／ｃｍ^２の密度となるようにイオン注入する。また、より深い領域へのイオン注入では、６００ｋｅＶ以上７００ｋｅＶ以下のイオン注入エネルギーで４×１０^１２以上６×１０^１２／ｃｍ^２の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層Ｒは除去する。

【0075】

以下、ステップＳ１２～ステップＳ２０については、上記半導体デバイス１００と同様に処理を行えばよい。

【0076】

ステップＳ３０においてドリフト領域３０に注入されたドーパントは、ステップＳ１４のイオン拡散処理によって半導体基板１０内に拡散され、図１０において説明した半導体デバイス２００のドリフト領域３０におけるドーパント濃度のプロファイルが実現される。

【0077】

［第１の実施の形態における特性］
以下、図１４を参照しつつ、本実施の形態における半導体デバイス２００の特性について説明する。図１４では、半導体デバイス２００のドリフト領域３０におけるドーパント濃度のプロファイルを太実線で示し、比較のために半導体デバイス１００のドリフト領域１２のドーパント濃度のプロファイルを太破線で示している。

【0078】

半導体デバイス２００では、ゲート電極２８下のドリフト領域３０内における絶縁領域２２よりゲート電極２８側の領域Ａのドーパント濃度は、基本構成の半導体デバイス１００の領域Ａにおけるドーパント濃度よりも低い。したがって、半導体デバイス２００において、ソース領域１６、タップ領域２０及びゲート電極２８には０Ｖを印加し、ドレイン領域１８には０から徐々に正電圧を高くしていくように電圧を印加した場合、領域Ａへの電界の集中は基本構成の半導体デバイス１００より緩和される。そうすると、領域Ａにおいて、基本構成の半導体デバイス１００に対して本実施の形態における半導体デバイス２００ではブレークダウン電圧は向上する。

【0079】

一方、半導体デバイス２００では、ドリフト領域３０内のドレイン領域１８の下、すなわちドリフト領域３０内において絶縁領域２２よりドレイン領域１８側の領域Ｂのドーパント濃度は、基本構成の半導体デバイス１００の領域Ｂにおけるドーパント濃度と等しい。したがって、ゲート電極２８とドレイン領域１８とを電気的に接続し、ゲート電極２８及びドレイン領域１８の両方に対して０から徐々に正電圧を高くしていくように電圧を印加した場合、基本構成の半導体デバイス１００に対して本実施の形態における半導体デバイス２００では領域Ｂにおける電界の集中は変化しない。そうすると、領域Ｂにおいて、基本構成の半導体デバイス１００に対して本実施の形態における半導体デバイス２００ではブレークダウン電圧は変わらない。

【0080】

すなわち、領域Ｂにおけるブレークダウン電圧を維持したまま、領域Ａにおけるブレークダウン電圧を向上させることができる。また、ブレークダウン電圧を向上させるためにソース１６領域からドリフト領域３０までのチャネル長やドリフト領域３０の長さを伸ばす必要がなく、ドレイン－ソース間の電流Ｉ_ＤＳの低下を防ぐことができる。

【0081】

図１５は、基本構成の半導体デバイス１００及び本実施の形態の半導体デバイス２００についてブレークダウン電圧を測定した結果を示す。具体的には、注入領域３０ａの端の位置Ｘ２から絶縁領域２２のゲート電極２８側の端部までの距離Ａを０．４μｍとし、絶縁領域２２の長さＸを２．４μｍ～３．４μｍとして本実施の形態の半導体デバイス２００を形成した場合の結果を示している。図１５（ａ）は、基本構成の半導体デバイス１００の測定結果を示す。図１５（ｂ）は、本実施の形態の半導体デバイス２００の測定結果を示す。なお、図１５（ｂ）は、半導体デバイス２００の製造工程のステップＳ３０のイオン注入処理において、位置Ｘ７から位置Ｘ８に設けられるレジスト層Ｒの長さを０．８μｍとし、開口領域となる位置Ｘ２から位置Ｘ７の領域の長さを０．８μｍとした場合についての測定結果を示している。

【0082】

図１５（ａ）に示すように、基本構成の半導体デバイス１００では、ゲート電圧が１．６Ｖ程度においてブレークダウンが生じた（図中の丸印）。これに対して、図１５（ｂ）に示すように、本実施の形態の半導体デバイス２００では、ゲート電圧が４Ｖとなるまでブレークダウンは生じなかった。

【0083】

なお、ゲート電圧を０Ｖとしてドレイン電圧を上昇させると約５８Ｖでブレークダウンが生じた。これに対して、同等の寸法で基本構成の半導体デバイス１００を形成した場合、ゲート電圧を０Ｖとしてドレイン電圧を上昇させると約５１Ｖでブレークダウンが生じた。

【0084】

［変形例１］
図１６は、変形例１における半導体デバイス２０２の構成を示す断面模式図である。半導体デバイス２０２では、ドレイン領域１８に対して線対称に２つのＨＶＭＯＳが配置されている。すなわち、半導体デバイス２０２では、２つのＨＶＭＯＳにおいて１つのドレイン領域１８が共有されている。

【0085】

この場合、ステップＳ３０のドリフト領域３０へのドーパントのイオン注入処理において、図１７に示すように、２つのＨＶＭＯＳのゲート電極２８下においてドーパント濃度が低い領域が形成されるようにレジスト層Ｒの開口領域を設ければよい。なお、図１７には、イオン注入及びイオン拡散処理によって最終的に形成されるドリフト領域３０内のドーパント濃度のプロファイルを併せて示している。

【0086】

本変形例のように、２つのＨＶＭＯＳにおいてドレイン領域１８を共通に設けた構成においても、ドレイン領域１８近傍におけるブレークダウン電圧を低下させることなく、ゲート電極２８下におけるブレークダウン電圧を向上させることができる。

【0087】

［変形例２］
図１８は、変形例２における半導体デバイス２０４の構成を示す断面模式図である。図１８には、ドリフト領域３０内のドーパント濃度のプロファイルを併せて示す。

【0088】

半導体デバイス２０４では、絶縁領域２２が設けられていない点において上記実施の形態の半導体デバイス２００と異なる。半導体デバイス２０４は、ステップＳ１６において絶縁領域２２を形成しないことによって実現することができる。

【0089】

半導体デバイス２０４では、ドリフト領域３０のゲート電極２８と重畳する領域の長さＬ３（Ｘ方向）は、例えば０．３μｍ以上０．６μｍ以下とすることが好適である。また、ゲート電極２８の端部からドレイン領域１８までの距離Ｌ４（Ｘ方向）は、２μｍ以上３μｍ以下とすることが好適である。

【0090】

半導体デバイス２０４によれば、上記実施の形態の半導体デバイス２００と同様に、ゲート電極２８下及びその近傍のドリフト領域３０内のドーパント濃度を他の領域のドーパント濃度より低くすることによって、ドーパント濃度のプロファイルを平坦にした場合に比べてブレークダウン特性を改善することができる。

【0091】

［変形例３］
図１９は、変形例３における半導体デバイス２０６の構成を示す断面模式図である。図１９には、ドリフト領域３０内のドーパント濃度のプロファイルを併せて示す。

【0092】

半導体デバイス２０６では、ドリフト領域３０とドレイン領域１８との間に中間ドープ領域３２が設けられている。中間ドープ領域３２におけるドーパント濃度は、ドリフト領域３０のドーパント濃度より高く、ドレイン領域１８のドーパント濃度より低くする。

【0093】

中間ドープ領域３２は、ステップＳ１６とステップＳ１８の間において中間ドープ領域３２を開口領域とするレジスト層Ｒを形成したうえで、ドリフト領域３０より高いドーパント濃度かつドレイン領域１８のドーパント濃度より低くなるように第２導電型のドーパントをイオン注入することによって形成することができる。

【0094】

本変形例では、ドリフト領域３０のゲート電極２８と重畳する領域の長さＬ３（Ｘ方向）は、例えば０．３μｍ以上０．６μｍ以下とすることが好適である。また、ゲート電極２８の端部からドレイン領域１８までの距離Ｌ４（Ｘ方向）は、２μｍ以上３μｍ以下とすることが好適である。また、ドリフト領域３０を取り囲む中間ドープ領域３２の幅Ｌ５（Ｘ方向）は０．１μｍ以上０．２μｍとすることが好適である。

【0095】

半導体デバイス２０６によれば、ドリフト領域３０とドレイン領域１８との間に中間ドープ領域３２を配置することによって、ドレイン領域１８の近傍における電界の集中をより緩和することができる。したがって、ドレイン領域１８の近傍におけるブレークダウン電圧をより向上させることができる。

【符号の説明】

【0096】

１０ 半導体基板、１２ ドリフト領域、１４ ガードリング領域、１６ ソース領域、１８ ドレイン領域、２０ タップ領域、２２ 絶縁領域、２４ 絶縁領域、２６ ゲート絶縁層、２８ ゲート電極、３０ ドリフト領域、３２ 中間ドープ領域、１００，２００，２０２，２０４，２０６ 半導体デバイス。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】