特許 7255419 半導体集積回路、赤外線センサ、及び赤外線撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-03

(45)【発行日】2023-04-11

(54)【発明の名称】半導体集積回路、赤外線センサ、及び赤外線撮像装置

(51)【国際特許分類】

   H04N 25/77 20230101AFI20230404BHJP

   H04N 5/33 20230101ALI20230404BHJP

   G01J 1/02 20060101ALI20230404BHJP

   G01J 1/44 20060101ALI20230404BHJP

【ＦＩ】

H04N25/77

H04N5/33

G01J1/02 C

G01J1/02 Q

G01J1/44 P

【請求項の数】 8

(21)【出願番号】P 2019151385

(22)【出願日】2019-08-21

(65)【公開番号】P2021034823

(43)【公開日】2021-03-01

【審査請求日】2022-04-07

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、防衛装備庁、安全保障技術研究推進制度、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】川田 諭

【審査官】西谷 憲人

(56)【参考文献】

【文献】特開２０１８－０７４２６８（ＪＰ，Ａ）

【文献】特開２００８－１６０３４４（ＪＰ，Ａ）

【文献】特開２０１９－１１４９４９（ＪＰ，Ａ）

【文献】特開２０００－３５７９２３（ＪＰ，Ａ）

【文献】国際公開第２００７／０００８７９（ＷＯ，Ａ１）

【文献】国際公開第２０１３／０９９７２３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／７７

Ｈ０４Ｎ ５／３３

Ｇ０１Ｊ １／０２

Ｇ０１Ｊ １／４４

(57)【特許請求の範囲】

【請求項1】

複数の画素領域が縦横に配列された２次元アレイの各画素領域において、光電変換素子の一端にゲートが接続されるＮＭＯＳトランジスタを含む第１のソースフォロアアンプと、前記光電変換素子の他端にゲートが接続されるＮＭＯＳトランジスタを含む第２のソースフォロアアンプと、を含む画素回路と、
前記第１のソースフォロアアンプの出力と前記第２のソースフォロアアンプの出力とを入力する、前記２次元アレイの外部に配置された計装アンプと
を含む半導体集積回路。

【請求項2】

前記各画素領域において、前記第１のソースフォロアアンプの回路レイアウトと前記第２のソースフォロアアンプの回路レイアウトとは同一パターンであり同一方向に配置されている、請求項１記載の半導体集積回路。

【請求項3】

前記各画素領域において、前記第１のソースフォロアアンプ及び前記第２のソースフォロアアンプの各々は、前記ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを含む、請求項１又は２記載の半導体集積回路。

【請求項4】

前記２次元アレイの複数行に亘り同一列に配置される画素領域に含まれる前記ＮＭＯＳトランジスタに対して共通に直列に接続された負荷トランジスタを更に含む、請求項１又は２記載の半導体集積回路。

【請求項5】

前記２次元アレイの複数行に亘り同一列に配置される画素領域に含まれる前記ＮＭＯＳトランジスタに対して共通に直列に接続された負荷抵抗素子を更に含む、請求項１又は２記載の半導体集積回路。

【請求項6】

前記各画素領域における前記画素回路は、第１のソースフォロアアンプの代わりに第１のソース接地アンプを含み、第２のソースフォロアアンプの代わりに第２のソース接地アンプを含む、請求項１又は２記載の半導体集積回路。

【請求項7】

複数の光電変換素子が縦横に配列された光電変換装置と、
複数の画素領域が縦横に配列された２次元アレイの各画素領域において、対応する前記光電変換素子の一端にゲートが接続されるＮＭＯＳトランジスタを含む第１のソースフォロアアンプと、前記対応する光電変換素子の他端にゲートが接続されるＮＭＯＳトランジスタを含む第２のソースフォロアアンプと、を含む画素回路と、
前記第１のソースフォロアアンプの出力と前記第２のソースフォロアアンプの出力とを入力する、前記２次元アレイの外部に配置された計装アンプと
を含む赤外線センサ。

【請求項8】

光学系と、
前記光学系を介して光が入射される複数の光電変換素子が縦横に配列された光電変換装置と、
複数の画素領域が縦横に配列された２次元アレイの各画素領域において、対応する前記光電変換素子の一端にゲートが接続されるＮＭＯＳトランジスタを含む第１のソースフォロアアンプと、前記対応する光電変換素子の他端にゲートが接続されるＮＭＯＳトランジスタを含む第２のソースフォロアアンプと、を含む画素回路と、
前記第１のソースフォロアアンプの出力と前記第２のソースフォロアアンプの出力とを入力する、前記２次元アレイの外部に配置された計装アンプと
前記計装アンプの出力信号を処理する信号処理回路と、
前記信号処理回路の出力を外部に送信する画像出力回路と、
を含む赤外線撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願開示は、半導体集積回路、赤外線センサ、及び赤外線撮像装置に関する。

【背景技術】

【0002】

非冷却型の赤外線撮像装置においては、入射赤外線の光量に応じて信号を出力する光電変換素子として、抵抗値の変化やダイオードの電流－電圧特性の変化を観測するもの、或いは、発生する起電力による差電圧を観測するものが用いられている。このうち後者の差電圧を観測するものは、目標から入射してくる赤外線の強度と背景シーンから入射してくる赤外線の強度とがほぼ等しいこともあり、差電圧は小さな値となる。この小さな差電圧を観測するためには、光電変換素子が出力する差電圧を計装アンプ（インスツルメンテーションアンプ）により増幅し、読出を行えばよい。計装アンプを使用すると、入力ラインに同相で重畳するコモンモードのノイズは差電圧検出処理によりキャンセルされるため、小さな電圧差も問題なく検出することが可能となる。

【0003】

大規模な２次元型の撮像装置においては、一辺が数ミクロンから数十ミクロンの大きさを有する複数個の画素が、２次元アレイ状に配置される。この場合、計装アンプは微少なサイズの画素内に入りきらないためアレイの外部に配置され、画素と計装アンプとは多対一に接続される。各画素からの出力電圧は、寄生容量及び無視できない配線抵抗を有する長い信号配線を介して計装アンプに入力されるため、応答速度が低下したり、コモンモードのノイズの除去率が低下したりして、微少な画素出力信号を適切に読み出すことができない。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平９－２１８０９０号公報

【文献】特開２００６－６０５１２号公報

【文献】特開２００８－２２３１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

以上を鑑みると、２次元アレイ画素内に配置された光電変換素子からの信号を適切に読み出し可能な半導体集積回路が望まれる。

【課題を解決するための手段】

【0006】

半導体集積回路は、複数の画素領域が縦横に配列された２次元アレイの各画素領域において、光電変換素子の一端にゲートが接続されるＮＭＯＳトランジスタを含む第１のソースフォロアアンプと、前記光電変換素子の他端にゲートが接続されるＮＭＯＳトランジスタを含む第２のソースフォロアアンプと、を含む画素回路と、前記第１のソースフォロアアンプの出力と前記第２のソースフォロアアンプの出力とを入力する、前記２次元アレイの外部に配置された計装アンプとを含む。

【発明の効果】

【0007】

少なくとも１つの実施例によれば、２次元アレイ画素内に配置された光電変換素子からの信号を適切に読み出し可能な半導体集積回路が提供される。

【図面の簡単な説明】

【0008】

【図1】光電変換素子の出力を計装アンプにより増幅する構成の基本的な回路構成を示す図である。

【図2】複数の光電変換素子が計装アンプに多対１に接続された一般的な構成を示す図である。

【図3】第１の実施例による半導体集積回路の構成の一例を示す図である。

【図4】第２の実施例による半導体集積回路の構成の一例を示す図である。

【図5】第１の実施例に対する変形例の回路構成を示す図である。

【図6】第２の実施例に対する変形例の回路構成を示す図である。

【図7】第１の実施例に対する別の変形例の回路構成を示す図である。

【図8】図７に示すソース接地アンプに対する変形例を示す図である。

【図9】第２の実施例に対する別の変形例の回路構成を示す図である。

【図10】図９に示すソース接地アンプに対する変形例を示す図である。

【図11】半導体集積回路から外部に計装アンプの出力を送出する構成の一例を示す図である。

【図12】半導体集積回路から外部に計装アンプの出力を送出する構成の別の一例を示す図である。

【図13】赤外線センサの構成の一例を示す図である。

【図14】赤外線撮像装置の構成の一例を示す図である。

【発明を実施するための形態】

【0009】

図１は、光電変換素子の出力を計装アンプにより増幅する構成の基本的な回路構成を示す図である。図１に示す回路は、光電変換素子１０、定電圧源１１、及び計装アンプ１２を含む。光電変換素子１０は、入射赤外線強度に応じて起電力により差電圧を生成する。光電変換素子１０が生成する差電圧が微小なレベルである場合、増幅率の大きな計装アンプ（インスツルメンテーションアンプ）１２により増幅して読み出すことができる。

【0010】

計装アンプ１２は、入力側が一対のアナログ差動信号であり出力側がアナログシングルエンド信号であり、リファレンス入力端子に印加される電位を基準電位として動作する。一般に、外付けされる１個の抵抗素子によりゲインを所望の値に設定することができる。計装アンプ１２の回路構成としては、２個又は３個のオペアンプと複数の抵抗素子とを組み合わせたものが一般的である。光電変換素子１０の生成する差電圧を計装アンプにより増幅することで、差動信号に同相で重畳するコモンモードのノイズをキャンセルし、小さな電圧差を問題なく検出することが可能となる。

【0011】

図２は、複数の光電変換素子が計装アンプに多対１に接続された一般的な構成を示す図である。複数の光電変換素子１０は、例えば赤外線画像を撮像するための複数の画素に対応する。各画素回路２０は、光電変換素子１０及び画素選択用スイッチとして機能するＮＭＯＳトランジスタ１３を含む。光電変換素子１０の一端は、計装アンプ１２の一方の入力に接続された定電圧源１１に共通に接続される共通電極である。光電変換素子１０の他端は、ＮＭＯＳトランジスタ１３を介して計装アンプ１２の他端に接続される個別電極である。ゲート端に印加する信号に応じてＮＭＯＳトランジスタ１３の導通及び非導通を制御することにより、所望の画素からの出力電圧を計装アンプ１２に入力する。

【0012】

大規模な２次元型の撮像装置においては、一辺が数ミクロンから数十ミクロンの大きさを有する複数個の画素が、２次元アレイ状に配置される。この場合、計装アンプは微少なサイズの画素内に入りきらないため、図２に示されるようにアレイの外部に配置され、画素と計装アンプ１２とは多対一に接続される。１つの計装アンプ１２の一方の入力はアレイ外部で定電圧源１１の基準電圧に接続され、この基準電圧には各画素の共通電極が接続される。計装アンプ１２の他方の入力は、各画素の個別電極に共通の信号線を介して接続される。各画素において個別電極側には画素切り替えのためのスイッチ（ＮＭＯＳトランジスタ１３）が設けられるため、共通の信号線には多くの寄生容量Ｃが接続されている状態になる。また共通の信号線の配線抵抗Ｒも無視できる程小さくはない。

【0013】

従って図２に示される回路構成の場合には、スイッチにより選択された画素からの出力は、共通の信号線の抵抗Ｒを介して大きな寄生容量Ｃを充放電する必要があり、高速に応答することができない場合がある。更に、計装アンプ１２の一方の入力に印加される基準電圧が画素位置に依存しない一方で、他方の入力に印加される電圧は各画素から計装アンプ１２まで延びる共通の信号線の異なる経路長に応じて画素毎に異なってしまう。そのため、コモンモードのノイズの重畳の状態が画素位置によって異なる結果となり、コモンモードのノイズの除去率が低下し、微小な出力信号がノイズに埋もれてしまい観測できなくなる。

【0014】

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

【0015】

図３は、第１の実施例による半導体集積回路の構成の一例を示す図である。図３に示す半導体集積回路３００においては、複数の画素領域ＰＡ_１１乃至ＰＡ_ｎｍが縦横に配列された２次元アレイの各画素領域に、画素回路３０が配置されている。各画素回路３０は、光電変換素子１０の第１端にゲートが接続されるＮＭＯＳトランジスタ３１を含む第１のソースフォロアアンプと、光電変換素子１０の第２端にゲートが接続されるＮＭＯＳトランジスタ３３を含む第２のソースフォロアアンプとを含む。即ち、ＮＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３３の各々について、ドレインが電源電圧（ハイ側）に直接に接続され、ソースが出力端となる。光電変換素子１０の第２端は２次元アレイ外部において共通バイアス電圧ＶＢに接続される。光電変換素子１０の第１端が個別電極側となり、光電変換素子１０の第２端が共通電極側となる。

【0016】

各画素回路３０においてソースフォロアアンプに接続される光電変換素子１０は、半導体集積回路３００の一部であってもよいし、或いは半導体集積回路３００とは別個の外部センサアレイとして提供されてもよい。外部センサアレイとして設けられる場合には、当該センサアレイと半導体集積回路３００とが接続され、センサアレイの各画素の光電変換素子１０と半導体集積回路３００の各画素回路３０とが、図３に示されるように一対一に接続されることになる。

【0017】

各画素回路３０は更に、２次元アレイの行を選択するための行選択信号（Ｗ１乃至Ｗｎ）がゲートに印加されるスイッチ用ＮＭＯＳトランジスタ３２及び３４を含む。スイッチ用ＮＭＯＳトランジスタ３２及び３４のドレインは、ＮＭＯＳトランジスタ３１及び３３のソースにそれぞれ接続される。例えばクロック信号に同期して行選択信号Ｗ１乃至Ｗｎのうち何れか１つをハイ電圧に設定することにより、当該行に属する画素を選択することができる。

【0018】

２次元アレイのｍ個の列に対応するｍ個の計装アンプ１２_１乃至１２_ｍは、２次元アレイの外部に配置される。例えば第ｋ列（１≦ｋ≦ｍ）に対応する計装アンプ１２_ｋは、第ｋ列に配置される画素回路３０の第１のソースフォロアアンプの出力と第２のソースフォロアアンプの出力とを入力に受け取る。具体的には、第ｋ列に配置される各画素回路３０のＮＭＯＳトランジスタ３２のソースは共通信号線ＬＡ_ｋに接続され、この共通信号線ＬＡ_ｋは計装アンプ１２_ｋの一方の入力端子に接続される。これにより、光電変換素子１０の個別電極側の電圧を第１のソースフォロアアンプにより増幅した電圧が、計装アンプ１２_ｋの一方の入力端子に印加される。また第ｋ列に配置される各画素回路３０のＮＭＯＳトランジスタ３４のソースは共通信号線ＬＢ_ｋに接続され、この共通信号線ＬＢ_ｋは計装アンプ１２_ｋの他方の入力端子に接続される。これにより、光電変換素子１０の共通電極側の電圧を第２のソースフォロアアンプにより増幅した電圧が計装アンプ１２_ｋの他方の入力端子に印加される。

【0019】

２次元アレイの外部には、２次元アレイの複数行に亘り同一列に配置される画素領域に含まれるＮＭＯＳトランジスタ３１に対して共通に直列に接続された負荷トランジスタが設けられる。例えば第ｋ列に配置される画素領域ＰＡ_１ｋ乃至ＰＡ_ｎｋに含まれるＮＭＯＳトランジスタ３１に対して、共通に直列に接続されたＮＭＯＳトランジスタ３５_ｋが設けられる。同様に２次元アレイの外部には、２次元アレイの複数行に亘り同一列に配置される画素領域に含まれるＮＭＯＳトランジスタ３３に対して共通に直列に接続された負荷トランジスタが設けられる。例えば第ｋ列に配置される画素領域ＰＡ_１ｋ乃至ＰＡ_ｎｋに含まれるＮＭＯＳトランジスタ３３に対して、共通に直列に接続されたＮＭＯＳトランジスタ３６_ｋが設けられる。各負荷トランジスタのゲートには、所望の大きさのＯＮ抵抗を実現するような電圧ＶＲが印加される。

【0020】

各負荷トランジスタのソースは接地され、ドレインが計装アンプの入力に接続される。このように複数行分のソースフォロアアンプに対して共通の負荷抵抗として機能する単一の負荷トランジスタを設けることにより、負荷トランジスタを各画素領域内に設ける場合と比較して、回路規模を削減することが可能となる。

【0021】

図３に示される半導体集積回路を用いることにより、光電変換素子１０の共通電極側電圧と個別電極側電圧とは、両者共に画素内部においてソースフォロワアンプにより増幅された後、２次元アレイ外部の計装アンプ１２に同一タイミングで供給される。両電圧を読み出す回路が同一構成となるために、両電圧間の差は検出対象である微小な差電圧のみとなり、計装アンプのゲインを高く設定することができる。またコモンモードノイズについても、共通配線ＬＡ_ｋとＬＢ_ｋとが近接しているため、個別電極からの出力信号と共通電極からの出力信号とに同じ大きさで重畳されることになる。従って、計装アンプ１２_ｋによるコモンノードノイズの除去率を高くすることができる。これらの効果により、図３に示す半導体集積回路においては、光電変換素子１０が生成する微小な電圧差の信号を適切に読み出すことが可能となる。

【0022】

更に計装アンプをオンチップで作り込む回路構成においては、計装アンプの入力電圧が計装アンプのグランドレベルと等しくなったり、グランドレベル以下となったりする場合には、増幅ができなくなる。そのような電圧条件となることを避けるため、共通バイアス電圧ＶＢを光電変換素子１０の共通電極側に印加して、ソースフォロワアンプの出力が計装アンプの入力電圧範囲内に収まるように設定する。なお計装アンプの入力電圧範囲は、計装アンプのリファレンス入力端子に別途印加する基準電位により調整してもよい。

【0023】

画素領域ＰＡ_１ｋ乃至ＰＡ_ｎｋの各々において、第１のソースフォロアアンプの回路レイアウトと第２のソースフォロアアンプの回路レイアウトとは同一パターンであり同一方向に配置されてよい。具体的には、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３３とは同一サイズであり同一方向を向いて並列して配置され、ＮＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４とは同一サイズであり同一方向を向いて並列して配置される。また電源電圧と、共通信号線ＬＡ_ｋ及びＬＢ_ｋ（１≦ｋ≦ｍ）と、各トランジスタとの間を接続する配線についても、配線の長さ、幅、及び方向を同一に揃えておく。即ち、ソースフォロアアンプとスイッチ用トランジスタとは、配置の方向とサイズ、電流の流れる向きを揃えておき、配線の取りまわしも含めて同一のパターンとしておく。

【0024】

このように同一パターンの回路レイアウトを用いることにより、個別電極側と共通電極側とに略同一の電気的特性を持たせることができる。この構成により、読み出したい画素の光電変換素子１０の共通電極側電圧と個別電極側電圧とは、同一特性を有したソースフォロワアンプを通して同一タイミングで計装アンプ１２_ｋ（１≦ｋ≦ｍ）に供給される。従って、計装アンプのゲインを高く設定することがより容易となり、コモンノードノイズの除去率をより高くすることができる。これらの効果により、光電変換素子１０が生成する微小な電圧差の信号をより適切に読み出すことが可能となる。

【0025】

図４は、第２の実施例による半導体集積回路の構成の一例を示す図である。図４に示す半導体集積回路４００においては、複数の画素領域ＰＡ_１１乃至ＰＡ_ｎｍが縦横に配列された２次元アレイの各画素領域に、画素回路３０が配置されている。各画素回路３０は、光電変換素子１０の第１端にゲートが接続されるＰＭＯＳトランジスタ４１を含む第１のソースフォロアアンプと、光電変換素子１０の第２端にゲートが接続されるＰＭＯＳトランジスタ４３を含む第２のソースフォロアアンプとを含む。

【0026】

図４に示す第２の実施例による半導体集積回路４００は、図３に示す第１の実施例の半導体集積回路３００と論理的に同一の回路構成を、ＮＭＯＳトランジスタではなくＰＭＯＳトランジスタを用いることにより実現した回路である。具体的には、複数の画素回路４０の各々が、ＰＭＯＳトランジスタ４１乃至４４を含む。また２次元アレイ外部に、ソースフォロアアンプの負荷抵抗としてＰＭＯＳトランジスタ４５_１乃至４５_ｍ及び４６_１乃至４６_ｍが設けられている。図３に示す各ＮＭＯＳトランジスタが図４においてＰＭＯＳトランジスタに置き換えられ、電源電圧ハイ側電位と接地電位側とが入れ替わっていることを除き、半導体集積回路４００は半導体集積回路３００と同一の構成である。半導体集積回路４００においても、前述の半導体集積回路３００と同様の効果が得られることは容易に理解できる。このようにＰＭＯＳトランジスタベースでの回路構成を用いることにより、光電変換素子１０からの信号読み出し用の半導体集積回路として、ユーザのニーズにより合致した特性の半導体集積回路を提供できる可能性がある。

【0027】

図５は、第１の実施例に対する変形例の回路構成を示す図である。図３に示す第１の実施例による半導体集積回路３００では、光電変換素子１０の個別電極側におけるＮＭＯＳトランジスタ３１を含むソースフォロアアンプの負荷抵抗として、ＮＭＯＳトランジスタ３５_ｋを用いている。このように負荷抵抗としてトランジスタを用いる代わりに、図５に示されるように、負荷抵抗として抵抗素子３５Ｒを用いてもよい。同様に、光電変換素子１０の共通電極側において、ＮＭＯＳトランジスタ３３を含むソースフォロアアンプの負荷抵抗として抵抗素子を用いてよい。このように抵抗素子を用いることにより、より単純な回路構成とすることができる。

【0028】

図６は、第２の実施例に対する変形例の回路構成を示す図である。図４に示す第２の実施例による半導体集積回路３００では、光電変換素子１０の個別電極側におけるＰＭＯＳトランジスタ４１を含むソースフォロアアンプの負荷抵抗として、ＰＭＯＳトランジスタ４５_ｋを用いている。このように負荷抵抗としてトランジスタを用いる代わりに、図６に示されるように、負荷抵抗として抵抗素子４５Ｒを用いてもよい。同様に、光電変換素子１０の共通電極側において、ＰＭＯＳトランジスタ４３を含むソースフォロアアンプの負荷抵抗として抵抗素子を用いてよい。このように抵抗素子を用いることにより、より単純な回路構成とすることができる。

【0029】

図７は、第１の実施例に対する別の変形例の回路構成を示す図である。第１の実施例では、各画素領域ＰＡ_１１乃至ＰＡ_ｎｍにおいてソースフォロアアンプにより信号増幅しているが、ソースフォロアアンプの代わりにソース接地アンプを用いてもよい。即ち、各画素領域における画素回路は、第１のソースフォロアアンプの代わりに第１のソース接地アンプを含み、第２のソースフォロアアンプの代わりに第２のソース接地アンプを含んでもよい。

【0030】

図７に示す変形例では、画素回路３０Ａは、光電変換素子１０の個別電極側からの信号ＩＮを増幅する回路として、第１のソース接地アンプであるＮＭＯＳトランジスタ５１を含む。ＮＭＯＳトランジスタ５１のソースは接地電位に直接に接続されている。画素回路３０Ａは更に、行選択用の制御信号Ｗがゲートに印加されて行選択用のスイッチ回路として機能するＮＭＯＳトランジスタ５２を含む。ＮＭＯＳトランジスタ５２のソースがＮＭＯＳトランジスタ５１のドレインに接続されている。また第１のソース接地アンプの負荷抵抗としてＮＭＯＳトランジスタ５５が２次元アレイ外部に設けられ、スイッチ用ＮＭＯＳトランジスタ５２に直列に接続されている。ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５２との間の接続点が、計装アンプの一方の入力に接続されてよい。同様に、光電変換素子１０の共通電極側についても、図７に示されるアンプ回路と同様の第２のソース接地アンプが設けられてよい。この第２のソース接地アンプの出力が計装アンプ１２の他方の入力に接続されてよい。このようにソースフォロアアンプではなくソース接地アンプでの回路構成を用いることにより、光電変換素子１０からの信号読み出し用の半導体集積回路として、ユーザのニーズにより合致した特性の半導体集積回路を提供できる可能性がある。

【0031】

図８は、図７に示すソース接地アンプに対する変形例を示す図である。図７に示すソース接地アンプでは、光電変換素子１０の個別電極側におけるＮＭＯＳトランジスタ５１を含むソース接地アンプの負荷抵抗として、ＮＭＯＳトランジスタ５５を用いている。このように負荷抵抗としてトランジスタを用いる代わりに、図８に示されるように、負荷抵抗として抵抗素子５５Ｒを用いてもよい。同様に、光電変換素子１０の共通電極側において、第２のソース接地アンプの負荷抵抗として抵抗素子を用いてよい。このように抵抗素子を用いることにより、より単純な回路構成とすることができる。

【0032】

図９は、第２の実施例に対する別の変形例の回路構成を示す図である。第２の実施例では、各画素領域ＰＡ_１１乃至ＰＡ_ｎｍにおいてソースフォロアアンプにより信号増幅しているが、ソースフォロアアンプの代わりにソース接地アンプを用いてもよい。即ち、各画素領域における画素回路は、第１のソースフォロアアンプの代わりに第１のソース接地アンプを含み、第２のソースフォロアアンプの代わりに第２のソース接地アンプを含んでもよい。

【0033】

図９に示す変形例では、画素回路４０Ａは、光電変換素子１０の個別電極側からの信号ＩＮを増幅する回路として、第１のソース接地アンプであるＰＭＯＳトランジスタ６１を含む。ＰＭＯＳトランジスタ６１のソースは電源電圧のハイ側電位に直接に接続されている。画素回路４０Ａは更に、行選択用の制御信号Ｗがゲートに印加されて行選択用のスイッチ回路として機能するＰＭＯＳトランジスタ６２を含む。ＰＭＯＳトランジスタ６２のソースがＰＭＯＳトランジスタ６１のドレインに接続されている。また第１のソース接地アンプの負荷抵抗としてＰＭＯＳトランジスタ６５が２次元アレイ外部に設けられ、スイッチ用ＰＭＯＳトランジスタ６２に直列に接続されている。ＰＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６２との間の接続点が、計装アンプの一方の入力に接続されてよい。同様に、光電変換素子１０の共通電極側についても、図９に示されるアンプ回路と同様の第２のソース接地アンプが設けられてよい。この第２のソース接地アンプの出力が計装アンプ１２の他方の入力に接続されてよい。このようにソースフォロアアンプではなくソース接地アンプでの回路構成を用いることにより、光電変換素子１０からの信号読み出し用の半導体集積回路として、ユーザのニーズにより合致した特性の半導体集積回路を提供できる可能性がある。

【0034】

図１０は、図９に示すソース接地アンプに対する変形例を示す図である。図９に示すソース接地アンプでは、光電変換素子１０の個別電極側におけるＰＭＯＳトランジスタ６１を含むソース接地アンプの負荷抵抗として、ＰＭＯＳトランジスタ６５を用いている。このように負荷抵抗としてトランジスタを用いる代わりに、図１０に示されるように、負荷抵抗として抵抗素子６５Ｒを用いてもよい。同様に、光電変換素子１０の共通電極側において、第２のソース接地アンプの負荷抵抗として抵抗素子を用いてよい。このように抵抗素子を用いることにより、より単純な回路構成とすることができる。

【0035】

図１１は、半導体集積回路から外部に計装アンプの出力を送出する構成の一例を示す図である。図３に示される半導体集積回路３００においては複数の画素回路３０からの出力電圧を増幅するために、２次元アレイの複数の列に一対一に対応して複数の計装アンプ１２_１乃至１２_ｍが設けられている。図１１に示される半導体集積回路３００では、これら複数の計装アンプ１２_１乃至１２_ｍからの出力をそのままｍ個の並列な信号出力として外部に送出している。図４に示される半導体集積回路４００についても同様の構成を適用してよい。

【0036】

図１２は、半導体集積回路３００から外部に計装アンプの出力を送出する構成の別の一例を示す図である。図１１に示される半導体集積回路３００では、複数の計装アンプ１２_１乃至１２_ｍからの出力をそのままｍ個の並列な信号出力として外部に送出している。それに対して図１２に示される半導体集積回路３００Ａでは、複数の計装アンプ１２_１乃至１２_ｍのｍ個の出力を順番に１つずつ選択し、選択された出力を順次１つずつ外部に送出している。具体的には、半導体集積回路３００Ａは、シフトレジスタ７０とｍ個のＮＭＯＳトランジスタ７１_１乃至７１_ｍを更に含む、シフトレジスタ７０は、ＮＭＯＳトランジスタ７１_１乃至７１_ｍのゲートにそれぞれ印加されるｍ個の出力を有する。シフトレジスタ７０は、例えばクロック信号に同期して、ｍ個の出力のうちの１つを順次ハイに設定することにより、ＮＭＯＳトランジスタ７１_１乃至７１_ｍのうちの１つを順次導通させる。これにより、ｍ個の計装アンプ１２_１乃至１２_ｍの出力を順番に１つずつ選択して外部に送出することができる。

【0037】

図１３は、赤外線センサの構成の一例を示す図である。図１３に示す赤外線センサは、複数の光電変換素子が縦横に配列された光電変換装置１００と前述の半導体集積回路３００とを含む。光電変換装置１００においては、赤外線を照射されると起電力を生成することにより両端子間に電圧を生成する光電変換素子が、２次元アレイ状に縦横に配列されている。半導体集積回路３００は、複数の画素領域が縦横に配列された２次元アレイの各画素領域に配列された複数の画素回路を含む。各画素回路は、例えば図３に示されるように、光電変換素子の一端にゲートが接続されるＮＭＯＳトランジスタ３１を含む第１のソースフォロアアンプと、光電変換素子の他端にゲートが接続されるＮＭＯＳトランジスタ３３を含む第２のソースフォロアアンプとを含む。

【0038】

光電変換装置１００には、光電変換素子の両端子に電気的に接続される複数のバンプ１１０が設けられている。半導体集積回路３００には、ソースフォロアアンプの各ＮＭＯＳトランジスタのゲート端に電気的に接続される複数のパッド３１０が設けられている。複数のバンプ１１０が対応する複数のパッド３１０と一対一に接続されることにより、光電変換装置１００と半導体集積回路３００とが電気的に接続される。なお半導体集積回路３００の代わりに、前述の半導体集積回路３００Ａ又は半導体集積回路４００を用いてもよい。

【0039】

図１４は、赤外線撮像装置の構成の一例を示す図である。図１４に示す赤外線撮像装置２００は、光学系２０１、赤外線センサ２０２、駆動信号生成回路２０３、Ａ／Ｄ変換・信号処理回路２０４、及び画像出力回路２０５を含む。対象物体からの赤外線ＩＲが、レンズを含む光学系２０１を介して、赤外線センサ２０２中の光電変換素子が配列された受光面に入射される。赤外線センサ２０２は、図１３に示される構造を有してよい。

【0040】

駆動信号生成回路２０３は、電源電圧、共通バイアス電圧ＶＢ、及びクロック信号等を赤外線センサ２０２に供給することにより、赤外線センサ２０２を駆動する。Ａ／Ｄ変換・信号処理回路２０４は、入射赤外線強度に応じて赤外線センサ２０２から出力されるアナログ画像信号に対して、Ａ／Ｄ変換及び所定の信号処理を施し、信号処理後の撮像データを画像出力回路２０５に供給する。画像出力回路２０５は、信号処理後の撮像データをビデオ信号として映像表示装置２０６に送信する。ＣＲＴや液晶表示装置等を含む映像表示装置２０６は、赤外線撮像装置２００から供給されるビデオ信号に応じて赤外線映像を表示する。

【0041】

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

【符号の説明】

【0042】

１０ 光電変換素子
１１ 定電圧源
１２、１２１～１２ｍ 計装アンプ
２０ 画素回路
３０、３０Ａ 画素回路
４０、４０Ａ 画素回路
１００ 光電変換装置
２００ 赤外線撮像装置
２０１ 光学系
２０２ 赤外線センサ
２０３ 駆動信号生成回路
２０４ Ａ／Ｄ変換・信号処理回路
２０５ 画像出力回路
２０６ 映像表示装置
３００ 半導体集積回路
４００ 半導体集積回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】