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特許7256930増強された浮遊ゲート間の容量結合を有するＦｉｎＦＥＴスプリットゲート不揮発性メモリセル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-04
(45)【発行日】2023-04-12
(54)【発明の名称】増強された浮遊ゲート間の容量結合を有するＦｉｎＦＥＴスプリットゲート不揮発性メモリセル
(51)【国際特許分類】
H10B 41/10 20230101AFI20230405BHJP
H10B 41/35 20230101ALI20230405BHJP
H10B 41/41 20230101ALI20230405BHJP
H10B 41/42 20230101ALI20230405BHJP
H01L 21/336 20060101ALI20230405BHJP
H01L 29/788 20060101ALI20230405BHJP
H01L 29/792 20060101ALI20230405BHJP
H01L 21/8234 20060101ALI20230405BHJP
H01L 27/088 20060101ALI20230405BHJP
H01L 29/78 20060101ALI20230405BHJP
【ＦＩ】
H10B41/10
H10B41/35
H10B41/41
H10B41/42
H01L29/78 371
H01L27/088 H
H01L29/78 301M
【請求項の数】
18
(21)【出願番号】P 2022556564
(86)(22)【出願日】2020-10-14
(65)【公表番号】
(43)【公表日】2023-03-10
(86)【国際出願番号】 US2020055606
(87)【国際公開番号】W WO2021194552
(87)【国際公開日】2021-09-30
【審査請求日】2022-11-15
(31)【優先権主張番号】62/994,187
(32)【優先日】2020-03-24
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/069,563
(32)【優先日】2020-10-13
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】ゾウ、フェン
(72)【発明者】
【氏名】リウ、シアン
(72)【発明者】
【氏名】レムケ、スティーブン
(72)【発明者】
【氏名】トラン、ヒュー バン
(72)【発明者】
【氏名】ドー、ナン
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０２０／０１７６４５９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１３１３０２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００２０２１９（ＵＳ，Ａ１）
【文献】特表２０１８－５３３２２８（ＪＰ，Ａ）
【文献】特開２０１７－１５２５４１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４１／１０
Ｈ１０Ｂ ４１／３５
Ｈ１０Ｂ ４１／４１
Ｈ１０Ｂ ４１／４２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
メモリデバイスであって、上向きに延在する複数のフィンを有する上面を有する半導体基板であって、前記フィンの各々は、頂面内で終端する互いに反対向きの側面を含む、半導体基板を備え、
前記複数のフィンの各々は、それらの上に形成されたメモリセルを含み、前記メモリセルは、
前記フィン内で離間されたソース領域及びドレイン領域であって、前記フィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間の前記フィンの前記互いに反対向きの側面及び前記頂面に沿って延在している、ソース領域及びドレイン領域と、
前記チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、前記浮遊ゲートは、前記フィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記互いに反対向きの側面及び前記頂面から絶縁されるように、前記浮遊ゲートは前記フィンの周りに巻き付いている、浮遊ゲートと、
前記チャネル領域の第２の部分に沿って延在するワード線ゲートであって、前記ワード線ゲートは、前記フィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記互いに反対向きの側面及び前記頂面から絶縁されるように、前記ワード線ゲートは前記フィンの周りに巻き付いている、ワード線ゲートと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている制御ゲートと、
前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁される消去ゲートと、を含み、
前記制御ゲートは、導電性材料の第１の連続ストリップであり、
前記複数のフィンのうちの第１、第２、第３、及び第４のフィンは各々、第１の方向に平行である長さを有し、
前記第１及び第２のフィンは、互いに隣接し、第１の距離だけ離間され、
前記第３及び第４のフィンは、互いに隣接し、第２の距離だけ離間され、
前記第２及び第３のフィンは、互いに隣接し、第３の距離だけ離間され、
前記導電性材料の第１の連続ストリップは、前記第２のフィンと前記第３のフィンとの間に配設される部分を含むが、前記導電性材料の第１の連続ストリップの部分は、前記第１のフィンと前記第２のフィンとの間に配設されず、前記導電性材料の第１の連続ストリップの部分は、前記第３のフィンと第４のフィンとの間に配設されない、メモリデバイス。
【請求項2】
前記第２のフィンと前記第３のフィンとの間に配設された前記導電性材料の第１の連続ストリップの前記部分は、前記第２のフィンの周りに巻き付けられた前記浮遊ゲートと、前記第３のフィンの周りに巻き付けられた前記浮遊ゲートと、の間に配設されている、請求項１に記載のメモリデバイス。
【請求項3】
前記導電性材料の前記第１の連続ストリップの部分は、前記第１のフィンの周りに巻き付けられた前記浮遊ゲートと、前記第２のフィンの周りに巻き付けられた前記浮遊ゲートと、の間に配設されず、前記導電性材料の前記第１の連続ストリップの部分は、前記第３のフィンの周りに巻き付けられた前記浮遊ゲートと、前記第４のフィンの周りに巻き付けられた前記浮遊ゲートとの間に配設されない、請求項２に記載のメモリデバイス。
【請求項4】
前記第３の距離は、前記第１及び第２の距離よりも大きい、請求項１に記載のメモリデバイス。
【請求項5】
前記第１及び第２の距離は、互いに等しい、請求項４に記載のメモリデバイス。
【請求項6】
前記消去ゲートの各々は、前記フィンのうちの１つの周りに巻き付いており、それにより、前記消去ゲートは、前記１つのフィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記１つのフィンの前記互いに反対向きの側面及び前記頂面から絶縁される、請求項１に記載のメモリデバイス。
【請求項7】
上方に延在する前記半導体基板上面の複数の論理フィンであって、前記論理フィンの各々は、頂面内で終端する互いに反対向きの側面を含む、複数の論理フィンを更に備え、前記複数の論理フィンの各々は、その上に形成された論理デバイスを含み、前記論理デバイスは、
前記論理フィン内の離間された論理ソース領域及び論理ドレイン領域であって、前記論理フィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記論理フィンの前記互いに反対向きの側面及び頂面に沿って延在する、離間された論理ソース領域及び論理ドレイン領域と、
前記論理チャネル領域に沿って延在する論理ゲートであって、前記論理ゲートは、前記論理フィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記論理フィンの前記互いに反対向きの側面及び前記頂面から絶縁されるように、前記論理フィンの周りに巻き付いている、論理ゲートと、を含む、請求項１に記載のメモリデバイス。
【請求項8】
前記論理ゲートは、導電性材料の第２の連続ストリップである、請求項７に記載のメモリデバイス。
【請求項9】
上方に延在する前記半導体基板上面のソースフィンを更に備え、前記ソースフィンは、頂面内で終端する互いに反対向きの側面を含み、
前記ソースフィンは、前記第１の方向に直交する第２の方向に平行である長さを有し、
前記ソースフィンは、前記第１、第２、第３、及び第４のフィンと交差し、
前記ソース領域の各々は、前記ソースフィンと、前記第１、第２、第３、及び第４のフィンのうちの１つとの交点において形成される、請求項１に記載のメモリデバイス。
【請求項10】
メモリデバイスを形成する方法であって、半導体基板の上面から上向きに延在する複数のフィンを形成するステップであって、前記フィンの各々は、頂面内で終端する互いに反対向きの側面を含む、複数のフィンを形成するステップと、
前記複数のフィンそれぞれにメモリセルを形成するステップと、を含み、前記複数のフィンそれぞれに前記メモリセルを形成するステップは、
前記フィン内で離間されたソース領域及びドレイン領域を形成するステップであって、前記フィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間の前記フィンの前記互いに反対向きの側面及び前記頂面に沿って延在している、ソース領域及びドレイン領域を形成するステップと、
前記チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記フィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記互いに反対向きの側面及び前記頂面から絶縁されるように、前記浮遊ゲートは前記フィンの周りに巻き付いている、浮遊ゲートを形成するステップと、
前記チャネル領域の第２の部分に沿って延在するワード線ゲートを形成するステップであって、前記ワード線ゲートは、前記フィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記互いに反対向きの側面及び前記頂面から絶縁されるように、前記ワード線ゲートは前記フィンの周りに巻き付いている、ワード線ゲートを形成するステップと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている制御ゲートを形成するステップと、
前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを形成するステップを含み、
前記制御ゲートは、導電性材料の第１の連続ストリップであり、
前記複数のフィンのうちの第１、第２、第３、及び第４のフィンは各々、第１の方向に平行である長さを有し、
前記第１及び第２のフィンは、互いに隣接し、第１の距離だけ離間され、
前記第３及び第４のフィンは、互いに隣接し、第２の距離だけ離間され、
前記第２及び第３のフィンは、互いに隣接し、第３の距離だけ離間され、
前記導電性材料の第１の連続ストリップは、前記第２のフィンと前記第３のフィンとの間に配設される部分を含むが、前記導電性材料の第１の連続ストリップの部分は、前記第１のフィンと前記第２のフィンとの間に配設されず、前記導電性材料の第１の連続ストリップの部分は、前記第３のフィンと第４のフィンとの間に配設されない、メモリデバイスを形成する方法。
【請求項11】
前記第２のフィンと前記第３のフィンとの間に配設された前記導電性材料の第１の連続ストリップの前記部分は、前記第２のフィンの周りに巻き付けられた前記浮遊ゲートと、前記第３のフィンの周りに巻き付けられた前記浮遊ゲートと、の間に配設されている、請求項１０に記載の方法。
【請求項12】
前記導電性材料の前記第１の連続ストリップの部分は、前記第１のフィンの周りに巻き付けられた前記浮遊ゲートと、前記第２のフィンの周りに巻き付けられた前記浮遊ゲートと、の間に配設されず、前記導電性材料の前記第１の連続ストリップの部分は、前記第３のフィンの周りに巻き付けられた前記浮遊ゲートと、前記第４のフィンの周りに巻き付けられた前記浮遊ゲートとの間に配設されない、請求項１１に記載の方法。
【請求項13】
前記第３の距離は、前記第１及び第２の距離よりも大きい、請求項１０に記載の方法。
【請求項14】
前記第１及び第２の距離は、互いに等しい、請求項１３に記載の方法。
【請求項15】
前記消去ゲートの各々は、前記フィンのうちの１つの周りに巻き付いており、それにより、前記消去ゲートは、前記１つのフィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記互いに反対向きの側面及び前記頂面から絶縁されている、請求項１０に記載の方法。
【請求項16】
上方に延在する前記半導体基板上面の複数の論理フィンを形成するステップであって、前記論理フィンの各々は、頂面内で終端する互いに反対向きの側面を含む、複数の論理フィンを形成するステップと、前記複数の論理フィンそれぞれに論理デバイスを形成するステップと、を更に含み、前記複数の論理フィンそれぞれに前記論理デバイスを形成するステップは、
前記論理フィン内に離間された論理ソース領域及び論理ドレイン領域を形成するステップであって、前記論理フィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記論理フィンの前記互いに反対向きの側面及び頂面に沿って延在する、論理ソース領域及び論理ドレイン領域を形成するステップと、
前記論理チャネル領域に沿って延在する論理ゲートを形成するステップであって、前記論理ゲートは、前記論理フィンの前記互いに反対向きの側面及び前記頂面に沿って延在し、かつ前記互いに反対向きの側面及び前記頂面から絶縁されるように、前記論理ゲートは前記論理フィンの周りに巻き付いている、論理ゲートを形成するステップと、を含む、請求項１０に記載の方法。
【請求項17】
前記論理ゲートは、導電性材料の第２の連続ストリップである、請求項１６に記載の方法。
【請求項18】
上方に延在する前記半導体基板上面のソースフィンを形成するステップを更に含み、前記ソースフィンは、頂面内で終端する互いに反対向きの側面を含み、
前記ソースフィンは、前記第１の方向に直交する第２の方向に平行である長さを有し、
前記ソースフィンは、前記第１、第２、第３、及び第４のフィンと交差し、
前記ソース領域の各々は、前記ソースフィンと、前記第１、第２、第３、及び第４のフィンのうちの１つとの交点において形成される、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願）
本出願は、２０２０年３月２４日出願の米国仮特許出願第６２／９９４，１８７号及び２０２０年１０月１３日出願の米国特許出願第１７／０６９，５６３号の利益を主張するものである。
本出願は、２０２０年３月２４日出願の米国仮特許出願第６２／９９４，１８７号及び２０２０年１０月１３日出願の米国特許出願第１７／０６９，５６３号の利益を主張するものである。
【0002】
（発明の分野）
本発明は、不揮発性フラッシュメモリセルに関し、より具体的には、ＦｉｎＦＥＴデバイスとして形成されたスプリットゲートメモリセルに関する。
本発明は、不揮発性フラッシュメモリセルに関し、より具体的には、ＦｉｎＦＥＴデバイスとして形成されたスプリットゲートメモリセルに関する。
【背景技術】
【0003】
浮遊ゲート、選択ゲート、制御ゲート、及び消去ゲートを有するスプリットゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例えば、参照によって本明細書に援用される、米国特許第６，７４７，３１０号及び同第７，８６８，３７５号を参照されたい。そのようなスプリットゲートメモリセルをＦｉｎＦＥＴ構造体で形成することも知られており、ゲートは、基板の半導体材料のフィン形状部材の周りに巻き付いている。例えば、参照によって本明細書に援用される、米国特許第１０，４６８，４２８号を参照されたい。
【0004】
図１Ａは、半導体基板２のフィン部分２ａ（例えば、シリコン）に形成された２つのそのようなメモリセル１の断面を示す。ソース及びドレイン領域３、４は、フィン２ａ内に形成され、ソース及びドレイン領域３、４間にフィンのチャネル領域５が画定される。浮遊ゲート６は、チャネル領域５の第１の部分の上方に配設され、かつチャネル領域５の第１の部分から絶縁され、選択ゲート７は、チャネル領域５の第２の部分の上方に配設され、かつチャネル領域５の第２の部分から絶縁され、制御ゲート８は、浮遊ゲート６の上方に配設され、かつ浮遊ゲート６から絶縁され、消去ゲート９は、ソース領域３の上方に配設され、かつソース領域３から絶縁され、浮遊ゲート６の縁の周りに巻き付くノッチを含む。メモリセル１は、フィン２ａに沿って端から端まで形成されており、隣接するメモリセルの対は、共通のソース領域３を共有することができ、隣接するメモリセルの対は、共通のドレイン領域４を共有することができる。ゲートは、フィン２ａの周りに巻き付けられ、その結果、チャネル領域５は、フィン２ａの頂部及び互いに反対向きの複数の側面を含む。例えば、図１Ｂは、図１Ａの線ａ－ａに沿った断面図であり、３つの隣接するフィン２ａ上に形成された３つのメモリセルの部分を示している。浮遊ゲート６は、それぞれのフィン２ａの周りに巻き付き、制御ゲート８は、それぞれの浮遊ゲート６の周りに巻き付く。制御ゲート８は、複数のフィン２ａにわたって延在する連続制御ゲート線として形成される。
【0005】
メモリセル１を消去する（すなわち、その浮遊ゲート６から電子を除去する）ために、高い正の電圧が消去ゲート９に印加され、浮遊ゲート６上の電子は浮遊ゲート６からの絶縁体を通って消去ゲート９にトンネルする。メモリセル１をプログラムする（すなわち、その浮遊ゲート６上に電子を注入する）ために、正の電圧が選択ゲート７、制御ゲート８及びソース領域３にかけられ、それによって、ドレイン領域４からソース領域３までのチャネル領域５を通って流れる電子は加速され、チャネル領域５から浮遊ゲート６に絶縁体を通って注入（すなわち、ホット電子注入）される。メモリセルを読み取るために、正の電圧が選択ゲート７、制御ゲート８、及びドレイン領域４に印加される。浮遊ゲート６が消去される（負電荷なし）場合、電子はチャネル領域５を通って流れ、これは消去状態として感知される。浮遊ゲート６が電子でプログラムされている場合、浮遊ゲート６上の負電荷は、チャネル領域５を通る電子の流れを低減又は防止し、これはプログラム状態として感知される。
【0006】
異なるフィン２ａ上の隣接する浮遊ゲート６間の容量結合は、メモリセル動作に悪影響を及ぼし得る。従来のデバイスでは、隣接するフィン上の浮遊ゲート６間の望ましくない容量結合は、２つの方法で回避される。第一に、フィン２ａは、容量結合を抑制するために隣接する浮遊ゲート６間に十分な空間が存在するように、十分に遠く離れて離間される。第二に、図１Ｂに示されるように、制御ゲート８は、任意の考えられる浮遊ゲート間容量結合を更に抑制するために、隣接する浮遊ゲート６の下、及びそれらの間に延在する。
【発明の概要】
【0007】
メモリデバイスであって、上向きに延在する複数のフィンを有する上面を有する半導体基板であって、フィンの各々は、頂面内で終端する互いに反対向きの側面を含む、半導体基板を備え、複数のフィンの各々は、それらの上に形成されたメモリセルを含み、メモリセルは、フィン内で離間されたソース領域及びドレイン領域であって、フィンのチャネル領域は、ソース領域とドレイン領域との間のフィンの互いに反対向きの側面及び頂面に沿って延在している、ソース領域及びドレイン領域と、チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、浮遊ゲートは、フィンの互いに反対向きの側面及び頂面に沿って延在し、かつ互いに反対向きの側面及び頂面から絶縁されるように、浮遊ゲートはフィンの周りに巻き付いている、浮遊ゲートと、チャネル領域の第２の部分に沿って延在するワード線ゲートであって、ワード線ゲートは、フィンの互いに反対向きの側面及び頂面に沿って延在し、かつ互いに反対向きの側面及び頂面から絶縁されるように、ワード線ゲートはフィンの周りに巻き付いている、ワード線ゲートと、浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されている制御ゲートと、ソース領域の上方に配設され、かつソース領域から絶縁される消去ゲートと、を含む。制御ゲートは、導電性材料の第１の連続ストリップである。複数のフィンのうちの第１、第２、第３、及び第４のフィンは各々、第１の方向に平行である長さを有する。第１及び第２のフィンは、互いに隣接し、第１の距離だけ離間している。第３及び第４のフィンは、互いに隣接し、第２の距離だけ離間している。第２及び第３のフィンは、互いに隣接し、第３の距離だけ離間している。導電性材料の第１の連続ストリップは、第２のフィンと第３のフィンとの間に配設される部分を含むが、導電性材料の第１の連続ストリップの部分は、第１のフィンと第２のフィンとの間に配設されず、導電性材料の第１の連続ストリップの部分は、第３のフィンと第４のフィンとの間に配設されない。
【0008】
メモリデバイスを形成する方法であって、半導体基板の上面から上向きに延在する複数のフィンを形成することであって、フィンの各々は、頂面内で終端する互いに反対向きの側面を含む、複数のフィンを形成することと、複数のフィンのうちの各フィンにメモリセルを形成することと、を含み、フィンのうちの１つにメモリセルの各々を形成することは、フィン内で離間されたソース領域及びドレイン領域を形成することであって、フィンのチャネル領域は、ソース領域とドレイン領域との間のフィンの互いに反対向きの側面及び頂面に沿って延在している、ソース領域及びドレイン領域を形成することと、チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成することであって、浮遊ゲートは、フィンの互いに反対向きの側面及び頂面に沿って延在し、かつ互いに反対向きの側面及び頂面から絶縁されるように、浮遊ゲートはフィンの周りに巻き付いている、浮遊ゲートを形成することと、チャネル領域の第２の部分に沿って延在するワード線ゲートを形成することであって、ワード線ゲートは、フィンの互いに反対向きの側面及び頂面に沿って延在し、かつ互いに反対向きの側面及び頂面から絶縁されるように、ワード線ゲートはフィンの周りに巻き付いている、ワード線ゲートを形成することと、浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されている制御ゲートを形成することと、ソース領域の上方に配設され、かつソース領域から絶縁されている消去ゲートを形成することと、を含む。制御ゲートは、導電性材料の第１の連続ストリップである。複数のフィンのうちの第１、第２、第３、及び第４のフィンは各々、第１の方向に平行である長さを有する。第１及び第２のフィンは、互いに隣接し、第１の距離だけ離間している。第３及び第４のフィンは、互いに隣接し、第２の距離だけ離間している。第２及び第３のフィンは、互いに隣接し、第３の距離だけ離間している。導電性材料の第１の連続ストリップは、第２のフィンと第３のフィンとの間に配設される部分を含むが、導電性材料の第１の連続ストリップの部分は、第１のフィンと第２のフィンとの間に配設されず、導電性材料の第１の連続ストリップの部分は、第３のフィンと第４のフィンとの間に配設されない。
【0009】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【0010】
【0011】
【0012】
【0013】
【0014】
【0015】
【0016】
【0017】
【0018】
【図面の簡単な説明】
【0019】
【図1A】従来のＦｉｎＦＥＴメモリセルの側断面図である。
【図1B】従来のＦｉｎＦＥＴメモリセルの側断面図である。
【図2A】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2B】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2C】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2D】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2E】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2F】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2G】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2H】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2I】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2J】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2K】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2L】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2M】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2N】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図2O】本発明のメモリセルを形成する際のステップを示す斜視図である。
【図3】対のメモリセルの側断面図である。
【図7】半導体基板の論理デバイス領域内の論理デバイスの側断面図である。
【図8】半導体基板の論理デバイス領域内の論理デバイスの側断面図である。
【図9】浮遊ゲート及び制御ゲート、並びに２つの隣接するフィン対ＦＰnのフィン間間隔の側断面図である。
【図10A】本発明の代替実施形態による、メモリセルを形成する際のステップを示す斜視図である。
【図10B】本発明の代替実施形態による、メモリセルを形成する際のステップを示す斜視図である。
【図10C】本発明の代替実施形態による、メモリセルを形成する際のステップを示す斜視図である。
【図11】本発明の代替実施形態による、メモリセルのレイアウトの平面図である。
【発明を実施するための形態】
【0020】
浮遊ゲート間の容量結合を最小限に抑えるための先行技術の試みとは対照的に、本発明は、メモリセルアレイを構成して、メモリセルをプログラミングするときに微調整機構として使用することができるように、全てではなく一部の隣接する浮遊ゲート間のそのような容量結合を実際に増強する。
【0021】
図２Ａ～図２Ｏを参照すると、メモリデバイスの半導体基板（基板とも称される）１０のメモリセル領域（memory cell area、ＭＣＡ）にＦｉｎＦＥＴメモリセルを作成するプロセスのステップの斜視断面図が示されている。メモリデバイスは、メモリセルアレイのみを含むことができるか、又はサポート回路及び論理デバイスなどの追加の構成要素を含むことができる。論理デバイスは、含まれる場合、基板１０の論理デバイス領域（logic device area、ＬＤＡ）に有利に同時に形成される。プロセスは、半導体基板１０の上面１１に二酸化ケイ素１２（酸化物とも称される）の層を形成することによって始まり、半導体基板１０は、Ｐ型単結晶シリコンで形成され得る。酸化物層１２は、堆積によって、又は熱酸化によって、形成することができる。次いで、フォトリソグラフィマスキングプロセスを使用して、酸化物層１２をパターン化する（すなわち、層のいくつかの部分を選択的に除去するが、他の部分は除去しない）。フォトリソグラフィマスキングプロセスは、酸化物層１２上にフォトレジスト材料１３をコーティングすることを含み、その後、フォトレジストを露光及び現像して、フォトレジストを論理デバイス領域ＬＤＡ内に維持しながらメモリセル領域ＭＣＡからフォトレジスト材料を除去する。次いで、酸化物エッチングを使用して、メモリセル領域ＭＣＡから酸化物層１２の露出部分を除去し、基板１０を露出したままにする（フォトレジスト１３は、論理デバイス領域ＬＤＡ内のエッチングから酸化物層１２を保護する）。シリコンエッチングを使用して、メモリセル領域ＭＣＡ内の基板１０の露出した上面１１を窪ませる。酸化物層１２及びフォトレジスト１３は、このシリコンエッチングから論理デバイス領域ＬＤＡを保護する。この結果得られた構造体が、図２Ａに示されており、図では、メモリセル領域ＭＣＡ内の基板１０の上面１１は、窪み量Ｒだけ論理デバイス領域ＬＤＡ内の基板１０の上面１１より下方に窪んでいる。
【0022】
フォトレジストの除去後に、構造体上に酸化物層１４を形成する。酸化物層１４に窒化シリコン（「窒化物」）層１６を形成する。次いで、窒化物層１６に絶縁層１８（例えば、アモルファスカーボン）を形成する。図２Ｂに示されるように、絶縁層１８は、フォトレジスト１９を形成することと、メモリセル領域ＭＣＡ及び論理デバイス領域ＬＤＡ内のフォトレジスト１９のストリップを選択的に除去することと、絶縁層１８の下地露出部分を除去して、下地窒化物層１６まで下に延在して露出させる、絶縁層１８内にトレンチ２０を形成することと、によって、絶縁層１８をパターン化する。
【0023】
フォトレジスト１９を除去した後、次いで、酸化物スペーサ（図示せず）をトレンチ２０内に形成する。スペーサの形成は、当該技術分野において周知であり、構造体の輪郭の上方に材料を堆積した後、異方性エッチング処理することを含み、それによって、材料は、構造体の水平面からは除去される一方、材料は、構造体（丸みを帯びた上面を有することが多い）の垂直配向面においては大部分がそのまま残存する。この場合、酸化物スペーサは、トレンチ２０の側壁に沿って形成される。トレンチ２０内の酸化物スペーサの部分は、酸化物スペーサの部分が露出され、酸化物エッチングによって除去することができるように（例えば、論理デバイス領域ＬＤＡ内のスペーサの部分）、構造体をフォトレジストで覆い、続いて、部分的にフォトレジストを除去することによって、除去することができる。次いで、窒化物エッチングを使用して、窒化物層１６の露出部分（すなわち、残りの酸化物スペーサの下の窒化物層１６の部分を除く全て）を除去し、続いて酸化物エッチングを用いて、酸化物層１４の露出部分及び残りの酸化物スペーサを除去する。次いで、図２Ｃに示されるように、シリコンエッチングを使用して、基板１０の露出表面部分を窪ませて、メモリセル領域ＭＣＡ内に基板１０のフィン１０ａを形成し、論理デバイス領域ＬＤＡ内にシリコン基板のフィン１０ｂ（本明細書では論理フィン１０ｂとも称される）を形成する。メモリセル領域ＭＣＡにおいて、フィン１０ａは、互いに平行であり、対に配置されている（フィン対ＦＰn）。図２Ｃには、２つのフィン対ＦＰ1及びＦＰ2が示されているが、当業者であれば、メモリセル領域ＭＣＡ内に形成されるこのようなフィン対ＦＰnの多くが存在することを理解するであろう。各フィン対ＦＰnについて、２つのフィン１０ａは、距離Ｄ１だけ互いに分離されている。各フィン対ＦＰnは、隣接するフィン対ＦＰnから距離Ｄ２だけ分離され、距離Ｄ２は、距離Ｄ１よりも大きい。
【0024】
構造体は、酸化物の厚い層（すなわち、ＳＴＩ酸化物）２４で覆われ、次いで（例えば、化学機械研磨－ＣＭＰによって）平坦化される。窒化物層２６は、平坦化された酸化物層２４の上方に形成される。フォトレジストは、窒化物層２６の上方に形成され、メモリセル領域ＭＣＡから除去される。図２Ｄ（フォトレジスト除去後）に示されるように、エッチングを使用して、メモリセル領域ＭＣＡ内の露出した窒化物層２６／１６及び酸化物層１４を除去し、メモリセル領域ＭＣＡ内のフィン１０ａの頂部の下方まで厚い酸化物層２４を窪ませる。浮遊ゲート酸化物層２８は、構造体上に形成される。浮遊ゲートポリシリコン（「ポリ」）層は、第１のポリシリコン堆積によって、酸化物層２８上に形成される。化学機械研磨を使用して、酸化物層２８を停止層として使用してポリ層を平坦化し、論理デバイス領域ＬＤＡからポリ層を除去する。ポリエッチバックを使用して、メモリセル領域ＭＣＡ内のポリ層を窪ませる。次いで、ポリ層を、図２Ｅ（フォトレジスト除去後）に示されるように、ポリ層のストリップ３０が残り、各々がメモリセル領域ＭＣＡ内のフィン１０ａのうちの１つの頂部及び側壁に沿って延在するように、パターン化（フォトレジスト形成、露光、及び部分的な除去、その後のポリエッチング）する。
【0025】
絶縁層３２（例えば、酸化物、窒化物、酸化物のサブレイヤを含むＯＮＯ）は、構造体の上方に形成される。バッファ酸化物層３４は、構造体上に形成され、続いて、酸化物エッチバックされ、フィン１０ａ間の空間をバッファ酸化物層３４で充填する。フォトレジスト３５は、構造体の上方に形成され、部分的に除去され、フィン対ＦＰnを覆うフォトレジスト３５のストリップを残しているが、隣接するフィン対ＦＰnの間の領域が露出したままになる。次いで、図２Ｆに示されるように、酸化物エッチングを使用して、フィン対ＦＰn間のバッファ酸化物層３４の露出部分を除去する（すなわち、ポリストリップ３０間のバッファ酸化物層３４の露出部分を除去する）。各フィン対ＦＰnについて、フィン対ＦＰnの２つのポリストリップ３０の間に、バッファ酸化物層３４を維持する。
【0026】
フォトレジスト３５の除去後に、構造体上にポリ層を形成する。フォトレジスト３７は、構造体の上方に形成され、部分的に除去され、フィン対ＦＰnにわたって延在するフォトレジスト３７のストリップを残す（すなわち、フォトレジスト３７のストリップが、フィン対ＦＰnの長さに対して長手方向に直交して延在する）。図２Ｇに示されるように、エッチングを実行して、ポリ層、絶縁層３２、及びフォトレジスト３７のストリップ間のポリストリップ３０の露出部分を除去する。ポリ層のストリップ３６は、各々がフィン対ＦＰn間を下に延在しているが、各フィン対ＦＰnのフィン１０ａ間を下に延在しない（すなわち、酸化物３４は、ポリストリップ３６が各フィン対ＦＰnのフィン１０ａ間を下に延在することを防止する）ままである。区別されたポリブロック３０ａ（ポリストリップ３０の残りの部分）は残り、各ポリブロック３０ａは、ポリストリップ３６のうちの１つの下に配設される。
【0027】
次いで、酸化物スペーサ３８を酸化物堆積及び異方性エッチングによって形成して、ポリストリップ３６及びポリブロック３０ａの露出した側壁を覆う。図２Ｈに示されるように、フォトレジスト３９を、構造体の上方に形成し、部分的に除去して、メモリセル領域ＭＣＡの部分（すなわち、隣接するポリストリップ３６間の領域）を露出させる。埋め込みプロセスを実行して、隣接するポリストリップ３６間のフィン１０ａ内にソース領域４０（図３に最良に見られる）を形成する。等方性酸化物エッチングを使用して、ポリストリップ３６及びポリブロック３０ａの露出した側壁（すなわち、隣接するポリストリップ３６に対して互いに向かい合うそれらの側壁）上の酸化物スペーサ３８を除去する。フォトレジスト３９が除去された後、酸化物の層（トンネル酸化物）４２を、ポリブロック３０ａの露出した側壁上に（例えば、高温酸化－ＨＴＯにより）形成する。この段階では、ポリストリップ３６の各対、及び同じフィン１０ａに隣接するポリブロック３０ａについて、互いに向かい合う側壁は、トンネル酸化物層４２によって覆われ、互いから離れた側を向く側壁は、酸化物スペーサ３８によって覆われている。フォトレジストを、構造体の上方に形成し、部分的に除去して、メモリセル領域ＭＣＡの部分を露出させる（すなわち、同じフィン１０ａ上の隣接するポリブロック３０ａについて、互いから離れた側を向く側壁の周りの領域を露出させ、酸化物スペーサ３８を露出したままにする）。埋め込みプロセスを実行して、ポリブロック３０ａの側壁上の隣接する酸化物スペーサ３８のフィン１０ａの部分に材料を埋め込む。フィン１０ａのこれらの埋め込まれた領域は、最終的には、後ほど形成されるワード線ゲートの下に配設される。次いで、酸化物エッチングを使用して、酸化物を除去し、埋め込まれたばかりのフィン１０ａの頂面及び側面部分を露出したままにする。フォトレジストの除去後、フィン１０ａの露出した頂面及び側面に酸化物層４４（ワード線酸化物）を形成する。この結果得られた構造体を図２Ｉ（図３により良好に示されるソース領域４０を除く）に示す。
【0028】
フォトレジストを、構造体の上方に形成し、論理デバイス領域ＬＤＡから除去する。一連のエッチングを実行して、酸化物及び窒化物層を厚い酸化物層２４まで下方に除去し、酸化物層２４を窪ませ、これにより、フィン１０ｂが論理デバイス領域ＬＤＡ内で突出して部分的に露出される。次いで、酸化物層（図示せず）を形成して、論理デバイス領域ＬＤＡ内のフィン１０ｂの露出した頂面及び側面を覆う。次いで、第３のポリ堆積によって、ポリ層４６を、構造体の上方に形成する。図２Ｊに示されるように、ポリ層４６は、ＣＭＰによって平坦化される（メモリセル領域ＭＣＡ内のポリストリップ３６上の酸化物をＣＭＰ停止層として使用する）。
【0029】
フォトレジストを、構造体上に形成し、メモリセル領域ＭＣＡから除去する。等方性ポリエッチングを使用して、メモリセル領域ＭＣＡ内のポリ層４６を窪ませる。フォトレジストの除去後、フォトレジストを、構造体の上方に形成し、選択的に除去して、メモリセル領域ＭＣＡと論理デバイス領域ＬＤＡの両方においてフィン１０ａ／１０ｂにわたって延在するフォトレジストのストリップを残す。ポリエッチングを使用して、ポリ層４６の露出部分（フォトレジストのストリップの下のそれらの部分を除く）を除去する。フォトレジストの除去後、絶縁層４８（好ましくは、低Ｋ材料－すなわち、酸化物の誘電率を下回る誘電率を有するもの－ＳｉＯＮなどで形成される）を構造体の上方に形成する。この結果得られた構造体を図２Ｋに示す。メモリセル領域ＭＣＡでは、ポリ層４６のストリップ４６ａ／４６ｂが残っており、各々がフィン１０ａにわたって延在し、ポリブロック３０ａ（図２Ｇを参照）及びポリストリップ３６に横方向に隣接している（すなわち、ポリブロック３０ａ及びポリストリップ３６は、ストリップ４６ａと４６ｂとの間にある）。論理デバイス領域ＬＤＡでは、ポリ層４６のポリストリップ４６ｃが残っており（図２Ｋの要素４６ｃの矢印で示した層４８の部分の下に配設されている）、各々がフィン１０ｂにわたって延在している（単純化のためにフィン１０ｂの１つのセットと１つのストリップ４６ｃのみを示している）。
【0030】
エッチングを行い、構造体の垂直表面上に絶縁層４８のスペーサを残す。等方性エッチングを使用して、論理デバイス領域ＬＤＡ内のポリストリップ４６ｃに隣接するフィン１０ｂを露出させる。ハードマスク層５０（例えば、ＳｉＣＮ）を、構造体の上方に形成する。フォトレジストを、構造体上に形成し、メモリセル領域ＭＣＡ内の隣接するポリストリップ４６ａ間、及び隣接するポリストリップ４６ｂ間のハードマスク層５０の部分と、論理デバイス領域ＬＤＡ内のポリストリップ４６ｃに隣接するハードマスク層５０の部分と、を選択的に露出させるように、パターン化する。エッチングを使用して、メモリセル領域ＭＣＡ内のハードマスク層５０及び酸化物層４４の露出部分を除去し、隣接するポリストリップ４６ａ間、及び隣接するポリストリップ４６ｂ間のフィン１０ａの部分を露出させる。これらのエッチングはまた、論理デバイス領域ＬＤＡ内のポリストリップ４６ｃの両側のフィン１０ｂ上のハードマスク層５０及び酸化物（以前に示されていない）の露出部分を除去する。次いで、メモリセル領域ＭＣＡ内のフィン１０ａの露出部分内に埋め込みを行い、その中にドレイン領域５２を形成する（かつソース領域４０を増強する）。この埋め込みによりまた、論理デバイス領域ＬＤＡのポリストリップ４６ｃの反対側のフィン１０ｂにソース領域４０Ｌ及びドレイン領域５２Ｌが形成される。フォトレジストの除去後、エピタキシャル層５４を、メモリセル領域ＭＣＡ内のフィン１０ａの露出したソース領域及びドレイン領域４０／５２、及び論理デバイス領域ＬＤＡ内のフィン１０ｂの露出したソース領域及びドレイン領域４０Ｌ／５２Ｌ上で成長させる。エピタキシャル層５４は、（より容易な接触形成及び信頼性のために）ソース／ドレイン領域のサイズを拡張し、より良好な伝導のためにフィン１０ａ／１０ｂ内のキャリア移動度を増加させる。この結果得られた構造体を図２Ｌに示す（図３により良好に示されるソース／ドレイン領域４０／５２、及び図７により良好に示されるソース／ドレイン領域４０Ｌ／５２Ｌを除く）。
【0031】
次いで、エッチングによって、ハードマスク層５０の残りの部分を除去する。次いで、構造体を、窒化物５６の層で覆う。酸化物５８の厚い層を、構造体の上方に形成し、ＣＭＰによって平坦化する。フォトレジスト５９を、構造体の上方に形成し、論理デバイス領域ＬＤＡから選択的に除去する。酸化物エッチングを使用して、ポリストリップ４６ｃを露出させる。次いで、図２Ｍに示されるように、ポリエッチングを使用して、論理デバイス領域ＬＤＡからポリストリップ４６ｃを除去する。酸化物エッチングを使用して、以前にポリストリップ４６ｃの下にあったフィン１０ｂ上の酸化物を除去し、論理デバイス領域ＬＤＡ内のフィン１０ｂの部分を露出させたままにする。次いで、論理デバイス領域ＬＤＡ内の露出したフィン１０ｂを覆う酸化物層６０を形成する。高Ｋ材料の層６２（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料などの酸化物より大きい誘電率Ｋを有する）を、構造体上（すなわち、酸化物層６０上）に形成する。次いで、１つ以上の金属層を構造体に形成する。例えば、構造体上にＴｉＮ層６４を形成し、次いでタングステンの厚い層６６を形成し、その後、論理デバイス領域ＬＤＡの高Ｋ層６２を停止層として使用するＣＭＰを行う（これにより、ポリストリップ４６ｃが置かれたそのストリップを除く構造体上のＴｉＮ層６４及びタングステン６６が除去される）。この結果得られた構造は、図２Ｎに示されており（図７及び図８により良好に示される酸化物層６０及び高Ｋ材料層６２を除く）、論理デバイス領域ＬＤＡ内のＴｉＮ層６４及びタングステン６６のストリップは、フィン１０ｂにわたって延在する（以前に除去されたダミーポリストリップ４６ｃを効果的に置き換える）。
【0032】
窒化物層６８を構造体の上方に形成し、酸化物層７０を窒化物層６８に形成する。フォトレジストを、構造体の上方に形成し、メモリセル領域ＭＣＡ内のポリストリップ４６ｂの上方で酸化物層７０の部分を露出させるように、パターン化する。エッチングを実行して、酸化物層７０、窒化物層６８、及び厚い酸化物層５８の部分を除去し、ポリストリップ４６ｂの頂部を露出させる。フォトレジストの除去後、Ｔｉ／Ｐｔ堆積及びアニールによって、サリサイド７２を、ポリストリップ４６ｂの頂面に形成する。必要に応じて、Ｔｉエッチングによって、過剰なＴｉを除去する。酸化物を、サリサイド７２の上方の領域に充填するように堆積させる。フォトレジストを、構造体の上方に形成し、フォトレジストの部分をメモリセル領域ＭＣＡ内のソース／ドレイン領域４０／５２の垂直方向上方を除去し、論理デバイス領域ＬＤＡ内のソース／ドレイン領域４０Ｌ／５２Ｌの垂直方向上方を除去するように、パターン化する。次いで、ソース領域又はドレイン領域まで下方にエッチングを延ばして、ソース領域又はドレイン領域を露出させる一連のエッチングによってフォトレジストを除去した部分に、コンタクトホールを形成する。具体的には、メモリセル領域ＭＣＡ内のコンタクトホールは各々、ドレイン領域５２のうちの１つまで下方に延在してドレイン領域５２を露出させ、メモリセル領域ＭＣＡ内のコンタクトホールは、ソース領域４０まで下方に延在してソース領域４０を露出させ、論理デバイス領域ＬＤＡ内のコンタクトホールは、ソース領域４０Ｌまで下方に延在してソース領域４０を露出させ、論理デバイス領域ＬＤＡ内のコンタクトホールは、ドレイン領域５２Ｌまで下方に延在してドレイン領域５２Ｌを露出させる。ＴｉＮが構造体上に堆積され、タングステンの層がＴｉＮ層上に堆積される。ＣＭＰを使用して、コンタクトホール内を除いて、ＴｉＮ及びタングステン層を除去する。コンタクトホール内のＴｉＮ及びタングステンは、接点、すなわち、ドレイン領域５２まで下方に延在してドレイン領域５２と電気的に接触するドレイン接点８８、ソース領域４０まで下方に延在してソース領域４０と電気的に接触するソース接点９０、ソース領域４０Ｌまで下方に延在してソース領域４０Ｌと電気的に接触するソース接点９２、及びドレイン領域５２Ｌまで下方に延在してドレイン領域５２Ｌと電気的に接触するドレイン接点９４を形成する。最終構造体を図２Ｏに示す。更なる接触処理を実行して、それぞれのソース及びドレイン接点８８／９０／９２／９４を更に延在させて経路設定し、並びに必要に応じてポリストリップ４６ａ／４６ｂの他の接点を形成することができる。
【0033】
図３は、メモリセル領域ＭＣＡ内のフィン１０ａのうちの１つ上に形成された一対のメモリセル１００を示しているが、メモリセルの複数の追加の対が各フィン１０ａ上で端から端まで形成されることを理解されたい。フィン１０ａ（並びに論理デバイス領域ＬＤＡのフィン１０ｂ）の各々は、上向きに延在し、頂面１０ｅ内で終端する一対の互いに反対向きの側面１０ｃ及び１０ｄを含む（図４を参照）。各メモリセル１００は、ソース領域４０及びドレイン領域５２を含み、ソース領域４０とドレイン領域５２との間に半導体基板のチャネル領域９６が画定される。チャネル領域９６は、ソース領域及びドレイン領域４０／５２間のフィン１０ａの側面１０ｃ／１０ｄ及び頂面１０ｅに沿って延在する。ポリブロック３０ａは、図４に最良に示されるように、チャネル領域９６の第１の部分の導電率を制御するために、側面１０ｃ／１０ｄ及び頂面１０ｅの周りに巻き付き、側面１０ｃ／１０ｄ及び頂面１０ｅから絶縁される浮遊ゲートである（すなわち、浮遊ゲート３０ａは、フィン１０ａの側面１０ｃ／１０ｄ及び頂面１０ｅに沿って延在し、側面１０ｃ／１０ｄ及び頂面１０ｅから絶縁される）。ワード線ゲート４６ｗｌは、図５に最良に示されるように、チャネル領域９６の第２の部分の導電性を制御するために、フィン１０ａの側面１０ｃ／１０ｄ及び頂面１０ｅの周りに巻き付き、側面１０ｃ／１０ｄ及び頂面１０ｅから絶縁されているポリストリップ４６ｂの部分である（すなわち、ワード線ゲート４６ｗｌはフィン１０ａの側面１０ｃ／１０ｄ及び頂面１０ｅに沿って延在し、側面１０ｃ／１０ｄ及び頂面１０ｅから絶縁される）。ワード線ゲート４６ｗｌ上のサリサイド７２は、導電率を増加させる。図６に最良に示されるように、消去ゲート４６ｅｇは、フィン１０ａのソース領域４０の周りに巻き付き、ソース領域４０から絶縁されるポリストリップ４６ａの部分である（すなわち、消去ゲート４６ｅｇは、フィン１０ａの側面１０ｃ／１０ｄ及び頂面１０ｅに沿って延在し、側面１０ｃ／１０ｄ及び頂面１０ｅから絶縁される）。制御ゲート３６ｃｇは、浮遊ゲート３０ａの上方に配設され、かつ浮遊ゲート３０ａから絶縁されるポリストリップ３６の部分（すなわち、導電性材料の第１の連続ストリップ）である。ドレイン接点８８及びソース接点９０（それぞれのエピタキシャル層部分５４の下方に延在して、エピタキシャル層部分５４と接触する）を、図３に更に示す。
【0034】
図７は、論理デバイス領域ＬＤＡ内の論理フィン１０ｂのうちの１つに形成された論理デバイス１０２を示し、これは、論理ソース領域４０Ｌ及び論理ドレイン領域５２Ｌを含み、論理ソース領域４０Ｌ及び論理ドレイン領域５２Ｌは、それらの間の半導体基板の論理チャネル領域９８を画定する。論理チャネル領域９８は、論理ソース領域と論理ドレイン領域４０Ｌ／５２Ｌとの間のフィン１０ｂの側面１０ｃ／１０ｄ及び頂面１０ｅ（図８に最良に示される）に沿って延在する。論理ゲート１０４は（集合的に）、図８に最良に示されるように、論理チャネル領域９８の導電性を制御するために、論理フィン１０ｂの側面１０ｃ／１０ｄ及び頂面１０ｅの周りに巻き付く（かつ酸化物層６０及び高Ｋ材料層６２によってそこから絶縁される）ＴｉＮ層６４及びタングステン層６６のそれらの部分である。好ましくは、複数の論理デバイス１０２が並列に動作される。具体的には、図７及び図８に示されるように、８つの隣接するフィン１０ｂ上の８つの論理デバイス１０２は、並列に接続されている（すなわち、８つの論理デバイスのための論理ゲート１０４は、導電性材料の連続ストリップ（すなわち、導電性材料の第２の連続ストリップ）、すなわち、ＴｉＮ層６４層及びタングステン層６６として形成され、（下方に延在し、それぞれのエピタキシャル層部分５４と接触する）単一のソース接点９２は、８つの論理デバイス１０２の８つの論理ソース領域４０Ｌと接続し、（下方に延び、それぞれのエピタキシャル層部分５４と接触する）単一のドレイン接点９４は、８つの論理デバイス１０２の８つの論理ドレイン領域５２Ｌに接続する）。８つの論理デバイスを並列に同時に動作させて、単一の論理フィン１０ｂ上にのみに形成された単一の論理デバイス１０２によって供給される動作電流の８倍の電流を提供する。しかしながら、並列に一緒に動作する論理デバイス１０２の数は、任意の数（２以上）であり得、かつ／又は個々の論理デバイス１０２は、論理デバイスから必要とされる動作電流に応じて別々に、かつ個別に動作することができる。更に、論理フィン１０ｂのうちの１つの論理デバイス１０２の総数、論理フィン１０ｂの総数、及び論理デバイス領域ＬＤＡ内の論理デバイス１０２の総数は、変化し得る。「論理」フィン、「論理」ソース領域、「論理」ドレイン領域、「論理」チャネル領域への言及は、限定されることなく、これらの要素が論理デバイス領域ＬＤＡにあり、メモリセル領域ＭＣＡ内の同様の要素とは異なることを意味するに過ぎない。
【0035】
図９は、メモリセル領域ＭＣＡ内のメモリセルのフィン間隔及び制御ゲート構成を示す。フィン１０ａは、互いに平行である（すなわち、各々が、列方向などの第１の方向に平行である長さを有する）。各フィン対ＦＰnについて、２つのフィン１０ａは、互いに隣接しており（すなわち、それらの間に介在フィンはない）、距離Ｄ１だけ互いに離間されている。しかしながら、隣接するフィン対ＦＰnに対する１つのフィン対ＦＰnからのフィンの間隔は距離Ｄ２であり、これは距離Ｄ１よりも大きい。具体的には、図９は、距離Ｄ１（すなわち、第１の距離）だけ分離されたフィン対ＦＰ1の第１及び第２のフィン１０ａ（左から右の順）、及び距離Ｄ１（すなわち、第２の距離）だけ分離されているフィン対ＦＰ2の第３及び第４のフィン１０ａ（左から右の順）を図示しており、第１及び第２の距離は互いに等しい。第２及び第３のフィンは、第１及び第２の距離Ｄ１よりも大きい距離Ｄ２（すなわち、第３の距離）だけ分離される。更に、ポリストリップ３６は、下方に延在し、２つの隣接するフィン対ＦＰnの浮遊ゲート３０ａ間に配設された部分３６ａを有するが、そのような部分は下方に延在していないか、又は同じフィン対ＦＰnのフィン１０ａ間に配設されていない。これは、任意の１つのフィン対ＦＰnの２つの浮遊ゲート３０ａが互いに近接して離間しており、いかなる制御ゲート部分３６ａもそれらの間に有しないことを意味し、一方で、２つの隣接するフィン対ＦＰnのいずれの２つの浮遊ゲート３０ａも、更に離間し、それらの間にポリストリップ部分３６ａを有する。この構成により、同じフィン対ＦＰnの２つの浮遊ゲート３０ａ間がより近接しているため、容量結合の増強がもたらされ、ポリストリップ３６の部分は浮遊ゲート３０ａ間に配設されることはなく、その一方で、異なるが隣接するフィン対ＦＰnの浮遊ゲート３０ａ間は近接していないため、容量結合が最小限に抑えられ、ポリストリップ３６の部分３６ａは浮遊ゲート３０ａ間に配設される。
【0036】
同じフィン対ＦＰｎを有する浮遊ゲート間の容量結合は、プログラミングの微調整に使用することができる。例えば、図９のフィン対ＦＰ１の左側浮遊ゲート３０ａのプログラミングで（すなわち、プログラムされたメモリセル１００ｐで）、制御ゲート３６ｃｇを使用して、プログラミング動作の大部分を実装することができる。その後、フィン対ＦＰ１の右側浮遊ゲート３０ａ（すなわち、調整メモリセル１００ｔ内）からの容量結合は、フィン対ＦＰ
２
の浮遊ゲート３０ａのプログラミング状態又は動作を妨げないようにしながら、フィン対ＦＰ
１
の左側浮遊ゲート３０ａ（プログラムされたメモリセル１００ｐ）のプログラミングを微調整するために使用することができる。このタイプのプログラム微調整には、多くの可能なアプリケーションがある。具体的には、メモリセルを使用して人工ニューラルネットワークの重みを記憶するときに、調整精度が重要である。単一の素電荷よりも優れた精度は、従来のメモリプログラミング／消去方法を使用した重み調整では困難であるか、又は可能ではない。先端技術ノードでメモリセルの形状を拡大縮小すると、各素電荷の影響の増加に起因して、調整精度が大幅に低減する。
【0037】
浮遊ゲート間容量結合を微調整プログラム機構として使用することで、重みプログラム精度を改善することができる。容量結合は、加重電荷蓄積素子（すなわち、浮遊ゲート）の単一の素電荷に限定されない。隣接するメモリセル（すなわち、調整メモリセル１００ｔ）からプログラムされているメモリセル（すなわち、プログラムされたメモリセル１００ｐ）への容量結合は、プログラムされたメモリセルで離散的な電位変化をもたらす必要はない。プログラムされたメモリセルのプログラミングを微調整するために、隣接する浮遊ゲートからの容量結合を使用することで、メモリセルのプログラム調整でのより細かい分解能が提供される。隣接する調整メモリセルから移動又は除去された素電荷は、２つのメモリセル間の容量結合に比例してプログラムされたメモリセルのプログラミング値を変化させることになる。プログラムされたメモリセルへの変化は、素電荷の変化よりもはるかに小さくなる。したがって、プログラム調整の分解能、したがって最終精度は、浮遊ゲート電圧結合及び／又は隣接する調整メモリセルへの電荷転送速度へのプロセス調整を伴う所望のレベルに調整することができる。
【0038】
図１０Ａ～図１０Ｃ及び図１１は、代替実施形態を図示しており、メモリセルソース領域は、行方向に延在するフィンに沿って連続するソース線として形成される。プロセスは、トレンチ２０と直交し、トレンチ２０を横切って延在する追加のトレンチが形成されることを除いて、図２Ｂに示すのと同じ構造体で始まる。次いで、図２Ｃに関して上で説明されるステップを実行した後、図１０Ａに図示されるように、メモリセル領域ＭＣＡ内のフィン１０ａに直交して延在する追加のソースフィン１０ｆが形成される。図２Ｄに関して上で説明されるステップを実行した後、この結果得られた構造体は、図１０Ｂに示され、ソースフィン１０ｆがフィン１０ａと直交するように交差している。図２Ｅに関して上で説明されるステップを実行した後、結果として生じる構造体が図１０Ｃに示されており、ここでは、ポリストリップ３０などのその後に形成された要素は、同様に形成されるが、ソースフィン１０ｆを横切っている。図２Ｆ～図２Ｏに関して上で説明される残りのステップが実行され、メモリセル１００及び論理デバイス１０２の形成が完了する。この代替実施形態におけるメモリセル１００の最終レイアウトは、図１１に示されており、連続するソース線４０ａが、ソースフィン１０ｆに沿って延在し、各メモリセルのソース領域４０が、フィン１０ａとソースフィン１０ｆとの交点でフィン１０ａ内に形成されることを除いて、図２Ａ～図２Ｏの実施形態におけるメモリセル１００のレイアウトと同じである。
【0039】
上記代替実施形態は、連続するソース線４０ａが、隣接するセル間の分離領域にわたって（行方向に）延在し、この構成が、メモリセルの各対のソース線接点を形成する必要性を回避するため、セルをより小さいサイズに縮小することを可能にするため、有利である。代わりに、ソースフィン１０ｆに沿って延在する連続するソース線４０ａは、周期的なストラップ接点（例えば、３２列ごと又は６４列ごとに）を通して、ストラップに電気的に接続することができる。列ごとに１つではなく、３２列ごと又は６４列ごとにコンタクトを有することによって、メモリセルのサイズ、したがって、メモリセルのメモリアレイのサイズを大幅に低減することができる。
【0040】
本発明は、上で説明され、かつ本明細書に例証される実施形態に限定されないことが理解されるべきである。例えば、本明細書で本発明に言及することは、いかなる特許請求項又は特許請求項の用語の範囲を限定することも意図しておらず、代わりに、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法ステップが例証又は特許請求される正確な順序で行われる必要はないが、むしろ本発明のメモリセル及び論理デバイスの適切な形成を可能にする任意の順序で（任意の順序における明示的に列挙された制限がない限り）行われる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【0041】
本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図2O】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図11】