特許 7257711 サイクルスリップ回避の高速ロック位相ロックループ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-06

(45)【発行日】2023-04-14

(54)【発明の名称】サイクルスリップ回避の高速ロック位相ロックループ回路

(51)【国際特許分類】

   H03L 7/197 20060101AFI20230407BHJP

   H03L 7/08 20060101ALI20230407BHJP

【ＦＩ】

H03L7/197 120

H03L7/08 102

【請求項の数】 2

(21)【出願番号】P 2021549569

(86)(22)【出願日】2020-07-07

(65)【公表番号】

(43)【公表日】2022-04-06

(86)【国際出願番号】 CN2020100641

(87)【国際公開番号】W WO2021036518

(87)【国際公開日】2021-03-04

【審査請求日】2021-08-23

(31)【優先権主張番号】201910813081.X

(32)【優先日】2019-08-30

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】505072650

【氏名又は名称】浙江大学

【氏名又は名称原語表記】ＺＨＥＪＩＡＮＧ ＵＮＩＶＥＲＳＩＴＹ

(74)【代理人】

【識別番号】100128347

【弁理士】

【氏名又は名称】西内 盛二

(72)【発明者】

【氏名】徐 志▲偉▼

(72)【発明者】

【氏名】▲陳▼ 姜波

(72)【発明者】

【氏名】▲劉▼ 嘉冰

(72)【発明者】

【氏名】▲聶▼ ▲輝▼

(72)【発明者】

【氏名】▲呂▼ 志浩

(72)【発明者】

【氏名】宋 春毅

【審査官】志津木 康

(56)【参考文献】

【文献】特開２００３－３１８７３２（ＪＰ，Ａ）

【文献】特開２００７－２８８６４７（ＪＰ，Ａ）

【文献】特開２０１０－１３０４１２（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／０００７３１１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００８／００３６５４３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｌ１／００－９／００

(57)【特許請求の範囲】

【請求項1】

サイクルスリップ回避の高速ロック位相ロックループ回路であって、周波数弁別器、チャージポンプ、中間段回路、ループフィルタ、電圧制御発振器、及び分周器を含み、
前記周波数弁別器の出力ＯＰ端は、チャージポンプの入力ＩＰ端に接続され、前記周波数弁別器の出力ＯＮ端は、チャージポンプの入力ＩＮ端に接続され、前記チャージポンプの出力端は、中間段回路の入力ＩＮ端に接続され、中間段回路の出力端は、ループフィルタの入力端に接続され、前記ループフィルタの出力端は、電圧制御発振器の入力端に接続され、前記電圧制御発振器の出力端は、分周器の入力端に接続され、前記分周器の出力端は、周波数弁別器の入力ＩＮ端に接続され、フィードバック経路が形成され、
前記中間段回路には、電源、第１の分圧抵抗Ｒ１、第２の分圧抵抗Ｒ２、インバータ、第１のトランスファゲートＴ１、第２のトランスファゲートＴ２、カウンタＣｏｕｎｔｅｒ、及びＮＭＯＳスイッチＭ１が含まれ、
前記第２のトランスファゲートＴ２の一方端は、チャージポンプの出力端に接続され、
前記中間段回路の一方のポートは、インバータに接続され、前記インバータは、カウンタＣｏｕｎｔｅｒの一方の入力端に接続され、前記カウンタＣｏｕｎｔｅｒの出力端は、ＮＭＯＳスイッチＭ１のゲートＧ端に接続され、前記ＮＭＯＳスイッチＭ１のソースＳ端は、接地され、
前記中間段回路の他方のポートは、カウンタＣｏｕｎｔｅｒの他方の入力端に接続され、
前記電源は、第１の分圧抵抗Ｒ１に接続され、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２とは、直列に接続され、第２の分圧抵抗Ｒ２は、接地され、
前記第１の分圧抵抗Ｒ１及び第２の分圧抵抗Ｒ２の出力端は、前記第１のトランスファゲートＴ１の一方端に接続され、
前記第１のトランスファゲートＴ１の他方端、ＮＭＯＳスイッチＭ１のドレインＤ端、及び第２のトランスファゲートＴ２の他方端は、前記ループフィルタの入力端に接続される
ことを特徴とするサイクルスリップ回避の高速ロック位相ロックループ回路。

【請求項2】

ＯＰＥＮ＿ＬＯＯＰ制御信号は、前記中間段回路の一方のポートから入力され、前記インバータを経った後にＯＰＥＮ＿ＬＯＯＰ＿Ｎ信号が得られ、
前記ＯＰＥＮ＿ＬＯＯＰ制御信号とＯＰＥＮ＿ＬＯＯＰ＿Ｎ信号とは、共同して第１のトランスファゲートＴ１と第２のトランスファゲートＴ２とのスイッチ、及びカウンタＣｏｕｎｔｅｒを制御し、
制御信号ＯＰＥＮ＿ＬＯＯＰがハイレベルである場合に、前記第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、このとき、前記フィードバック経路は、正常ロック状態にあり、前記チャージポンプとループフィルタは、第２のトランスファゲートＴ２を介して直接に接続され、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃを出力し、
ＯＰＥＮ＿ＬＯＯＰがローレベルである場合に、第１のトランスファゲートＴ１が開き、第２のトランスファゲートＴ２が閉じ、このとき、ループは、自動周波数キャリブレーション及びサイクルスリップ回避状態にあり、前記電源は、電圧信号ＶＤＤを第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２に伝送し、前記第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２は、ＶＤＤ／２の電圧信号を出力し、同時にカウンタＣｏｕｎｔｅｒの出力信号ＰＬＵＳＥがローレベルであり、すなわち、ＮＭＯＳスイッチＭ１のゲートＧ電圧がローレベルであり、オフ状態にあり、前記第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２は、第１のトランスファゲートＴ１を介して前記ループフィルタに接続され、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃ＝ＶＤＤ／２を出力し、
制御信号ＯＰＥＮ＿ＬＯＯＰがローレベルからハイレベルにホッピングすると、カウンタＣｏｕｎｔｅｒが動作を開始し、同時に基準クロック信号ＣＬＫ＿ＲＥＦが、中間段回路の他方のポートを介してカウンタＣｏｕｎｔｅｒに該カウンタＣｏｕｎｔｅｒのクロック信号として入力され、このとき、カウンタＣｏｕｎｔｅｒがカウントすると、カウンタＣｏｕｎｔｅｒの出力信号ＰＬＵＳＥがハイレベルであり、ＮＭＯＳスイッチＭ１がオンし、このとき、前記ＮＭＯＳスイッチＭ１のドレイン端子Ｄは、ループフィルタに接続され、前記ループフィルタの入力電圧信号ＬＰＦ＿ＩＮが０であり、すなわち、電圧制御発振器の制御電圧Ｖｃ＝０であり、
カウンタＣｏｕｎｔｅｒがカウントを完了した後、その出力信号ＰＬＵＳＥが再びローレベルになり、ＮＭＯＳスイッチＭ１がオフし、このとき、第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、チャージポンプとループフィルタは、第２のトランスファゲートＴ２を介して直接に接続され、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃを出力する
ことを特徴とする請求項１に記載のサイクルスリップ回避の高速ロック位相ロックループ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路の技術分野に属し、特に、サイクルスリップ回避の高速ロック位相ロックループ回路に関する。

【背景技術】

【0002】

位相ロックループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）は、周波数制御システムであり、クロック生成、クロックカバリ、ジッタ及びノイズ低減、周波数合成などの回路設計に非常に広く適用されている。ＰＬＬの動作は、基準クロック信号と電圧制御発振器（ＶＣＯ）出力クロック信号のフィードバックとの間の位相差に基づいて行われる。サイクルスリップとは、フィードバッククロック周波数が基準クロック周波数よりも小さい場合、充電が行われるべきであるが、基準クロックの位相がフィードバッククロックよりも遅れているため、チャージポンプが逆にループフィルタを放電することを意味する。または、逆にフィードバッククロック周波数が基準クロック周波数よりも大きい場合、放電が行われるべきであるが、基準クロックの位相がフィードバッククロックよりも進んでいるため、チャージポンプが逆にループフィルタを充電する。この現象は、ループが始動し、または、周波数がホッピングするときによく発生する。

【0003】

基準クロック周波数とフィードバッククロック周波数とが非常に近い場合、各サイクルのチャージポンプの平均流出または流入電流は非常に小さく、対応するＶＣＯの制御電圧Ｖｃ及びＶＣＯの出力周波数の変化も非常に小さい。これにより、基準クロックとフィードバッククロックとの間の位相変化が遅くなり、ループロック時間が大幅に増加し、特にＫｖｃｏ及びループ帯域幅が小さいシステムでは、この状況は特に深刻である。

【0004】

従来の設計では、ループのロック速度を高速化し、サイクルスリップによるループロック時間の大幅な増加を回避するために、ロックプロセスにおいて、チャージポンプに余分な電流を追加することによってループ帯域幅を増加し、ループロックの時間を短縮し、ループロック後に余分なチャージポンプをオフにする。これにより、ループロック後のループ帯域幅を減少して、システムの出力ノイズを低減するだけでなく、ループロックのプロセスを高速化する。しかし、これはまた、システムの消費電力をある程度増加させ、回路の複雑さを増加させる。

【発明の概要】

【0005】

本発明の目的は、回路の複雑さ及びシステムの電力消費を増加させることなく、サイクルスリップ回避の高速ロック位相ロックループ回路を提供することにある。

【0006】

本発明は、従来のサイクルスリップ回避の位相ロックループ回路とは異なり、余分なチャージポンプを追加することなく、ループの始動時にＶＣＯの初期制御電圧を調整することによりＶＣＯの初期出力周波数を所望の周波数から一定のずれを持つように変化させ、基準クロックの位相が確かにフィードバッククロックよりも進んだり遅れたりするように１０～２０の基準クロックサイクルの時間を与える。これにより、上記したように基準クロック周波数とフィードバッククロック周波数とが近すぎてロックプロセスにおける両者の位相変化が遅すぎて、ロック時間が大幅に増加するという状況を回避することができる。

【0007】

上記の目的を達成するために、本発明は、以下の技術手段を通じて達成される。サイクルスリップ回避の高速ロック位相ロックループ回路を提供し、前記高速ロック位相ロックループ回路は、周波数弁別器、チャージポンプ、中間段回路、ループフィルタ、電圧制御発振器、及び分周器を含む。前記周波数弁別器の出力ＯＰ端は、チャージポンプの入力ＩＰ端に接続され、前記周波数弁別器の出力ＯＮ端は、チャージポンプの入力ＩＮ端に接続され、前記チャージポンプの出力端は、中間段回路の入力ＩＮ端に接続され、中間段回路の出力端は、ループフィルタの入力端に接続され、前記ループフィルタの出力端は、電圧制御発振器の入力端に接続され、前記電圧制御発振器の出力端は、分周器の入力端に接続され、前記分周器の出力端は、周波数弁別器の入力ＩＮ端に接続され、フィードバック経路が形成される。

【0008】

さらに、前記中間段回路には、電源、第１の分圧抵抗Ｒ１、第２の分圧抵抗Ｒ２、インバータ、第１のトランスファゲートＴ１、第２のトランスファゲートＴ２、カウンタＣｏｕｎｔｅｒ、及びＮＭＯＳスイッチＭ１が含まれる。前記第２のトランスファゲートＴ２の一方端は、チャージポンプの出力端に接続され、前記中間段回路の一方のポートは、インバータに接続され、前記インバータは、カウンタＣｏｕｎｔｅｒの一方の入力端に接続され、前記カウンタＣｏｕｎｔｅｒの出力端は、ＮＭＯＳスイッチＭ１のゲートＧ端に接続され、前記ＮＭＯＳスイッチＭ１のソースＳ端は、接地され、前記中間段回路の他方のポートは、カウンタＣｏｕｎｔｅｒの他方の入力端に接続され、前記電源は、第１の分圧抵抗Ｒ１に接続され、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２とは、直列に接続され、第２の分圧抵抗Ｒ２は、接地され、前記第１の分圧抵抗Ｒ１及び第２の分圧抵抗Ｒ２の出力端は、前記第１のトランスファゲートＴ１の一方端に接続される。前記第１のトランスファゲートＴ１の他方端、ＮＭＯＳスイッチＭ１のドレインＤ端、及び第２のトランスファゲートＴ２の他方端は、前記ループフィルタの入力端に接続される。

【0009】

さらに、ＯＰＥＮ＿ＬＯＯＰ制御信号は、前記中間段回路の一方のポートから入力され、前記インバータを経った後にＯＰＥＮ＿ＬＯＯＰ＿Ｎ信号が得られる。前記ＯＰＥＮ＿ＬＯＯＰ制御信号とＯＰＥＮ＿ＬＯＯＰ＿Ｎ信号とは、共同して第１のトランスファゲートＴ１と第２のトランスファゲートＴ２とのスイッチ、及びカウンタＣｏｕｎｔｅｒを制御する。制御信号ＯＰＥＮ＿ＬＯＯＰがハイレベルである場合に、前記第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、このとき、前記フィードバック経路は、正常ロック状態にあり、前記チャージポンプとループフィルタは、第２のトランスファゲートＴ２を介して直接に接続され、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃを出力する。ＯＰＥＮ＿ＬＯＯＰがローレベルである場合に、第１のトランスファゲートＴ１が開き、第２のトランスファゲートＴ２が閉じ、このとき、ループは、自動周波数キャリブレーション及びサイクルスリップ回避状態にあり、前記電源は、電圧信号ＶＤＤを第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２に伝送し、前記第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２は、ＶＤＤ／２の電圧信号を出力し、同時にカウンタＣｏｕｎｔｅｒの出力信号ＰＬＵＳＥがローレベルであり、すなわち、ＮＭＯＳスイッチＭ１のゲートＧ電圧がローレベルであり、オフ状態にあり、前記第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２は、第１のトランスファゲートＴ１を介して前記ループフィルタに接続され、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃ＝ＶＤＤ／２を出力する。制御信号ＯＰＥＮ＿ＬＯＯＰがローレベルからハイレベルにホッピングすると、カウンタＣｏｕｎｔｅｒが動作を開始し、同時に基準クロック信号ＣＬＫ＿ＲＥＦが、中間段回路の他方のポートを介してカウンタＣｏｕｎｔｅｒにそのクロック信号として入力され、このとき、カウンタＣｏｕｎｔｅｒがカウントすると、カウンタＣｏｕｎｔｅｒの出力信号ＰＬＵＳＥがハイレベルであり、ＮＭＯＳスイッチＭ１がオンし、このとき、前記ＮＭＯＳスイッチＭ１のドレイン端子Ｄは、ループフィルタに接続され、前記ループフィルタの入力電圧信号ＬＰＦ＿ＩＮが０であり、すなわち、電圧制御発振器の制御電圧Ｖｃ＝０である。カウンタＣｏｕｎｔｅｒがカウントを完了した後、その出力信号ＰＬＵＳＥが再びローレベルになり、ＮＭＯＳスイッチＭ１がオフし、このとき、第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、チャージポンプとループフィルタは、第２のトランスファゲートＴ２を介して直接に接続され、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃを出力する。

【0010】

本発明の有益な効果は、本発明に係るサイクルスリップ回避の高速ロック位相ロックループ回路によれば、回路の複雑さ及びシステム消費電力を増加しない場合、チャージポンプとループフィルタとの間に中間回路を追加することにある。中間回路は２つの役割を果たし、第一、自動周波数キャリブレーション（Ａｕｔｏｍａｔｉｃ Ｆｒｅｑｕｅｎｃｙ Ｃａｌｉｂｒａｔｉｏｎ）プロセスにおいて、ＶＣＯをループから遮断し、ＶｃをＶＤＤ／２に制御し、自動周波数キャリブレーションモジュールによってＶＣＯのチューニング曲線を所望の周波数に最も近くなるようにする選択する。第二、ループが事前に始動した後、ループが再接続され、１０～２０の基準クロックサイクルの低電位Ｖｃが供給されると、対応するＶＣＯ出力周波数は所望の周波数よりも小さくなる。同時に、基準クロック周波数＞フィードバッククロック周波数であるため、いくつかの基準クロックサイクルの時間が経過した後、基準クロックの位相がフィードバックの位相よりも進んでいることが保証される。これにより、中間回路がＶｃを解放して、ループが実際に始動すると、フィードバッククロック信号の周波数が基準クロック信号よりも小さく、かつ、その位相が基準クロックよりも遅れていることが保証され、チャージポンプがループフィルタを充電してＶＣＯの出力周波数を上げる。これにより、回路始動時にサイクルスリップ現象が発生すること、及び、基準クロック周波数とフィードバッククロック周波数とが一致せず、その差が極めて小さいことによるループロック時間の大幅な増加を防止する。ループ始動時にＶＣＯの初期周波数を変化することで、フィードバッククロック信号ＣＬＫ＿ＤＩＶと基準クロック信号ＣＬＫ＿ＲＥＦの位相が正しい前後関係にあることが保証され、これによって、サイクルスリップ現象の発生を積極的に回避する。ループ始動時に出力クロック周波数と所望のクロック周波数とが近すぎることによって、ループが異常ロック状態に陥る状況を回避し、位相ロックループの高速ロックを実現する。

【図面の簡単な説明】

【0011】

【図1】従来の位相ロックループ回路の概略図である。

【図2】サイクルスリップ現象の発生概略図である。

【図3】従来のサイクルスリップ回避の位相ロックループ回路の概略図である。

【図4】ＶＣＯのチューニング曲線図である。

【図5】本発明の改善された、サイクルスリップ回避の位相ロックループ回路の概略図である。

【図6】本発明の改善された、サイクルスリップ回避の位相ロックループ回路の信号概略図である。

【発明を実施するための形態】

【0012】

以下、本発明の目的及び効果をより明確にするために、添付の図面に基づいて本発明を詳細に説明する。ここで説明することは、本発明を解釈するためにのみ使用され、本発明を限定することを意図するものではないことを理解されるはずだ。

【0013】

図１～３は、従来のサイクルスリップを回避するためのロック高速化の位相ロックループ回路であり、それは、ロック時に余分なチャージポンプユニットを追加してチャージポンプ出力電流を増加させて、ループ帯域幅を増加することにより、ロック高速化の目的を達成する。この手法は、確かにロックのプロセスをある程度早めることができるが、本質的に問題を解決しておらず、すなわち、サイクルスリップ現象の発生及び初期出力周波数と所望の周波数とが近すぎることによる異常ロック状態の問題を解決していない。さらに、余分なチャージポンプユニットは、より大きな電流、及びより大きな電流ノイズを意味し、それによってシステム出力信号の位相ノイズを低減する。

【0014】

図４は、本発明に係るサイクルスリップ回避の高速ロック位相ロックループ回路の構成概略図である。当該高速ロック位相ロックループ回路は、周波数弁別器（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＰＦ）、電圧制御発振器（ＶＣＯ）、分周器（ｄｉｖｉｄｅｒ）に加えて、中間段回路（ＬＯＯＰ＿ＣＵＴ）をさらに追加したものである。前記周波数弁別器、チャージポンプ、中間段回路、ループフィルタ及び電圧制御発振器は、順に接続され、前記周波数弁別器の出力ＯＰ端は、チャージポンプの入力ＩＰ端に接続され、前記周波数弁別器の出力ＯＮ端は、チャージポンプの入力ＩＮ端に接続され、前記チャージポンプの出力端は、中間段回路の入力ＩＮ端に接続され、中間段回路の出力端は、ループフィルタの入力端に接続され、前記ループフィルタの出力端は、電圧制御発振器の入力端に接続され、前記電圧制御発振器の出力端は、分周器の入力端に接続され、前記分周器の出力端は、周波数弁別器の入力ＩＮ端に接続されてフィードバック経路を形成する。

【0015】

前記中間段回路には、電源、第１の分圧抵抗Ｒ１、第２の分圧抵抗Ｒ２、インバータ、第１のトランスファゲートＴ１、第２のトランスファゲートＴ２、カウンタＣｏｕｎｔｅｒ、及びＮＭＯＳスイッチＭ１が含まれる。前記第２のトランスファゲートＴ２の一方端は、チャージポンプの出力端に接続され、前記中間段回路の一方のポートは、インバータに接続され、前記インバータは、カウンタＣｏｕｎｔｅｒの一方の入力端に接続され、前記カウンタＣｏｕｎｔｅｒの出力端は、ＮＭＯＳスイッチＭ１のゲートＧ端に接続され、前記ＮＭＯＳスイッチＭ１のソースＳ端は、接地され、前記中間段回路の他方のポートは、カウンタＣｏｕｎｔｅｒの他方の入力端に接続され、前記電源は、第１の分圧抵抗Ｒ１に接続され、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２とは、直列に接続され、第２の分圧抵抗Ｒ２は、接地され、前記第１の分圧抵抗Ｒ１及び第２の分圧抵抗Ｒ２の出力端は、前記第１のトランスファゲートＴ１の一方端に接続され、前記第１のトランスファゲートＴ１の他方端、ＮＭＯＳスイッチＭ１のドレインＤ端、及び第２のトランスファゲートＴ２の他方端は、前記ループフィルタの入力端に接続される。

【0016】

ＯＰＥＮ＿ＬＯＯＰ制御信号は、前記中間段回路の一方のポートから入力され、前記インバータを経った後にＯＰＥＮ＿ＬＯＯＰ＿Ｎ信号が得られる。前記ＯＰＥＮ＿ＬＯＯＰ制御信号とＯＰＥＮ＿ＬＯＯＰ＿Ｎ信号は、共同して第１のトランスファゲートＴ１と第２のトランスファゲートＴ２とのスイッチ及びカウンタＣｏｕｎｔｅｒを制御する。制御信号ＯＰＥＮ＿ＬＯＯＰがハイレベルである場合に、前記第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、このとき、前記フィードバック経路は、正常ロック状態にあり、前記チャージポンプとループフィルタは、第２のトランスファゲートＴ２を介して直接に接続され、チャージポンプは、ループフィルタを充放電してループフィルタの出力電圧信号を変化させ、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃを出力する。

【0017】

ＯＰＥＮ＿ＬＯＯＰがローレベルである場合に、第１のトランスファゲートＴ１が開き、第２のトランスファゲートＴ２が閉じ、このとき、ループは、自動周波数キャリブレーション及びサイクルスリップ回避状態にあり、前記電源は、電圧信号ＶＤＤを第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２に伝送し、前記第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２は、ＶＤＤ／２の電圧信号を出力し、同時にカウンタＣｏｕｎｔｅｒの出力信号ＰＬＵＳＥがローレベルであり、すなわち、ＮＭＯＳスイッチＭ１のゲートＧ電圧がローレベルであり、オフ状態にあり、前記第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２は、第１のトランスファゲートＴ１を介して前記ループフィルタに接続され、これによって、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２は、トランスファゲートＴ１を介してループフィルタを円滑に充電することができ、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃ＝ＶＤＤ／２を出力する。

【0018】

制御信号ＯＰＥＮ＿ＬＯＯＰがローレベルからハイレベルにホッピングすると、カウンタＣｏｕｎｔｅｒが動作を開始し、同時に基準クロック信号ＣＬＫ＿ＲＥＦが、中間段回路の他方のポートを介してカウンタＣｏｕｎｔｅｒにそのクロック信号として入力され、このとき、カウンタＣｏｕｎｔｅｒがカウントすると、カウンタＣｏｕｎｔｅｒの出力信号ＰＬＵＳＥがハイレベルであり、ＮＭＯＳスイッチＭ１がオンし、このとき、前記ＮＭＯＳスイッチＭ１のドレイン端子Ｄは、ループフィルタに接続され、ループフィルタに対して放電操作を行い、前記ループフィルタの入力電圧信号ＬＰＦ＿ＩＮが０であり、すなわち、電圧制御発振器の制御電圧Ｖｃ＝０である。

【0019】

カウンタＣｏｕｎｔｅｒがカウントを完了した後、その出力信号ＰＬＵＳＥが再びローレベルになり、ＮＭＯＳスイッチＭ１がオフし、このとき、ＯＰＥＮ＿ＬＯＯＰがハイレベルであるため、第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、チャージポンプとループフィルタは、第２のトランスファゲートＴ２を介して直接に接続され、チャージポンプは、ループフィルタを充放電してその出力電圧信号を変化させ、前記ループフィルタは、電圧制御発振器の制御電圧である電圧信号Ｖｃを出力し、このとき、ループが正常ロックの状態に入る。

【0020】

前記高速ロック位相ロックループ回路の動作は、具体的に次のとおりである。ロック位相ロックループ回路が始動した後、制御信号ＯＰＥＮ＿ＬＯＯＰが最初にローレベルであり、ループが自動周波数キャリブレーションの状態にある。このとき、第２のトランスファゲートＴ２が閉じ、ＶＣＯをフィードバック経路から遮断する。ＯＰＥＮ＿ＬＯＯＰ＿Ｎがハイレベルであり、カウンタＣｏｕｎｔｅｒが閉じ、ローレベルを出力して、ＮＭＯＳスイッチＭ１が閉じられ、同時に第１のトランスファゲートＴ１が開き、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２がＶＤＤ／２の電圧信号（注：Ｒ１＝Ｒ２）を提供し、第１のトランスファゲートＴ１を介してループフィルタに伝達し、それを充電し、さらにそれが電圧信号である電圧制御発振器の制御電圧Ｖｃ＝ＶＤＤ／２を出力し、このとき、自動周波数キャリブレーションを行い、Ｖｃ＝ＶＤＤ／２の場合にＶＣＯの出力周波数が所望の周波数に最も近くなるようにＶＣＯのチューニング曲線を選択する。自動周波数キャリブレーションが完了した後、ＯＰＥＮ＿ＬＯＯＰがローレベルホッピングからハイレベルになり、第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、フィードバック経路が再び連通し、同時にカウンタＣｏｕｎｔｅｒが動作を開始し、基準クロック信号ＣＬＫ＿ＲＥＦが、中間段回路の他方のポートを介してカウンタＣｏｕｎｔｅｒにそのクロック信号として入力され、この間、カウンタＣｏｕｎｔｅｒがハイレベルを出力して、ＮＭＯＳスイッチＭ１がオンし、ループフィルタに対して放電操作を行い、ループフィルタの入力電圧信号が０であり、さらに、その出力電圧信号である電圧制御発振器の制御電圧Ｖｃ＝０を制御してＶＣＯの出力周波数を所望の周波数よりも低くし、これにより、フィードバッククロック周波数も基準クロック周波数よりも低くなる。カウンタＣｏｕｎｔｅｒのカウント中、周波数弁別器は、基準クロック信号とフィードバッククロック信号を常に受信する。このように、最初に基準クロック信号の位相がフィードバッククロック信号よりも遅れている場合でも、この期間に調整することができ、ＬＯＯＰ ＣＵＴがＶｃを解放する際に、サイクルスリップの現象が発生しないことが保証される。カウンタＣｏｕｎｔｅｒがカウントを完了した後、出力信号ＰＬＵＳＥが再びローレベルになり、ＮＭＯＳスイッチＭ１がオフし、このとき、ＯＰＥＮ＿ＬＯＯＰがハイレベルであるため、第１のトランスファゲートＴ１が閉じ、第２のトランスファゲートＴ２が開き、チャージポンプとループフィルタは、第２のトランスファゲートＴ２を介して直接に接続され、チャージポンプがループフィルタを充放電してその出力電圧である電圧制御発振器の制御電圧Ｖｃの大きさを変化させ、さらにその出力周波数を調整することで、ループが実際に正常ロックのリンクに入る。同時に、このとき、ＶＣＯの出力周波数が所望の周波数よりも小さく、すなわち、フィードバッククロック周波数が基準クロック周波数よりも低いため、２つのクロック信号周波数が近すぎることによる異常ロック状態が発生してロック時間が大幅に増加することはない。

【0021】

図５は、ＶＣＯの一部のチューニング曲線であり、明らかなように、制御電圧Ｖｃの増加につれてＶＣＯの出力周波数も上がる。また、一般に自動周波数キャリブレーション時に、ＶＤＤ／２をＶｃの固定値として用いることが多いため、本発明では、ループ始動時に、Ｖｃを０にプルダウンすることで、ＶＣＯ初期の出力周波数と所望の周波数とが近すぎることによる異常ロック状態の発生を回避する。

【0022】

図６は、本発明に係るサイクルスリップを回避する高速ロック位相ロックループシステムの信号概略図である。最初の期間は、ループ自動周波数キャリブレーションのプロセスであり、このとき、Ｖｃ＝ＶＤＤ／２となる。その後、Ｖｃが０にプルダウンされて、フィードバッククロック周波数が基準クロック周波数よりも低くなる。このとき、サイクルスリップ現象が発生して、基準クロックの位相がフィードバッククロックより遅れると、いくつかの基準クロックサイクルが経過した後、基準クロックの位相が再びフィードバッククロックを超え、そしてＶｃが解放され、ループは正常ロックのプロセスを行う。これにより、ループが実際に始動する時にサイクルスリップ現象が発生することを回避する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】