(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-11
(45)【発行日】2023-04-19
(54)【発明の名称】PLL装置
(51)【国際特許分類】
H03L 7/085 20060101AFI20230412BHJP
【FI】
H03L7/085
(21)【出願番号】P 2019082083
(22)【出願日】2019-04-23
【審査請求日】2021-10-27
(73)【特許権者】
【識別番号】000232483
【氏名又は名称】日本電波工業株式会社
(74)【代理人】
【識別番号】110002756
【氏名又は名称】弁理士法人弥生特許事務所
(72)【発明者】
【氏名】古幡 司
(72)【発明者】
【氏名】赤池 和男
【審査官】工藤 一光
(56)【参考文献】
【文献】特開2007-259431(JP,A)
【文献】特開2007-74291(JP,A)
【文献】特開平11-74784(JP,A)
【文献】特公平6-67244(JP,B2)
(58)【調査した分野】(Int.Cl.,DB名)
H03L7/00-7/26
(57)【特許請求の範囲】
【請求項1】
制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ/ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分(I成分)、直交成分(Q成分)を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のI成分、Q成分を出力する比較信号出力部と、
前記帰還信号のI成分、Q成分と、前記比較信号のI成分、Q成分とに基づき、前記
帰還信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差に対応する制御電圧値を出力するループフィルタと、
前記ループフィルタにて得られた制御電圧値をディジタル/アナログ変換し、制御電圧として前記電圧制御発振部に供給するためのディジタル/アナログ変換部と、を備えたことを特徴とするPLL装置。
【請求項2】
制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ/ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分(I成分)、直交成分(Q成分)を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のI成分、Q成分を出力する比較信号出力部と、
前記帰還信号のI成分、Q成分と、前記比較信号のI成分、Q成分とに基づき、前記
帰還信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差をディジタル/アナログ変換するディジタル/アナログ変換部と、
前記アナログ変換後の位相差に対応する制御電圧値を前記電圧制御発振部に供給するためのループフィルタと、を備えたことを特徴とするPLL装置。
【請求項3】
前記アナログ/ディジタル変換部に動作クロックを供給する動作クロック供給部を備え、前記動作クロック供給部から供給される動作クロックとして、前記出力信号よりも低雑音の周波数信号を用いることを特徴とする請求項1または2に記載のPLL装置。
【請求項4】
前記動作クロック供給部から、前記アナログ/ディジタル変換部と前記ディジタル/アナログ変換部とに共通の動作クロックを供給することを特徴とする請求項3に記載のPLL装置。
【請求項5】
前記直交復調部は、ディジタルの帰還信号をヒルベルト変換して前記Q成分を得るヒルベルトフィルタを含むことを特徴とする請求項1ないし4のいずれか一つに記載のPLL装置。
【請求項6】
前記比較信号出力部は、前記比較信号の振幅を前記I成分として出力し、この比較信号から位相が90°ずれた周波数信号の振幅を前記Q成分として出力するDDSであることを特徴とする請求項1ないし5のいずれか一つに記載のPLL装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、位相雑音の低い周波数信号を出力する技術に関する。
【背景技術】
【0002】
電圧制御発振器(VCO:Voltage Controlled Oscillator)から出力される周波数信号を安定化させる技術として、PLL(Phased Locked Loop)装置が知られている。PLL装置は、VCOから出力され、必要に応じて分周された周波数信号と、安定な基準周波数信号との位相比較を行い、その位相差に応じてVCOの制御電圧を調節することにより、安定した周波数信号を得る。
【0003】
例えば移動局における局発振部や無線通信機器の試験用信号源、放送機器などにおいては、周波数シンセサイザなどの標準信号発生器が用いられており、PLL装置はこのような機器に利用される。一般に通信分野において、他のチャンネルとの混信を避けるために雑音が少ないことが要求される。特に、近年のように電波が過密化している状況下では雑音が少なく、周波数安定性の高いPLL装置が求められている。
【0004】
ここで特許文献1には、VCOから出力された周波数信号をディジタル変換した後、周波数ω0/2πの正弦波信号で直交検波を行い、これらの信号の周波数差に対応し、複素表示された回転ベクトルを取り出す周波数シンセサイザが記載されている。当該周波数シンセサイザにおいては、VCOの設定出力周波数に対応して計算された回転ベクトルの周波数と、実際に得られた回転ベクトルの周波数との差分値に基づいてVCOの制御電圧が調節される。
しかしながら、当該技術はPLL装置から出力される周波数信号の位相雑音の抑圧に着目した技術ではない。
【先行技術文献】
【特許文献】
【0005】
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明はこのような事情の下になされたものであり、位相雑音の低い周波数信号を出力することが可能なPLL装置を提供する。
【課題を解決するための手段】
【0007】
本発明に係るPLL装置は、制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ/ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分(I成分)、直交成分(Q成分)を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のI成分、Q成分を出力する比較信号出力部と、
前記帰還信号のI成分、Q成分と、前記比較信号のI成分、Q成分とに基づき、前記帰還信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差に対応する制御電圧値を出力するループフィルタと、
前記ループフィルタにて得られた制御電圧値をディジタル/アナログ変換し、制御電圧として前記電圧制御発振部に供給するためのディジタル/アナログ変換部と、を備えたことを特徴とする。
【0008】
また、他の発明のPLL装置は、制御電圧に応じた周波数を持つアナログの出力信号を発振する電圧制御発振部と、
前記出力信号、または当該出力信号を予め設定した分周数で分周して得られた分周信号を帰還信号としてディジタルに変換するアナログ/ディジタル変換部と、
前記ディジタルの帰還信号を直交復調して同相成分(I成分)、直交成分(Q成分)を取得する直交復調部と、
前記帰還信号が前記出力信号である場合は、前記出力信号の設定周波数を持ち、前記帰還信号が前記分周信号である場合は、前記設定周波数を前記分周数で分周した周波数を持つ比較信号のI成分、Q成分を出力する比較信号出力部と、
前記帰還信号のI成分、Q成分と、前記比較信号のI成分、Q成分とに基づき、前記帰還信号と前記比較信号との位相差を求める位相差検出部と、
前記位相差検出部にて求めた位相差をディジタル/アナログ変換するディジタル/アナログ変換部と、
前記アナログ変換後の位相差に対応する制御電圧値を前記電圧制御発振部に供給するためのループフィルタと、を備えたことを特徴とする。
【0009】
上述の各PLL装置は、以下の構成を備えていてもよい。
(a)前記アナログ/ディジタル変換部に動作クロックを供給する動作クロック供給部を備え、前記動作クロック供給部から供給される動作クロックとして、前記出力信号よりも低雑音の周波数信号を用いること。前記動作クロック供給部から、前記アナログ/ディジタル変換部と前記ディジタル/アナログ変換部とに共通の動作クロックを供給すること。
(b)前記直交復調部は、ディジタルの帰還信号をヒルベルト変換して前記Q成分を得るヒルベルトフィルタを含むこと。
(c)前記比較信号出力部は、前記比較信号の振幅を前記I成分として出力し、この比較信号から位相が90°ずれた周波数信号の振幅を前記Q成分として出力するDDSであること。
【発明の効果】
【0010】
本発明によれば、電圧制御発振部の出力信号から得られたディジタルの帰還信号のI成分、Q成分と、出力信号の設定周波数に対応する周波数を持つディジタルの比較信号のI成分、Q成分とを比較してこれらの信号の位相差を求めることにより出力信号の位相雑音を低減できる。
【図面の簡単な説明】
【0011】
【
図2】実施形態に係るPLL装置のブロック図である。
【
図3】前記PLL装置に係る位相雑音の特性図である。
【発明を実施するための形態】
【0012】
初めに、
図1を参照しながら位相雑音特性に関し、従来のアナログPLL装置が持つ課題について説明する。
VCO1からは、外部及び分周器61へ向けて、周波数信号である出力信号が出力される。分周器61にてN分周された周波数信号は、帰還信号として位相比較器63へ入力され、外部の基準信号源62から供給された基準信号との位相比較が行われる。位相比較器63は位相差に対応するパルス幅を持つ信号を出力し、チャージポンプ64にて前記パルス幅に応じた平均電流または平均電圧を持つパルス信号を出力する。ループフィルタ5はチャージポンプ64から出力されたパルス信号を平均化して、前記周波数差に対応する制御電圧をVCO1に供給する。
【0013】
上述の構成を備えるPLL装置において、
図3に例示するように、VCO1単体での位相雑音特性は、設定周波数であるキャリア周波数(本例では950MHz)の近傍位置から、周波数差(オフセット周波数)が大きくなるにつれて傾きが徐々になだらかになった後、フロア雑音となる。
PLL装置は、VCO1の出力信号を分周して得られた帰還信号の位相と、基準信号の位相とを同期させることにより、位相雑音が抑圧された安定した周波数信号を得ることができる。
【0014】
上述のPLL装置の原理によれば、VCO1よりも十分に位相雑音が低い基準信号を用いれば、位相雑音特性が基準信号に一致した、高品質の出力周波数が得られるようにも思える。しかしながら、実際の出力周波数の位相雑音は、PLL装置を構成する各機器に起因する位相雑音の影響も受ける。
なお、
図3に示す例において、基準信号の中心周波数は270MHzであるが、同図中には、中心周波数を950MHzに換算したものを示してある。
【0015】
ここで、PLL装置の過渡応答特性に係る2つの指数であるダンピングファクタζ、及び自然周波数fnとループフィルタ5のカットオフ周波数fLFとの間には下記(1)式の関係がある。
fn=fLF/(2ζ) …(1)
また、自然周波数fnは、下記(2)式で表される。
fn={(Kp・Kv)/(N・A)}0.5/(2π) …(2)
但し、Kpは位相比較器63のゲイン、KvはVCO1のゲイン、Nは分周器61の分周数、Aはループフィルタ5により決まる定数である。
【0016】
通常、ダンピングファクタζはおよそ0.7に設定されるので、(1)より自然周波数fnはループフィルタ5のカットオフ周波数fLFよりも低い。従って、キャリア周波数から自然周波数までの周波数差範囲は、PLL装置の作用により、位相雑音が基準信号と同程度まで抑圧される領域といえる。
【0017】
しかしながら従来構成のPLL装置では、
図3中に破線で示すように、周波数差が大きくなるに連れ、PLL装置の出力周波数に対する位相雑音の抑圧効果が徐々に低下した後、位相雑音はほぼ一定(
図3の例では-120dBc/Hz程度)になってしまう。
【0018】
発明者は、基準信号の位相雑音からの主要な増加要因は、分周器61における分周数に応じて発生する位相雑音(20log(10N)、Nは分周数)、位相比較器63及びチャージポンプ64にて発生する雑音電力、PLL装置により抑圧された後のVCO1の雑音電力に起因するものであることを特定した。これらのうち、位相比較器63及びチャージポンプ64の雑音電力は、10dB分程度を占める大きな要因であることが分かった。
【0019】
一般に、PLL装置の過渡応答特性を向上させるためには、自然周波数f
nを高くすることが好ましい。しかしながら(1)式によると、自然周波数を高くした場合は、ループフィルタ5のカットオフ周波数も高くなり、上述のPLL装置内の各機器に起因する位相雑音が顕在化する領域が広がってしまう。
そこで本実施形態のPLL装置は、従来の位相比較器63及びチャージポンプ64に替えて、位相雑音の発生しにくい位相比較手法を採用することにより、出力信号の位相雑音の低減を図っている。以下、
図2を参照しながら、実施の形態に係るPLL装置の構成について説明する。なお、
図2において、
図1を用いて説明したものと共通の構成要素には、
図1にて用いたものと同じ符号を付してある。
【0020】
本例のPLL装置は、VCO1から出力される出力信号を帰還信号として用いる。既述のように、分周器61にて発生する位相雑音を削減するため、
図1に示す例では分周器61を設けていないが、必要に応じて分周器61を設け、分周信号を帰還信号としてもよい。
【0021】
帰還信号は、アナログ/ディジタル変換部(ADC:Analog Digital Converter)21に入力されてディジタルに変換される。ここで、ADC21を動作させる動作クロックは、キャリア周波数の近傍領域における位相雑音特性を決めるので、
図1を用いて説明した従来のPLL装置で位相比較に用いられる基準信号と同程度に位相雑音特性の良いものを用いることが好ましい。
この観点で、動作クロックの中心周波数がキャリア周波数と一致するように換算したとき、オフセット周波数が100Hz~10kHzの範囲で、出力信号よりも40~70dBc/Hz位相雑音が低いものを用いることが好ましい。
【0022】
動作クロックの周波数が、出力信号の設定周波数(キャリア周波数)の2倍以下であるアンダーサンプリングを行っても位相雑音の特性は劣化しない。但し、折り返し周波数の現れる位置を特定して、後段のLPF11にて除去可能な位置に折り返し周波数が現れることを確認する必要がある。
【0023】
ADC21にてディジタル化された帰還信号は、直交復調部3にて直交復調され、同相成分(I成分;I_1)と直交成分(Q成分;Q_1)とを取得する処理が行われる。例えば直交復調部3はヒルベルトフィルタにより構成され、ディジタルの帰還信号をそのままI成分として出力し、当該帰還信号をヒルベルト変換して、位相を90°進めた信号をQ成分として出力する。
ヒルベルトフィルタは演算処理が簡素なので、演算処理に伴うレイテンシーの増加を抑えることができる。レイテンシーを小さく抑えることにより、ループフィルタ5のループ大域幅を広げても、位相雑音の増大を抑制することができる。
【0024】
なお、直交復調部3はヒルベルトフィルタにより構成する場合に限定されるものではない。例えば所定の周波数信号と、この周波数信号から位相が90°進んだ周波数信号とを用いてディジタルの帰還信の直交検波を行い、I成分、Q成分を取り出してもよい。
【0025】
直交復調部3から出力された帰還信号のIQ成分(IQ_1=(I_1,Q_1)に対しては、DDS(Direct Digital Synthesizer)部41から出力された比較信号のI成分(I_2)、Q成分(Q_2)との位相差を求める演算が行われる。DDS部41を含む、本PLL装置のディジタル回路は、例えばFPGA(Field-Programmable Gate Array)により構成する場合を例示できる。このとき、FPGAの動作クロック(DDS部41の動作クロック)については、FPGAを正常に作動させることができるものであれば、位相雑音特性に係る制約はない。
【0026】
DDS部41に対しては、VCO1の設定周波数と、DDS部41の動作クロックの周波数とから求めた設定データ(f_data)が入力される。DDS部41は、この設定データに基づき不図示のテーブルに格納された振幅データを読み出して、設定周波数を持つ比較信号のI成分(I_2)を出力する。当該DDS部41は、前記I成分より位相が90°進んだQ成分(Q_2)を並行して出力する構成となっている。DDS部41は本例の比較信号出力部に相当する。
なお、帰還信号が分周器61で分周されている場合は、DDS部41は設定周波数を分周数Nで分周した周波数を持つ比較信号のI成分、Q成分を出力する。
【0027】
位相ローテータ4は、直交復調部3から取得した帰還信号のIQ_1=(I_1,Q_1)と、DDS部41から取得した比較信号のIQ_2=(I_1,Q_1)の共役数IQ_2’=(I_1,-Q_1)との乗算を行い、e(jω1t)×e(-ω2t)=e(j(ω1-ω2)t)を求める。ここで、ω1、ω2は、各々、帰還信号、比較信号の角速度である。
【0028】
帰還信号と比較信号との位相差が十分に小さいとき、当該位相差((ω1-ω2)t)は、前記乗算値のQ成分(「Q_3」とする)の値にほぼ等しい。そこで位相ローテータ4は、前記Q_3を帰還信号と比較信号との位相差としてループフィルタ5に出力する。位相ローテータ4は、本例の位相差検出部に相当する。
【0029】
ループフィルタ5は、位相ローテータ4にて求めた位相差Q_3に対応するディジタルの制御電圧値として出力し、ディジタル/アナログ変換部(DAC: Digital Analog Converter)22は当該制御電圧値をアナログに変換して制御電圧とする。ここで、ADC21と同様の理由で、DAC22の動作クロックについても、基準信号と同程度に位相雑音特性の良いものを用いることが好ましい。
【0030】
LPF11は、ADC21にてアンダーサンプリングが行われている場合に発生する折り返し周波数を含む高周波成分を除去し、制御電圧としてVCO1に供給する。
上述の構成を備えた実施形態に係るPLL装置によれば、
図3中に太い実線で示すように、破線で示した従来PLL装置にて位相雑音がほぼ一定になる領域での特性を改善することができた。なお、この特性改善のうち、従来PLL装置に設けられていた分周器61を設けていないことに伴う改善は、既述のように「20log(10N)、Nは分周数」に相当する。また、300Hz近傍のハムスプリアス(低周波領域の不要スプリアス)を除けば90dBc以下のスプリアスは3本であり、スプリアス特性も優れている。
【0031】
上述の構成を備えるPLL装置によれば、VCO1の出力信号から得られたディジタルの帰還信号のI成分、Q成分と、出力信号の設定周波数に対応する周波数を持つディジタルの比較信号のI成分、Q成分とを比較してこれらの信号の位相差を求めることにより出力信号の位相雑音を低減できる。
【0032】
ここで
図2には、ループフィルタ5の後段にDAC22を配置したPLL装置の例を示したが、これらの機器5、22の配置を入れ替えてもよい。
即ち、位相ローテータ4にて求めた位相差Q_3をDAC22にてアナログに変換し、次いで、ループフィルタ5がアナログの位相差に対応する制御電圧を出力し、VCO1に向けて供給する構成としてもよい。
【0033】
このように、PLL装置を構成する機器の位相雑音が低くなっているので、PLL装置の過渡応答特性を向上させるため、自然周波数fnを高く設定すると共に、ループフィルタ5のカットオフ周波数を高くしたとしても、位相雑音特性の悪化が抑えられる。
【符号の説明】
【0034】
1 VCO
21 ADC
22 DAC
3 直交復調部
4 位相ローテータ
41 DDS部
5 ループフィルタ
62 基準信号源