特許 7263539 クロック分配共振器システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-14

(45)【発行日】2023-04-24

(54)【発明の名称】クロック分配共振器システム

(51)【国際特許分類】

   G06F 1/10 20060101AFI20230417BHJP

【ＦＩ】

G06F1/10 511

【請求項の数】 15

(21)【出願番号】P 2021554394

(86)(22)【出願日】2020-02-11

(65)【公表番号】

(43)【公表日】2022-05-06

(86)【国際出願番号】 US2020017701

(87)【国際公開番号】W WO2020185341

(87)【国際公開日】2020-09-17

【審査請求日】2021-09-29

(31)【優先権主張番号】16/352,558

(32)【優先日】2019-03-13

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】520128820

【氏名又は名称】ノースロップ グラマン システムズ コーポレーション

(74)【代理人】

【識別番号】100105957

【弁理士】

【氏名又は名称】恩田 誠

(74)【代理人】

【識別番号】100068755

【弁理士】

【氏名又は名称】恩田 博宣

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ストロング、ジョシュア エイ．

(72)【発明者】

【氏名】ニールセン、マックス イー．

(72)【発明者】

【氏名】タラノフ、ウラジミール ブイ．

(72)【発明者】

【氏名】オグニカ、テミトペ オルムイワ

【審査官】松浦 かおり

(56)【参考文献】

【文献】米国特許第０６０９８１７６（ＵＳ，Ａ）

【文献】特開２００７－００５９５９（ＪＰ，Ａ）

【文献】特開２００７－２７２７９６（ＪＰ，Ａ）

【文献】米国特許第０６１８４７３６（ＵＳ，Ｂ１）

【文献】特開平０８－０５４９５７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／０４ － １／１４

Ｈ０３Ｋ ３／００ － ３／８６

Ｈ０３Ｋ ５／００ － ５／０２

Ｈ０３Ｋ ５／０８ － ５／１２５４

Ｈ０３Ｋ ５／１５ － ５／２６

Ｈ０３Ｋ １９／０９８－１９／２３

Ｈ０３Ｋ ９９／００

(57)【特許請求の範囲】

【請求項1】

クロック分配共振器システムであって、
所定の波長を有するクロック信号を生成するように構成されたクロックソースと、
前記クロック信号の波長に応じて規定された第１の所定の長さを有し、前記クロックソースに結合されて前記クロック信号を伝搬する主伝送ラインと、
前記クロック信号の波長に応じて規定された、前記第１の所定の長さとは異なる第２の所定の長さを各々有し、前記主伝送ラインに各々結合されて前記クロック信号を伝搬する複数の伝送ライン分岐と、
前記複数の伝送ライン分岐にそれぞれ結合された複数のクロック分配ネットワークと、を備え、前記複数のクロック分配ネットワークの各々は複数の並列な定在波共振器を含み、前記複数の並列な定在波共振器の各々に複数の回路が結合されており、前記複数のクロック分配ネットワークは、前記複数の回路の各々に前記クロック信号を供給して当該関連する複数の回路をクロック同期させるように構成されている、クロック分配共振器システム。

【請求項2】

前記クロック信号が正弦波クロック信号である、請求項１に記載のクロック分配共振器システム。

【請求項3】

前記第１の所定の長さが、前記クロック信号の前記所定の波長の１／４周期の奇数倍である、請求項１に記載のクロック分配共振器システム。

【請求項4】

前記第２の所定の長さが、前記クロック信号の前記所定の波長の半周期の倍数である、請求項１に記載のクロック分配共振器システム。

【請求項5】

前記複数のクロック分配ネットワークの各々が、前記複数の伝送ライン分岐を介して他の複数のクロック分配ネットワークの各々から前記所定の波長の整数倍で分離されている、請求項１に記載のクロック分配共振器システム。

【請求項6】

前記主伝送ラインおよび前記複数の伝送ライン分岐は、前記クロックソースと各前記クロック分配ネットワークとの間の総インピーダンスが略５０Ω以下となるように配置されている、請求項１に記載のクロック分配共振器システム。

【請求項7】

前記複数の伝送ライン分岐が複数の第１の伝送ライン分岐であり、前記クロック分配共振器システムはさらに第２の伝送ライン分岐の複数のセットを備えており、前記第２の伝送ライン分岐の複数のセットの各々が前記複数の第１の伝送ライン分岐の１つに結合されており、前記複数のクロック分配ネットワークの各々が前記第２の伝送ライン分岐の複数のセットのうちの対応する１つに関連する伝送ライン分岐に結合されて伝送ライン分岐の樹枝状ネットワークを形成している、請求項１に記載のクロック分配共振器システム。

【請求項8】

前記複数の第１の伝送ライン分岐の各々および前記第２の伝送ライン分岐の複数のセットの各々の各伝送ライン分岐が、前記第２の所定の長さを有している、請求項７に記載のクロック分配共振器システム。

【請求項9】

前記複数の回路の第１の部分が第１の集積回路（ＩＣ）チップ上に配置されており、前記複数の回路の第２の部分が第２のＩＣチップ上に配置されている、請求項１に記載のクロック分配共振器システム。

【請求項10】

前記複数の回路の第１の部分が第１のプリント回路基板（ＰＣＢ）上に配置されており、前記複数の回路の第２の部分が第２のＰＣＢ上に配置されている、請求項１に記載のクロック分配共振器システム。

【請求項11】

前記複数のクロック分配ネットワークの各々は、前記複数の回路の各々に前記クロック信号を結合するように構成された動的ゼロ次共振器（ＤｙｎａＺＯＲ）として配置されている、請求項１に記載のクロック分配共振器システム。

【請求項12】

クロック分配共振器システムであって、
所定の波長を有する正弦波クロック信号を生成するように構成されたクロックソースと、
前記正弦波クロック信号の前記所定の波長の１／４周期の奇数倍として規定された長さを有し、前記クロックソースに結合されて前記正弦波クロック信号を伝搬する主伝送ラインと、
前記正弦波クロック信号の前記所定の波長の半周期の倍数として規定された長さを各々有し、前記主伝送ラインに各々結合されて前記正弦波クロック信号を伝搬する複数の伝送ライン分岐と、
前記複数の伝送ライン分岐にそれぞれ結合された複数のクロック分配ネットワークと、を備え、前記複数のクロック分配ネットワークの各々は複数の並列な定在波共振器を含み、前記複数の並列な定在波共振器の各々に複数の回路が結合されており、前記複数のクロック分配ネットワークは、前記複数の回路の各々に前記正弦波クロック信号を供給して当該関連する複数の回路をクロック同期させるように構成されている、クロック分配共振器システム。

【請求項13】

前記主伝送ラインおよび前記複数の伝送ライン分岐は、前記クロックソースと各前記クロック分配ネットワークとの間の総インピーダンスが略５０Ω以下となるように配置されている、請求項１２に記載のクロック分配共振器システム。

【請求項14】

前記複数の伝送ライン分岐が複数の第１の伝送ライン分岐であり、前記クロック分配共振器システムはさらに第２の伝送ライン分岐の複数のセットを備えており、前記第２の伝送ライン分岐の複数のセットの各々が前記複数の第１の伝送ライン分岐の１つに結合されており、前記複数のクロック分配ネットワークの各々が前記第２の伝送ライン分岐の複数のセットのうちの対応する１つに関連する伝送ライン分岐に結合されて伝送ライン分岐の樹枝状ネットワークを形成している、請求項１２に記載のクロック分配共振器システム。

【請求項15】

前記複数のクロック分配ネットワークの各々は、前記複数の回路の各々に前記正弦波クロック信号を誘導結合するように構成された動的ゼロ次共振器（ＤｙｎａＺＯＲ）として配置されている、請求項１２に記載のクロック分配共振器システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概してコンピュータシステム、具体的には、クロック分配共振器システムに関する。本出願は、２０１９年３月１３日に出願された米国特許出願第１６／３５２，５５８号の優先権を主張し、その全体が本明細書に組み込まれる。

【背景技術】

【0002】

論理機能を実装する典型的な回路は、データを同期させるためおよび／または論理機能の時間ベースフローを提供するためにクロックに基づいて動作し得る。相補型金属酸化膜半導体（ＣＭＯＳ）技術に基づく回路は、所与の論理回路またはゲートが１つまたは複数の入力でデータをキャプチャしてデータを処理したり他の論理機能に転送したりするタイミングを示すのにクロックを使用し得る。したがって、所与のクロックは、回路内の種々のデバイスにクロック信号を供給して必要なタイミング情報を供給することによりデータ転送およびタイミング機能を実質的に同期させることができる。また、レシプロカル量子論理（ＲＱＬ）回路などの他の種類の回路はクロック信号を使用し得る。ＲＱＬ回路は、例えば、実質的に安定した周波数を有する正弦波信号として供給されるクロックに基づくタイミング情報を使用し得る。

【発明の概要】

【0003】

一実施形態は、クロック分配共振器システムを含む。当該システムは、所定の波長を有するクロック信号を生成するように構成されたクロックソースと、前記クロック信号の波長に応じて規定された第１の所定の長さを有し、前記クロックソースに結合されて前記クロック信号を伝搬する主伝送ラインとを含む。また、当該システムは、前記主伝送ラインに各々結合されて前記クロック信号を伝搬する複数の伝送ライン分岐を含む。前記複数の伝送ライン分岐の各々は、前記第１の所定の長さとは異なる第２の所定の長さを有する。当該システムはさらに、前記複数の伝送ライン分岐にそれぞれ結合され、前記クロック信号を複数の回路の各々に供給して当該関連する複数の回路をクロック同期させるように構成された複数のクロック分配ネットワークを含む。

【0004】

別の実施形態は、クロック分配共振器システムを含む。当該システムは、所定の波長を有する正弦波クロック信号を生成するように構成されたクロックソースと、前記正弦波クロック信号の前記所定の波長の１／４周期の奇数倍として規定された長さを有し、前記クロックソースに結合されて前記正弦波クロック信号を伝搬する主伝送ラインとを含む。また、当該システムは、前記主伝送ラインに各々結合されて前記正弦波クロック信号を伝搬する複数の伝送ライン分岐を含む。前記複数の伝送ライン分岐の各々は、前記正弦波クロック信号の前記所定の波長の半周期の倍数として規定された長さを有する。当該システムはさらに、前記複数の伝送ライン分岐にそれぞれ結合され、前記正弦波クロック信号を複数の回路の各々に供給して当該関連する複数の回路をクロック同期させるように構成された複数のクロック分配ネットワークを含む。

【0005】

別の実施形態は、クロック分配共振器システムを含む。当該システムは、所定の波長を有する正弦波クロック信号を生成するように構成されたクロックソースと、前記正弦波クロック信号の波長に応じて規定された第１の所定の長さを有し、前記クロックソースに結合されて前記正弦波クロック信号を伝搬する主伝送ラインとを含む。また、当該システムは、前記主伝送ラインに各々結合されて前記正弦波クロック信号を伝搬する複数の伝送ライン分岐を含む。前記複数の伝送ライン分岐の各々は、前記正弦波クロック信号の波長に応じて規定された第２の所定の長さを有する。前記第２の所定の長さは、前記第１の所定の長さとは異なり得る。前記主伝送ラインおよび前記複数の伝送ライン分岐は、前記クロックソースと各前記クロック分配ネットワークとの間の総インピーダンスが略５０Ω以下となるように配置され得る。当該システムはさらに、前記複数の伝送ライン分岐にそれぞれ結合され、前記正弦波クロック信号を複数の回路の各々に供給して当該関連する複数の回路をクロック同期させるように構成された複数のクロック分配ネットワークを含む。

【図面の簡単な説明】

【0006】

【図1】クロック分配共振器システムの一例を示す図。

【図2】クロック分配共振器システムの一例を示す図。

【図3】クロック分配共振器システムの別の例を示す図。

【発明を実施するための形態】

【0007】

本発明は、概してコンピュータシステム、具体的には、クロック分配共振器システムに関する。クロック分配共振器システムは、正弦波クロック信号などのクロック信号を複数のクロック分配ネットワークに分配するように実装され得る。複数のクロック分配ネットワークは、単一の集積回路（ＩＣ）チップ、複数のＩＣチップ間、あるいは、１つまたは複数のプリント回路基板（ＰＣＢ）間に関連付けられる回路などのような１つまたは複数の個別の回路にクロック信号を供給するように構成されている。例えば、複数のクロック分配ネットワークは、米国特許出願第１５／８１６，５１８号に記載されその全体が参照によって本明細書に組み込まれる共振器「スパイン」（spine）および「リブ」（rib）構成を実装する動的ゼロ次共振器（dynamic zeroth-order resonator）（「ＤｙｎａＺＯＲ」）として配置され得る。したがって、複数のクロック分配ネットワークは各々、関連する回路にクロック信号を誘導結合するなどのために超伝導環境で実装され得る。その結果、クロック分配共振器システムは、空間的に分離された多数の回路、または極めて大きな回路にクロック信号を供給して、当該回路の機能の極めて高速な（例えば、１０ＧＨｚ以上の）同期を容易にすることができる。

【0008】

一例として、クロック分配共振器システムは、クロック信号を生成するためのクロック生成器を含み得るとともに、クロック信号を複数の伝送ライン分岐に伝搬するように構成された主伝送ラインを含み得る。例えば、主伝送ラインおよび伝送ライン分岐は、樹枝状ネットワーク（dendritic network）として配置されて、樹枝状ネットワークの複数の層に沿った複数の伝送ライン分岐に、クロック信号の複数の分割を供給し得る。主伝送ラインは、クロック信号の所定の波長に関連する所定の長さを有し得る。例えば、主伝送ラインは、クロック信号の所定の波長λの１／４周期の奇数倍（例えば、λ／４）の長さを有し得る。主伝送ラインから分岐する各伝送ライン分岐も同様に、クロック信号の所定の波長に関連する所定の長さを有し得るが、伝送ライン分岐の長さは、主伝送ラインの長さとは異なる。例えば、伝送ライン分岐は、クロック信号の所定の波長の半周期の倍数（例えば、λ／２）の長さを有し得る。したがって、各２つのクロック分配ネットワークは、クロック信号の波長λの整数倍で互いに分離され得る。主伝送ラインおよび伝送ライン分岐の長さを適切に選択することにより、ゼロ次モードでいくつかのクロック分配ネットワークの各々に均一な位相および振幅のクロック信号を供給することができる。また、主伝送ラインおよび伝送ライン分岐のインピーダンスを適切に選択することにより、高次周波数モードの影響を軽減して、クロック分配共振器システムにより各回路に供給されるクロック信号の均一性を維持することができる。

【0009】

図１は、クロック分配共振器システム１０の例示的な図を示す。クロック分配共振器システム１０は、レシプロカル量子論理（ＲＱＬ）回路設計などの種々の用途に実装され得る。例えば、クロック分配共振器システム１０は、集積回路（ＩＣ）チップ、プリント回路基板（ＰＣＢ）、あるいは、複数のＩＣチップおよび／または複数のＰＣＢに実装され得るか、もしくは、ＩＣチップの一部、ＰＣＢの一部、あるいは複数のＩＣチップおよび／または複数のＰＣＢの一部として実装され得る。

【0010】

クロック分配共振器システム１０は、クロックソース１２を含む。クロックソース１２は、所定の周波数（例えば、１～２０ＧＨｚ）で正弦波クロック信号などのクロック信号ＣＬＫを生成するように構成され得る。一例として、クロックソース１２は、本明細書に記載されるように、クロック分配共振器システム１０が実装されるＩＣチップおよび／またはＰＣＢに亘って分布し得る１つまたは複数の回路１４の各々に安定した周波数基準を提供するように構成された種々の発振器のいずれかとして構成され得る。図１の例では、クロックソース１２は、クロック信号ＣＬＫを複数の伝送ライン分岐１８に伝搬するように構成された主伝送ライン１６に結合されている。伝送ライン分岐１８は、主伝送ライン１６と伝送ライン分岐１８とによる樹枝状配置を形成するように、主伝送ライン１６から分岐し得る。本明細書に記載されるように、樹枝状配置は複数の層を含むことで、所与の層における伝送ライン分岐１８の第１の部分の各々が次の層の伝送ライン分岐１８の別個のセットに分岐され得る。

【0011】

一例として、主伝送ライン１６は、クロック信号ＣＬＫの所定の波長λに関連する所定の長さを有し得る。例えば、主伝送ライン１６は、クロック信号ＣＬＫの所定の波長λの１／４周期の奇数倍（例えば、λ／４、３λ／４、５λ／４など）の長さを有し得る。結果として、クロック信号ＣＬＫは、クロック信号ＣＬＫの最大振幅を伝送ライン分岐１８に供給し得る波腹（anti-node）で主伝送ライン１６の端部に供給され得る。別の例として、主伝送ライン１６から分岐する伝送ライン分岐１８の各々は、同様にクロック信号ＣＬＫの所定の波長λに関連する所定の長さを有し得るが、伝送ライン分岐１８の長さは、主伝送ライン１６の長さとは異なる。例えば、伝送ライン分岐１８は、クロック信号ＣＬＫの所定の波長λの半周期の倍数（例えば、λ／２、λ、３λ／２、２λなど）の長さを有し得る。例えば、樹枝状配置の各層における各伝送ライン分岐１８は、同一の所定の長さを有し得る。このため、各伝送ライン分岐１８の各端部は、クロック信号ＣＬＫの波腹に関連付けられて主伝送ライン１６に対する遠位端で最大振幅を提供し得る。

【0012】

図１の例では、伝送ライン分岐１８は、複数のクロック分配ネットワーク２０の各々にクロック信号ＣＬＫを供給する。本明細書に記載されるように、「クロック分配ネットワーク」という用語は、クロック信号ＣＬＫを回路１４の１つに供給するように構成された回路または物理的共振器構成に対応する。一例として、各クロック分配ネットワーク２０は、共振器「スパイン」および「リブ」構成を実装する動的ゼロ次共振器（「ＤｙｎａＺＯＲ」）に対応し得る。したがって、各クロック分配ネットワーク２０は、関連する回路１４にクロック信号ＣＬＫを誘導結合するなどのために超伝導環境で実装され得る。クロック分配ネットワーク２０は、例えば、樹枝状配置の最も低い階層において伝送ライン分岐１８の各々に関連付けられ得る。また、伝送ライン分岐１８はクロック信号ＣＬＫの所定の波長λの半周期の倍数の長さを有し得るので、各２つのクロック分配ネットワークは、クロック信号ＣＬＫの波長λの整数倍で互いに分離され得る。したがって、主伝送ライン１６および伝送ライン分岐１８の長さを適切に選択することにより、ゼロ次モードでいくつかのクロック分配ネットワーク２０の各々に均一な位相および振幅のクロック信号ＣＬＫを供給することができる。また、主伝送ライン１６および伝送ライン分岐１８のインピーダンスを適切に選択することにより、高次周波数モードの影響を軽減して、クロック分配共振器システム１０により各回路１４に供給されるクロック信号ＣＬＫの均一性を維持することができる。

【0013】

図２は、クロック分配共振器システム５０の一例を示す。クロック分配共振器システム５０は、図１の例におけるクロック分配共振器システム１０に対応し得る。したがって、以下の図２の例の説明では、図１の例を参照する。上記と同様に、クロック分配共振器システム５０は種々の用途に実装されて、ＩＣチップ、ＰＣＢ、あるいは、複数のＩＣチップおよび／または複数のＰＣＢに亘り分布し得る種々の異なる回路にクロック信号ＣＬＫを供給し得る。

【0014】

クロック分配共振器システム５０は、所定の周波数（例えば、１０ＧＨｚ以上）で正弦波クロック信号などのクロック信号ＣＬＫを生成するように構成されたクロックソース５２を含む。クロックソース５２は、複数（Ｎ個）の伝送ライン分岐５６（「ＴＬ_１」～「ＴＬ_Ｎ」で示されており、Ｎは１よりも大きい正の整数である）にクロック信号ＣＬＫを伝搬するように構成された主伝送ライン５４に結合されている。図２の例では、主伝送ライン５４および伝送ライン分岐５６は樹枝状配置で構成されており、伝送ライン分岐５６が主伝送ライン５４から分岐して複数（Ｎ個）のクロック分配ネットワーク５８（「ＣＮ_１」～「ＣＮ_Ｎ」で示されている）の各々にクロック信号ＣＬＫを供給する。したがって、クロック分配ネットワーク５８は、１つまたは複数の関連する回路（図２の例には示されていない）の各々にクロック信号ＣＬＫを供給して、当該回路にタイミングおよび他の機能を提供するように構成されている。本明細書に記載されるように、このクロック分配共振器システム５０の配置に基づいて、クロック信号ＣＬＫは、各回路に均一にかつ同期して供給され得る。

【0015】

一例として、主伝送ライン５４は、クロック信号ＣＬＫの所定の波長λに関連する所定の長さを有し得る。例えば、主伝送ライン５４は、クロック信号ＣＬＫの所定の波長λの１／４周期の奇数倍（例えば、λ／４、３λ／４、５λ／４など）の長さを有し得る。結果として、クロック信号ＣＬＫは、クロック信号ＣＬＫの最大振幅を伝送ライン分岐５６に供給し得る波腹で主伝送ライン５４の端部に供給され得る。また、主伝送ライン５４はクロック信号ＣＬＫの所定の波長λの１／４周期の奇数倍の長さを有し得るので、主伝送ライン５４は、クロック分配ネットワーク５８からクロックソース５２までの間で極めて高いインピーダンスをもたらす。

【0016】

別の例として、主伝送ライン５４から分岐する伝送ライン分岐５６の各々は、同様にクロック信号ＣＬＫの所定の波長λに関連する所定の長さを有し得るが、伝送ライン分岐５６の長さは主伝送ライン５４の長さとは異なる。例えば、伝送ライン分岐５６は、クロック信号ＣＬＫの所定の波長λの半周期の倍数（例えば、λ／２、λ、３λ／２、２λなど）の長さを有し得る。例えば、樹枝状配置の各層における各伝送ライン分岐５６は、同一の所定の長さを有し得る。このため、各伝送ライン分岐５６の各端部は、クロック信号ＣＬＫの波腹に関連付けられて主伝送ライン５４に対する遠位端で最大振幅を提供し得る。

【0017】

上記と同様に、各クロック分配ネットワーク５８は、共振器「スパイン」および「リブ」構成を実装するＤｙｎａＺＯＲに対応し得る。したがって、各クロック分配ネットワーク５８は、関連する回路にクロック信号ＣＬＫを誘導結合するなどのために超伝導環境で実装され得る。上記のように、伝送ライン分岐５６はクロック信号ＣＬＫの所定の波長λの半周期の倍数の長さを有し得るので、各２つのクロック分配ネットワークは、クロック信号ＣＬＫの波長λの整数倍で互いに分離され得る。結果として、各クロック分配ネットワーク５８間のインピーダンスは実質的に軽減されて各クロック分配ネットワーク５８間で略５０Ω以下のインピーダンスを提供し得る。したがって、主伝送ライン５４および伝送ライン分岐５６の長さを適切に選択することにより、ゼロ次モードでいくつかのクロック分配ネットワーク５８の各々に均一な位相および振幅のクロック信号ＣＬＫを供給することができる。また、主伝送ライン５４および伝送ライン分岐５６のインピーダンスを適切に選択することにより、高次周波数モードの影響を軽減して、クロック分配共振器システム５０により各回路に供給されるクロック信号ＣＬＫの均一性を維持することができる。また、クロック分配共振器システム５０は能動部品を有さない受動回路として実装されており、したがって、クロック分配共振器システム５０を超伝導回路における実装に適したものとすることができる。

【0018】

図３は、クロック分配共振器システム１００の一例を示す。クロック分配共振器システム１００は、図１の例におけるクロック分配共振器システム１０に対応し得る。したがって、以下の図３の例の説明では、図１の例を参照する。上記と同様に、クロック分配共振器システム１００は種々の用途に実装されて、ＩＣチップ、ＰＣＢ、あるいは、複数のＩＣチップおよび／または複数のＰＣＢに亘り分布し得る種々の異なる回路にクロック信号ＣＬＫを供給し得る。クロック分配共振器システム１００は、伝送ライン分岐の複数の層によるクロック分配共振器システム１００の樹枝状配置の例を示している。

【0019】

クロック分配共振器システム１００は、所定の周波数（例えば、１０ＧＨｚ以上）で正弦波クロック信号などのクロック信号ＣＬＫを生成するように構成されたクロックソース１０２を含む。クロックソース１０２は、複数（Ｎ個）の第１の伝送ライン分岐１０６（「ＴＬ_１」～「ＴＬ_Ｎ」で示されており、Ｎは１よりも大きい正の整数である）にクロック信号ＣＬＫを伝搬するように構成された主伝送ライン１０４に結合されている。第１の伝送ライン分岐１０６は、図３の例では１０８で示された第１の層に配置されている。したがって、伝送ライン分岐１０６は主伝送ライン１０４から分岐して、第２の伝送ライン分岐１１０の各セットにクロック信号ＣＬＫを供給する。第２の伝送ライン分岐１１０は、図３の例では１１２で示された第２の層に配置されている。

【0020】

図３の例において、第２の伝送ライン分岐１１０の各セットは、クロック信号ＣＬＫが供給される各第１の伝送ライン分岐１０６に対して同じまたは異なる数を有し得る。図３の例では、第１の伝送ライン「ＴＬ_１」からもたらされる第２の伝送ライン分岐１１０の第１のセットは、「ＴＬ_１_１」～「ＴＬ_１_Ｍ」として示されたＭ個の第２の伝送ライン分岐１１０を有する。同様に、Ｎ番目の伝送ライン「ＴＬ_Ｎ」からもたらされる第２の伝送ライン分岐１１０の最後のセットは、「ＴＬ_１_１」～「ＴＬ_１_Ｘ」として示されたＸ個の第２の伝送ライン分岐１１０を有する。したがって、数Ｍおよび数Ｘ、ならびに第１の伝送ライン１０６の１番目とＮ番目との間の第２の伝送ライン分岐１１０の複数のセットのうちいずれかのセットの数は、所与のセットと同じまたは異なる数の第２の伝送ライン１１０を有し得る。

【0021】

第２の伝送ライン分岐１１０の各々は、クロック分配ネットワーク１１４の対応する１つにクロック信号ＣＬＫを供給するように構成されている。各クロック分配ネットワーク１１４が第２の層１１２における第２の伝送ライン分岐１１０の対応する１つに関連付けられており、クロック分配共振器システム１００が、１番目の第１の伝送ライン分岐１０４から第１のクロック信号ＣＬＫが供給されるＸ個のクロック分配ネットワーク１１４と、Ｎ番目の第１の伝送ライン分岐１０４からクロック信号ＣＬＫが供給されるＹ個のクロック分配ネットワーク１１４とを含み得る。したがって、クロック分配ネットワーク１１４は、１つまたは複数の関連する回路（図３の例には示されていない）の各々にクロック信号ＣＬＫを供給して当該回路にタイミングおよび他の機能を提供するように構成されている。本明細書に記載されるように、このクロック分配共振器システム１００の配置に基づいて、クロック信号ＣＬＫは、各回路に均一にかつ同期して供給され得る。

【0022】

上記と同様に、主伝送ライン１０４は、クロック信号ＣＬＫの所定の波長λの１／４周期の奇数倍の所定の長さを有し得る。結果として、クロック信号ＣＬＫは、クロック信号ＣＬＫの最大振幅を伝送ライン分岐１０６に供給し得る波腹で主伝送ライン１０４の端部に供給され得る。上記と同様に、第１および第２の伝送ライン分岐１０６，１１０の各々は、クロック信号ＣＬＫの所定の波長λの半周期の倍数の長さを有し得る。第１の伝送ライン分岐１０６と第２の伝送ライン分岐１１０はすべて同じ所定の長さを有し得るが、それぞれ第１および第２の行１０８，１１２に関連付けられた第１および第２の伝送ライン分岐１０６，１１０に関して同じ所定の長さを有することに限定されない。

【0023】

したがって、主伝送ライン１０４はクロック信号ＣＬＫの所定の波長λの１／４周期の奇数倍の長さを有し得るので、主伝送ライン１０４は、クロック分配ネットワーク１１４からクロックソース１０２までの間で極めて高いインピーダンスをもたらす。したがって、各伝送ライン分岐１０６の各端部は、クロック信号ＣＬＫの波腹に関連付けられてクロック分配ネットワーク１１４に最大振幅を提供し得る。上記と同様に、各クロック分配ネットワーク１１４は、共振器「スパイン」および「リブ」構成を実装するＤｙｎａＺＯＲに対応し得る。したがって、各クロック分配ネットワーク１０８は、関連する回路にクロック信号ＣＬＫを誘導結合するなどのために超伝導環境で実装され得る。クロック分配共振器システム１００は、伝送ライン分岐１０８，１１２の樹枝状配置の２つの行１０８，１１２のみを示しているが、主伝送ライン１０４とクロック分配ネットワーク１１４とを相互接続する追加の行が存在し得ることが理解され得る。例えば、各第２の伝送ライン分岐１１０は、第３の行またはそれ以上の行で、第２の伝送ライン分岐１１０とクロック分配ネットワーク１１４とを相互接続する別のセットの第３の伝送ライン分岐を有し得る。伝送ライン分岐の所定の長さを維持し、超伝導環境における動作のために実質的に低いインピーダンスを維持することにより、クロック分配共振器システム１００は、多数の行の伝送ライン分岐に配置されて、多数のクロック分配ネットワーク１１４にクロック信号ＣＬＫを供給し、これにより、大きなＩＣチップ、複数のＩＣチップ、および／または、１つまたは複数のＰＣＢに亘り分布し得る関連する回路にクロック信号ＣＬＫを供給することができる。このように、クロック分配共振器システム１００は、種々の方法のうち任意の方法で配置され得る。

【0024】

以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの～」、「第１の～」、または「別の～」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書において使用される「含む」という用語は、含むがそれに限定されないことを意味する。「～に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
クロック分配共振器システムであって、
所定の波長を有するクロック信号を生成するように構成されたクロックソースと、
前記クロック信号の波長に応じて規定された第１の所定の長さを有し、前記クロックソースに結合されて前記クロック信号を伝搬する主伝送ラインと、
前記クロック信号の波長に応じて規定された、前記第１の所定の長さとは異なる第２の所定の長さを各々有し、前記主伝送ラインに各々結合されて前記クロック信号を伝搬する複数の伝送ライン分岐と、
前記複数の伝送ライン分岐にそれぞれ結合された複数のクロック分配ネットワークと、を備え、前記複数のクロック分配ネットワークの各々は複数の並列な定在波共振器を含み、前記複数の並列な定在波共振器の各々に複数の回路が結合されており、前記複数のクロック分配ネットワークは、前記複数の回路の各々に前記クロック信号を供給して当該関連する複数の回路をクロック同期させるように構成されている、クロック分配共振器システム。
（付記２）
前記クロック信号が正弦波クロック信号である、付記１に記載のクロック分配共振器システム。
（付記３）
前記第１の所定の長さが、前記クロック信号の前記所定の波長の１／４周期の奇数倍である、付記１に記載のクロック分配共振器システム。
（付記４）
前記第２の所定の長さが、前記クロック信号の前記所定の波長の半周期の倍数である、付記１に記載のクロック分配共振器システム。
（付記５）
前記複数のクロック分配ネットワークの各々が、前記複数の伝送ライン分岐を介して他の複数のクロック分配ネットワークの各々から前記所定の波長の整数倍で分離されている、付記１に記載のクロック分配共振器システム。
（付記６）
前記主伝送ラインおよび前記複数の伝送ライン分岐は、前記クロックソースと各前記クロック分配ネットワークとの間の総インピーダンスが略５０Ω以下となるように配置されている、付記１に記載のクロック分配共振器システム。
（付記７）
前記複数の伝送ライン分岐が複数の第１の伝送ライン分岐であり、前記クロック分配共振器システムはさらに第２の伝送ライン分岐の複数のセットを備えており、前記第２の伝送ライン分岐の複数のセットの各々が前記複数の第１の伝送ライン分岐の１つに結合されており、前記複数のクロック分配ネットワークの各々が前記第２の伝送ライン分岐の複数のセットのうちの対応する１つに関連する伝送ライン分岐に結合されて伝送ライン分岐の樹枝状ネットワークを形成している、付記１に記載のクロック分配共振器システム。
（付記８）
前記複数の第１の伝送ライン分岐の各々および前記第２の伝送ライン分岐の複数のセットの各々の各伝送ライン分岐が、前記第２の所定の長さを有している、付記７に記載のクロック分配共振器システム。
（付記９）
前記複数の回路の第１の部分が第１の集積回路（ＩＣ）チップ上に配置されており、前記複数の回路の第２の部分が第２のＩＣチップ上に配置されている、付記１に記載のクロック分配共振器システム。
（付記１０）
前記複数の回路の第１の部分が第１のプリント回路基板（ＰＣＢ）上に配置されており、前記複数の回路の第２の部分が第２のＰＣＢ上に配置されている、付記１に記載のクロック分配共振器システム。
（付記１１）
前記複数のクロック分配ネットワークの各々は、前記複数の回路の各々に前記クロック信号を結合するように構成された動的ゼロ次共振器（ＤｙｎａＺＯＲ）として配置されている、付記１に記載のクロック分配共振器システム。
（付記１２）
クロック分配共振器システムであって、
所定の波長を有する正弦波クロック信号を生成するように構成されたクロックソースと、
前記正弦波クロック信号の前記所定の波長の１／４周期の奇数倍として規定された長さを有し、前記クロックソースに結合されて前記正弦波クロック信号を伝搬する主伝送ラインと、
前記正弦波クロック信号の前記所定の波長の半周期の倍数として規定された長さを各々有し、前記主伝送ラインに各々結合されて前記正弦波クロック信号を伝搬する複数の伝送ライン分岐と、
前記複数の伝送ライン分岐にそれぞれ結合された複数のクロック分配ネットワークと、を備え、前記複数のクロック分配ネットワークの各々は複数の並列な定在波共振器を含み、前記複数の並列な定在波共振器の各々に複数の回路が結合されており、前記複数のクロック分配ネットワークは、前記複数の回路の各々に前記正弦波クロック信号を供給して当該関連する複数の回路をクロック同期させるように構成されている、クロック分配共振器システム。
（付記１３）
前記主伝送ラインおよび前記複数の伝送ライン分岐は、前記クロックソースと各前記クロック分配ネットワークとの間の総インピーダンスが略５０Ω以下となるように配置されている、付記１２に記載のクロック分配共振器システム。
（付記１４）
前記複数の伝送ライン分岐が複数の第１の伝送ライン分岐であり、前記クロック分配共振器システムはさらに第２の伝送ライン分岐の複数のセットを備えており、前記第２の伝送ライン分岐の複数のセットの各々が前記複数の第１の伝送ライン分岐の１つに結合されており、前記複数のクロック分配ネットワークの各々が前記第２の伝送ライン分岐の複数のセットのうちの対応する１つに関連する伝送ライン分岐に結合されて伝送ライン分岐の樹枝状ネットワークを形成している、付記１２に記載のクロック分配共振器システム。
（付記１５）
前記複数のクロック分配ネットワークの各々は、前記複数の回路の各々に前記正弦波クロック信号を誘導結合するように構成された動的ゼロ次共振器（ＤｙｎａＺＯＲ）として配置されている、付記１２に記載のクロック分配共振器システム。
（付記１６）
クロック分配共振器システムであって、
所定の波長を有する正弦波クロック信号を生成するように構成されたクロックソースと、
前記正弦波クロック信号の波長に応じて規定された第１の所定の長さを有し、前記クロックソースに結合されて前記正弦波クロック信号を伝搬する主伝送ラインと、
前記正弦波クロック信号の波長に応じて規定された、前記第１の所定の長さとは異なる第２の所定の長さを各々有し、前記主伝送ラインに各々結合されて前記正弦波クロック信号を伝搬する複数の伝送ライン分岐と、
前記複数の伝送ライン分岐にそれぞれ結合された複数のクロック分配ネットワークと、を備え、前記クロックソースと各前記クロック分配ネットワークとの間の総インピーダンスが略５０Ω以下となるように前記主伝送ラインおよび前記複数の伝送ライン分岐が配置されており、前記複数のクロック分配ネットワークの各々は複数の並列な定在波共振器を含み、前記複数の並列な定在波共振器の各々に複数の回路が結合されており、前記複数のクロック分配ネットワークは、前記複数の回路の各々に前記正弦波クロック信号を供給して当該関連する複数の回路をクロック同期させるように構成されている、クロック分配共振器システム。
（付記１７）
前記第１の所定の長さが、前記正弦波クロック信号の前記所定の波長の１／４周期の奇数倍である、付記１６に記載のクロック分配共振器システム。
（付記１８）
前記第２の所定の長さが、前記正弦波クロック信号の前記所定の波長の半周期の倍数である、付記１６に記載のクロック分配共振器システム。
（付記１９）
前記複数のクロック分配ネットワークの各々は、前記複数の伝送ライン分岐を介して他の複数のクロック分配ネットワークの各々から前記所定の波長の整数倍で分離されている、付記１６に記載のクロック分配共振器システム。
（付記２０）
前記複数のクロック分配ネットワークの各々は、前記複数の回路の各々に前記クロック信号を結合するように構成された動的ゼロ次共振器（ＤｙｎａＺＯＲ）として配置されている、付記１６に記載のクロック分配共振器システム。

【図1】

【図2】

【図3】