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特許7263614スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタおよびその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-14
(45)【発行日】2023-04-24
(54)【発明の名称】スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタおよびその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20230417BHJP
H01L 29/812 20060101ALI20230417BHJP
H01L 29/778 20060101ALI20230417BHJP
H01L 21/20 20060101ALI20230417BHJP
【ＦＩ】
H01L29/80 E
H01L29/80 H
H01L21/20
【請求項の数】
4
(21)【出願番号】P 2022503772
(86)(22)【出願日】2019-08-20
(65)【公表番号】
(43)【公表日】2022-07-27
(86)【国際出願番号】 CN2019101506
(87)【国際公開番号】W WO2021012340
(87)【国際公開日】2021-01-28
【審査請求日】2022-03-18
(31)【優先権主張番号】201910655060.X
(32)【優先日】2019-07-19
(33)【優先権主張国・地域又は機関】CN
【早期審査対象出願】
(73)【特許権者】
【識別番号】514298830
【氏名又は名称】中国▲電▼子科技集▲団▼公司第五十五研究所
【氏名又は名称原語表記】ＣＨＩＮＡ ＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯＲＰＯＲＡＴＩＯＮ ＮＯ．５５ ＲＥＳＥＡＲＣＨ ＩＮＳＴＩＴＵＴＥ
【住所又は居所原語表記】ＮＯ．５２４ Ｚｈｏｎｇｓｈａｎ Ｅａｓｔ Ｒｏａｄ， Ｎａｎｊｉｎｇ， Ｊｉａｎｇｓｕ ２１００１６ Ｃｈｉｎａ
(74)【代理人】
【識別番号】100205936
【弁理士】
【氏名又は名称】崔 海龍
(74)【代理人】
【識別番号】100132805
【弁理士】
【氏名又は名称】河合 貴之
(72)【発明者】
【氏名】張 凱
(72)【発明者】
【氏名】朱 広潤
(72)【発明者】
【氏名】周 建軍
(72)【発明者】
【氏名】陳 堂勝
【審査官】上田 智志
(56)【参考文献】
【文献】特表２０２０－５２４９１１（ＪＰ，Ａ）
【文献】特開２０１４－０４１９６５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／２０、２１／３３８、
２９／７７８、２９／８１２
(57)【特許請求の範囲】
【請求項1】
ＧａＮ高電子移動度トランジスタの製造方法であって、基板（１）の上方において、バッファ層（２）およびバリア層（３）を順次成長させるステップ１と、
前記バリア層（３）の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングし、続いて、前記基板（１）の上方に形成された構造物の一側において、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層（３）を順次除去し、バッファ層（２）にオーバーエッチングしてから、フォトレジストを除去するステップ２と、
ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第２選択的エピタキシャルバッファ層（４）および第２選択的エピタキシャルバリア層（５）を順次成長させ、続いて、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去するステップ３と、
前記第２選択的エピタキシャルバリア層（５）および前記バリア層（３）の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングし、続いて、前記基板（１）の上方に形成された構造物の他の一側において、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層（３）を順次除去し、バッファ層（２）にオーバーエッチングしてから、フォトレジストを除去するステップ４と、
ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第３選択的エピタキシャルバッファ層（６）および第３選択的エピタキシャルバリア層（７）を順次成長させ、続いて、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去するステップ５と、
前記バリア層（３）、前記第２選択的エピタキシャルバリア層（５）および前記第３選択的エピタキシャルバリア層（７）の両端のそれぞれにおいて、フォトレジストマスクを作製し、蒸着またはスパッタリングにより金属を堆積し、オーミック金属を形成するためにリフトオフを実行し、続いて、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極（８）およびドレイン電極（９）をそれぞれ作製するステップ６と、
前記バリア層（３）、前記第２選択的エピタキシャルバリア層（５）、前記第３選択的エピタキシャルバリア層（７）、前記ソース電極（８）および前記ドレイン電極（９）の上方において、パッシベーション層（１０）を堆積させるステップ７と、
前記パッシベーション層（１０）の上方において活性領域マスクを作製し、続いて、エッチングまたはイオン注入によって分離させ、活性領域を形成するステップ８と、
前記パッシベーション層（１０）の上方において、ゲート電極フットマスクを作製し、続いて、ＲＩＥまたはＩＣＰ方法でエッチングすることによってパッシベーション層（１０）を除去してゲート電極溝を形成するステップ９と、
前記ゲート電極溝の上方においてゲート電極キャップマスクを定め、蒸着またはスパッタリングによってゲート電極金属を堆積し、リフトオフを実行してＴ型ゲート電極（１１）を形成するステップ１０と、
前記ソース電極（８）および前記ドレイン電極（９）の上方において、相互接続される開口領域マスクを定め、エッチングによってパッシベーション層（１０）を除去して、相互接続された開口を形成するステップ１１と、
前記ソース電極（８）および前記ドレイン電極（９）の上方において、相互接続される金属領域マスクを定め、蒸着とリフトオフのプロセスによって相互接続された金属を形成するステップ１２と、
を有する、ＧａＮ高電子移動度トランジスタの製造方法。
【請求項2】
前記ステップ１において、前記基板（１）の材料は、ＳｉＣ、Ｓｉ、ダイヤモンドおよびＧａＮのうちのいずれか１つであることを特徴とする、請求項１に記載のＧａＮ高電子移動度トランジスタの製造方法。
【請求項3】
前記ステップ２および前記ステップ４において、前記選択的成長マスクの材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２およびＮｉのうちのいずれか１つまたはこれらの組み合わせであることを特徴とする、請求項１または２に記載のＧａＮ高電子移動度トランジスタの製造方法。
【請求項4】
前記ステップ３および前記ステップ５において、ＩＩＩ－Ｖ族窒化物のエピタキシャル装置は、ＭＯＣＶＤ、ＭＢＥまたはＰＬＤであることを特徴とする、請求項１～３のいずれか一項に記載のＧａＮ高電子移動度トランジスタの製造方法。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスの製造技術分野に関し、特にスプライシングサブデバイス（ｓｐｌｉｃｉｎｇ ｓｕｂ－ｄｅｖｉｃｅ）を備えるＧａＮ高電子移動度トランジスタおよびその製造方法に関する。
【背景技術】
【0002】
第３世代半導体ＧａＮベースの高電子移動度トランジスタ（ＨＥＭＴ）は、高出力電力密度、高効率、耐高温および耐放射などの特性を有しており、高周波数、高効率および高出力の電子デバイスを製造するための主流技術になっており、レーダーをはじめとする兵器装備の性能向上を積極的に推進している。近年、通信技術分野の急成長に伴い、高性能デバイスに対する需要が高まっており、高出力の利点を備えるＧａＮマイクロ波やミリ波デバイスは、将来の移動体通信基地局に適したデバイスとして認識されている。レーダーの応用とは異なり、通信はデバイスの線形性に対する要件が厳しく、デバイスの線形性が不十分な場合、パワーバックオフまたは線形化モジュールを使用することによって必要な信号波形を確保することが多い。これだと、ＧａＮデバイスおよびシステム全体の動作効率を大幅に犠牲してしまう。逆に、高い線形性は、より効率的な周波数スペクトル利用率をもたらし、線形化モジュールに対する需要を低減でき、システム全体の効率および集積度を向上できる。
【0003】
従来のＧａＮ高電子移動度トランジスタの相互コンダクタンス（ｇｍ）は、典型的なピーク特性を示し、すなわち、相互コンダクタンスは大電流の下で深刻に劣化するため、高い入力電力の下でデバイスのゲインが急速に縮小し、相互変調特性が悪く、線形性が低くなってしまう。このような問題を解消するため、香港科技大学は２００５年にＡｌ０．０５Ｇａ０．９５Ｎ／ＧａＮ複合チャネルを提案し、チャネルの縦方向の電界を低減することにより、相互コンダクタンスの線形性がある程度改善された（参考文献：Ｊｉｅ Ｌｉｕ ｅｔ ａｌ， Ｈｉｇｈｌｙ Ｌｉｎｅａｒ Ａｌ０．３Ｇａ０．７Ｎ－Ａｌ０．０５Ｇａ０．９５Ｎ－ＧａＮ Ｃｏｍｐｏｓｉｔｅ－Ｃｈａｎｎｅｌ ＨＥＭＴｓ， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．， ｖｏｌ． ２６， ｎｏ． ３， ｐｐ． １４５－１４７， ２００５）。ピーキング後の相互コンダクタンスの劣化に加えて、ピーキング前の相互コンダクタンスの上昇率も、デバイスの線形性を制限する重要な要素である。実際の作業では、デバイスがクラスＡＢにバイアスされることが多いため、このような領域の線形特性はさらに重要である。ｇｍ’およびｇｍ’’はそれぞれ相互コンダクタンスの導関数と２次導関数を指し、デバイスの線形性を評価するための重要なパラメータである。ｇｍ’およびｇｍ’’が小さいほど、線形性が高くなり、相互コンダクタンスが急激に上昇すると、ｇｍ’およびｇｍ’’の値が大きくなるため、線形性がさらに低下する。２０１６年、ＭＩＴは、デバイス物理モデルを介してＧａＮ高周波数回路の線形性性能を研究し（参考文献：Ｕｊｗａｌ Ｒａｄｈａｋｒｉｓｈｎａ ｅｔ ａｌ．， Ｓｔｕｄｙ ｏｆ ＲＦ－Ｃｉｒｃｕｉｔ Ｌｉｎｅａｒｉｔｙ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＧａＮ ＨＥＭＴ Ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ ｔｈｅ ＭＶＳＧ ｃｏｍｐａｃｔ ｄｅｖｉｃｅ ｍｏｄｅｌ ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， Ｄｅｃ． ２０１６， ｐｐ． ３．７．１－３．７．４）、デュアルバイアスベースの相互コンダクタンス補償方法を提案し、すなわち、相互コンダクタンスの立ち上がり領域のｇｍ’およびｇｍ’を低減することにより回路の線形性を向上させながら、高い作業効率を維持した。
【0004】
また、中国特許出願第２０１６１１１２２８５１．９号には、「高線形性ＧａＮフィン型高電子移動度トランジスタおよびその製造方法」が開示され、該方法に係るＧａＮベース３次元フィン型デバイスでは、ゲート電極溝の下方領域のバリア層およびバッファ層に周期的に配置されたＧａＮベース３次元フィンがエッチングされ、ＧａＮベース３次元フィンの長さは、溝の長さと同じである。該方法では、３次元フィン型構造を使用することにより、従来の平面構造においてピーク値に達した後の相互コンダクタンスの劣化を解消している。その結果、領域内のｇｍ’およびｇｍ’’はゼロに近づき、平坦な相互コンダクタンス特性を示し、信号の歪みを抑制し、線形性を向上させ、高い作業効率および優れた放熱特性の維持できる。しかしながら、該方法に係るトランジスタは、立ち上がり領域の相互コンダクタンスの線形性を向上できず、該領域のｇｍ’およびｇｍ’’を抑制できないため、デバイスの全体の線形性をさらに向上させる必要がある。
【0005】
現在、従来技術における問題をどのように解消するかは、半導体デバイスの製造の技術分野におけるすぐにでも解決されるべき重要課題の１つになっている。
【発明の概要】
【0006】
本発明は、従来技術における問題点に鑑みてなされたものであり、スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタおよびその製造方法を提供することにより、大電流下での相互コンダクタンスの深刻な劣化および相互コンダクタンスの立ち上がり領域の急激な程度を抑制し、デバイスの周波数特性を犠牲にすることなく、デバイスの線形性をより全面的に改善でき、ミリ波周波数帯に適用可能にすることを目的とする。
【0007】
上記目的を達成するための本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタは、基板、バッファ層、バリア層、ソース電極、ドレイン電極、パッシベーション層およびゲート電極を含み、
前記バッファ層および前記バリア層は、サブデバイスの凸状の第１ヘテロ接合を形成し、前記第１ヘテロ接合の凸状の両側には、それぞれスプライシングサブデバイスの第２ヘテロ接合選択領域とスプライシングサブデバイスの第３ヘテロ接合選択領域とが対称的に設けられ、
前記第２ヘテロ接合選択領域は、第２選択的エピタキシャルバッファ層および第２選択的エピタキシャルバリア層から構成され、
前記第３ヘテロ接合選択領域は、第３選択的エピタキシャルバッファ層および第３選択的エピタキシャルバリア層から構成され、
前記ゲート電極は、それぞれ前記バリア層、前記第２選択的エピタキシャルバリア層および前記第３選択的エピタキシャルバリア層の上方に配置され、
前記ソース電極および前記ドレイン電極は、前記ゲート電極の両側のそれぞれに配置され、
第２ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は、第１ヘテロ接合に位置するサブデバイスの閾値電圧以上であり、第３ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は、第１ヘテロ接合に位置するサブデバイスの閾値電圧以下であり、第２ヘテロ接合選択領域および第３ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は異なる。
前記バッファ層および前記バリア層は、サブデバイスの凸状の第１ヘテロ接合を形成し、前記第１ヘテロ接合の凸状の両側には、それぞれスプライシングサブデバイスの第２ヘテロ接合選択領域とスプライシングサブデバイスの第３ヘテロ接合選択領域とが対称的に設けられ、
前記第２ヘテロ接合選択領域は、第２選択的エピタキシャルバッファ層および第２選択的エピタキシャルバリア層から構成され、
前記第３ヘテロ接合選択領域は、第３選択的エピタキシャルバッファ層および第３選択的エピタキシャルバリア層から構成され、
前記ゲート電極は、それぞれ前記バリア層、前記第２選択的エピタキシャルバリア層および前記第３選択的エピタキシャルバリア層の上方に配置され、
前記ソース電極および前記ドレイン電極は、前記ゲート電極の両側のそれぞれに配置され、
第２ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は、第１ヘテロ接合に位置するサブデバイスの閾値電圧以上であり、第３ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は、第１ヘテロ接合に位置するサブデバイスの閾値電圧以下であり、第２ヘテロ接合選択領域および第３ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は異なる。
【0008】
本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタのさらなる好ましい技術的解決手段は、以下のとおりである。
前記バリア層、前記第２選択的エピタキシャルバリア層または前記第３選択的エピタキシャルバリア層の材料は、ＡｌＧａＮ，ＩｎＡｌＮ，ＡｌＩｎＧａＮまたはＡｌＮである。
前記バリア層、前記第２選択的エピタキシャルバリア層または前記第３選択的エピタキシャルバリア層の材料は、ＡｌＧａＮ，ＩｎＡｌＮ，ＡｌＩｎＧａＮまたはＡｌＮである。
【0009】
前記バッファ層、前記第２選択的エピタキシャルバッファ層または前記第３選択的エピタキシャルバッファ層の材料は、ＧａＮおよびＡｌＧａＮのうちのいずれか１つまたは２つの組み合わせである
【0010】
本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法は、
基板の上方において、バッファ層およびバリア層を順次成長させるステップ１と、
前記バリア層の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングし、続いて、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層を順次除去し、バッファ層にオーバーエッチングしてから、フォトレジストを除去するステップ２と、
ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第２選択的エピタキシャルバッファ層および第２選択的エピタキシャルバリア層を順次成長させ、続いて、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去するステップ３と、
前記第２選択的エピタキシャルバッファ層および前記第２選択的エピタキシャルバリア層の左側の前記バリア層の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングし、続いて、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層を順次除去し、バッファ層にオーバーエッチングしてから、フォトレジストを除去するステップ４と、
ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第３選択的エピタキシャルバッファ層および第３選択的エピタキシャルバリア層を順次成長させ、続いて、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去するステップ５と、
前記バリア層、前記第２選択的エピタキシャルバリア層および前記第３選択的エピタキシャルバリア層の両端のそれぞれにおいて、フォトレジストマスクを作製し、蒸発またはスパッタリングにより金属を堆積し、オーミック金属を形成するためにリフトオフを実行し、続いて、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極およびドレイン電極をそれぞれ作製するステップ６と、
前記バリア層、前記第２選択的エピタキシャルバリア層、前記第３選択的エピタキシャルバリア層、前記ソース電極および前記ドレイン電極の上方において、パッシベーション層を堆積させるステップ７と、
前記パッシベーション層の上方において活性領域マスクを作製し、続いて、エッチングまたはイオン注入によって分離させ、活性領域を形成するステップ８と、
前記パッシベーション層の上方において、ゲート電極フットマスクを作製し、続いて、ＲＩＥまたはＩＣＰ方法でエッチングすることによってパッシベーション層を除去してゲート電極溝を形成するステップ９と、
前記ゲート電極溝の上方においてゲート電極キャップマスクを定め、蒸発またはスパッタリングによってゲート電極金属を堆積し、リフトオフを実行してＴ型ゲート電極を形成するステップ１０と、
前記ソース電極および前記ドレイン電極の上方において、相互接続される開口領域マスクを定め、エッチングによってパッシベーション層を除去して、相互接続された開口を形成するステップ１１と、
前記ソース電極および前記ドレイン電極の上方において、相互接続される金属領域マスクを定め、蒸発とリフトオフのプロセスによって相互接続された金属を形成するステップ１２と、
を有する。
基板の上方において、バッファ層およびバリア層を順次成長させるステップ１と、
前記バリア層の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングし、続いて、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層を順次除去し、バッファ層にオーバーエッチングしてから、フォトレジストを除去するステップ２と、
ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第２選択的エピタキシャルバッファ層および第２選択的エピタキシャルバリア層を順次成長させ、続いて、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去するステップ３と、
前記第２選択的エピタキシャルバッファ層および前記第２選択的エピタキシャルバリア層の左側の前記バリア層の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングし、続いて、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層を順次除去し、バッファ層にオーバーエッチングしてから、フォトレジストを除去するステップ４と、
ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第３選択的エピタキシャルバッファ層および第３選択的エピタキシャルバリア層を順次成長させ、続いて、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去するステップ５と、
前記バリア層、前記第２選択的エピタキシャルバリア層および前記第３選択的エピタキシャルバリア層の両端のそれぞれにおいて、フォトレジストマスクを作製し、蒸発またはスパッタリングにより金属を堆積し、オーミック金属を形成するためにリフトオフを実行し、続いて、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極およびドレイン電極をそれぞれ作製するステップ６と、
前記バリア層、前記第２選択的エピタキシャルバリア層、前記第３選択的エピタキシャルバリア層、前記ソース電極および前記ドレイン電極の上方において、パッシベーション層を堆積させるステップ７と、
前記パッシベーション層の上方において活性領域マスクを作製し、続いて、エッチングまたはイオン注入によって分離させ、活性領域を形成するステップ８と、
前記パッシベーション層の上方において、ゲート電極フットマスクを作製し、続いて、ＲＩＥまたはＩＣＰ方法でエッチングすることによってパッシベーション層を除去してゲート電極溝を形成するステップ９と、
前記ゲート電極溝の上方においてゲート電極キャップマスクを定め、蒸発またはスパッタリングによってゲート電極金属を堆積し、リフトオフを実行してＴ型ゲート電極を形成するステップ１０と、
前記ソース電極および前記ドレイン電極の上方において、相互接続される開口領域マスクを定め、エッチングによってパッシベーション層を除去して、相互接続された開口を形成するステップ１１と、
前記ソース電極および前記ドレイン電極の上方において、相互接続される金属領域マスクを定め、蒸発とリフトオフのプロセスによって相互接続された金属を形成するステップ１２と、
を有する。
【0011】
＜本発明の実現原理＞
初期のＧａＮヘテロ接合エピタキシャル材料（バッファ層およびバリア層を含む）に基づいて、選択的エピタキシャル技術（マスク成長、マスクのリソグラフィおよびエッチング、ＧａＮ層、マスク除去を含む）により、２つの異なるＧａＮヘテロ接合材料がそれぞれ初期ヘテロ接合材料の両側で成長させる。続いて、３つのヘテロ接合材料（初期ヘテロ接合材料および２つの選択的成長ヘテロ接合材料を含む）においてサブデバイスを同じ作製プロセス（ソース電極、ドレイン電極、ゲート電極などを含む）で作製する。２つの新しいヘテロ接合材料を合理的に選択することにより、２つの選択的成長ヘテロ接合材料において作製されたスプライシングサブデバイスの閾値電圧を、１つは初期ヘテロ接合材料のサブデバイスの閾値電圧以上にし、他の１つは初期ヘテロ接合材料のサブデバイスの閾値電圧以下にし、２つのスプライシングサブデバイスの閾値電圧を異ならせる。最後に、３つのヘテロ接合材料（初期ヘテロ接合材料と２つの選択的成長ヘテロ接合材料を含む）に配置されたゲート電極が電気的に接続されてデバイスを形成する。本発明では、「スプライシングサブデバイス」の概念を提出し、スプライシングサブデバイスの閾値電圧の差を利用して、サブデバイス起動時の電圧範囲を拡大し、ピーキング時の相互コンダクタンス、つまりｇｍ’とｇｍ’’を抑制でき、最終的にはデバイスの線形性（直線性）を改善する目的を達成できる。
初期のＧａＮヘテロ接合エピタキシャル材料（バッファ層およびバリア層を含む）に基づいて、選択的エピタキシャル技術（マスク成長、マスクのリソグラフィおよびエッチング、ＧａＮ層、マスク除去を含む）により、２つの異なるＧａＮヘテロ接合材料がそれぞれ初期ヘテロ接合材料の両側で成長させる。続いて、３つのヘテロ接合材料（初期ヘテロ接合材料および２つの選択的成長ヘテロ接合材料を含む）においてサブデバイスを同じ作製プロセス（ソース電極、ドレイン電極、ゲート電極などを含む）で作製する。２つの新しいヘテロ接合材料を合理的に選択することにより、２つの選択的成長ヘテロ接合材料において作製されたスプライシングサブデバイスの閾値電圧を、１つは初期ヘテロ接合材料のサブデバイスの閾値電圧以上にし、他の１つは初期ヘテロ接合材料のサブデバイスの閾値電圧以下にし、２つのスプライシングサブデバイスの閾値電圧を異ならせる。最後に、３つのヘテロ接合材料（初期ヘテロ接合材料と２つの選択的成長ヘテロ接合材料を含む）に配置されたゲート電極が電気的に接続されてデバイスを形成する。本発明では、「スプライシングサブデバイス」の概念を提出し、スプライシングサブデバイスの閾値電圧の差を利用して、サブデバイス起動時の電圧範囲を拡大し、ピーキング時の相互コンダクタンス、つまりｇｍ’とｇｍ’’を抑制でき、最終的にはデバイスの線形性（直線性）を改善する目的を達成できる。
【発明の効果】
【0012】
従来技術と比較して、本発明は以下のような有益な効果を奏する。
第一に、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタによれば、選択的エピタキシャル技術を使用することにより異なる閾値電圧を有するサブデバイスの結合を創作的に実現し、デバイスを起動する際の電圧範囲を拡大することによって相互コンダクタンスの急激な上昇を抑制し、電力飽和状態に達していないときのデバイスの線形性を大幅に向上できる。
第一に、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタによれば、選択的エピタキシャル技術を使用することにより異なる閾値電圧を有するサブデバイスの結合を創作的に実現し、デバイスを起動する際の電圧範囲を拡大することによって相互コンダクタンスの急激な上昇を抑制し、電力飽和状態に達していないときのデバイスの線形性を大幅に向上できる。
【0013】
第二に、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタによれば、高線形性、高周波数および大電力の３つの機能特徴を統合しているため、移動体通信および衛星通信などの分野に適用可能で、特にミリ波通信およびブロードバンド受信／送信一体化の電子システムに適用できる。
【図面の簡単な説明】
【0014】
【図1】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの断面図である。
【図2】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図3】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図4】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図5】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図6】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図7】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図8】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図9】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図10】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図11】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図12】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図13】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図14】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法の流れを説明するための図である。
【図15】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの相互コンダクタンス（ｇｍ）と、従来のＧａＮ高電子移動度トランジスタの相互コンダクタンス（ｇｍ）とを比較した図である。
【図16】本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの相互コンダクタンスの二次導関数（ｇｍ’’）と、従来の相互コンダクタンスの二次導関数（ｇｍ’’）とを比較した図である。
【発明を実施するための形態】
【0015】
以下、図面を参照しながら、実施例に合わせて本発明の具体的な実施形態についてさらに詳しく説明する。
【0016】
図１に示すように、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタは、基板１、バッファ層２、バリア層３、ソース電極８、ドレイン電極９、パッシベーション層１０およびゲート電極１１を含む。バッファ層２およびバリア層３は、サブデバイスの凸状の第１ヘテロ接合を形成し、第１ヘテロ接合の凸状の両側には、それぞれスプライシングサブデバイスの第２ヘテロ接合選択領域と第３テロ接合選択領域とが対称的に設けられている。第２ヘテロ接合選択領域は、第２選択的エピタキシャルバッファ層４および第２選択的エピタキシャルバリア層５から構成される。第３ヘテロ接合選択領域は、第３選択的エピタキシャルバッファ層６および第３選択的エピタキシャルバリア層７から構成される。ゲート電極１１は、それぞれバリア層３、第２選択的エピタキシャルバリア層５および第３選択的エピタキシャルバリア層７の上方に配置されている。ソース電極８およびドレイン電極９は、ゲート電極１１の両側のそれぞれに配置されている。第２ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は、第１ヘテロ接合に位置するサブデバイスの閾値電圧以上であり、第３ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は、第１ヘテロ接合に位置するサブデバイスの閾値電圧以下であり、第２ヘテロ接合選択領域および第３ヘテロ接合選択領域に位置するスプライシングサブデバイスの閾値電圧は異なる。
【0017】
バリア層３、第２選択的エピタキシャルバリア層５または第３選択的エピタキシャルバリア層７の材料は、ＡｌＧａＮ，ＩｎＡｌＮ，ＡｌＩｎＧａＮまたはＡｌＮである。
【0018】
バッファ層２、第２選択的エピタキシャルバッファ層４または第３選択的エピタキシャルバッファ層６の材料は、ＧａＮおよびＡｌＧａＮのうちのいずれか１つまたは２つの組み合わせである。
【0019】
図２～１４に示されるように、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造方法は、以下のステップを含む。
【0020】
（ステップ１）
図２に示すように、基板１の上方において、バッファ層２およびバリア層３を順次成長させる。ここで、基板１の材料は、ＳｉＣ、Ｓｉ、ダイヤモンドおよびＧａＮのうちのいずれか１つである。
図２に示すように、基板１の上方において、バッファ層２およびバリア層３を順次成長させる。ここで、基板１の材料は、ＳｉＣ、Ｓｉ、ダイヤモンドおよびＧａＮのうちのいずれか１つである。
【0021】
（ステップ２）
図３に示すように、バリア層３の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、図４に示すように、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層３およびバッファ層２の一部を順次除去し、続いて、フォトレジストを除去する。ここで、選択的成長マスクの材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２およびＮｉのうちのいずれか１つまたはこれらの組み合わせである。
図３に示すように、バリア層３の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、図４に示すように、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層３およびバッファ層２の一部を順次除去し、続いて、フォトレジストを除去する。ここで、選択的成長マスクの材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２およびＮｉのうちのいずれか１つまたはこれらの組み合わせである。
【0022】
（ステップ３）
図５に示すように、ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第２選択的エピタキシャルバッファ層４および第２選択的エピタキシャルバリア層５を順次成長させる。続いて、図６に示すように、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去する。ここで、ＩＩＩ－Ｖ族窒化物のエピタキシャル装置は、有機金属化学蒸着（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）およびパルスレーザー蒸着（ＰＬＤ）のうちのいずれか１つである。
図５に示すように、ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第２選択的エピタキシャルバッファ層４および第２選択的エピタキシャルバリア層５を順次成長させる。続いて、図６に示すように、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去する。ここで、ＩＩＩ－Ｖ族窒化物のエピタキシャル装置は、有機金属化学蒸着（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）およびパルスレーザー蒸着（ＰＬＤ）のうちのいずれか１つである。
【0023】
（ステップ４）
図７に示すように、第２選択的エピタキシャルバッファ層４および第２選択的エピタキシャルバリア層５の左側のバリア層３の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、図８に示すように、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層３およびバッファ層２の一部を順次除去し、続いて、フォトレジストを除去する。ここで、選択的成長マスクの材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２およびＮｉのうちのいずれか１つまたはこれらの組み合わせである。
図７に示すように、第２選択的エピタキシャルバッファ層４および第２選択的エピタキシャルバリア層５の左側のバリア層３の上方において、選択的成長マスクを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、図８に示すように、ドライエッチングまたはウェットエッチングによって、選択的成長マスク、バリア層３およびバッファ層２の一部を順次除去し、続いて、フォトレジストを除去する。ここで、選択的成長マスクの材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２およびＮｉのうちのいずれか１つまたはこれらの組み合わせである。
【0024】
（ステップ５）
図９に示すように、ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第３選択的エピタキシャルバッファ層６および第３選択的エピタキシャルバリア層７を順次成長させる。続いて、図１０に示すように、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去する。ここで、ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置は、ＭＯＣＶＤ、ＭＢＥおよびＰＬＤのうちのいずれか１つである。
図９に示すように、ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置を用いて、第３選択的エピタキシャルバッファ層６および第３選択的エピタキシャルバリア層７を順次成長させる。続いて、図１０に示すように、ウェットエッチングによって、選択的成長マスクおよびその上方のエピタキシャル材料を除去する。ここで、ＩＩＩ－Ｖ族窒化物用のエピタキシャル装置は、ＭＯＣＶＤ、ＭＢＥおよびＰＬＤのうちのいずれか１つである。
【0025】
（ステップ６）
バリア層３、第２選択的エピタキシャルバリア層５および第３選択的エピタキシャルバリア層７の両端のそれぞれにおいて、フォトレジストマスクを作製する。蒸着またはスパッタリングにより金属を堆積し、オーミック金属を形成するためにリフトオフを実行する。続いて、図１１に示すように、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極８およびドレイン電極９をそれぞれ作製する。
バリア層３、第２選択的エピタキシャルバリア層５および第３選択的エピタキシャルバリア層７の両端のそれぞれにおいて、フォトレジストマスクを作製する。蒸着またはスパッタリングにより金属を堆積し、オーミック金属を形成するためにリフトオフを実行する。続いて、図１１に示すように、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極８およびドレイン電極９をそれぞれ作製する。
【0026】
（ステップ７）
図１２に示すように、バリア層３、第２選択的エピタキシャルバリア層５、第３選択的エピタキシャルバリア層７、ソース電極８およびドレイン電極９の上方において、パッシベーション層１０を堆積させる。
図１２に示すように、バリア層３、第２選択的エピタキシャルバリア層５、第３選択的エピタキシャルバリア層７、ソース電極８およびドレイン電極９の上方において、パッシベーション層１０を堆積させる。
【0027】
（ステップ８）
パッシベーション層１０の上方において活性領域マスク（ａｃｔｉｖｅ－ｒｅｇｉｏｎ ｍａｓｋ）を作製し、続いて、エッチングまたはイオン注入によって分離させ、活性領域を形成する。
パッシベーション層１０の上方において活性領域マスク（ａｃｔｉｖｅ－ｒｅｇｉｏｎ ｍａｓｋ）を作製し、続いて、エッチングまたはイオン注入によって分離させ、活性領域を形成する。
【0028】
（ステップ９）
図１３に示すように、パッシベーション層１０の上方において、ゲート電極フットマスクを作製し、続いて、ＲＩＥまたはＩＣＰ方法でエッチングすることによってパッシベーション層１０を除去してゲート電極溝を形成する。
図１３に示すように、パッシベーション層１０の上方において、ゲート電極フットマスクを作製し、続いて、ＲＩＥまたはＩＣＰ方法でエッチングすることによってパッシベーション層１０を除去してゲート電極溝を形成する。
【0029】
（ステップ１０）
図１４に示すように、ゲート電極溝の上方においてゲート電極キャップマスクを定め、蒸着またはスパッタリングによってゲート電極金属を堆積し、リフトオフを実行してＴ型ゲート電極１１を形成する。
図１４に示すように、ゲート電極溝の上方においてゲート電極キャップマスクを定め、蒸着またはスパッタリングによってゲート電極金属を堆積し、リフトオフを実行してＴ型ゲート電極１１を形成する。
【0030】
（ステップ１１）
ソース電極８およびドレイン電極９の上方において、相互接続される開口領域マスクを定め、エッチングによってパッシベーション層１０を除去して、相互接続された開口を形成する。
ソース電極８およびドレイン電極９の上方において、相互接続される開口領域マスクを定め、エッチングによってパッシベーション層１０を除去して、相互接続された開口を形成する。
【0031】
（ステップ１２）
ソース電極８およびドレイン電極９の上方において、相互接続される金属領域マスクを定め、蒸着とリフトオフのプロセスによって相互接続された金属を形成する。
ソース電極８およびドレイン電極９の上方において、相互接続される金属領域マスクを定め、蒸着とリフトオフのプロセスによって相互接続された金属を形成する。
【0032】
本発明に係るスプライシングサブデバイスを備えるＧａＡＮ高電子移動度トランジスタおよびその製造方法について、以下では、具体的な実施例を説明するが、本発明はこれらの実施例に限定されない。
【0033】
＜実施例１＞
スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造において、基板１はＳｉＣで、バリア層３は厚さが２１ｎｍのＡｌｘＧａ１－ｘＮ、ｘ＝０．２８で、第２選択的エピタキシャルバリア層５は、厚さが１５ｎｍのＡｌｙＧａ１－ｙＮ、ｙ＝０．２８で、第３選択的エピタキシャルバリア層７は、厚さが２８ｎｍのＡｌｚＧａ１－ｚＮ、ｚ＝０．２８である。具体的な製造方法は、以下のとおりである。
スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造において、基板１はＳｉＣで、バリア層３は厚さが２１ｎｍのＡｌｘＧａ１－ｘＮ、ｘ＝０．２８で、第２選択的エピタキシャルバリア層５は、厚さが１５ｎｍのＡｌｙＧａ１－ｙＮ、ｙ＝０．２８で、第３選択的エピタキシャルバリア層７は、厚さが２８ｎｍのＡｌｚＧａ１－ｚＮ、ｚ＝０．２８である。具体的な製造方法は、以下のとおりである。
【0034】
（ステップ１）
有機金属化学蒸着（ＭＯＣＶＤ）技術を使用して９５０°Ｃで、２μｍの意図せずにドープされたＧａＮ層をＳｉＣ基板１上に成長させてバッファ層２を形成し、続いて、厚さが２１ｎｍのＡｌＧａＮバリア層３をバッファ層２上に成長させる。Ａｌ成分は２８％である。
有機金属化学蒸着（ＭＯＣＶＤ）技術を使用して９５０°Ｃで、２μｍの意図せずにドープされたＧａＮ層をＳｉＣ基板１上に成長させてバッファ層２を形成し、続いて、厚さが２１ｎｍのＡｌＧａＮバリア層３をバッファ層２上に成長させる。Ａｌ成分は２８％である。
【0035】
（ステップ２）
バリア層３の上方において、選択的成長マスクＳｉＯ２を堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、ドライエッチングによって、ＳｉＯ２、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および２μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＯ２を堆積するプロセス条件は次のとおりである。
ＰＥＣＶＤ装置
ガス：それぞれＳｉＨ４、ＮＯ２、Ｈｅ、Ｎ２
流量：それぞれ２０ ｓｃｃｍ、６ ｓｃｃｍ、１００ｓｃｃｍ、１００ ｓｃｃｍ
圧力：２００ ｍＴｏｒｒ
温度：２５０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＯ２をエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＳＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：１２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
バリア層３の上方において、選択的成長マスクＳｉＯ２を堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、ドライエッチングによって、ＳｉＯ２、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および２μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＯ２を堆積するプロセス条件は次のとおりである。
ＰＥＣＶＤ装置
ガス：それぞれＳｉＨ４、ＮＯ２、Ｈｅ、Ｎ２
流量：それぞれ２０ ｓｃｃｍ、６ ｓｃｃｍ、１００ｓｃｃｍ、１００ ｓｃｃｍ
圧力：２００ ｍＴｏｒｒ
温度：２５０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＯ２をエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＳＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：１２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
【0036】
（ステップ３）
ＭＯＣＶＤ装置を使用して１０３０°Ｃで、２μｍのＧａＮ第２選択エピタキシャルバッファ層４と１５ｎｍのＡｌ０．２８Ｇａ０．７２Ｎ第２選択エピタキシャルバリア層５を順次成長させ、続いて、ＨＦ酸で選択的成長マスクとその上方のエピタキシャル材料を除去する。
ＭＯＣＶＤ装置を使用して１０３０°Ｃで、２μｍのＧａＮ第２選択エピタキシャルバッファ層４と１５ｎｍのＡｌ０．２８Ｇａ０．７２Ｎ第２選択エピタキシャルバリア層５を順次成長させ、続いて、ＨＦ酸で選択的成長マスクとその上方のエピタキシャル材料を除去する。
【0037】
（ステップ４）
第２選択的エピタキシャルバリア層５の左側のバリア層３の上方において、選択的成長マスクＳｉＯ２を堆積させ、フォトレジストをスピンコーティングし、パターンをエッチングする。続いて、ドライエッチングによって、ＳｉＯ２、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および２μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＯ２を堆積するプロセス条件は次のとおりである。
ＰＥＣＶＤ装置
ガス：それぞれＳｉＨ４、ＮＯ２、Ｈｅ、Ｎ２
流量：それぞれ２０ ｓｃｃｍ、６ ｓｃｃｍ、１００ｓｃｃｍ、１００ ｓｃｃｍ
圧力：２００ ｍＴｏｒｒ
温度：２５０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＯ２をエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＳＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：１２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
第２選択的エピタキシャルバリア層５の左側のバリア層３の上方において、選択的成長マスクＳｉＯ２を堆積させ、フォトレジストをスピンコーティングし、パターンをエッチングする。続いて、ドライエッチングによって、ＳｉＯ２、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および２μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＯ２を堆積するプロセス条件は次のとおりである。
ＰＥＣＶＤ装置
ガス：それぞれＳｉＨ４、ＮＯ２、Ｈｅ、Ｎ２
流量：それぞれ２０ ｓｃｃｍ、６ ｓｃｃｍ、１００ｓｃｃｍ、１００ ｓｃｃｍ
圧力：２００ ｍＴｏｒｒ
温度：２５０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＯ２をエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＳＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：１２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
【0038】
（ステップ５）
ＭＯＣＶＤ装置を使用して１０３０°Ｃで、２μｍのＧａＮ第３選択エピタキシャルバッファ層６および２８ｎｍのＡｌ０．２８Ｇａ０．７２Ｎ第３選択エピタキシャルバリア層７を順次成長させ、続いて、ＨＦ酸で選択成長マスクおよびその上方のエピタキシャル材料を除去する。
ＭＯＣＶＤ装置を使用して１０３０°Ｃで、２μｍのＧａＮ第３選択エピタキシャルバッファ層６および２８ｎｍのＡｌ０．２８Ｇａ０．７２Ｎ第３選択エピタキシャルバリア層７を順次成長させ、続いて、ＨＦ酸で選択成長マスクおよびその上方のエピタキシャル材料を除去する。
【0039】
（ステップ６）
バリア層３、第２選択的エピタキシャルバリア層５および第３選択的エピタキシャルバリア層７の両端のそれぞれにおいて、フォトレジストマスクを作製する。電子ビーム蒸着によって、金属を堆積し積層する。オーミック金属を形成するために、リフトオフを実行する。続いて、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極８およびドレイン電極９をそれぞれ作製する。堆積し積層された金属の材料は、下から上に順次、Ｔｉ、Ａｌ、ＮｉおよびＡｕであり、堆積し積層された金属の厚さは、それぞれ２２ｎｍ、１７０ｎｍ、３０ｎｍ、４０ｎｍである。
電子ビーム蒸着のプロセス条件は次のとおりである。
真空度≦２．０×１０－６Ｔｏｒｒ
堆積速度＜３Å／ｓ
ラピッドサーマルアニーリングのプロセス条件は次のとおりである。
温度：８４５°Ｃ
時間：３０秒
バリア層３、第２選択的エピタキシャルバリア層５および第３選択的エピタキシャルバリア層７の両端のそれぞれにおいて、フォトレジストマスクを作製する。電子ビーム蒸着によって、金属を堆積し積層する。オーミック金属を形成するために、リフトオフを実行する。続いて、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極８およびドレイン電極９をそれぞれ作製する。堆積し積層された金属の材料は、下から上に順次、Ｔｉ、Ａｌ、ＮｉおよびＡｕであり、堆積し積層された金属の厚さは、それぞれ２２ｎｍ、１７０ｎｍ、３０ｎｍ、４０ｎｍである。
電子ビーム蒸着のプロセス条件は次のとおりである。
真空度≦２．０×１０－６Ｔｏｒｒ
堆積速度＜３Å／ｓ
ラピッドサーマルアニーリングのプロセス条件は次のとおりである。
温度：８４５°Ｃ
時間：３０秒
【0040】
（ステップ７）
ＰＥＣＶＤによってバリア層３、第２選択的エピタキシャルバリア層５、第３選択的エピタキシャルバリア層７、ソース電極８およびドレイン電極９の上方において、ＳｉＮを堆積してパッシベーション層８を形成する。
ＳｉＮを堆積するプロセス条件は次のとおりである。
ガス：それぞれＳｉＨ４、ＮＨ３、Ｈｅ、Ｎ２
流量：それぞれ８ ｓｃｃｍ、３ ｓｃｃｍ、１５０ ｓｃｃｍ、２００ ｓｃｃｍ
圧力：３００ ｍＴｏｒｒ
温度：３４０°Ｃ
電力：２５Ｗ
厚さ：１００ｎｍ
ＰＥＣＶＤによってバリア層３、第２選択的エピタキシャルバリア層５、第３選択的エピタキシャルバリア層７、ソース電極８およびドレイン電極９の上方において、ＳｉＮを堆積してパッシベーション層８を形成する。
ＳｉＮを堆積するプロセス条件は次のとおりである。
ガス：それぞれＳｉＨ４、ＮＨ３、Ｈｅ、Ｎ２
流量：それぞれ８ ｓｃｃｍ、３ ｓｃｃｍ、１５０ ｓｃｃｍ、２００ ｓｃｃｍ
圧力：３００ ｍＴｏｒｒ
温度：３４０°Ｃ
電力：２５Ｗ
厚さ：１００ｎｍ
【0041】
（ステップ８）
パッシベーション層１０の上において活性領域マスクを作製し、続いて、イオン注入によって分離させ、活性領域を形成する。
イオン注入のプロセス条件は次のとおりである。
イオン：Ｂ＋
電流：６μＡ
エネルギー：１２０ ＫｅＶ
用量：４ｅ１４
パッシベーション層１０の上において活性領域マスクを作製し、続いて、イオン注入によって分離させ、活性領域を形成する。
イオン注入のプロセス条件は次のとおりである。
イオン：Ｂ＋
電流：６μＡ
エネルギー：１２０ ＫｅＶ
用量：４ｅ１４
【0042】
（ステップ９）
パッシベーション層１０の上方において、ゲート電極フットマスクを作製し、続いて、ＲＩＥ方法でエッチングによってパッシベーション層１０を除去してゲート電極溝を形成する。
ここで、ＲＩＥエッチングのプロセス条件は次のとおりである。
ガス：ＣＦ４
流量：３０ ｓｃｃｍ
圧力：０．５ ｐａ
電力：５Ｗ
パッシベーション層１０の上方において、ゲート電極フットマスクを作製し、続いて、ＲＩＥ方法でエッチングによってパッシベーション層１０を除去してゲート電極溝を形成する。
ここで、ＲＩＥエッチングのプロセス条件は次のとおりである。
ガス：ＣＦ４
流量：３０ ｓｃｃｍ
圧力：０．５ ｐａ
電力：５Ｗ
【0043】
（ステップ１０）
ゲート電極溝の上方においてゲート電極キャップマスクを定義し（定め）、電子ビーム蒸着によってゲート電極金属を堆積して積層し、リフトオフを実行してＴ型ゲート電極１１を形成する。
ここで、金属を堆積して積層するプロセス条件は次のとおりである。
真空度≦２．０×１０－６Ｔｏｒｒ
堆積速度＜３Å／ｓ
堆積して積層された金属の材料は、下から上に順次、Ｔｉ、Ａｕ、Ｎｉであり、堆積し積層された金属の厚さは、それぞれ３０ｎｍ、５００ｎｍ、２０ｎｍである。
ゲート電極溝の上方においてゲート電極キャップマスクを定義し（定め）、電子ビーム蒸着によってゲート電極金属を堆積して積層し、リフトオフを実行してＴ型ゲート電極１１を形成する。
ここで、金属を堆積して積層するプロセス条件は次のとおりである。
真空度≦２．０×１０－６Ｔｏｒｒ
堆積速度＜３Å／ｓ
堆積して積層された金属の材料は、下から上に順次、Ｔｉ、Ａｕ、Ｎｉであり、堆積し積層された金属の厚さは、それぞれ３０ｎｍ、５００ｎｍ、２０ｎｍである。
【0044】
（ステップ１１）
ソース電極８およびドレイン電極９の上方において、相互接続される開口領域マスクを定義し、ＲＩＥエッチングによってパッシベーション層１０を除去して、相互接続された開口を形成する。
ここで、ＲＩＥエッチングのプロセス条件は次のとおりである。
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：２０Ｗ
ソース電極８およびドレイン電極９の上方において、相互接続される開口領域マスクを定義し、ＲＩＥエッチングによってパッシベーション層１０を除去して、相互接続された開口を形成する。
ここで、ＲＩＥエッチングのプロセス条件は次のとおりである。
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：２０Ｗ
【0045】
（ステップ１２）
ソース電極８およびドレイン電極９の上方において、相互接続される金属領域マスクを定義し、蒸着とリフトオフのプロセスによって相互接続された金属を形成する。
金属を堆積するためのプロセス条件は次のとおりである。
真空度≦１．５×１０－６Ｔｏｒｒ
堆積速度＜４Å／ｓ
堆積して積層された金属の材料は、下から上に順番にＴｉ、Ａｕであり、堆積して積層された金属の厚さはそれぞれ２０ｎｍ、６００ｎｍである。
ソース電極８およびドレイン電極９の上方において、相互接続される金属領域マスクを定義し、蒸着とリフトオフのプロセスによって相互接続された金属を形成する。
金属を堆積するためのプロセス条件は次のとおりである。
真空度≦１．５×１０－６Ｔｏｒｒ
堆積速度＜４Å／ｓ
堆積して積層された金属の材料は、下から上に順番にＴｉ、Ａｕであり、堆積して積層された金属の厚さはそれぞれ２０ｎｍ、６００ｎｍである。
【0046】
＜実施例２＞
スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造において、基板１はＳｉで、バッファ層２はＧａＮで、バリア層３は厚さが１２ｎｍのＡｌｘＧａ１－ｘＮ、ｘ＝０．２８で、第２選択的エピタキシャルバリア層５は、厚さが１２ｎｍのＡｌｙＧａ１－ｙＮ、ｙ＝０．２０で、第３選択的エピタキシャルバリア層７は、厚さが１０ｎｍのＡｌｚＧａ１－ｚＮ、ｚ＝０．８７である。具体的な製造方法は、以下のとおりである。
スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの製造において、基板１はＳｉで、バッファ層２はＧａＮで、バリア層３は厚さが１２ｎｍのＡｌｘＧａ１－ｘＮ、ｘ＝０．２８で、第２選択的エピタキシャルバリア層５は、厚さが１２ｎｍのＡｌｙＧａ１－ｙＮ、ｙ＝０．２０で、第３選択的エピタキシャルバリア層７は、厚さが１０ｎｍのＡｌｚＧａ１－ｚＮ、ｚ＝０．８７である。具体的な製造方法は、以下のとおりである。
【0047】
（ステップ１）
有機金属化学蒸着（ＭＯＣＶＤ）技術を使用して９５０°Ｃで、２μｍの意図せずにドープされたＧａＮ層をＳｉ基板１上に成長させてバッファ層２を形成し、続いて、厚さが１２ｎｍのＡｌＧａＮバリア層３をバッファ層２上に成長させる。Ａｌ成分は２８％である。
有機金属化学蒸着（ＭＯＣＶＤ）技術を使用して９５０°Ｃで、２μｍの意図せずにドープされたＧａＮ層をＳｉ基板１上に成長させてバッファ層２を形成し、続いて、厚さが１２ｎｍのＡｌＧａＮバリア層３をバッファ層２上に成長させる。Ａｌ成分は２８％である。
【0048】
（ステップ２）
バリア層３の上方において、選択的成長マスクＳｉＮを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、ドライエッチングによって、ＳｉＮ、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および０．３μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＮを堆積するプロセス条件は次のとおりである。
ガス：それぞれＳｉＨ４、ＮＨ３、Ｈｅ、Ｎ２
流量：それぞれ８ ｓｃｃｍ、３ ｓｃｃｍ、１５０ｓｃｃｍ、２００ ｓｃｃｍ
圧力：３００ ｍＴｏｒｒ
温度：３４０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＮをエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＣＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
バリア層３の上方において、選択的成長マスクＳｉＮを堆積させ、フォトレジストをスピンコーティングし、パターンをフォトエッチングする。続いて、ドライエッチングによって、ＳｉＮ、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および０．３μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＮを堆積するプロセス条件は次のとおりである。
ガス：それぞれＳｉＨ４、ＮＨ３、Ｈｅ、Ｎ２
流量：それぞれ８ ｓｃｃｍ、３ ｓｃｃｍ、１５０ｓｃｃｍ、２００ ｓｃｃｍ
圧力：３００ ｍＴｏｒｒ
温度：３４０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＮをエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＣＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
【0049】
（ステップ３）
分子線エピタキシー装置を使用して７５０°Ｃで、０．３μｍのＧａＮ第２選択エピタキシャルバッファ層４と１２ｎｍのＡｌ０．２Ｇａ０．８Ｎ第２選択エピタキシャルバリア層５を順次成長させ、続いて、ＨＦ酸で選択的成長マスクとその上方のエピタキシャル材料を除去する。
分子線エピタキシー装置を使用して７５０°Ｃで、０．３μｍのＧａＮ第２選択エピタキシャルバッファ層４と１２ｎｍのＡｌ０．２Ｇａ０．８Ｎ第２選択エピタキシャルバリア層５を順次成長させ、続いて、ＨＦ酸で選択的成長マスクとその上方のエピタキシャル材料を除去する。
【0050】
（ステップ４）
第２選択的エピタキシャルバリア層５の左側のバリア層３の上方において、選択的成長マスクＳｉＮを堆積させ、フォトレジストをスピンコーティングし、パターンをエッチングする。続いて、ドライエッチングによって、ＳｉＮ、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および０．３μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＮを堆積するプロセス条件は次のとおりである。
ガス：それぞれＳｉＨ４、ＮＨ３、Ｈｅ、Ｎ２
流量：それぞれ８ ｓｃｃｍ、３ ｓｃｃｍ、１５０ｓｃｃｍ、２００ ｓｃｃｍ
圧力：３００ ｍＴｏｒｒ
温度：３４０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＮをエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＣＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
第２選択的エピタキシャルバリア層５の左側のバリア層３の上方において、選択的成長マスクＳｉＮを堆積させ、フォトレジストをスピンコーティングし、パターンをエッチングする。続いて、ドライエッチングによって、ＳｉＮ、Ａｌ０．２８Ｇａ０．７２Ｎバリア層３および０．３μｍのＧａＮバッファ層２を順次除去し、続いて、フォトレジストを除去する。
ここで、ＳｉＮを堆積するプロセス条件は次のとおりである。
ガス：それぞれＳｉＨ４、ＮＨ３、Ｈｅ、Ｎ２
流量：それぞれ８ ｓｃｃｍ、３ ｓｃｃｍ、１５０ｓｃｃｍ、２００ ｓｃｃｍ
圧力：３００ ｍＴｏｒｒ
温度：３４０°Ｃ
電力：２５ Ｗ
厚さ：２００ ｎｍ
また、ＳｉＮをエッチングするプロセス条件は次のとおりである。
ＲＩＥ
ガス：ＣＦ４
流量：３０ ｓｃｃｍ
圧力：０．２ ｐａ
電力：２０Ｗ
さらに、ＡｌｘＧａ１－ｘＮおよびＧａＮをエッチングするプロセス条件は次のとおりである。
ガス：それぞれＢＣｌ３、Ｃｌ２
流量：それぞれ３０ ｓｃｃｍ、５ ｓｃｃｍ
圧力：３０ ｍＴｏｒｒ
温度：２５°Ｃ
上部電極電力：１００Ｗ
下部電極電力：３Ｗ
【0051】
（ステップ５）
分子線エピタキシー装置を用いて７５０℃で、０．３μｍのＧａＮ第３選択エピタキシャルバッファ層６および１０ｎｍのＡｌ０．８７Ｇａ０．１３Ｎ第３選択エピタキシャルバリア層７を順次成長させ、続いて、ＨＦ酸で選択成長マスクおよびその上方のエピタキシャル材料を除去する。
分子線エピタキシー装置を用いて７５０℃で、０．３μｍのＧａＮ第３選択エピタキシャルバッファ層６および１０ｎｍのＡｌ０．８７Ｇａ０．１３Ｎ第３選択エピタキシャルバリア層７を順次成長させ、続いて、ＨＦ酸で選択成長マスクおよびその上方のエピタキシャル材料を除去する。
【0052】
（ステップ６）
バリア層３、第２選択的エピタキシャルバリア層５および第３選択的エピタキシャルバリア層７の両端のそれぞれにおいて、フォトレジストマスクを作製する。電子ビーム蒸着によって、金属を堆積し積層する。オーミック金属を形成するために、リフトオフを実行する。続いて、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極８およびドレイン電極９をそれぞれ作製する。堆積し積層された金属の材料は、下から上に順次、Ｔｉ、ＡｌおよびＴｉＮであり、その厚さは、それぞれ２０ｎｍ、５０ｎｍ、１５０ｎｍである。
電子ビーム蒸着のプロセス条件は次のとおりである。
真空度≦２．０×１０－６Ｔｏｒｒ
堆積速度＜３Å／ｓ
ラピッドサーマルアニーリングのプロセス条件は次のとおりである。
温度：５５０°Ｃ
時間：６０秒
バリア層３、第２選択的エピタキシャルバリア層５および第３選択的エピタキシャルバリア層７の両端のそれぞれにおいて、フォトレジストマスクを作製する。電子ビーム蒸着によって、金属を堆積し積層する。オーミック金属を形成するために、リフトオフを実行する。続いて、Ｎ２雰囲気で熱アニーリング処理を行い、ソース電極８およびドレイン電極９をそれぞれ作製する。堆積し積層された金属の材料は、下から上に順次、Ｔｉ、ＡｌおよびＴｉＮであり、その厚さは、それぞれ２０ｎｍ、５０ｎｍ、１５０ｎｍである。
電子ビーム蒸着のプロセス条件は次のとおりである。
真空度≦２．０×１０－６Ｔｏｒｒ
堆積速度＜３Å／ｓ
ラピッドサーマルアニーリングのプロセス条件は次のとおりである。
温度：５５０°Ｃ
時間：６０秒
【0053】
（ステップ７）
実施例２のステップ７は、実施例１と同様である。
実施例２のステップ７は、実施例１と同様である。
【0054】
（ステップ８）
実施例２のステップ８は、実施例１と同様である。
実施例２のステップ８は、実施例１と同様である。
【0055】
（ステップ９）
実施例２のステップ９は、実施例１と同様である。
実施例２のステップ９は、実施例１と同様である。
【0056】
（ステップ１０）
ゲート電極溝の上方においてゲート電極キャップマスクを定義し（定め）、電子ビーム蒸着によってゲート電極金属を堆積して積層し、リフトオフを実行してＴ型ゲート電極１１を形成する。
ここで、金属を堆積して積層するプロセス条件は次のとおりである。
真空度≦１．５×１０－６Ｔｏｒｒ
堆積速度＜４Å／ｓ
堆積して積層された金属の材料は、下から上に順次、ＴｉＮ、Ｔｉ、Ａｌ、Ｔｉであり、厚さは、それぞれ２０ｎｍ、３０ｎｍ、５００ｎｍ、３０ｎｍである。
ゲート電極溝の上方においてゲート電極キャップマスクを定義し（定め）、電子ビーム蒸着によってゲート電極金属を堆積して積層し、リフトオフを実行してＴ型ゲート電極１１を形成する。
ここで、金属を堆積して積層するプロセス条件は次のとおりである。
真空度≦１．５×１０－６Ｔｏｒｒ
堆積速度＜４Å／ｓ
堆積して積層された金属の材料は、下から上に順次、ＴｉＮ、Ｔｉ、Ａｌ、Ｔｉであり、厚さは、それぞれ２０ｎｍ、３０ｎｍ、５００ｎｍ、３０ｎｍである。
【0057】
（ステップ１１）
実施例２のステップ１１は、実施例１と同様である。
実施例２のステップ１１は、実施例１と同様である。
【0058】
（ステップ１２）
ソース電極８およびドレイン電極９の上方において、相互接続される金属領域マスクを定義し、蒸発とリフトオフのプロセスによって相互接続された金属を形成する。
金属を堆積するためのプロセス条件は次のとおりである。
真空度≦２×１０－６Ｔｏｒｒ
堆積速度＜４Å／ｓ
堆積して積層された金属の材料は、下から上に順番にＴｉ、Ａｌ、Ｔｉであり、堆積して積層された金属の厚さはそれぞれ２０ｎｍ、６００ｎｍ、３０ｎｍである。
ソース電極８およびドレイン電極９の上方において、相互接続される金属領域マスクを定義し、蒸発とリフトオフのプロセスによって相互接続された金属を形成する。
金属を堆積するためのプロセス条件は次のとおりである。
真空度≦２×１０－６Ｔｏｒｒ
堆積速度＜４Å／ｓ
堆積して積層された金属の材料は、下から上に順番にＴｉ、Ａｌ、Ｔｉであり、堆積して積層された金属の厚さはそれぞれ２０ｎｍ、６００ｎｍ、３０ｎｍである。
【0059】
図１５は、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの相互コンダクタンス（ｇｍ）と、従来のＧａＮ高電子移動度トランジスタの相互コンダクタンス（ｇｍ）とを比較した図である。従来のＧａＮ高電子移動度トランジスタの相互コンダクタンスにはスパイク現象が存在し、ピーキング後に急速に劣化するが、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの相互コンダクタンスは、ゲート電極電圧の増加とともに徐々に上昇し、劣化しない。
【0060】
図１６は、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの相互コンダクタンスの二次導関数（ｇｍ’’）と、従来のＧａＮ高電子移動度トランジスタの相互コンダクタンスの二次導関数（ｇｍ’’）とを比較した図である。本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタの相互コンダクタンスの二次導関数の絶対値（ｇｍ’’）は、従来のＧａＮ高電子移動度トランジスタの相互コンダクタンスの二次導関数の絶対値（ｇｍ’’）よりも小さい。結果として、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタがより高い線形性を有することを示している。
【0061】
上述した詳細な説明および実施例は、本発明に係るスプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタおよびその製造方法の技術的思想に対する具体的なサポートであり、本発明の保護範囲はこれらに限定されない。本発明に係る技術的思想にしたがい、本発明に係る技術的解決手段に基づいて行われたいわゆる均等の変更または改良のすべては、本発明の技術的解決手段の保護範囲に含まれる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
