特許 7265138 半導体デバイス、コンピュータ、及び半導体デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-18

(45)【発行日】2023-04-26

(54)【発明の名称】半導体デバイス、コンピュータ、及び半導体デバイスの製造方法

(51)【国際特許分類】

   H01L 29/861 20060101AFI20230419BHJP

   H01L 29/868 20060101ALI20230419BHJP

   H01L 29/41 20060101ALI20230419BHJP

   H01L 21/28 20060101ALI20230419BHJP

   H01L 21/329 20060101ALI20230419BHJP

   H01L 29/88 20060101ALI20230419BHJP

   H01L 29/06 20060101ALI20230419BHJP

【ＦＩ】

H01L29/91 L

H01L29/44 P

H01L21/28 301B

H01L29/88 Z

H01L29/91 F

H01L29/06 601N

【請求項の数】 11

(21)【出願番号】P 2019085468

(22)【出願日】2019-04-26

(65)【公開番号】P2020181937

(43)【公開日】2020-11-05

【審査請求日】2022-01-11

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】河口 研一

(72)【発明者】

【氏名】宮原 昭一

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２００４－１９３５２７（ＪＰ，Ａ）

【文献】特表２０１３－５０８９６６（ＪＰ，Ａ）

【文献】特開２０１５－０３４１１５（ＪＰ，Ａ）

【文献】特開２０１５－０５０２４８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／８８

Ｈ０１Ｌ ２１／３２９

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に第１方向と前記第１方向に交差する第２方向に並んで設けられ、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層を含み、互いに相違する直径を有する複数のナノワイヤダイオードと、
前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する第１導電性部材と、を備え、
前記第１導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層とを含み、
前記複数のナノワイヤダイオードは、直径に対する前記複数のナノワイヤダイオードの個数の分布が一定になっている、半導体デバイス。

【請求項2】

前記複数のナノワイヤダイオードの前記直径に対する個数の分布は前記複数のナノワイヤダイオードの平均個数の±１０％の範囲内である、請求項１記載の半導体デバイス。

【請求項3】

前記一部のナノワイヤダイオード同士は、延在方向に直交する断面の面積が互いに相違する前記導電層又は前記金属配線層を含む前記第１導電性部材によって接続されている、請求項１または２記載の半導体デバイス。

【請求項4】

前記第１導電性部材は、前記導電層と前記金属配線層とを接続する導電性ピラーを含み、
前記導電性ピラーは、前記複数のナノワイヤダイオードと同じ構造をしたダミーナノワイヤと、前記ダミーナノワイヤの表面を被覆する金属膜と、を含む、請求項１または２記載の半導体デバイス。

【請求項5】

前記第１導電性部材は、前記導電層と前記金属配線層とを接続する導電性ピラーを含み、
前記複数のナノワイヤダイオードのうちの一部のナノワイヤダイオードは、前記第１端面に接続する前記導電層と前記第２端面に接続する前記金属配線層とが前記導電性ピラーで接続されている、請求項１または２記載の半導体デバイス。

【請求項6】

前記複数のナノワイヤダイオードはトンネルダイオードである、請求項１から５のいずれか一項記載の半導体デバイス。

【請求項7】

前記複数のナノワイヤダイオードに電気的に接続された出力端子電極と、
前記複数のナノワイヤダイオードと前記出力端子電極の間に接続されたメモリスタと、を備える、請求項１から６のいずれか一項記載の半導体デバイス。

【請求項8】

前記メモリスタからの出力が前記複数のナノワイヤダイオードにフィードバックするように前記メモリスタと前記第１導電性部材とを電気的に接続する第２導電性部材を備える、請求項７記載の半導体デバイス。

【請求項9】

前記導電層は、ｎ－ＧａＡｓからなる、請求項１から８のいずれか一項記載の半導体デバイス。

【請求項10】

入力回路と、
前記入力回路からデータが入力されるリザーバ回路と、
前記リザーバ回路で処理されたデータが入力される出力回路と、を備え、
前記リザーバ回路は、基板と、前記基板上に第１方向と前記第１方向に交差する第２方向に並んで設けられ、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層を含み、互いに相違する直径を有する複数のナノワイヤダイオードと、前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する第１導電性部材と、を有し、前記第１導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層とを含み、前記複数のナノワイヤダイオードは、直径に対する前記複数のナノワイヤダイオードの個数の分布が一定になっている半導体デバイスを備える、コンピュータ。

【請求項11】

基板上に第１方向と前記第１方向に交差する第２方向に並ぶように、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層とを含み、互いに相違する直径を有する複数のナノワイヤダイオードを形成する工程と、
前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する導電性部材を形成する工程と、を備え、
前記導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層とを含み、
前記複数のナノワイヤダイオードは、直径に対する前記複数のナノワイヤダイオードの個数の分布が一定になっている半導体デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイス、コンピュータ、及び半導体デバイスの製造方法に関する。

【背景技術】

【0002】

脳の構造を模したニューロモーフィックコンピューティングが知られている。その中でも、時系列情報処理に適したリザーバコンピューティングが注目されている。リザーバコンピューティングでは、リザーバと呼ばれる非線形要素を含むネットワーク型デバイスが用いられる。

【0003】

例えば、ポリオキソメタレートとカーボンナノチューブを用いたニューロモーフィックデバイスが知られている（例えば、非特許文献１）。また、半導体集積回路層から複数の導電ピンが垂直に延在し、複数の導電ピンがメムリスティブ層を含むナノワイヤ相互接続層で接続されたニューロモーフィック集積回路が知られている（例えば、特許文献１）。情報処理ユニットと垂直電極アレイユニットが対向し、垂直電極アレイユニットの垂直電極が情報処理ユニットのニューロンに接触又は所定距離だけ離れた構造のデバイスが知られている（例えば、特許文献２）。

【先行技術文献】

【特許文献】

【0004】

【文献】特表２０１１－５０７２３２号公報

【文献】特開２００７－２２６７６２号公報

【非特許文献】

【0005】

【文献】Hirofumi Tanaka、外８名、「A molecular neuromorphic network device consisting of single-walled carbon nanotubes complexed with polyoxometalate」、NATURE COMMUNICATIONS、２０１８年７月１２日

【発明の概要】

【発明が解決しようとする課題】

【0006】

非特許文献１に記載のデバイスは、非線形高分子である複数のポリオキソメタレートをカーボンナノチューブで接続する構成であるため、集積性に優れている。しかしながら、複数のポリオキソメタレートが所望の接続関係となるようにカーボンナノチューブで接続させることは難しい。複数のポリオキソメタレート、すなわち複数の非線形素子の接続関係が製造ロットごとにばらついてしまうと、性能にばらつきが生じてしまう。

【0007】

１つの側面では、複数の非線形素子の接続関係を良好に制御できることを目的とする。

【課題を解決するための手段】

【0008】

１つの態様では、基板と、前記基板上に第１方向と前記第１方向に交差する第２方向に並んで設けられ、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層を含み、互いに相違する直径を有する複数のナノワイヤダイオードと、前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する第１導電性部材と、を備え、前記第１導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層とを含み、前記複数のナノワイヤダイオードは、直径に対する前記複数のナノワイヤダイオードの個数の分布が一定になっている、半導体デバイスである。

【0009】

１つの態様では、入力回路と、前記入力回路からデータが入力されるリザーバ回路と、前記リザーバ回路で処理されたデータが入力される出力回路と、を備え、前記リザーバ回路は、基板と、前記基板上に第１方向と前記第１方向に交差する第２方向に並んで設けられ、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層を含み、互いに相違する直径を有する複数のナノワイヤダイオードと、前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する第１導電性部材と、を有し、前記第１導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層とを含み、前記複数のナノワイヤダイオードは、直径に対する前記複数のナノワイヤダイオードの個数の分布が一定になっている半導体デバイスを備える、コンピュータである。

【0010】

１つの態様では、基板上に第１方向と前記第１方向に交差する第２方向に並ぶように、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層とを含み、互いに相違する直径を有する複数のナノワイヤダイオードを形成する工程と、前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する導電性部材を形成する工程と、を備え、前記導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層とを含み、前記複数のナノワイヤダイオードは、直径に対する前記複数のナノワイヤダイオードの個数の分布が一定になっている半導体デバイスの製造方法である。

【発明の効果】

【0011】

１つの側面として、複数のナノワイヤダイオード（非線形素子）の接続関係を良好に制御することができる。

【図面の簡単な説明】

【0012】

【図1】図１（ａ）は、実施例１に係る半導体デバイスの上面図、図１（ｂ）は、図１（ａ）のＡ－Ａ間の断面図、図１（ｃ）は、図１（ａ）のＢ－Ｂ間の断面図である。

【図2】図２（ａ）から図２（ｄ）は、実施例１に係る半導体デバイスの製造方法を示す断面図（その１）である。

【図3】図３（ａ）から図３（ｃ）は、実施例１に係る半導体デバイスの製造方法を示す断面図（その２）である。

【図4】図４（ａ）は、実施例２に係る半導体デバイスの上面図、図４（ｂ）は、図４（ａ）のＡ－Ａ間の断面図、図４（ｃ）は、図４（ａ）のＢ－Ｂ間の断面図である。

【図5】図５は、実施例３に係る半導体デバイスの断面図である。

【図6】図６（ａ）から図６（ｃ）は、実施例３に係る半導体デバイスの製造方法を示す断面図（その１）である。

【図7】図７（ａ）から図７（ｃ）は、実施例３に係る半導体デバイスの製造方法を示す断面図（その２）である。

【図8】図８（ａ）は、実施例４に係る半導体デバイスの上面図、図８（ｂ）は、図８（ａ）のＡ－Ａ間の断面図、図８（ｃ）は、図８（ａ）のＢ－Ｂ間の断面図である。

【図9】図９は、実施例５に係る半導体デバイスの断面図である。

【図10】図１０（ａ）は、実施例６に係る半導体デバイスの上面図、図１０（ｂ）は、図１０（ａ）のＡ－Ａ間の断面図である。

【図11】図１１（ａ）は、実施例７に係る半導体デバイスの上面図、図１１（ｂ）は、図１１（ａ）のＡ－Ａ間の断面図、図１１（ｃ）は、図１１（ａ）のＢ－Ｂ間の断面図である。

【図12】図１２は、実施例８に係るコンピュータを示すブロック図である。

【発明を実施するための形態】

【0013】

以下、図面を参照して、本発明の実施例について説明する。

【実施例1】

【0014】

図１（ａ）は、実施例１に係る半導体デバイスの上面図、図１（ｂ）は、図１（ａ）のＡ－Ａ間の断面図、図１（ｃ）は、図１（ａ）のＢ－Ｂ間の断面図である。図１（ａ）において、金属配線層２６の下に位置するナノワイヤダイオード５０及び金属ピラー２４を点線で図示している（以下の図４、図８（ａ）、図１０（ａ）、図１１（ａ）においても同じ）。実施例１の半導体デバイス１００は、リザーバコンピューティングシステムのリザーバとして用いられる半導体デバイスである（実施例２から実施例７の半導体デバイスにおいても同じ）。図１（ａ）から図１（ｃ）のように、実施例１の半導体デバイス１００は、基板１０上に複数のナノワイヤダイオード５０が設けられている。複数のナノワイヤダイオード５０は、第１方向及び第１方向に交差（例えば直交）する第２方向に格子状に並んで設けられている。基板１０は、例えば半絶縁性の半導体基板であるが、その他の場合でもよい。基板１０は、一例として半絶縁性のＧａＡｓ基板である。

【0015】

ナノワイヤダイオード５０は、第１導電型（例えばｎ型）の半導体層５２と、半導体層５２に接合された第１導電型とは反対の第２導電型（例えばｐ型）の半導体層５４と、が長手方向に積層されている。すなわち、ナノワイヤダイオード５０は、ｎ型の半導体層５２とｐ型の半導体層５４が接合されたｐｎ接合を有する半導体ダイオードである。ｎ型の半導体層５２は、一例として硫黄（Ｓ）がドーピングされたｎ－ＩｎＡｓ層である。ｐ型の半導体層５４は、一例として亜鉛（Ｚｎ）がドーピングされたｐ－ＧａＡｓＳｂ層である。ナノワイヤダイオード５０の高さ（長さ）は例えば１．５μｍ～２．０μｍ程度である。複数のナノワイヤダイオード５０は、様々な大きさの直径を有するナノワイヤダイオード５０によって構成されている。すなわち、複数のナノワイヤダイオード５０は、互いに相違する直径を有する。複数のナノワイヤダイオード５０の直径は例えば２０ｎｍ～１００ｎｍ程度の範囲内でばらついている。

【0016】

基板１０とナノワイヤダイオード５０との間に導電層２２が設けられている。導電層２２はナノワイヤダイオード５０の基板１０側の端面５６に接している。実施例１では、導電層２２は、ナノワイヤダイオード５０を構成するｎ型の半導体層５２の端面に接している。導電層２２は、複数のナノワイヤダイオード５０それぞれが接する箇所が互いに電気的に分離するように島状に分離されている。導電層２２は、例えば導電性半導体層であるが、金属層などのその他の場合でもよい。導電層２２は、一例としてシリコン（Ｓｉ）がドーピングされたｎ－ＧａＡｓ層である。導電層２２の厚さは、例えばとして１００ｎｍ～２００ｎｍ程度である。

【0017】

基板１０上に、導電層２２を覆って絶縁膜１２が設けられている。絶縁膜１２は、例えば窒化シリコン膜又は酸化シリコン膜などの無機絶縁膜であるが、樹脂膜などの有機絶縁膜の場合でもよい。導電層２２上における絶縁膜１２の厚さは、例えば５０ｎｍ程度である。

【0018】

絶縁膜１２上に、ナノワイヤダイオード５０の側面を被覆する絶縁膜１４が設けられている。ナノワイヤダイオード５０の基板１０とは反対側の端面５８は絶縁膜１４の上面から露出している。実施例１では、ナノワイヤダイオード５０を構成するｐ型の半導体層５４の端面が絶縁膜１４の上面から露出している。絶縁膜１４は、一例としてＢＣＢ（Benzocyclobutene）樹脂で形成された樹脂膜であるがその他の有機絶縁膜でもよいし、無機絶縁膜でもよい。

【0019】

絶縁膜１４上に、ナノワイヤダイオード５０の端面５８に接した金属配線層２６が設けられている。金属配線層２６は、ナノワイヤダイオード５０の端面５８と接触する箇所に電極２８を有する。電極２８は、例えば円形形状をしているが、矩形形状などの他の形状であってもよい。絶縁膜１２及び１４を貫通し、一方の端面が導電層２２に接し、他方の端面が金属配線層２６に接した金属ピラー２４が設けられている。金属配線層２６と金属ピラー２４は、銅又は金などの導電率の高い金属で形成されている。金属配線層２６と金属ピラー２４は、同じ金属で形成されていてもよいし、異なる金属で形成されていてもよい。金属ピラー２４の直径は、例えば１μｍ～５μｍ程度である。金属配線層２６の厚さは、例えば１μｍ～５μｍ程度である。ここで、導電層２２と金属ピラー２４と金属配線層２６をまとめて導電性部材２０と称すこととする。

【0020】

複数のナノワイヤダイオード５０は、金属配線層２６の一部である入力端子電極３０と出力端子電極３２との間に接続され、第１方向及び第２方向に格子状に並んで設けられている。入力端子電極３０に入力される信号は複数のナノワイヤダイオード５０を経由した後に出力端子電極３２から出力される。複数のナノワイヤダイオード５０は導電性部材２０で電気的に接続されることでネットワーク状に接続されているが、第１方向及び第２方向で隣接するナノワイヤダイオード５０同士が全て導電性部材２０で電気的に接続されている訳ではない。第１方向及び第２方向で隣接する一部のナノワイヤダイオード５０同士は導電性部材２０で電気的に接続されてなく、第１方向及び第２方向で隣接する残りのナノワイヤダイオード５０同士は導電性部材２０で電気的に接続されている。実施例１では、第１方向で隣接するナノワイヤダイオード５０同士は、それぞれの端面５８が金属配線層２６で接続されることが互いに電気的に接続されている。第２方向で隣接するナノワイヤダイオード５０同士は、一方のナノワイヤダイオード５０の端面５６と他方のナノワイヤダイオード５０の端面５８が導電層２２と金属ピラー２４と金属配線層２６で接続されることで互いに電気的に接続されている。

【0021】

第１方向及び第２方向で隣接するナノワイヤダイオード５０同士を接続する金属配線層２６の幅はそれぞれ同じ大きさになっている。また、複数の金属ピラー２４の直径もそれぞれ同じ大きさになっている。なお、同じ大きさには製造誤差程度に異なる略同じ大きさも含まれる。

【0022】

複数のナノワイヤダイオード５０は様々な直径を有することから、複数のナノワイヤダイオード５０は様々な接続面積（接触面積）で電極２８に接続（接触）している。したがって、複数のナノワイヤダイオード５０は様々な接続抵抗（接触抵抗）で電極２８に電気的に接続している。すなわち、複数のナノワイヤダイオード５０は互いに相違する直径を有することから、複数のナノワイヤダイオード５０は互いに相違する接続面積（接触面積）で電極２８に接続（接触）している。したがって、複数のナノワイヤダイオード５０は互いに相違する接続抵抗（接触面積）で電極２８に電気的に接続している。

【0023】

このように、半導体デバイス１００は、互いに相違する直径を有する複数のナノワイヤダイオード５０を備えることで、非線形性が異なる複数の非線形素子を備えている。この複数のナノワイヤダイオード５０は、半導体デバイス１００をリザーバコンピューティングシステムのリザーバとして用いた場合にニューロン素子として機能する。また、導電性部材２０が互いに相違する直径を有する複数のナノワイヤダイオード５０の端面５６、５８に接続する（接する）ことで、複数のナノワイヤダイオード５０の導電性部材２０との接続抵抗（接触抵抗）が異なっている。このナノワイヤダイオード５０と導電性部材２０との接続抵抗の違いによって、半導体デバイス１００をリザーバとして用いた場合に、複数のナノワイヤダイオード５０の接続の重み付けが実現される。さらに、隣接する一部のナノワイヤダイオード５０同士は電気的に接続されてなく、残りのナノワイヤダイオード５０同士は電気的に接続されていることでも、複数のナノワイヤダイオード５０の接続の重み付けが実現される。よって、半導体デバイス１００をリザーバコンピューティングシステムのリザーバとして用いることができる。

【0024】

図２（ａ）から図３（ｃ）は、実施例１に係る半導体デバイスの製造方法を示す断面図である。図２（ａ）のように、例えば半絶縁性のＧａＡｓ基板で表面の結晶方位が（１１１）Ｂの基板１０上に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、ｎ－ＧａＡｓからなる導電層２２を成長する。ｎ型不純物のドーピングには例えばシリコン（Ｓｉ）を用い、Ｓｉ濃度は例えば１×１０^１８ｃｍ^－３～１×１０^２０ｃｍ^－３である。導電層２２の厚さは、例えば１００ｎｍ～２００ｎｍ程度である。

【0025】

図２（ｂ）のように、例えばフォトリソグラフィ法及びエッチング法を用いて導電層２２の一部を除去し、導電層２２を島状に分離する。

【0026】

図２（ｃ）のように、基板１０上に、例えばプラズマＣＶＤ法を用いて導電層２２を覆う例えば窒化シリコン膜からなる絶縁膜１２を形成する。導電層２２上における絶縁膜１２の厚さは例えば５０ｎｍ程度である。その後、ナノワイヤダイオード５０を形成する領域の絶縁膜１２を例えばフォトリソグラフィ法及びエッチング法を用いて除去して、絶縁膜１２に導電層２２が露出する複数の開口を形成する。複数の開口は様々な大きさの開口サイズを有する。その後、絶縁膜１２の複数の開口で露出した導電層２２上に、例えば真空蒸着法及びリフトオフ法を用いて複数の金属薄膜１０２を形成する。金属薄膜１０２は、例えば金（Ａｕ）膜である。金属薄膜１０２は、ナノワイヤ成長の際の触媒となる。複数の開口は様々なサイズを有することから、複数の金属薄膜１０２は様々な大きさの直径を有する。複数の金属薄膜１０２の直径は、例えば２０ｎｍ～１００ｎｍ程度の範囲内でばらついている。

【0027】

図２（ｄ）のように、絶縁膜１２の開口に形成した金属薄膜１０２上に、例えばＭＯＣＶＤ法を用いて、例えばｎ－ＩｎＡｓからなる半導体層５２とｐ－ＧａＡｓＳｂからなる半導体層５４を含むナノワイヤダイオード５０を成長する。成長温度は例えば４００℃～４５０℃である。原料には、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、アルシン（ＡｓＨ_３）、トリメチルアンチモン（ＴＭＳｂ）を用いる。ｎ型不純物のドーピングには、成長時に硫化水素（Ｈ_２Ｓ）を供給することで硫黄（Ｓ）をドーピングする。Ｓ濃度は、例えば１×１０^１８ｃｍ^－３～１×１０^２０ｃｍ^－３である。ｐ型不純物のドーピングには、成長時にジエチル亜鉛（ＤＥＺｎ）を供給することで亜鉛（Ｚｎ）をドーピングする。Ｚｎ濃度は、例えば１×１０^１８ｃｍ^－３～１×１０^２０ｃｍ^－３である。ドーピング濃度及びバンドギャップを適切に制御することで、トンネル接合が形成され、バックワードダイオードとして機能させることができる。半導体層５２の高さは例えば０．５μｍ～０．７μｍ程度であり、半導体層５４の高さは例えば０．８μｍ～１．５μｍ程度であり、ナノワイヤダイオード５０の高さは例えば１．５μｍ～２．０μｍ程度である。複数の金属薄膜１０２及び金属薄膜１０２が形成された絶縁膜１２の複数の開口は様々な大きさを有することから、様々な直径を有する複数のナノワイヤダイオード５０が成長される。

【0028】

図３（ａ）のように、絶縁膜１２上に、ナノワイヤダイオード５０を埋め込む例えばＢＣＢ樹脂からなる絶縁膜１４を形成する。その後、ナノワイヤダイオード５０の端面５８が露出するまで、絶縁膜１４をエッチバックにより平坦化する。

【0029】

図３（ｂ）のように、金属ピラー２４を形成する領域の絶縁膜１２、１４を例えばフォトリソグラフィ法及びエッチング法を用いて除去して、絶縁膜１２、１４を貫通する複数の貫通孔を形成する。その後、例えば真空蒸着法及びめっき法を用いて、複数の貫通孔に埋め込まれた例えば直径が１μｍ～５μｍ程度の銅又は金からなる金属ピラー２４を形成する。絶縁膜１２及び１４を貫通する複数の貫通孔は例えば同じ直径を有し、複数の貫通孔に埋め込まれた複数の金属ピラー２４は例えば同じ直径を有する。なお、同じ直径には製造誤差程度に異なる略同じ直径も含まれる。

【0030】

図３（ｃ）のように、ナノワイヤダイオード５０の端面５８を含む絶縁膜１４上に、例えば真空蒸着法及びリフトオフ法を用いて、電極２８、入力及び出力端子電極３０、３２を含む、例えば厚さが１μｍ～５μｍ程度の金属配線層２６を形成する。以上により、実施例１の半導体デバイス１００が形成される。

【0031】

実施例１によれば、第１方向及び第２方向に並んだ複数のナノワイヤダイオード５０が基板１０上に設けられている。複数のナノワイヤダイオード５０は、ｎ型の半導体層５２と半導体層５２上に設けられたｐ型の半導体層５４とを含み、互いに相違する直径を有する。第１方向及び第２方向で隣接するナノワイヤダイオード５０同士のうちの一部のナノワイヤダイオード５０同士のみが、ナノワイヤダイオード５０の端面５６、５８に接続する導電性部材２０で接続されている。また、複数のナノワイヤダイオード５０全体は導電性部材２０によって電気的に接続されている。これにより、上述したように、半導体デバイス１００をリザーバコンピューティングシステムのリザーバとして用いることができる。半導体デバイス１００は、半導体技術を用いて製造されることから、非特許文献１のように非線形高分子間をカーボンナノチューブで電気的に接続する場合に比べて、複数のナノワイヤダイオード５０（非線形素子）の接続関係を良好に制御できる。また、半導体デバイス１００は、ナノワイヤダイオード５０と導電性部材２０で構成されているため、部品点数を少なくでき、消費電力を低く抑えることができる。

【0032】

実施例１において、複数のナノワイヤダイオード５０は直径の大きさ毎の個数が一定になっている場合が好ましい。つまり、直径の値に対する複数のナノワイヤダイオード５０の個数の分布が一定であることが好ましい。例えば、直径が２０ｎｍ、３０ｎｍ、４０ｎｍ、・・・、９０ｎｍ、１００ｎｍであるナノワイヤダイオード５０の個数が一定になっている場合が好ましい。これにより、複数のナノワイヤダイオード５０の非線形性の分布が良好な状態になり、半導体デバイス１００を用いたリザーバの性能を向上させることができる。なお、個数が一定（個数の分布が一定）とは個数（個数の分布）が完全に同じ場合に限られず、非線形性の分布を良好な状態にできる程度に個数（個数の分布）が異なる場合も含む。複数のナノワイヤダイオード５０を直径毎に振り分けたときのナノワイヤダイオード５０の平均個数の±１０％の範囲内にそれぞれの直径でのナノワイヤダイオード５０の個数が入っていればよい。

【0033】

複数のナノワイヤダイオード５０はトンネルダイオードである場合が好ましい。トンネルダイオードは非線形性が強い素子であり、非線形性が強い素子に対して非線形性を弱めることは容易に行える。このため、ナノワイヤダイオード５０にトンネルダイオードを用いることで、複数のナノワイヤダイオード５０の非線形性のばらつきを大きくすることが可能となり、半導体デバイス１００を用いたリザーバの性能を向上させることができる。

【0034】

実施例１では、トンネルダイオードの例として、半導体層５２がｎ－ＩｎＡｓからなり、半導体層５４がｐ－ＧａＡｓＳｂからなる場合を例に示したが、その他の場合でもよい。例えば、半導体層５２がｎ－ＩｎＧａＡｓからなり、半導体層５４がｐ－ＧａＡｓＳｂからなる場合でもよい。例えば、半導体層５２がｎ－ＧａＡｓからなり、半導体層５４がｐ－ＩｎＳｂからなる場合でもよい。例えば、半導体層５２がｎ－ＩｎＧａＡｓからなり、半導体層５４がｐ－ＡｌＩｎＳｂからなる場合でもよい。また、ナノワイヤダイオード５０はトンネルダイオードでない場合でもよい。この場合、例えば、半導体層５２がｎ－ＧａＡｓからなり、半導体層５４がｐ－ＧａＡｓからなる場合でもよい。また、ナノワイヤダイオード５０は、ｐｎ接合の代わりに、ｉ型の半導体を介するｐｉｎ接合であってもよい。

【0035】

なお、実施例１では、複数のナノワイヤダイオード５０が第１方向及び第２方向に格子状に並んでいる場合を例に示したが、第１方向及び第２方向に千鳥状に並んでいる場合やその他の形状で並んでいる場合でよい。

【実施例2】

【0036】

図４（ａ）は、実施例２に係る半導体デバイスの上面図、図４（ｂ）は、図４（ａ）のＡ－Ａ間の断面図、図４（ｃ）は、図４（ａ）のＢ－Ｂ間の断面図である。図４（ａ）から図４（ｃ）のように、実施例２の半導体デバイス２００では、複数の金属配線層２６は様々な幅の金属配線層２６を含んで構成されている。すなわち、第１方向で隣接するナノワイヤダイオード５０ａ、５０ｂを接続する金属配線層２６と、第１方向で隣接するナノワイヤダイオード５０ｂ、５０ｃを接続する金属配線層２６とは、幅の長さが異なっている。また、第２方向で隣接するナノワイヤダイオード５０ｄ、５０ｅを接続する金属配線層２６と、第２方向で隣接するナノワイヤダイオード５０ｅ、５０ｆを接続する金属配線層２６とは、幅の長さが異なっている。複数の金属配線層２６は、厚みが同じであることから、配線幅が異なることで延在方向に直交する断面の面積が異なっている。その他の構成は、実施例１と同じであるため説明を省略する。

【0037】

実施例２によれば、第１方向及び第２方向で隣接する複数のナノワイヤダイオード５０同士は、延在方向に直交する断面の面積が様々な大きさの金属配線層２６を含む導電性部材２０によって接続されている。つまり、第１方向及び第２方向で隣接する複数のナノワイヤダイオード５０同士は、延在方向に直交する断面の面積が互いに相違する金属配線層２６を含む導電性部材２０によって接続されている。実施例１では、ナノワイヤダイオード５０と導電性部材２０の接続抵抗及び導電性部材２０のレイアウトによって、複数のナノワイヤダイオード５０の接続の重み付けを実現している。実施例２では、ナノワイヤダイオード５０と導電性部材２０の接続抵抗及び導電性部材２０のレイアウトに、導電性部材２０の電気抵抗を加えて、複数のナノワイヤダイオード５０の接続の重み付けを実現できる。よって、重み付けを細かく制御することが可能となり、半導体デバイス２００を用いたリザーバの性能を向上させることができる。

【0038】

なお、実施例２では、金属配線層２６の幅が異なることで断面積が異なる場合を例に示したが、金属配線層２６の厚さが異なることで断面積が異なる場合でもよい。

【0039】

なお、複数の導電性部材２０に含まれる金属ピラー２４の直径が、隣接する複数のナノワイヤダイオード５０同士を接続する導電性部材２０で互いに相違していてもよい。この場合、重み付けを更に細かく制御することが可能となる。

【実施例3】

【0040】

図５は、実施例３に係る半導体デバイスの断面図である。図５のように、実施例３の半導体デバイス３００では、金属ピラー２４の代わりに、ダミーナノワイヤ４０とダミーナノワイヤ４０の表面を被覆する金属膜３６とを有する導電性ピラー３４が設けられている。ダミーナノワイヤ４０は、ナノワイヤダイオード５０と同じ構造をしている。すなわち、ダミーナノワイヤ４０は、半導体層５２と同じ材料からなる半導体層４２と、半導体層４２上に設けられ、半導体層５４と同じ材料からなる半導体層４４と、を含んで構成されている。金属膜３６は、例えば銅又は金などの導電率の高い金属で形成されている。金属膜３６は、金属配線層２６と同じ材料で形成されてもよいし、異なる材料で形成されてもよい。また、絶縁膜１２上に例えば酸化アルミニウム膜などの無機絶縁膜からなる絶縁膜６０が設けられている。絶縁膜６０は、ナノワイヤダイオード５０及びダミーナノワイヤ４０よりも厚みが薄く、絶縁膜１２の上面からナノワイヤダイオード５０の側面に沿って延びている。その他の構成は、実施例１と同じであるため説明を省略する。

【0041】

図６（ａ）から図７（ｃ）は、実施例３に係る半導体デバイスの製造方法を示す断面図である。図６（ａ）のように、基板１０上に、例えばＭＯＣＶＤ法を用いて導電層２２を形成する。例えばフォトリソグラフィ法及びエッチング法を用いて導電層２２の一部を除去し、導電層２２を島状に分離する。基板１０上に、例えばプラズマＣＶＤ法を用いて導電層２２を覆う絶縁膜１２を形成する。その後、ナノワイヤダイオード５０及びダミーナノワイヤ４０を形成する領域の絶縁膜１２を例えばフォトリソグラフィ法及びエッチング法を用いて除去し、絶縁膜１２に導電層２２が露出する複数の開口を形成する。絶縁膜１２の複数の開口で露出した導電層２２上に、例えば真空蒸着法及びリフトオフ法を用いて複数の金属薄膜１０２を形成する。金属薄膜１０２は、ナノワイヤ成長の際の触媒となる。

【0042】

図６（ｂ）のように、絶縁膜１２の開口に形成した金属薄膜１０２上に、例えばＭＯＣＶＤ法を用いて、ｎ－ＩｎＡｓからなるナノワイヤ状の半導体層５２、４２を成長する。半導体層５２、４２上に、ｐ－ＧａＡｓＳｂからなるナノワイヤ状の半導体層５４、４４を成長する。半導体層５２と５４によってナノワイヤダイオード５０が形成される。半導体層４２と４４によって、ナノワイヤダイオード５０と同じ構造をしたダミーナノワイヤ４０が形成される。ダミーナノワイヤ４０の直径は、例えばナノワイヤダイオード５０の直径よりも小さい。

【0043】

ナノワイヤダイオード５０及びダミーナノワイヤ４０を形成した後、ナノワイヤダイオード５０及びダミーナノワイヤ４０を覆う絶縁膜６０を形成する。絶縁膜６０は、ナノワイヤダイオード５０及びダミーナノワイヤ４０よりも薄く、絶縁膜１２の上面からナノワイヤダイオード５０及びダミーナノワイヤ４０の表面に沿って延在して形成される。その後、ダミーナノワイヤ４０周囲の絶縁膜６０及び１２を例えばフォトリソグラフィ法及びエッチング法を用いて除去する。これにより、ダミーナノワイヤ４０周囲では導電層２２が露出する。

【0044】

図６（ｃ）のように、例えばスパッタリング法を用いて、ナノワイヤダイオード５０及びダミーナノワイヤ４０を覆う金属膜３６を形成する。金属膜３６は、ダミーナノワイヤ４０の表面とダミーナノワイヤ４０周囲で露出した導電層２２とに接して形成される。

【0045】

図７（ａ）のように、ダミーナノワイヤ４０を覆い、ナノワイヤダイオード５０などのその他の領域を覆わないフォトレジスト膜１０４を形成する。その後、フォトレジスト膜１０４をマスクに金属膜３６をエッチングする。これにより、ダミーナノワイヤ４０の表面に接して形成された金属膜３６は残存し、ナノワイヤダイオード５０を覆う金属膜３６などのダミーナノワイヤ４０の表面以外に形成された金属膜３６は除去される。これにより、ダミーナノワイヤ４０とダミーナノワイヤ４０の表面を被覆する金属膜３６とを有する導電性ピラー３４が形成される。

【0046】

図７（ｂ）のように、フォトレジスト膜１０４を除去した後、絶縁膜６０上に、ナノワイヤダイオード５０及び導電性ピラー３４を埋め込む絶縁膜１４を形成する。その後、ナノワイヤダイオード５０の端面５８及び導電性ピラー３４の端面が露出するまで、絶縁膜１４をエッチバックする。

【0047】

図７（ｃ）のように、ナノワイヤダイオード５０の端面５８と導電性ピラー３４の端面とを含む絶縁膜１４上に、例えば真空蒸着法及びリフトオフ法を用いて金属配線層２６を形成する。以上により、実施例３の半導体デバイス３００が形成される。

【0048】

実施例１では、導電層２２と金属配線層２６を電気的に接続する導電性ピラーとして金属ピラー２４が設けられている場合を例に示したが、この場合に限られない。実施例３のように、導電層２２と金属配線層２６が、ナノワイヤダイオード５０と同じ構造をしたダミーナノワイヤ４０とダミーナノワイヤ４０の表面を被覆する金属膜３６とを含む導電性ピラー３４で電気的に接続されていてもよい。金属ピラー２４の製造可能な最小直径は数μｍ程度であるのに対し、導電性ピラー３４は直径をサブミクロンとすることができる。このため、半導体デバイス３００を小型化することができ、また、導電性部材２０の電気抵抗の振り幅を大きくすることもできる。

【実施例4】

【0049】

図８（ａ）は、実施例４に係る半導体デバイスの上面図、図８（ｂ）は、図８（ａ）のＡ－Ａ間の断面図、図８（ｃ）は、図８（ａ）のＢ－Ｂ間の断面図である。図８（ａ）では、絶縁膜１２、１４で覆われた導電層２２を点線で図示している。図８（ａ）から図８（ｃ）のように、実施例４の半導体デバイス４００では、第１方向で隣接するナノワイヤダイオード５０同士は、それぞれの端面５６が導電層２２で接続されることで互いに電気的に接続されている。また、第１方向で隣接するナノワイヤダイオード５０ａ、５０ｂを接続する導電層２２と、第１方向で隣接するナノワイヤダイオード５０ｂ、５０ｃを接続する導電層２２とは、幅の長さが異なっている。このため、ナノワイヤダイオード５０ａ、５０ｂを接続する導電層２２の延在方向に直交する断面の面積と、ナノワイヤダイオード５０ｂ、５０ｃを接続する導電層２２の延在方向に直交する断面の面積とは、大きさが異なっている。その他の構成は、実施例１と同じであるため説明を省略する。

【0050】

実施例１では、第１方向で隣接するナノワイヤダイオード５０同士は金属配線層２６で接続されている場合を例に示したが、実施例４のように、導電層２２で接続されている場合でもよい。

【0051】

また、実施例４によれば、第１方向で隣接する複数のナノワイヤダイオード５０同士は、延在方向に直交する断面の面積が様々な大きさの導電層２２を含む導電性部材２０によって接続されている。つまり、第１方向で隣接する複数のナノワイヤダイオード５０同士は、延在方向に直交する断面の面積が互いに相違する導電層２２を含む導電性部材２０によって接続されている。これにより、実施例２と同様に、ナノワイヤダイオード５０と導電性部材２０の接続抵抗及び導電性部材２０のレイアウトに、導電性部材２０の電気抵抗を加えて、複数のナノワイヤダイオード５０の接続の重み付けを実現できる。よって、重み付けを細かく制御することが可能となり、半導体デバイス４００を用いたリザーバの性能を向上させることができる。

【0052】

なお、実施例４では、導電層２２の幅が異なることで断面積が異なる場合を例に示したが、導電層２２の厚さが異なることで断面積が異なる場合でもよい。

【実施例5】

【0053】

図９は、実施例５に係る半導体デバイスの断面図である。図９のように、実施例５の半導体デバイス５００では、複数のナノワイヤダイオード５０のうちのナノワイヤダイオード５０ｇは、端面５６に接続する導電層２２と端面５８に接続する金属配線層２６とが金属ピラー２４で接続されている。その他の構成は、実施例１と同じであるため説明を省略する。

【0054】

実施例５のように、複数のナノワイヤダイオード５０のうちの一部のナノワイヤダイオード５０ｇでは、端面５６に接続する導電層２２と端面５８に接続する金属配線層２６とが金属ピラー２４で接続されていてもよい。これにより、ナノワイヤダイオード５０ｇは再帰ループを持つ非線形素子として動作する。よって、半導体デバイス５００を用いたリザーバの性能を向上させることができる。

【実施例6】

【0055】

図１０（ａ）は、実施例６に係る半導体デバイスの上面図、図１０（ｂ）は、図１０（ａ）のＡ－Ａ間の断面図である。図１０（ａ）では、絶縁膜１２、１４で覆われた導電層２２を点線で図示している。図１０（ａ）及び図１０（ｂ）のように、実施例６の半導体デバイス６００では、複数のナノワイヤダイオード５０と出力端子電極３２との間に可変抵抗素子である複数のメモリスタ７０が電気的に接続されている。すなわち、メモリスタ７０の一端は金属配線層２６、金属ピラー２４、及び導電層２２を介してナノワイヤダイオード５０に接続され、他端は導電層２２を介して出力電極端子３２に接続されている。メモリスタ７０は、例えばナノワイヤダイオード５０の半導体層５２と同じ材料で形成された半導体層７２と、半導体層７２上に設けられ、半導体層５４と同じ材料で形成された半導体層７４と、半導体層７２、７４の周囲を覆う酸化膜７６と、を備える。なお、メモリスタ７０は、この構造に限られる訳ではなく、可変抵抗素子として機能すればその他の場合でもよい。酸化膜７６は、例えば酸化チタン（ＴｉＯ_２）膜、酸化ニッケル（ＮｉＯ）膜、又は酸化コバルト（ＣｏＯ）膜などであるが、その他の場合でもよい。その他の構成は、実施例１と同じであるため説明を省略する。

【0056】

実施例６によれば、複数のナノワイヤダイオード５０と出力端子電極３２の間にメモリスタ７０が接続されている。メモリスタ７０は電流量に応じて抵抗値が変化する。このため、複数のナノワイヤダイオード５０からメモリスタ７０を介して出力端子電極３２に電流が流れる際に、メモリスタ７０の抵抗値が電流量に応じて変化する。よって、メモリスタ７０で信号強度に応じた抵抗値による重み付け情報を記憶することが可能となる。

【実施例7】

【0057】

図１１（ａ）は、実施例７に係る半導体デバイスの上面図、図１１（ｂ）は、図１１（ａ）のＡ－Ａ間の断面図、図１１（ｃ）は、図１１（ａ）のＢ－Ｂ間の断面図である。図１１（ａ）では、絶縁膜１４などで覆われた導電層２２及び金属配線層８２を点線で図示している。また、金属配線層２６の下に位置する導電性ピラー８４を点線で図示している。図１１（ａ）から図１１（ｃ）のように、実施例７の半導体デバイス７００は、実施例６の半導体デバイス６００と同様に、複数のナノワイヤダイオード５０と出力端子電極３２との間に複数のメモリスタ７０が電気的に接続されている。また、メモリスタ７０を通過した電流がナノワイヤダイオード５０にフィードバックされるよう、ナノワイヤダイオード５０に接続する導電性部材２０とメモリスタ７０とを電気的に接続する導電性部材８０が設けられている。導電性部材８０は、絶縁膜１２上に設けられ、メモリスタ７０に接続する金属配線層８２と、金属配線層８２と導電性部材２０に含まれる金属配線層２６及び導電層２２とを電気的に接続する導電性ピラー８４と、を含む。導電性ピラー８４は、例えばダミーナノワイヤ４０の表面が金属膜３６で被覆されたピラーであってもよいし、金属ピラーであってもよい。その他の構成は、実施例１と同じであるため説明を省略する。

【0058】

実施例７によれば、メモリスタ７０からの出力がナノワイヤダイオード５０にフィードバックするように、メモリスタ７０と導電性部材２０（例えば金属配線層２６）とを電気的に接続する導電性部材８０を備える。これにより、入力端子電極３０から入力されるデータと導電性部材８０を介してメモリスタ７０からフィードバックされるデータとが複数のナノワイヤダイオード５０で処理される。このため、半導体デバイス７００を用いたリザーバ回路の効率的な学習を可能とすることができる。

【0059】

導電性部材８０は、入力端子電極３０に近接するナノワイヤダイオード５０の列と出力端子電極３２に近接するナノワイヤダイオード５０の列との中間よりも入力端子電極３０側に位置する導電性部材２０に接続することが好ましい。これにより、メモリスタ７０からフィードバックされるデータが多くのナノワイヤダイオード５０に入力されるようになる。よって、導電性部材８０は、入力端子電極３０に近接するナノワイヤダイオード５０の列に位置する導電性部材２０に接続することがより好ましい。

【実施例8】

【0060】

図１２は、実施例８に係るコンピュータを示すブロック図である。図１２のように、実施例８のコンピュータ８００は、入力回路９０と、リザーバ回路９２と、出力回路９４と、を備える。コンピュータ８００は、学習データ回路９６を備えていてもよい。学習時においては、学習データ回路９６から入力される学習データ（教師データ）に基づいて、読み出し重み付け部９８で適切な重み付けがなされるように読み出し重み付け部９８が調整される。コンピュータ８００が利用される際には、リザーバ回路９２から学習データ回路９６が切り離される。そして、入力回路９０からリザーバ回路９２にデータが入力され、リザーバ回路９２で入力されたデータの演算処理が行われる。リザーバ回路９２での演算処理の結果は出力回路９４から出力される。リザーバ回路９２として、実施例１から実施例７の半導体デバイスを用いることができる。

【0061】

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【0062】

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）基板と、前記基板上に第１方向と前記第１方向に交差する第２方向に並んで設けられ、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層を含み、互いに相違する直径を有する複数のナノワイヤダイオードと、前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する第１導電性部材と、を備える半導体デバイス。
（付記２）前記複数のナノワイヤダイオードは、直径に対する個数の分布が一定になっている、付記１記載の半導体デバイス。
（付記３）前記複数のナノワイヤダイオードは、前記第１方向及び前記第２方向に格子状に並んで設けられている、付記１または２記載の半導体デバイス。
（付記４）前記第１導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層と、を含み、前記一部のナノワイヤダイオード同士は、延在方向に直交する断面の面積が互いに相違する前記導電層又は前記金属配線層を含む前記第１導電性部材によって接続されている、付記１から３のいずれか一項記載の半導体デバイス。
（付記５）前記導電層又は前記金属配線層は、幅が互いに相違することで前記断面の面積が互いに相違する、付記４記載の半導体デバイス。
（付記６）前記第１導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層と、前記導電層と前記金属配線層とを接続する導電性ピラーと、を含み、前記導電性ピラーは、前記複数のナノワイヤダイオードと同じ構造をしたダミーナノワイヤと、前記ダミーナノワイヤの表面を被覆する金属膜と、を含む、付記１から３のいずれか一項記載の半導体デバイス。
（付記７）前記第１導電性部材は、前記複数のナノワイヤダイオードの前記基板側の第１端面に接続する導電層と、前記複数のナノワイヤダイオードの前記第１端面と反対側の第２端面に接続する金属配線層と、前記導電層と前記金属配線層とを接続する導電性ピラーと、を含み、前記複数のナノワイヤダイオードのうちの一部のナノワイヤダイオードは、前記第１端面に接続する前記導電層と前記第２端面に接続する前記金属配線層とが前記導電性ピラーで接続されている、付記１から３のいずれか一項記載の半導体デバイス。
（付記８）前記複数のナノワイヤダイオードはトンネルダイオードである、付記１から７のいずれか一項記載の半導体デバイス。
（付記９）前記複数のナノワイヤダイオードに電気的に接続された出力端子電極と、前記複数のナノワイヤダイオードと前記出力端子電極の間に接続されたメモリスタと、を備える、付記１から８のいずれか一項記載の半導体デバイス。
（付記１０）前記メモリスタからの出力が前記複数のナノワイヤダイオードにフィードバックするように前記メモリスタと前記第１導電性部材とを電気的に接続する第２導電性部材を備える、付記９記載の半導体デバイス。
（付記１１）入力回路と、前記入力回路からデータが入力されるリザーバ回路と、前記リザーバ回路で処理されたデータが入力される出力回路と、を備え、前記リザーバ回路は、基板と、前記基板上に第１方向と前記第１方向に交差する第２方向に並んで設けられ、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層を含み、互いに相違する直径を有する複数のナノワイヤダイオードと、前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する第１導電性部材と、を有する半導体デバイスを備える、コンピュータ。
（付記１２）基板上に第１方向と前記第１方向に交差する第２方向に並ぶように、第１導電型の第１半導体層と前記第１半導体層上に設けられた前記第１導電型と反対の第２導電型の第２半導体層とを含み、互いに相違する直径を有する複数のナノワイヤダイオードを形成する工程と、前記複数のナノワイヤダイオードの端面に接続し、前記第１方向及び前記第２方向で隣接するナノワイヤダイオード同士のうち一部のナノワイヤダイオード同士のみを接続することで前記複数のナノワイヤダイオード全体を電気的に接続する導電性部材を形成する工程と、を備える半導体デバイスの製造方法。

【符号の説明】

【0063】

１０ 基板
１２、１４ 絶縁膜
２０ 導電性部材
２２ 導電層
２４ 金属ピラー
２６ 金属配線層
２８ 電極
３０ 入力端子電極
３２ 出力端子電極
３４ 導電性ピラー
３６ 金属膜
４０ ダミーナノワイヤ
４２、４４ 半導体層
５０～５０ｇ ナノワイヤダイオード
５２、５４ 半導体層
５６、５８ 端面
７０ メモリスタ
７２、７４ 半導体層
７６ 酸化膜
８０ 導電性部材
８２ 金属配線層
８４ 導電性ピラー
９０ 入力回路
９２ リザーバ回路
９４ 出力回路
９６ 学習データ回路
９８ 読み出し重み付け部
１００～７００ 半導体デバイス
８００ コンピュータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】