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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-21
(45)【発行日】2023-05-01
(54)【発明の名称】ウィルキンソン回路
(51)【国際特許分類】
H03H 7/48 20060101AFI20230424BHJP
H01P 5/19 20060101ALI20230424BHJP
【ＦＩ】
H03H7/48 Z
H01P5/19 A
【請求項の数】
5
(21)【出願番号】P 2019025457
(22)【出願日】2019-02-15
(65)【公開番号】P2020136806
(43)【公開日】2020-08-31
【審査請求日】2021-12-07
(73)【特許権者】
【識別番号】000227892
【氏名又は名称】日本アンテナ株式会社
(74)【代理人】
【識別番号】100102635
【弁理士】
【氏名又は名称】浅見 保男
(74)【代理人】
【識別番号】100197022
【弁理士】
【氏名又は名称】谷水 浩一
(74)【代理人】
【識別番号】100199820
【弁理士】
【氏名又は名称】西脇 博志
(72)【発明者】
【氏名】新井 敏夫
(72)【発明者】
【氏名】星 宏幸
【審査官】工藤 一光
(56)【参考文献】
【文献】特開平１０－３１４１３９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｐ５／１９－５／２２
Ｈ０３Ｈ７／４８
(57)【特許請求の範囲】
【請求項1】
入力端子と第１出力端子との間に接続された第１集中定数線路と、該入力端子と第２出力端子との間に接続された第２集中定数線路とを備えるウィルキンソン回路であって、９０°の位相遅延量の位相遅延回路が２段以上縦続接続されて構成される前記第１集中定数線路と、
９０°の位相遅延量の位相遅延回路が２段以上縦続接続されて構成される前記第２集中定数線路と、
前記第１集中定数線路を構成する前記位相遅延回路の各出力側と、該出力側に対応する前記第２集中定数線路を構成する前記位相遅延回路の各出力側との間に、それぞれ接続されたアイソレーション抵抗と、
を備え、
ｎを２以上の正の整数とした際に、前記位相遅延回路は、９０°の位相をｎ分割した位相遅延量とされた単位位相回路をｎ段縦続接続して構成されていることを特徴とするウィルキンソン回路。
【請求項2】
前記単位位相回路は、回路に直列に接続されたインダクタと、回路に並列に接続されたキャパシタとで構成される低域通過型フィルタタイプとされていることを特徴とする請求項１に記載のウィルキンソン回路。
【請求項3】
前記入力端子側から見たリターンロスの周波数特性において、２０ｄＢ以上の入力端子側のリターンロスが得られる使用中心周波数から低域周波数端までの帯域幅と使用中心周波数から高域周波数端までの帯域幅とが同じとなるように前記インダクタと前記キャパシタの電気定数が微調整されることを特徴とする請求項２に記載のウィルキンソン回路。
【請求項4】
前記第１出力端子と前記第２出力端子との間のアイソレーションの周波数特性が所定の周波数特性となるよう前記アイソレーション抵抗の値が微調整されることを特徴とする請求項１ないし３のいずれかに記載のウィルキンソン回路。
【請求項5】
前記第１出力端子および前記第２出力端子におけるリターンロスの周波数特性が所定の周波数特性となるよう前記アイソレーション抵抗の値が微調整されることを特徴とする請求項１ないし４のいずれかに記載のウィルキンソン回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、分配回路として用いられる集中定数素子で構成されるウィルキンソン回路に関する。
【背景技術】
【0002】
ウィルキンソン回路は、３端子型高周波２分配器の代表的回路として従来から知られている。基本的な分布定数型のウィルキンソン回路１００の回路構成を図３０に示す。図３０に示すように、ウィルキンソン回路１００は、入力端子ＩＮ１００と第１出力端子ＯＵＴ１０１との間に接続された分布定数線路Ｗ１と、入力端子ＩＮ１００と第２出力端子ＯＵＴ１０２との間に接続された分布定数線路Ｗ２と、第１出力端子ＯＵＴ１０１と第２出力端子ＯＵＴ１０２との間に接続されたアイソレーション抵抗Ｒとから構成されている。このウィルキンソン回路１００の使用中心周波数をＦｏとすると、分布定数線路Ｗ１と分布定数線路Ｗ２の電気長は使用中心周波数Ｆｏの１／４波長としているから、使用中心周波数Ｆｏにおける位相遅延量θｏは９０°となる。また、ウィルキンソン回路１００に接続される入出力インピーダンスをＺｏとすると、分配比を１：１の均等分配とした場合、分布定数線路Ｗ１と分布定数線路Ｗ２の特性インピーダンスをＺｓとすると特性インピーダンスＺｓは√２×Ｚｏになる。分布定数線路Ｗ１と分布定数線路Ｗ２は、いわゆるＱマッチング回路として作用しているので、出力端子側のインピーダンスＺｏを特性インピーダンスＺｓである分布定数線路Ｗ１あるいは分布定数線路Ｗ２を介して見た入力端子ＩＮ１００側のインピーダンスをＺｘとすると、Ｑマッチング回路の動作原理から、
Ｚｘ＝Ｚｓ２ ／Ｚｏ＝（ √２×Ｚｏ）２／Ｚｏ＝２Ｚｏ
となる。従って、入力端子ＩＮ１００から見た合成インピーダンスは、この２ＺｏのインピーダンスＺｘが並列に接続されているので１／２のインピーダンスＺｏとなって入力端子ＩＮ１００のインピーダンスＺｏと整合する。
Ｚｘ＝Ｚｓ２ ／Ｚｏ＝（ √２×Ｚｏ）２／Ｚｏ＝２Ｚｏ
となる。従って、入力端子ＩＮ１００から見た合成インピーダンスは、この２ＺｏのインピーダンスＺｘが並列に接続されているので１／２のインピーダンスＺｏとなって入力端子ＩＮ１００のインピーダンスＺｏと整合する。
【0003】
図３０に示すウィルキンソン回路１００におけるアイソレーション抵抗Ｒの値は、均等分配のウィルキンソン回路において最大の出力端子間アイソレーションが得られるとして知られている２Ｚｏとなる。
一例として、ウィルキンソン回路１００において、Ｚｏ＝５０［Ω］，Ｆｏ＝１５０［ＭＨｚ］，Ｚｓ＝√２×Ｚｏ≒７０．７１０６７８［Ω］，Ｒ＝２Ｚｏ＝１００［Ω］としたときの１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域における伝送特性を示すと、図３１ないし図３４に示すようになる。図３１は入出力端子間の挿入損失の周波数特性、図３２は入力端子側のリターンロスの周波数特性、図３３は出力端子側のリターンロスの周波数特性、図３４は出力端子間のアイソレーションの周波数特性である。実用上有効な入力端子ＩＮ１００側のリターンロスを２０［ｄＢ］以上とすると、黒塗り逆三角形のマークで示す周波数帯域はＦｏより低域側の周波数ＦＬは約１２２．５［ＭＨｚ］、高域側の周波数ＦＨは約１７７．５［ＭＨｚ］となり、周波数帯域幅は５５［ＭＨｚ］となる。これにより、約３７％の比帯域が得られている。
一例として、ウィルキンソン回路１００において、Ｚｏ＝５０［Ω］，Ｆｏ＝１５０［ＭＨｚ］，Ｚｓ＝√２×Ｚｏ≒７０．７１０６７８［Ω］，Ｒ＝２Ｚｏ＝１００［Ω］としたときの１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域における伝送特性を示すと、図３１ないし図３４に示すようになる。図３１は入出力端子間の挿入損失の周波数特性、図３２は入力端子側のリターンロスの周波数特性、図３３は出力端子側のリターンロスの周波数特性、図３４は出力端子間のアイソレーションの周波数特性である。実用上有効な入力端子ＩＮ１００側のリターンロスを２０［ｄＢ］以上とすると、黒塗り逆三角形のマークで示す周波数帯域はＦｏより低域側の周波数ＦＬは約１２２．５［ＭＨｚ］、高域側の周波数ＦＨは約１７７．５［ＭＨｚ］となり、周波数帯域幅は５５［ＭＨｚ］となる。これにより、約３７％の比帯域が得られている。
【0004】
ここで、図３５に分布定数線路Ｗ１のみを取り出して図示しており、入力端子ＩＮ１００に接続される端子Ｐ１００の接続インピーダンスは１００［Ω］，出力端子ＯＵＴ１０１に接続される端子Ｐ１０１の接続インピーダンスは５０［Ω］，線路の特性インピーダンスは約７０．７１０６７８［Ω］で、Ｆｏ＝１５０［ＭＨｚ］における位相遅延量θｏは９０°となる。分布定数線路Ｗ１の端子Ｐ１００から見た１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域におけるリターンロス特性は、図３２に示す分布定数型のウィルキンソン回路１００における入力端子側のリターンロスの周波数特性と同一となる。このことから、以下で述べるウィルキンソン回路における説明を、ウィルキンソン回路の入力側から見たリターンロスの周波数特性を反射特性の基準として説明することにする。
ウィルキンソン回路は、特許文献１に示すように集中定数型でも実現することができる。そこで、図３６（ａ）に分布定数線路Ｗ１を集中定数化した集中定数線路の等価回路１１０を示す。図３６（ａ）に示す集中定数線路の等価回路１１０は、図３６（ｂ）に示す回路に並列接続されたキャパシタと回路に直列接続されたインダクタとの単位位相回路１２０が無限に続く回路で表すことができる。
ウィルキンソン回路は、特許文献１に示すように集中定数型でも実現することができる。そこで、図３６（ａ）に分布定数線路Ｗ１を集中定数化した集中定数線路の等価回路１１０を示す。図３６（ａ）に示す集中定数線路の等価回路１１０は、図３６（ｂ）に示す回路に並列接続されたキャパシタと回路に直列接続されたインダクタとの単位位相回路１２０が無限に続く回路で表すことができる。
【0005】
図３６（ｂ）に示す単位位相回路１２０はπ型の低域通過フィルタ（ＬＰＦ）タイプとなっており、その位相遅延量は、０°を除く９０°以下の任意の位相遅延量を実現できることが知られている。単位位相回路１２０を構成するキャパシタをＣｇ、インダクタをＬｇ、使用中心周波数をＦｏとする。回路全体の特性インピーダンスをＺｔ１００、所望する位相遅延量をθｏとすると、キャパシタＣｇとインダクタＬｇは次式で与えられる。
Ｃｇ＝（１－ｃｏｓθｏ）／（２πＦｏ・Ｚｔ１００・ｓｉｎθｏ） （１）
Ｌｇ＝（Ｚｔ１００・ｓｉｎθｏ）／（２πＦｏ） （２）
Ｃｇ＝（１－ｃｏｓθｏ）／（２πＦｏ・Ｚｔ１００・ｓｉｎθｏ） （１）
Ｌｇ＝（Ｚｔ１００・ｓｉｎθｏ）／（２πＦｏ） （２）
【0006】
使用中心周波数Ｆｏを１５０［ＭＨｚ］，特性インピーダンスＺｔ１００を分布定数線路Ｗ１の特性インピーダンスＺｓと同じ約７０．７１０６７８［Ω］，位相遅延量θｏを９０°とした際の単位位相回路１２０のキャパシタＣｇとインダクタＬｇの値を（１）（２）式を用いて求めると、
Ｃｇ≒１５．００５［ｐＦ］
Ｌｇ≒７５．０２６［ｎＨ］
となる。このように算出された値のキャパシタＣｇとインダクタＬｇとされた単位位相回路１２０において、入力側の接続インピーダンスを１００［Ω］、出力側の接続インピーダンスを５０［Ω］とした際の入力側から見たリターンロスの周波数特性は、図３７に示すようになる。図３７を参照すると、黒塗り逆三角形のマークで示すリターンロスが２０［ｄＢ］となる低域側の周波数ＦＬは約１３６．３［ＭＨｚ］，高域側の周波数ＦＨは約１６１．３［ＭＨｚ］となる。このように、実用上有効なリターンロスが得られる周波数帯域は特に高域側で狭くなっており、全周波数帯域幅が約２５［ＭＨｚ］となって約１７％の比帯域しか得られていない。このことから、ウィルキンソン回路を集中定数化する場合は、集中定数線路の反射特性を広帯域化する必要がある。
Ｃｇ≒１５．００５［ｐＦ］
Ｌｇ≒７５．０２６［ｎＨ］
となる。このように算出された値のキャパシタＣｇとインダクタＬｇとされた単位位相回路１２０において、入力側の接続インピーダンスを１００［Ω］、出力側の接続インピーダンスを５０［Ω］とした際の入力側から見たリターンロスの周波数特性は、図３７に示すようになる。図３７を参照すると、黒塗り逆三角形のマークで示すリターンロスが２０［ｄＢ］となる低域側の周波数ＦＬは約１３６．３［ＭＨｚ］，高域側の周波数ＦＨは約１６１．３［ＭＨｚ］となる。このように、実用上有効なリターンロスが得られる周波数帯域は特に高域側で狭くなっており、全周波数帯域幅が約２５［ＭＨｚ］となって約１７％の比帯域しか得られていない。このことから、ウィルキンソン回路を集中定数化する場合は、集中定数線路の反射特性を広帯域化する必要がある。
【0007】
集中定数線路の反射特性を広帯域化する手法が特許文献２に示されている。この手法では、９０°の位相を等分割し、４５°×２段の位相遅延回路構成あるいは３０°×３段の位相遅延回路構成のように多段化して構成した集中定数線路として反射特性を広帯域化している。例えば、図３５に示す分布定数線路Ｗ１と等価な集中定数線路を、４５°の位相遅延量の位相遅延回路を２段縦続接続して構成した集中定数線路１３０の回路構成を図３８に示す。図３８に示す集中定数線路１３０は、端子Ｐｅ１と端子Ｐｅ２との間にそれぞれ４５°の位相遅延量とされた位相遅延回路１３０ａと位相遅延回路１３０ｂとが２段で縦続接続されて構成されており、端子Ｐ１００に相当する端子Ｐｅ１の接続インピーダンスを１００［Ω］，端子Ｐ１０１に相当する端子Ｐｅ２の接続インピーダンスを５０［Ω］とした際の端子Ｐｅ１から見た集中定数線路１３０のリターンロスの周波数特性を図３９に示す。図３９を参照すると、黒塗り逆三角形のマークで示すリターンロス２０［ｄＢ］となる低域側の周波数ＦＬが約１２４．４［ＭＨｚ］、高域側の周波数ＦＨが約１７４．５［ＭＨｚ］となり、全周波数帯域幅が約５０．１［ＭＨｚ］となって約３３％の比帯域まで拡大されている。このように、図３８に示す集中定数線路１３０では図３５に示す分布定数線路Ｗ１に近い反射特性が実現されている。なお、キャパシタＣｅ１，Ｃｅ２とインダクタＬｅの値は上記（１）、（２）式により求めることができ、Ｃｅ１≒６．２１５４［ｐＦ］，Ｃｅ２＝２×Ｃｅ１≒１２．４３１［ｐＦ］，Ｌｅ≒５３．０５２［ｎＨ］となる。この場合、集中定数線路１３０の特性インピーダンスＺｔは約７０．７１０６７８［Ω］とされている。
【0008】
分布定数型のウィルキンソン回路１００では図３２に示すようにリターンロスの周波数特性は、中心周波数に対して低域側と高域側の反射特性は対称となることから、使用中心周波数Ｆｏを中心として低域側と高域側の周波数帯域幅は同一となる。しかし、図３９を参照するとリターンロスの周波数特性は対称性が僅かに崩れている。このように、分布定数線路を集中定数線路で近似した場合ではこの対称性は確保できないという問題点があった。その原因は、集中定数線路は図３８に示すようにＬＰＦタイプの位相遅延回路とされていることから、低域が広く高域が狭くなる傾向になるからである。この問題を解消するためには、所望する周波数帯域の中心周波数を計算上僅かに高域側にシフトさせて、低域端と高域端のリターンロスが同一になるように調整すれば良い。
【0009】
図３８に示す集中定数線路１３０を用いた集中定数型のウィルキンソン回路２００の回路構成を図４０に示す。図４０に示すウィルキンソン回路２００は、入力端子ＩＮ２００と第１出力端子ＯＵＴ２０１との間に接続された集中定数線路２１０と、入力端子ＩＮ２００と第２出力端子ＯＵＴ２０２との間に接続された集中定数線路２１１と、第１出力端子ＯＵＴ２０１と第２出力端子ＯＵＴ２０２との間に接続されたアイソレーション抵抗Ｒｆとから構成されている。集中定数線路２１０，２１１は、回路に並列に接続された２つのキャパシタＣｆ１，Ｃｆ１と回路に直列に接続されたインダクタＬｆとからなる４５°の遅延位相量とされた位相遅延回路と、回路に並列に接続された２つのキャパシタＣｆ１，Ｃｆ２と回路に直列に接続されたインダクタＬｆとからなる４５°の遅延位相量とされた位相遅延回路とが２段に縦続接続されて構成されている。
【0010】
ウィルキンソン回路２００において、入力端子ＩＮ２００と出力端子ＯＵＴ２０１，ＯＵＴ２０２のインピーダンスＺｏを５０［Ω］，集中定数線路２１０，２１１の特性インピーダンスＺｔを約７０．７１０６７８［Ω］、使用中心周波数Ｆｏを１５０［ＭＨｚ］，アイソレーション抵抗Ｒｆを１００［Ω］とした際のキャパシタＣｆ１，Ｃｆ２とインダクタＬｆの値を上記（１），（２）式により求める。この場合、使用中心周波数Ｆｏを計算上僅かに高域側にシフトさせて、低域側と高域側のリターンロスが同一になるように電気定数を調整すると、キャパシタＣｆ１＝１２．４３１［ｐＦ］，キャパシタＣｆ２＝６．１９２６［ｐＦ］，インダクタＬｆ＝５２．８５７［ｎＨ］となる。この電気定数とされたウィルキンソン回路２００の１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域における伝送特性を図４１ないし図４４に示す。図４１は入出力端子間の挿入損失の周波数特性、図４２は入力端子側のリターンロスの周波数特性、図４３は出力端子側のリターンロスの周波数特性、図４４は出力端子間のアイソレーションの周波数特性である。図４２に示す入力端子側のリターンロスの周波数特性を参照すると、黒塗り逆三角形のマークで示すリターンロス２０［ｄＢ］となる周波数は、低域側の周波数ＦＬが約１２４．９［ＭＨｚ］、高域側の周波数ＦＨが約１７５．１［ＭＨｚ］となり、リターンロス最大の極が使用中心周波数Ｆｏから若干高域の１５０．５５［ＭＨｚ］にシフトするものの、使用中心周波数Ｆｏに対しておよそ±２５．１［ＭＨｚ］の対称な帯域に改善され、比帯域は約３３％が得られている。このように、２段の集中定数素子からなる位相遅延回路を集中定数線路としたウィルキンソン回路２００では、図３０に示す分布定数型のウィルキンソン回路１００の伝送特性に近似した反射特性が得られることがわかる。
【先行技術文献】
【特許文献】
【0011】
【文献】特開２０００－１２４７１２号公報
【文献】特開平１０－２２９３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
しかしながら、従来の集中定数線路を集中定数化する手法を用いても実用上有効な入力端子側のリターンロスが得られる低域側の周波数ＦＬと高域側の周波数ＦＨとの比であるＦＨ／ＦＬが２以上となるような１オクターブ以上の広帯域の反射特性を得ることができないという問題点があった。
そこで、本発明は、集中定数型のウィルキンソン回路において少なくとも１オクターブの広帯域の反射特性を得ることができるウィルキンソン回路を提供することを目的としている。
そこで、本発明は、集中定数型のウィルキンソン回路において少なくとも１オクターブの広帯域の反射特性を得ることができるウィルキンソン回路を提供することを目的としている。
【課題を解決するための手段】
【0013】
本発明のウィルキンソン回路は、入力端子と第１出力端子との間に接続された第１集中定数線路と、該入力端子と第２出力端子との間に接続された第２集中定数線路とを備えるウィルキンソン回路であって、９０°の位相遅延量の位相遅延回路が２段以上縦続接続されて構成される前記第１集中定数線路と、９０°の位相遅延量の位相遅延回路が２段以上縦続接続されて構成される前記第２集中定数線路と、前記第１集中定数線路を構成する前記位相遅延回路の各出力側と、該出力側に対応する前記第２集中定数線路を構成する前記位相遅延回路の各出力側との間に、それぞれ接続されたアイソレーション抵抗とを備え、前記位相遅延回路は、９０°の位相をｎ（ｎは２以上の正の整数）分割した位相遅延量とされた単位位相回路をｎ段縦続接続して構成されていることを最も主要な特徴としている。
【発明の効果】
【0014】
本発明の集中定数型としたウィルキンソン回路は、第１集中定数線路および第２集中定数線路が、９０°の位相遅延量の位相遅延回路が２段以上縦続接続されて構成されていると共に、位相遅延回路が、９０°の位相をｎ（ｎは２以上の正の整数）分割した位相遅延量とされた単位位相回路をｎ段縦続接続して構成されていることから、少なくとも１オクターブの広帯域の反射特性を得ることができるようになる。
【図面の簡単な説明】
【0015】
【図1】本発明の第１実施例の集中定数型のウィルキンソン回路の回路構成を示す図である。
【図2】本発明の第１実施例において集中定数化した位相遅延回路の回路構成を示す図である。
【図3】本発明の第１実施例において集中定数化した集中定数線路の回路構成を示す図である。
【図4】本発明の第１実施例にかかる集中定数線路の端子Ｐｂ１から見たリターンロスの周波数特性を示す図である。
【図5】本発明の第１実施例にかかる集中定数線路の端子Ｐｂ１から見たリターンロスの周波数特性を示す図である。
【図6】本発明の第１実施例の集中定数型のウィルキンソン回路の具体的な回路構成を示す図である。
【図7】本発明の第１実施例の集中定数型のウィルキンソン回路の入出力端子間の挿入損失の周波数特性を示す図である。
【図8】本発明の第１実施例の集中定数型のウィルキンソン回路の入力端子側のリターンロスの周波数特性を示す図である。
【図9】本発明の第１実施例の集中定数型のウィルキンソン回路の出力端子側のリターンロスの周波数特性を示す図である。
【図10】本発明の第１実施例の集中定数型のウィルキンソン回路の出力端子間のアイソレーションの周波数特性を示す図である。
【図11】Ｔ型の単位位相回路の回路構成および本発明の第１実施例のウィルキンソン回路におけるＴ型の位相遅延回路とされた集中定数線路の回路構成を示す図である。
【図12】本発明の第１実施例のウィルキンソン回路における他の構成の集中定数線路の回路構成を示す図である。
【図14】本発明の第１実施例の集中定数型のウィルキンソン回路と対比される分布定数型のウィルキンソン回路の回路構成を示す図である。
【図19】本発明の第２実施例の集中定数型のウィルキンソン回路の回路構成を示す図である。
【図20】本発明の第２実施例の集中定数型のウィルキンソン回路の具体的な回路構成を示す図である。
【図21】本発明の第２実施例の集中定数型のウィルキンソン回路の入出力端子間の挿入損失の周波数特性を示す図である。
【図22】本発明の第２実施例の集中定数型のウィルキンソン回路の入力端子側のリターンロスの周波数特性を示す図である。
【図23】本発明の第２実施例の集中定数型のウィルキンソン回路の出力端子側のリターンロスの周波数特性を示す図である。
【図24】本発明の第２実施例の集中定数型のウィルキンソン回路の出力端子間のアイソレーションの周波数特性を示す図である。
【図25】本発明の第２実施例の集中定数型のウィルキンソン回路と対比される分布定数型のウィルキンソン回路の回路構成を示す図である。
【図30】従来の基本的な分布定数型のウィルキンソン回路の回路構成を示す図である。
【図31】従来の分布定数型のウィルキンソン回路の入出力端子間の挿入損失の周波数特性を示す図である。
【図32】従来の分布定数型のウィルキンソン回路の入力端子側のリターンロスの周波数特性を示す図である。
【図33】従来の分布定数型のウィルキンソン回路の出力端子側のリターンロスの周波数特性を示す図である。
【図34】従来の分布定数型のウィルキンソン回路の出力端子間のアイソレーションの周波数特性を示す図である。
【図35】従来の分布定数型のウィルキンソン回路において抽出した分布定数線路を示す図である。
【図36】従来のウィルキンソン回路における分布定数線路を集中定数回路で表した等価回路および単位位相回路の回路構成を示す図である。
【図38】位相遅延回路を２段縦続接続して構成した集中定数線路の回路構成を示す図である。
【図40】従来の集中定数型のウィルキンソン回路の回路構成を示す図である。
【図41】従来の集中定数型のウィルキンソン回路の入出力端子間の挿入損失の周波数特性を示す図である。
【図42】従来の集中定数型のウィルキンソン回路の入力端子側のリターンロスの周波数特性を示す図である。
【図43】従来の集中定数型のウィルキンソン回路の出力端子側のリターンロスの周波数特性を示す図である。
【図44】従来の集中定数型のウィルキンソン回路の出力端子間のアイソレーションの周波数特性を示す図である。
【発明を実施するための形態】
【0016】
［本発明の第１実施例］
本発明にかかる第１実施例の集中定数型のウィルキンソン回路１の回路構成を図１に示す。
図１に示す本発明の第１実施例のウィルキンソン回路１は、入力端子ＩＮ１と第１出力端子ＯＵＴ１との間に第１の集中定数線路１０が接続され、入力端子ＩＮ１と第２出力端子ＯＵＴ２との間に第２の集中定数線路１１が接続されている。集中定数線路１０は、Ｑマッチング回路として作用している位相遅延量θｏが９０°の位相遅延回路１０ａと位相遅延量θｏが９０°の位相遅延回路１０ｂとが縦続接続された２段で構成されており、集中定数線路１１も、Ｑマッチング回路として作用している位相遅延量θｏが９０°の位相遅延回路１１ａと位相遅延量θｏが９０°の位相遅延回路１１ｂとが縦続接続された２段で構成されている。位相遅延回路１０ａと位相遅延回路１１ａとの出力側の間に第１のアイソレーション抵抗Ｒ１０が接続され、位相遅延回路１０ｂと位相遅延回路１１ｂとの出力側の間に第２のアイソレーション抵抗Ｒ１１が接続されている。
本発明にかかる第１実施例の集中定数型のウィルキンソン回路１の回路構成を図１に示す。
図１に示す本発明の第１実施例のウィルキンソン回路１は、入力端子ＩＮ１と第１出力端子ＯＵＴ１との間に第１の集中定数線路１０が接続され、入力端子ＩＮ１と第２出力端子ＯＵＴ２との間に第２の集中定数線路１１が接続されている。集中定数線路１０は、Ｑマッチング回路として作用している位相遅延量θｏが９０°の位相遅延回路１０ａと位相遅延量θｏが９０°の位相遅延回路１０ｂとが縦続接続された２段で構成されており、集中定数線路１１も、Ｑマッチング回路として作用している位相遅延量θｏが９０°の位相遅延回路１１ａと位相遅延量θｏが９０°の位相遅延回路１１ｂとが縦続接続された２段で構成されている。位相遅延回路１０ａと位相遅延回路１１ａとの出力側の間に第１のアイソレーション抵抗Ｒ１０が接続され、位相遅延回路１０ｂと位相遅延回路１１ｂとの出力側の間に第２のアイソレーション抵抗Ｒ１１が接続されている。
【0017】
位相遅延回路１０ａ，１１ａは集中定数素子の回路構成とされ、集中定数素子からなる単位位相回路Ｓ１０ａ，Ｓ１０ｂ，・・・，Ｓ１０ｎをｎ（ｎは２以上の正の整数）段縦続接続して構成されている。単位位相回路Ｓ１０ａ，Ｓ１０ｂ，・・・，Ｓ１０ｎの各位相遅延量は各段が９０°／ｎの位相遅延量θｓとされている。位相遅延回路１０ｂ，１１ｂも同様に集中定数素子の回路構成とされ、集中定数素子からなる単位位相回路Ｓ１１ａ，Ｓ１１ｂ，・・・，Ｓ１１ｎをｎ（ｎは２以上の正の整数）段縦続接続して構成されている。単位位相回路Ｓ１１ａ，Ｓ１１ｂ，・・・，Ｓ１１ｎの各位相遅延量は各段が９０°／ｎの位相遅延量θｓとされている。
ここで、ｎ＝２とすると位相遅延回路１０ａ，１１ａは２段縦続接続された４５°の位相遅延量の単位位相回路Ｓ１０ａ，Ｓ１０ｂから構成され、位相遅延回路１０ｂ，１１ｂも２段縦続接続された４５°の位相遅延量の単位位相回路Ｓ１１ａ，Ｓ１１ｂから構成される。例えば、位相遅延回路１０ａは図２に示す回路構成とされる。
ここで、ｎ＝２とすると位相遅延回路１０ａ，１１ａは２段縦続接続された４５°の位相遅延量の単位位相回路Ｓ１０ａ，Ｓ１０ｂから構成され、位相遅延回路１０ｂ，１１ｂも２段縦続接続された４５°の位相遅延量の単位位相回路Ｓ１１ａ，Ｓ１１ｂから構成される。例えば、位相遅延回路１０ａは図２に示す回路構成とされる。
【0018】
図２に示す位相遅延回路１０ａは、回路に直列に接続されたインダクタＬａと回路に並列に接続された２つのキャパシタＣａ１，Ｃａ２とからなる１段目の低域通過型フィルタ（ＬＰＦ）タイプの４５°の位相遅延量の単位位相回路Ｓ１０ａと、回路に直列に接続されたインダクタＬａと回路に並列に接続された２つのキャパシタＣａ１，Ｃａ２とからなる２段目のＬＰＦタイプの４５°の位相遅延量の単位位相回路Ｓ１０ｂとが縦続接続されて構成されている。
入力端子ＩＮ１と第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２における入出力インピーダンスＺｏを５０［Ω］とした場合、位相遅延回路１０ａ，１１ａの入力端子ＩＮ１側の接続インピーダンスは２Ｚｏ＝１００［Ω］となり、位相遅延回路１０ｂ，１１ｂの出力端子ＯＵＴ１または出力端子ＯＵＴ２側の接続インピーダンスはＺｏ＝５０［Ω］となる。この場合、Ｑマッチング回路として作用する９０°の位相遅延量の位相遅延回路１０ａ，１１ａの特性インピーダンスをＺｔ１０とするとＺｔ１０を約８２．０３４［Ω］と、Ｑマッチング回路として作用する９０°の位相遅延量の位相遅延回路１０ｂ，１１ｂの特性インピーダンスをＺｔ１１とするとＺｔ１１を約６０．９５１［Ω］とすることができる。また、アイソレーション抵抗Ｒ１０は約９８［Ω］とされ、アイソレーション抵抗Ｒ１１は約２４０［Ω］とされる。
入力端子ＩＮ１と第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２における入出力インピーダンスＺｏを５０［Ω］とした場合、位相遅延回路１０ａ，１１ａの入力端子ＩＮ１側の接続インピーダンスは２Ｚｏ＝１００［Ω］となり、位相遅延回路１０ｂ，１１ｂの出力端子ＯＵＴ１または出力端子ＯＵＴ２側の接続インピーダンスはＺｏ＝５０［Ω］となる。この場合、Ｑマッチング回路として作用する９０°の位相遅延量の位相遅延回路１０ａ，１１ａの特性インピーダンスをＺｔ１０とするとＺｔ１０を約８２．０３４［Ω］と、Ｑマッチング回路として作用する９０°の位相遅延量の位相遅延回路１０ｂ，１１ｂの特性インピーダンスをＺｔ１１とするとＺｔ１１を約６０．９５１［Ω］とすることができる。また、アイソレーション抵抗Ｒ１０は約９８［Ω］とされ、アイソレーション抵抗Ｒ１１は約２４０［Ω］とされる。
【0019】
例えば、１００［Ω］から５０［Ω］へインピーダンス整合を２段の９０°の位相遅延量の位相遅延回路Ｕ，Ｙで行う場合に、接続点のインピーダンスを１００×√（５０／１００）≒７０．７１１〔Ω〕と等比数列として、第１段の位相遅延回路Ｕで１００［Ω］から７０．７１１［Ω］へインピーダンス整合を行い、第２段の位相遅延回路Ｙで７０．７１１［Ω］から５０［Ω］へインピーダンス整合を行うとすると、第１段の位相遅延回路Ｕの特性インピーダンスＺｕは、√（１００×７０．７１１）≒８４．０９０［Ω］となり、第２段の位相遅延回路Ｙの特性インピーダンスＺｙは、√（７０．７１１×５０）≒５９．４６０［Ω］となる。このように、１００［Ω］から５０［Ω］へインピーダンス整合を行う際に、２段の９０°の位相遅延量の位相遅延回路を用いてＱマッチングの整合を取るインピーダンスを段階的に下げていきながら整合を取るようにしている。そして、位相遅延回路Ｕの特性インピーダンスを約８２．０３４［Ω］と約２．５％小さくし、位相遅延回路Ｙの特性インピーダンスを約６０．９５１［Ω］と約２．５％大きくするよう調整することで、広帯域の反射特性を得られるようになる。
【0020】
第１実施例の集中定数型のウィルキンソン回路１の使用中心周波数Ｆｏを１５０［ＭＨｚ］としてインダクタＬａとキャパシタＣａ１，Ｃａ２との電気定数を上記（１）（２）式から算出すると、Ｃａ１≒５．３５７５［ｐＦ］，Ｃａ２＝２×Ｃａ１≒１０．７１５［ｐＦ］，Ｌａ≒６１．５４７［ｎＨ］が得られる。また、位相遅延回路１０ｂも図２に示す回路構成と同様になり、位相遅延回路１０ｂの場合のインダクタＬａとキャパシタＣａ１，Ｃａ２との電気定数を上記と同様にして得ると、Ｃａ１≒７．２１０６［ｐＦ］，Ｃａ２＝２×Ｃａ１≒１４．４２１［ｐＦ］，Ｌａ≒４５．７２９［ｎＨ］となる。さらに、位相遅延回路１１ａの回路構成および電気定数は位相遅延回路１０ａと同様となり、位相遅延回路１１ｂの回路構成および電気定数は位相遅延回路１０ｂと同様となる。
【0021】
集中定数化された位相遅延回路１０ａと位相遅延回路１０ｂの２つを縦続接続して構成された集中定数線路１０の回路構成を図３に示す。図３に示す集中定数線路１０では、端子Ｐｂ１と端子Ｐｂ２との間にそれぞれ９０°の位相遅延量の位相遅延回路１０ａと位相遅延回路１０ｂとが２段縦続接続されており、入力端子ＩＮ１に接続される端子Ｐｂ１には１００［Ω］の接続インピーダンスが、出力端子ＯＵＴ１に接続される端子Ｐｂ２には５０［Ω］の接続インピーダンスが接続されている。集中定数線路１０は、回路に直列に接続されたインダクタＬｂ１と回路に並列に接続された２つのキャパシタＣｂ１，Ｃｂ２とからなる４５°の位相遅延量の単位位相回路Ｓ１０ａと、回路に直列に接続されたインダクタＬｂ２と回路に並列に接続された２つのキャパシタＣｂ２，Ｃｂ３とからなる４５°の位相遅延量の単位位相回路Ｓ１０ｂとが縦続された位相遅延回路１０ａと、回路に直列に接続されたインダクタＬｂ３と回路に並列に接続された２つのキャパシタＣｂ３，Ｃｂ４とからなる４５°の位相遅延量の単位位相回路Ｓ１１ａと、回路に直列に接続されたインダクタＬｂ４と回路に並列に接続された２つのキャパシタＣｂ４，Ｃｂ５とからなる４５°の位相遅延量の単位位相回路Ｓ１０ｂとが縦続された位相遅延回路１０ｂとから構成されている。
【0022】
特性インピーダンスＺｔ１０が約８２．０３４［Ω］の位相遅延回路１０ａと特性インピーダンスＺｔ１１が約６０．９５１［Ω］の位相遅延回路１０ｂとからなる集中定数線路１０のインダクタＬｂ１～Ｌｂ４とキャパシタＣｂ１～Ｃｂ５の電気定数を上記（１）（２）式から算出すると、Ｃｂ１≒５．３５７５［ｐＦ］，Ｃｂ２≒１０．７１５［ｐＦ］，Ｃｂ３≒１２．５６８［ｐＦ］，Ｃｂ４≒１４．４２１［ｐＦ］，Ｃｂ５≒７．２１０６［ｐＦ］，Ｌｂ１～Ｌｂ２≒６１．５４７［ｎＨ］，Ｌｂ３～Ｌｂ４≒４５．７２９［ｎＨ］となる。この電気定数とされた集中定数線路１０の端子Ｐｂ１から見た１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域におけるリターンロス特性を図４に示す。図４を参照すると、リターンロス最大の極は明確ではなく、１００［ＭＨｚ］におけるリターンロスは約２３［ｄＢ］となり、２００［ＭＨｚ］におけるリターンロスは約２０．５［ｄＢ］しか得られていないことが分かる。
【0023】
ここで、後述する本発明にかかる最適化手法を用いて集中定数線路１０の電気定数を修正すると、キャパシタＣｂ１＝５．３６２０［ｐＦ］，Ｃｂ２＝１０．７２４［ｐＦ］，Ｃｂ３＝１１．７４３［ｐＦ］，Ｃｂ４＝１４．３５１［ｐＦ］，Ｃｂ５＝７．１７５７［ｐＦ］，インダクタＬｂ１～Ｌｂ２＝６１．２４９［ｎＨ］，インダクタＬｂ３～Ｌｂ４＝４５．７６８［ｎＨ］となる。このように、電気定数が修正され端子Ｐｂ１に１００［Ω］、端子Ｐｂ２に５０［Ω］の接続インピーダンスが接続された際の端子Ｐｂ１から見た１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域におけるリターンロス特性を図５に示す。図５を参照すると、最小のリターンロスは１００［ＭＨｚ］と２００［ＭＨｚ］および約１５２．２［ＭＨｚ］にあり、約２４［ｄＢ］に改善されている。また、約１１６．９［ＭＨｚ］および約１８５．４［ＭＨｚ］にリターンロス最大の極を持つチェビシェフ特性に近似した波状特性が得られている。端子Ｐｂ１から見た実用上有効なリターンロスを２０［ｄＢ］以上とした際に、低域側の周波数ＦＬは１００［ＭＨｚ］以下となり、高域側の周波数ＦＨは２００［ＭＨｚ］以上となって、少なくとも１オクターブの広帯域の反射特性を得ることができる。
【0024】
本発明にかかる最適化手法について説明すると、最適化手法は、以下に挙げる２つのステップからなる。
（１）各々の単位位相回路における集中定数素子の電気定数を微調整し、入力側から見たリターンロスの周波数特性が広帯域になると共に、使用周波数帯域における実用上有効な入力端子側のリターンロスが得られる使用中心周波数Ｆｏから低域周波数端ＦＬまでの帯域幅と使用中心周波数Ｆｏから高域周波数端ＦＨまでの帯域幅とがほぼ同一となるようにする。この場合、使用中心周波数Ｆｏを計算上僅かに高域側にシフトさせて、低域側と高域側のリターンロスが同一になるように電気定数を調整するのが有効となる。
（２）出力端子間アイソレーションの周波数特性および／または出力側のリターンロスの周波数特性が最良となるようアイソレーション抵抗の値を微調整し、集中定数型のウィルキンソン回路の集中定数素子の電気定数を確定する。
（１）各々の単位位相回路における集中定数素子の電気定数を微調整し、入力側から見たリターンロスの周波数特性が広帯域になると共に、使用周波数帯域における実用上有効な入力端子側のリターンロスが得られる使用中心周波数Ｆｏから低域周波数端ＦＬまでの帯域幅と使用中心周波数Ｆｏから高域周波数端ＦＨまでの帯域幅とがほぼ同一となるようにする。この場合、使用中心周波数Ｆｏを計算上僅かに高域側にシフトさせて、低域側と高域側のリターンロスが同一になるように電気定数を調整するのが有効となる。
（２）出力端子間アイソレーションの周波数特性および／または出力側のリターンロスの周波数特性が最良となるようアイソレーション抵抗の値を微調整し、集中定数型のウィルキンソン回路の集中定数素子の電気定数を確定する。
【0025】
図３に示す集中定数線路１０と、この集中定数線路１０と同様の構成とされた集中定数線路１１を用いたｎ＝２とした場合の第１実施例の集中定数型のウィルキンソン回路１の詳細な回路構成を図６に示す。
図６において、集中定数線路１０は、それぞれ９０°の位相遅延量の位相遅延回路１０ａと位相遅延回路１０ｂとが２段縦続接続されて構成され、集中定数線路１１は、それぞれ９０°の位相遅延量の位相遅延回路１１ａと位相遅延回路１１ｂとが２段縦続接続されて構成されている。位相遅延回路１０ａ，１１ａは、回路に並列に接続された２つのキャパシタＣｈ１，Ｃｈ２と回路に直列に接続されたインダクタＬｈ１とから構成される４５°の位相遅延量の単位位相回路Ｓ１０ａと、回路に並列に接続された２つのキャパシタＣｈ２，Ｃｈ３と回路に直列に接続されたインダクタＬｈ２とから構成される４５°の位相遅延量の単位位相回路Ｓ１０ｂとが縦続接続されて構成されている。また、位相遅延線路１０ｂ，１１ｂは、回路に並列に接続された２つのキャパシタＣｈ３，Ｃｈ４と回路に直列に接続されたインダクタＬｈ３とから構成される４５°の位相遅延量の単位位相回路Ｓ１１ａと、回路に並列に接続された２つのキャパシタＣｈ４，Ｃｈ５と回路に直列に接続されたインダクタＬｈ４とから構成される４５°の位相遅延量の単位位相回路Ｓ１１ｂとが縦続接続されて構成されている。位相遅延回路１０ａと位相遅延回路１１ａの出力側の間に第１のアイソレーション抵抗Ｒ１１が接続され、位相遅延回路１０ｂと位相遅延回路１１ｂの出力側の間に第２のアイソレーション抵抗Ｒ１２が接続されている。
図６において、集中定数線路１０は、それぞれ９０°の位相遅延量の位相遅延回路１０ａと位相遅延回路１０ｂとが２段縦続接続されて構成され、集中定数線路１１は、それぞれ９０°の位相遅延量の位相遅延回路１１ａと位相遅延回路１１ｂとが２段縦続接続されて構成されている。位相遅延回路１０ａ，１１ａは、回路に並列に接続された２つのキャパシタＣｈ１，Ｃｈ２と回路に直列に接続されたインダクタＬｈ１とから構成される４５°の位相遅延量の単位位相回路Ｓ１０ａと、回路に並列に接続された２つのキャパシタＣｈ２，Ｃｈ３と回路に直列に接続されたインダクタＬｈ２とから構成される４５°の位相遅延量の単位位相回路Ｓ１０ｂとが縦続接続されて構成されている。また、位相遅延線路１０ｂ，１１ｂは、回路に並列に接続された２つのキャパシタＣｈ３，Ｃｈ４と回路に直列に接続されたインダクタＬｈ３とから構成される４５°の位相遅延量の単位位相回路Ｓ１１ａと、回路に並列に接続された２つのキャパシタＣｈ４，Ｃｈ５と回路に直列に接続されたインダクタＬｈ４とから構成される４５°の位相遅延量の単位位相回路Ｓ１１ｂとが縦続接続されて構成されている。位相遅延回路１０ａと位相遅延回路１１ａの出力側の間に第１のアイソレーション抵抗Ｒ１１が接続され、位相遅延回路１０ｂと位相遅延回路１１ｂの出力側の間に第２のアイソレーション抵抗Ｒ１２が接続されている。
【0026】
図６に示す第１実施例の集中定数型のウィルキンソン回路１において、入力端子ＩＮ１，第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の入出力インピーダンスＺｏを５０［Ω］とし、位相遅延回路１０ａ，１１ａの特性インピーダンスＺｔ１０を約８２．０３４［Ω］、位相遅延回路１０ｂ，１１ｂの特性インピーダンスＺｔ１１を約６０．９５１［Ω］とすると共に、使用中心周波数Ｆｏを１５０［ＭＨｚ］とする。この場合の電気定数を上記（１）（２）式から算出し、上記最適化手法により第１実施例の集中定数型のウィルキンソン回路１の集中定数素子の電気定数を確定すると、キャパシタＣｈ１＝Ｃｈ２＝１０．７２４［ｐＦ］，キャパシタＣｈ３＝１１．７４３［ｐＦ］，キャパシタＣｈ４＝１４．３５１［ｐＦ］，キャパシタＣｈ５＝７．１７５７［ｐＦ］，インダクタＬｈ１～Ｌｈ２＝６１．２４９［ｎＨ］，インダクタＬｈ３～Ｌｈ４＝４５．７６８［ｎＨ］となる。また、第１のアイソレーション抵抗Ｒｈ１は９８［Ω］で、第２のアイソレーション抵抗Ｒｈ２は２１５［Ω］となる。
【0027】
この電気定数とされる第１実施例の集中定数型のウィルキンソン回路１の伝送特性を図７ないし図１０に示す。図７は入出力端子間の挿入損失の周波数特性であり、図８は入力端子側のリターンロスの周波数特性であり、図９は出力端子側のリターンロスの周波数特性であり、図１０は出力端子間のアイソレーションの周波数特性である。図７を参照すると、１００［ＭＨｚ］ないし２００［ＭＨｚ］の全周波数帯域において２分配時の最小理論挿入損失約３．０１０２９９９［ｄＢ］をわずかに超える良好な挿入損失特性とされ、図８を参照すると、実用上有効な入力端子ＩＮ１側のリターンロスを２０［ｄＢ］以上とした際に、周波数帯域はＦｏより低域側の周波数ＦＬは１００［ＭＨｚ］以下となり、高域側の周波数ＦＨは２００［ＭＨｚ］以上となって、ＦＨ／ＦＬが２以上となる１オクターブを超える広帯域の入力端子側のリターンロス特性を得ることができる。さらに、１００［ＭＨｚ］と２００［ＭＨｚ］とにおけるリターンロスはほぼ同一の値となっており、低域側と高域側の周波数帯域幅が同一となっている。また、図９を参照すると１００［ＭＨｚ］ないし２００［ＭＨｚ］の全周波数帯域において３２［ｄＢ］以上の良好な出力端子側のリターンロスが得られている。さらに、図１０を参照すると１００［ＭＨｚ］ないし２００［ＭＨｚ］の全周波数帯域において２４［ｄＢ］以上の良好な出力端子間のアイソレーションの周波数特性が得られている。このように、図６に示す第１実施例の集中定数型のウィルキンソン回路１は、１オクターブを超える広帯域の良好な反射特性を得ることができる。
【0028】
図６に示す第１実施例の集中定数型のウィルキンソン回路１は、前述した図３６（ｂ）に示すπ型のＬＰＦタイプの単位位相回路１２０をベースにしているが、図１１（ａ）に示すＴ型のＬＰＦタイプの単位位相回路Ｓを用いても電気的に等価な特性が得られる。図１１（ａ）に示す単位位相回路Ｓを構成する回路に直列に接続された２つのインダクタンスをＬｋ、回路に並列に接続されたキャパシタンスをＣｋ、使用中心周波数をＦｏ、回路全体の特性インピーダンスをＺｔ、所望する位相遅延量をθｓとすると、キャパシタンスＣｋとインダクタンスＬｋは次式で求められる。
Ｃｋ＝ｓｉｎθｓ／（２πＦｏ・Ｚｔ） （３）
Ｌｋ＝｛Ｚｔ（１－ｃｏｓθｓ）｝／（２πＦｏ・ｓｉｎθｓ） （４）
Ｃｋ＝ｓｉｎθｓ／（２πＦｏ・Ｚｔ） （３）
Ｌｋ＝｛Ｚｔ（１－ｃｏｓθｓ）｝／（２πＦｏ・ｓｉｎθｓ） （４）
【0029】
図１に示す第１実施例のウィルキンソン回路１の集中定数線路１０をＴ型のＬＰＦタイプの単位位相回路Ｓを用いた場合の集中定数線路１０－１の回路構成を図１１（ｂ）に示す。図１１（ｂ）に示す集中定数線路１０－１は、端子Ｐｋ１と端子Ｐｋ２との間に、それぞれ９０°の位相遅延量の位相遅延回路１０ａ－１と位相遅延回路１０ｂ－１とが２段縦続接続されて構成されている。位相遅延回路１０ａ－１は、回路に直列に接続された２つのインダクタＬｋ１，Ｌｋ２と回路に並列に接続されたキャパシタＣｋ１とから構成される４５°の位相遅延量の単位位相回路Ｓ１０ａ－１と、回路に直列に接続された２つのインダクタＬｋ２，Ｌｋ３と回路に並列に接続されたキャパシタＣｋ２とから構成される４５°の位相遅延量の単位位相回路Ｓ１０ｂ－１とが縦続接続されて構成されている。また、位相遅延線路１０ｂ－１は、回路に直列に接続された２つのインダクタＬｋ４，Ｌｋ５と回路に並列に接続されたキャパシタＣｋ３とから構成される４５°の位相遅延量の単位位相回路Ｓ１１ａ－１と、回路に直列に接続された２つのインダクタＬｋ５，Ｌｋ６と回路に並列に接続されたキャパシタＣｋ４とから構成される４５°の位相遅延量の単位位相回路Ｓ１１ｂ－１とが縦続接続されて構成されている。
【0030】
図１１（ｂ）に示す集中定数線路１０－１において、入力端子ＩＮ１に接続される端子Ｐｋ１には１００［Ω］、出力端子ＯＵＴ１に接続される端子Ｐｋ２には５０［Ω］の接続インピーダンスが接続されているとし、位相遅延回路１０ａ－１の特性インピーダンスＺｔ１０を約８２．０３４［Ω］、位相遅延回路１０ｂ－１の特性インピーダンスＺｔ１１を約６０．９５１［Ω］とすると共に、使用中心周波数Ｆｏを１５０［ＭＨｚ］とする。この場合の電気定数を上記（３），（４）式から算出し、上記最適化手法により集中定数線路１０－１の集中定数素子の電気定数を確定すると、キャパシタＣｋ１～Ｃｋ２＝９．１５３６［ｐＦ］，キャパシタＣｋ３～Ｃｋ４＝１２．２５０［ｐＦ］，インダクタＬｋ１＝３５．８７９［ｎＨ］，インダクタＬｋ２＝７１．７５８［ｎＨ］，インダクタＬｋ３＝３３．６０３［ｎＨ］，インダクタＬｋ４＝２５．１０９［ｎＨ］，インダクタＬｋ５＝５３．６２１［ｎＨ］，インダクタＬｋ６＝２６．８１０［ｎＨ］となる。この電気定数とした場合の端子Ｐｋ１から見たリターンロス特性は図５に示すリターンロス特性とほぼ同等になり、π型の単位位相回路とＴ型の単位位相回路とで同様の反射特性を得ることができる。そこで、以降の本発明の説明においては、π型のＬＰＦタイプの単位位相回路を代表例として用いて説明する。
【0031】
さらに、図１に示す第１実施例のウィルキンソン回路１の集中定数線路１０をｎ＝３として構成した集中定数線路１０－２の回路構成を図１２に示す。図１２に示す集中定数線路１０－２では、端子Ｐｍ１と端子Ｐｍ２との間にそれぞれ９０°の位相遅延量の位相遅延回路１０ａ－２と位相遅延回路１０ｂ－２とが２段縦続接続されており、入力端子ＩＮ１に接続される端子Ｐｍ１には１００［Ω］の接続インピーダンスが、出力端子ＯＵＴ１に接続される端子Ｐｍ２には５０［Ω］の接続インピーダンスが接続されている。位相遅延回路１０ａ－２は、回路に直列に接続されたインダクタＬｍ１と回路に並列に接続された２つのキャパシタＣｍ１，Ｃｍ２とからなる３０°の位相遅延量の単位位相回路Ｓ１０ａ－２と、回路に直列に接続されたインダクタＬｍ２と回路に並列に接続された２つのキャパシタＣｍ２，Ｃｍ３とからなる３０°の位相遅延量の単位位相回路Ｓ１０ｂ－２と、回路に直列に接続されたインダクタＬｍ３と回路に並列に接続された２つのキャパシタＣｍ３，Ｃｍ４とからなる３０°の位相遅延量の単位位相回路Ｓ１０ｃ－２とが縦続されて構成されている。また、位相遅延回路１０ｂ－２は、回路に直列に接続されたインダクタＬｍ４と回路に並列に接続された２つのキャパシタＣｍ４，Ｃｍ５とからなる３０°の位相遅延量の単位位相回路Ｓ１１ａ－２と、回路に直列に接続されたインダクタＬｍ５と回路に並列に接続された２つのキャパシタＣｍ５，Ｃｍ６とからなる３０°の位相遅延量の単位位相回路Ｓ１１ｂ－２と、回路に直列に接続されたインダクタＬｍ６と回路に並列に接続された２つのキャパシタＣｍ６，Ｃｍ７とからなる３０°の位相遅延量の単位位相回路Ｓ１１ｃ－２とが縦続されて構成されている。
このように、集中定数線路１０－２では、位相遅延量が３０°の単位位相回路Ｓ１０ａ－２～Ｓ１１ｃ－２を３段縦続接続して位相遅延量が９０°の位相遅延回路１０ａ－２，１０ｂ－２が構成されている。
このように、集中定数線路１０－２では、位相遅延量が３０°の単位位相回路Ｓ１０ａ－２～Ｓ１１ｃ－２を３段縦続接続して位相遅延量が９０°の位相遅延回路１０ａ－２，１０ｂ－２が構成されている。
【0032】
位相遅延回路１０ａ－２の特性インピーダンスＺｔ１０を約８２．０３４［Ω］、位相遅延回路１０ｂ－２の特性インピーダンスＺｔ１１を約６０．９５１［Ω］とすると共に、使用中心周波数Ｆｏを１５０［ＭＨｚ］として集中定数線路１０－２のインダクタＬｍ１～Ｌｍ６とキャパシタＣｍ１～Ｃｍ７の電気定数を上記（１）（２）式から算出する。次いで、上記最適化手法を用いて集中定数線路１０－２の電気定数を修正すると、キャパシタＣｍ１＝３．４７０９［ｐＦ］，キャパシタＣｍ２＝Ｃｍ３＝６．９４１８［ｐＦ］，キャパシタＣｍ４＝７．７９３０［ｐＦ］，キャパシタＣｍ５＝Ｃｍ６＝９．３１５０［ｐＦ］，キャパシタＣｍ７＝４．６５７５［ｐＦ］となり、インダクタＬｍ１～Ｌｍ３＝４３．４５５［ｎＨ］，インダクタＬｍ４～Ｌｍ６＝３２．３８４［ｎＨ］となる。
【0033】
この電気定数とされた集中定数線路１０－２において、端子Ｐｍ１から見た１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域におけるリターンロス特性は図１３に示すようになる。最小のリターンロスは約２５．４［ｄＢ］の良好なリターンロスがＦＬ＝１００［ＭＨｚ］とＦＨ＝２００［ＭＨｚ］および約１５０．７［ＭＨｚ］において得られ、約１１５．９［ＭＨｚ」および約１８４．８［ＭＨｚ］にリターンロス最大の極を持つチェビシェフ特性に近似した波状特性が得られている。端子Ｐｍ１から見た実用上有効なリターンロスを２０［ｄＢ］以上とした際に、低域側の周波数ＦＬは１００［ＭＨｚ］以下となり、高域側の周波数ＦＨは２００［ＭＨｚ］以上となって、少なくとも１オクターブの広帯域の反射特性を得ることができる。このように、ｎ＝３とした集中定数線路１０－２では、ｎ＝２の集中定数線路１０の図５に示す反射特性を集中定数素子数を増やすことにより改善することができる。
ｎ＝３とした集中定数線路１０－２は、第１実施例のウィルキンソン回路１における集中定数線路１０，１１に適用することができ、適用することにより反射特性を改善することができる。ｎ＝４以上としても同様に反射特性をより改善できるようになる。
ｎ＝３とした集中定数線路１０－２は、第１実施例のウィルキンソン回路１における集中定数線路１０，１１に適用することができ、適用することにより反射特性を改善することができる。ｎ＝４以上としても同様に反射特性をより改善できるようになる。
【0034】
ここで、本発明の第１実施例の集中定数型のウィルキンソン回路１が分布定数型のウィルキンソン回路と同等の伝送特性を得られることを説明するために、第１実施例の集中定数型のウィルキンソン回路１に対応する構成とされた分布定数型のウィルキンソン回路５の構成を図１４に示す。
図１４に示す分布定数型のウィルキンソン回路５は、入力端子ＩＮ５１と第１出力端子ＯＵＴ５１との間に第１の分布定数線路５０が接続され、入力端子ＩＮ５１と第２出力端子ＯＵＴ５２との間に第２の分布定数線路５１が接続されている。分布定数線路５０は、位相遅延量θｏが９０°の分布定数線路（Ｗｄ１）５０ａと位相遅延量θｏが９０°の分布定数線路（Ｗｄ２）５０ｂとを縦続接続された２段で構成されており、分布定数線路５１も、位相遅延量θｏが９０°の分布定数線路（Ｗｄ１）５１ａと位相遅延量θｏが９０°の分布定数線路（Ｗｄ２）５１ｂとを縦続接続された２段で構成されている。分布定数線路（Ｗｄ１）５０ａと分布定数線路（Ｗｄ１）５１ａとの出力側の間にアイソレーション抵抗Ｒｄ１が接続され、分布定数線路（Ｗｄ２）５０ｂと分布定数線路（Ｗｄ２）５１ｂとの出力側の間にアイソレーション抵抗Ｒｄ２が接続されている。このように、分布定数型のウィルキンソン回路５の構成は、図１に示す本発明の第１実施例の集中定数型のウィルキンソン回路１の構成に対応している。
図１４に示す分布定数型のウィルキンソン回路５は、入力端子ＩＮ５１と第１出力端子ＯＵＴ５１との間に第１の分布定数線路５０が接続され、入力端子ＩＮ５１と第２出力端子ＯＵＴ５２との間に第２の分布定数線路５１が接続されている。分布定数線路５０は、位相遅延量θｏが９０°の分布定数線路（Ｗｄ１）５０ａと位相遅延量θｏが９０°の分布定数線路（Ｗｄ２）５０ｂとを縦続接続された２段で構成されており、分布定数線路５１も、位相遅延量θｏが９０°の分布定数線路（Ｗｄ１）５１ａと位相遅延量θｏが９０°の分布定数線路（Ｗｄ２）５１ｂとを縦続接続された２段で構成されている。分布定数線路（Ｗｄ１）５０ａと分布定数線路（Ｗｄ１）５１ａとの出力側の間にアイソレーション抵抗Ｒｄ１が接続され、分布定数線路（Ｗｄ２）５０ｂと分布定数線路（Ｗｄ２）５１ｂとの出力側の間にアイソレーション抵抗Ｒｄ２が接続されている。このように、分布定数型のウィルキンソン回路５の構成は、図１に示す本発明の第１実施例の集中定数型のウィルキンソン回路１の構成に対応している。
【0035】
分布定数型のウィルキンソン回路５において、入力端子ＩＮ５１と第１出力端子ＯＵＴ５１および第２出力端子５２における入出力インピーダンスＺｏを５０［Ω］とした場合、分布定数線路（Ｗｄ１）５０ａ、５１ａの入力端子ＩＮ５１側の接続インピーダンスは２Ｚｏ＝１００［Ω］となり、分布定数線路（Ｗｄ２）５０ｂ、５１ｂの出力端子ＯＵＴ５１または出力端子ＯＵＴ５２側の接続インピーダンスはＺｏ＝５０［Ω］となる。そうすると、第１実施例のウィルキンソン回路１と同様にＱマッチング回路として作用する９０°の位相遅延量の分布定数線路（Ｗｄ１）５０ａ、５１ａの特性インピーダンスＺｓ５０を約８２．０３４［Ω］に、Ｑマッチング回路として作用する９０°の位相遅延量の分布定数線路（Ｗｄ２）５０ｂ、５１ｂの特性インピーダンスＺｓ５１を約６０．９５１［Ω］とすることができる。アイソレーション抵抗Ｒｄ１を９８［Ω］と、アイソレーション抵抗Ｒｄ２を２４０［Ω］とすることができる。
【0036】
このような電気定数とされた分布定数型のウィルキンソン回路５の使用中心周波数Ｆｏを１５０［ＭＨｚ］とした際の伝送特性を図１５ないし図１８に示す。図１５は入出力端子間の挿入損失の周波数特性であり、図１６は入力端子側のリターンロスの周波数特性であり、図１７は出力端子側のリターンロスの周波数特性であり、図１８は出力端子間のアイソレーションの周波数特性である。図１５を参照すると、１００［ＭＨｚ］ないし２００［ＭＨｚ］の全周波数帯域において２分配時の最小理論挿入損失約３．０１０２９９９［ｄＢ］をわずかに超える良好な挿入損失特性とされ、図１６を参照すると、実用上有効な入力端子ＩＮ５１側のリターンロスを２０［ｄＢ］以上とすると、その周波数帯域はＦｏより低域側の周波数ＦＬが１００［ＭＨｚ］以下となり、高域側の周波数ＦＨが２００［ＭＨｚ」以上となって、少なくとも１００［ＭＨｚ］の周波数帯域幅が得られる。この場合、約６６．７％の比帯域が得られて１オクターブの広帯域の反射特性が得られている。また、図１５ないし図１８を参照すると、使用中心周波数Ｆｏに対して低域側と高域側が対称となった伝送特性となっている。このように分布定数型のウィルキンソン回路５は、チェビシェフ特性の反射特性が得られている。
【0037】
ここで、本発明の第１実施例の集中定数型のウィルキンソン回路１の図７ないし図１０に示す伝送特性を、対応する構成とされた分布定数型のウィルキンソン回路５の図１５ないし図１８に示す伝送特性と対比すると、入力端子側のリターンロス特性において本発明の第１実施例の集中定数型のウィルキンソン回路１では、１００［ＭＨｚ］～２００［ＭＨｚ］の周波数帯域の最小リターンロスは分布定数型のウィルキンソン回路５に比べ約２［ｄＢ］の劣化は見られるものの、チェビシェフ特性に近似した広帯域の波状の伝送特性が得られている。すなわち、本発明においては集中定数化しても分布定数型のウィルキンソン回路とほぼ同等の伝送特性を示す集中定数型のウィルキンソン回路を得られることがわかる。
【0038】
［第２実施例］
次に、本発明の第２実施例の集中定数型のウィルキンソン回路２の構成を図１９に示す。図１９に示す第２実施例の集中定数型のウィルキンソン回路２は、入力端子ＩＮ２０と第１出力端子ＯＵＴ２１との間に第１の集中定数線路２０が接続され、入力端子ＩＮ２０と第２出力端子ＯＵＴ２２との間に第２の集中定数線路２１が接続されている。第１の集中定数線路２０は、それぞれ９０°の位相遅延量の位相遅延回路２０ａと位相遅延回路２０ｂと位相遅延回路２０ｃとが３段縦続接続されて構成され、第２の集中定数線路２１は、それぞれ９０°の位相遅延量の位相遅延回路２１ａと位相遅延回路２１ｂと位相遅延回路２１ｃとが３段縦続接続されて構成されている。位相遅延回路２０ａ，２１ａは９０°／ｎの位相とされたｎ（ｎは２以上の正の整数）段の単位位相回路Ｓ２０ａ，Ｓ２０ｂ，・・・が縦続接続されて構成され、位相遅延回路２０ｂ，２１ｂは９０°／ｎの位相とされたｎ（ｎは２以上の正の整数）段の単位位相回路Ｓ２１ａ，Ｓ２１ｂ，・・・が縦続接続されて構成され、位相遅延回路２０ｃ，２１ｃは９０°／ｎの位相とされたｎ（ｎは２以上の正の整数）段の単位位相回路Ｓ２２ａ，Ｓ２２ｂ，・・・が縦続接続されて構成されている。また、位相遅延回路２０ａと位相遅延回路２１ａの出力側の間に第１のアイソレーション抵抗Ｒ２１が接続され、位相遅延回路２０ｂと位相遅延回路２１ｂの出力側の間に第２のアイソレーション抵抗Ｒ２２が接続され、位相遅延回路２０ｃと位相遅延回路２１ｃの出力側の間に第３のアイソレーション抵抗Ｒ２３が接続されている。
次に、本発明の第２実施例の集中定数型のウィルキンソン回路２の構成を図１９に示す。図１９に示す第２実施例の集中定数型のウィルキンソン回路２は、入力端子ＩＮ２０と第１出力端子ＯＵＴ２１との間に第１の集中定数線路２０が接続され、入力端子ＩＮ２０と第２出力端子ＯＵＴ２２との間に第２の集中定数線路２１が接続されている。第１の集中定数線路２０は、それぞれ９０°の位相遅延量の位相遅延回路２０ａと位相遅延回路２０ｂと位相遅延回路２０ｃとが３段縦続接続されて構成され、第２の集中定数線路２１は、それぞれ９０°の位相遅延量の位相遅延回路２１ａと位相遅延回路２１ｂと位相遅延回路２１ｃとが３段縦続接続されて構成されている。位相遅延回路２０ａ，２１ａは９０°／ｎの位相とされたｎ（ｎは２以上の正の整数）段の単位位相回路Ｓ２０ａ，Ｓ２０ｂ，・・・が縦続接続されて構成され、位相遅延回路２０ｂ，２１ｂは９０°／ｎの位相とされたｎ（ｎは２以上の正の整数）段の単位位相回路Ｓ２１ａ，Ｓ２１ｂ，・・・が縦続接続されて構成され、位相遅延回路２０ｃ，２１ｃは９０°／ｎの位相とされたｎ（ｎは２以上の正の整数）段の単位位相回路Ｓ２２ａ，Ｓ２２ｂ，・・・が縦続接続されて構成されている。また、位相遅延回路２０ａと位相遅延回路２１ａの出力側の間に第１のアイソレーション抵抗Ｒ２１が接続され、位相遅延回路２０ｂと位相遅延回路２１ｂの出力側の間に第２のアイソレーション抵抗Ｒ２２が接続され、位相遅延回路２０ｃと位相遅延回路２１ｃの出力側の間に第３のアイソレーション抵抗Ｒ２３が接続されている。
【0039】
第２実施例の集中定数型のウィルキンソン回路２において、ｎ＝２とした場合の詳細な回路構成を図２０に示す。
図２０に示す第２実施例の集中定数型のウィルキンソン回路２において、集中定数線路２０は、それぞれ９０°の位相遅延量の位相遅延回路２０ａと位相遅延回路２０ｂと位相遅延回路２０ｃとが３段縦続接続されて構成され、集中定数線路２１は、それぞれ９０°の位相遅延量の位相遅延回路２１ａと位相遅延回路２１ｂと位相遅延回路２１ｃとが３段縦続接続されて構成されている。位相遅延回路２０ａ，２１ａは、回路に並列に接続された２つのキャパシタＣｐ１，Ｃｐ２と回路に直列に接続されたインダクタＬｐ１とから構成される４５°の位相遅延量の単位位相回路Ｓ２０ａと、回路に並列に接続された２つのキャパシタＣｐ２，Ｃｐ３と回路に直列に接続されたインダクタＬｐ２とから構成される４５°の位相遅延量の単位位相回路Ｓ２０ｂとが縦続接続されて構成されている。また、位相遅延線路２０ｂ，２１ｂは、回路に並列に接続された２つのキャパシタＣｐ３，Ｃｐ４と回路に直列に接続されたインダクタＬｐ３とから構成される４５°の位相遅延量の単位位相回路Ｓ２１ａと、回路に並列に接続された２つのキャパシタＣｐ４，Ｃｐ５と回路に直列に接続されたインダクタＬｐ４とから構成される４５°の位相遅延量の単位位相回路Ｓ２１ｂとが縦続接続されて構成されている。さらに、位相遅延線路２０ｃ，２１ｃは、回路に並列に接続された２つのキャパシタＣｐ５，Ｃｐ６と回路に直列に接続されたインダクタＬｐ５とから構成される４５°の位相遅延量の単位位相回路Ｓ２２ａと、回路に並列に接続された２つのキャパシタＣｐ６，Ｃｐ７と回路に直列に接続されたインダクタＬｐ６とから構成される４５°の位相遅延量の単位位相回路Ｓ２１ｃとが縦続接続されて構成されている。また、位相遅延回路２０ａと位相遅延回路２１ａの出力側の間に第１のアイソレーション抵抗Ｒ２１が接続され、位相遅延回路２０ｂと位相遅延回路２１ｂの出力側の間に第２のアイソレーション抵抗Ｒ２２が接続され、位相遅延回路２０ｃと位相遅延回路２１ｃの出力側の間に第３のアイソレーション抵抗Ｒ２３が接続されている。
図２０に示す第２実施例の集中定数型のウィルキンソン回路２において、集中定数線路２０は、それぞれ９０°の位相遅延量の位相遅延回路２０ａと位相遅延回路２０ｂと位相遅延回路２０ｃとが３段縦続接続されて構成され、集中定数線路２１は、それぞれ９０°の位相遅延量の位相遅延回路２１ａと位相遅延回路２１ｂと位相遅延回路２１ｃとが３段縦続接続されて構成されている。位相遅延回路２０ａ，２１ａは、回路に並列に接続された２つのキャパシタＣｐ１，Ｃｐ２と回路に直列に接続されたインダクタＬｐ１とから構成される４５°の位相遅延量の単位位相回路Ｓ２０ａと、回路に並列に接続された２つのキャパシタＣｐ２，Ｃｐ３と回路に直列に接続されたインダクタＬｐ２とから構成される４５°の位相遅延量の単位位相回路Ｓ２０ｂとが縦続接続されて構成されている。また、位相遅延線路２０ｂ，２１ｂは、回路に並列に接続された２つのキャパシタＣｐ３，Ｃｐ４と回路に直列に接続されたインダクタＬｐ３とから構成される４５°の位相遅延量の単位位相回路Ｓ２１ａと、回路に並列に接続された２つのキャパシタＣｐ４，Ｃｐ５と回路に直列に接続されたインダクタＬｐ４とから構成される４５°の位相遅延量の単位位相回路Ｓ２１ｂとが縦続接続されて構成されている。さらに、位相遅延線路２０ｃ，２１ｃは、回路に並列に接続された２つのキャパシタＣｐ５，Ｃｐ６と回路に直列に接続されたインダクタＬｐ５とから構成される４５°の位相遅延量の単位位相回路Ｓ２２ａと、回路に並列に接続された２つのキャパシタＣｐ６，Ｃｐ７と回路に直列に接続されたインダクタＬｐ６とから構成される４５°の位相遅延量の単位位相回路Ｓ２１ｃとが縦続接続されて構成されている。また、位相遅延回路２０ａと位相遅延回路２１ａの出力側の間に第１のアイソレーション抵抗Ｒ２１が接続され、位相遅延回路２０ｂと位相遅延回路２１ｂの出力側の間に第２のアイソレーション抵抗Ｒ２２が接続され、位相遅延回路２０ｃと位相遅延回路２１ｃの出力側の間に第３のアイソレーション抵抗Ｒ２３が接続されている。
【0040】
入力端子ＩＮ２０と第１出力端子ＯＵＴ２１および第２出力端子２２における入出力インピーダンスＺｏを５０［Ω］とした場合、位相遅延回路２０ａ，２１ａの入力端子ＩＮ２０側の接続インピーダンスは２Ｚｏ＝１００［Ω］となり、位相遅延回路２０ｃ，２１ｃの出力端子ＯＵＴ２１または出力端子ＯＵＴ２２側の接続インピーダンスはＺｏ＝５０［Ω］となる。この場合、Ｑマッチング回路として作用する９０°の位相遅延量の位相遅延回路２０ａ，２１ａの特性インピーダンスＺｔ２１を約８７．０５５［Ω］と、Ｑマッチング回路として作用する９０°の位相遅延量の位相遅延回路２０ｂ，２１ｂの特性インピーダンスＺｔ２２を約７０．７１１［Ω］と、Ｑマッチング回路として作用する９０°の位相遅延量の位相遅延回路２０ｃ，２１ｃの特性インピーダンスＺｔ２３を約５７．４３５［Ω］とすることができる。このように、１００［Ω］から５０［Ω］へインピーダンス整合を行う際に、３段の９０°の位相遅延量の位相遅延回路を用いてＱマッチング回路の整合を取るインピーダンスを段階的に下げていきながら整合を取るようにしている。この結果、後述するように第２実施例のウィルキンソン回路２でも広帯域の反射特性を得られるようになる。
【0041】
第２実施例の集中定数型のウィルキンソン回路２の使用中心周波数Ｆｏを２００［ＭＨｚ］とし、特性インピーダンスＺｔ２１が約８７．０５５［Ω］の位相遅延回路２０ａ，２１ａと、特性インピーダンスＺｔ２２が約７０．７１１［Ω］の位相遅延回路２０ｂ，２１ｂと、特性インピーダンスＺｔ２３が約５７．４３５［Ω］の位相遅延回路２０ｃ，２１ｃとからなる集中定数線路２０，２１のインダクタＬｐ１～Ｌｐ６とキャパシタＣｐ１～Ｃｐ７の電気定数を上記（１）（２）式から算出する。次いで、上記最適化手法を用いて第２実施例の集中定数型のウィルキンソン回路２の集中定数素子の電気定数を確定すると、キャパシタＣｐ１＝７．７２７６［ｐＦ］，キャパシタＣｐ２＝７．６１１２［ｐＦ］，キャパシタＣｐ３＝９．５５８２［ｐＦ］，キャパシタＣｐ４＝７．９１９７［ｐＦ］，キャパシタＣｐ５＝９．９１２２［ｐＦ］，キャパシタＣｐ６＝１１．６３１［ｐＦ］，キャパシタＣｐ７＝６．３０２９［ｐＦ］となり、インダクタＬｐ１＝４８．７０１［ｎＨ］，インダクタＬｐ２＝４７．２３５［ｎＨ］，インダクタＬｐ３＝Ｌｐ４＝３９．７９４［ｎＨ］，インダクタＬｐ５＝３１．９１２［ｎＨ］，インダクタＬｐ６＝３２．５６２［ｎＨ］となる。また、アイソレーション抵抗Ｒ２１は１０４［Ω］となり、アイソレーション抵抗Ｒ２２は２１３［Ω］となり、アイソレーション抵抗Ｒ２３は３００［Ω］となる。
【0042】
この電気定数とされる第２実施例の集中定数型のウィルキンソン回路２の１００［ＭＨｚ］ないし３００［ＭＨｚ］の周波数帯域における伝送特性を図２１ないし図２４に示す。図２１は入出力端子間の挿入損失の周波数特性であり、図２２は入力端子側のリターンロスの周波数特性であり、図２３は出力端子側のリターンロスの周波数特性であり、図２４は出力端子間のアイソレーションの周波数特性である。図２１を参照すると、１００［ＭＨｚ］ないし３００［ＭＨｚ］の全周波数帯域において２分配時の最小理論挿入損失約３．０１０２９９９［ｄＢ］をわずかに超える良好な挿入損失特性とされ、図２２を参照すると、実用上有効な入力端子ＩＮ１側のリターンロスを２０［ｄＢ］以上とした際に、周波数帯域はＦｏより低域側の周波数ＦＬは１００［ＭＨｚ］以下となり、高域側の周波数ＦＨは３００［ＭＨｚ］以上となって、ＦＨ／ＦＬが３以上となる１オクターブを超える広帯域の入力端子側のリターンロス特性を得ることができる。さらに、入力側の最小のリターンロスは１００［ＭＨｚ］，３００［ＭＨｚ］，約１６１．４［ＭＨｚ］および約２５０．２［ＭＨｚ］において約２３［ｄＢ］が得られており、約１２０．０［ＭＨｚ］と約２０７．３［ＭＨｚ］および約２８４．６［ＭＨｚ］にリターンロス最大の極を持つチェビシェフ特性に近似した波状特性が得られている。また、図２３を参照すると１００［ＭＨｚ］ないし３００［ＭＨｚ］の全周波数帯域において約２６［ｄＢ］以上の良好な出力端子側のリターンロスが得られている。さらに、図２４を参照すると１００［ＭＨｚ］ないし３００［ＭＨｚ］の全周波数帯域において約２３［ｄＢ］以上の良好な出力端子間のアイソレーションの周波数特性が得られている。このように、位相遅延回路を３段縦続接続した集中定数線路を備える第２実施例の集中定数型のウィルキンソン回路２は、位相遅延回路を２段縦続接続した集中定数線路を備える第１実施例の集中定数型のウィルキンソン回路１を超える広帯域の良好な反射特性を得ることができる。
【0043】
第２実施例の集中定数型のウィルキンソン回路２において、位相遅延回路２０ａ，２０ｂ，２０ｃを３段縦続接続した集中定数線路２０および位相遅延回路２１ａ，２１ｂ，２１ｃを３段縦続接続した集中定数線路２１の各位相遅延回路をｎ＝３として構成することができる。この場合、位相遅延回路２０ａ，２０ｂ，２０ｃおよび位相遅延回路２１ａ，２１ｂ，２１ｃの各位相遅延回路は、図１２に示すように３０°の位相遅延量の単位位相回路を３段縦続して構成される。このように、各位相遅延回路をｎ＝３として構成すると反射特性をより改善できるようになる。ｎ＝４以上としても同様に反射特性をより改善できるようになる。
【0044】
ここで、本発明の第２実施例の集中定数型のウィルキンソン回路２が分布定数型のウィルキンソン回路と同等の伝送特性を得られることを説明するために、第２実施例の集中定数型のウィルキンソン回路２に対応する構成とされた分布定数型のウィルキンソン回路６の構成を図２５に示す。
図２５に示す分布定数型のウィルキンソン回路６は、入力端子ＩＮ６０と第１出力端子ＯＵＴ６１との間に第１の分布定数線路６０が接続され、入力端子ＩＮ６０と第２出力端子ＯＵＴ６２との間に第２の分布定数線路６１が接続されている。分布定数線路６０は、位相遅延量θｏが９０°の分布定数線路（Ｗｎ１）６０ａと位相遅延量θｏが９０°の分布定数線路（Ｗｎ２）６０ｂと位相遅延量θｏが９０°の分布定数線路（Ｗｎ３）６０ｃとが縦続接続された３段で構成されており、分布定数線路５１も、位相遅延量θｏが９０°の分布定数線路（Ｗｎ１）６１ａと位相遅延量θｏが９０°の分布定数線路（Ｗｎ２）６１ｂと位相遅延量θｏが９０°の分布定数線路（Ｗｎ３）６１ｃとが縦続接続された３段で構成されている。分布定数線路（Ｗｎ１）６０ａと分布定数線路（Ｗｎ１）６１ａとの出力側の間にアイソレーション抵抗Ｒｎ１が接続され、分布定数線路（Ｗｎ２）６０ｂと分布定数線路（Ｗｎ２）６１ｂとの出力側の間にアイソレーション抵抗Ｒｎ２が接続され、分布定数線路（Ｗｎ３）６０ｃと分布定数線路（Ｗｎ３）６１ｃとの出力側の間にアイソレーション抵抗Ｒｎ３が接続されている。このように、分布定数型のウィルキンソン回路６の構成は、図１９に示す本発明の第２実施例の集中定数型のウィルキンソン回路２の構成に対応している。
図２５に示す分布定数型のウィルキンソン回路６は、入力端子ＩＮ６０と第１出力端子ＯＵＴ６１との間に第１の分布定数線路６０が接続され、入力端子ＩＮ６０と第２出力端子ＯＵＴ６２との間に第２の分布定数線路６１が接続されている。分布定数線路６０は、位相遅延量θｏが９０°の分布定数線路（Ｗｎ１）６０ａと位相遅延量θｏが９０°の分布定数線路（Ｗｎ２）６０ｂと位相遅延量θｏが９０°の分布定数線路（Ｗｎ３）６０ｃとが縦続接続された３段で構成されており、分布定数線路５１も、位相遅延量θｏが９０°の分布定数線路（Ｗｎ１）６１ａと位相遅延量θｏが９０°の分布定数線路（Ｗｎ２）６１ｂと位相遅延量θｏが９０°の分布定数線路（Ｗｎ３）６１ｃとが縦続接続された３段で構成されている。分布定数線路（Ｗｎ１）６０ａと分布定数線路（Ｗｎ１）６１ａとの出力側の間にアイソレーション抵抗Ｒｎ１が接続され、分布定数線路（Ｗｎ２）６０ｂと分布定数線路（Ｗｎ２）６１ｂとの出力側の間にアイソレーション抵抗Ｒｎ２が接続され、分布定数線路（Ｗｎ３）６０ｃと分布定数線路（Ｗｎ３）６１ｃとの出力側の間にアイソレーション抵抗Ｒｎ３が接続されている。このように、分布定数型のウィルキンソン回路６の構成は、図１９に示す本発明の第２実施例の集中定数型のウィルキンソン回路２の構成に対応している。
【0045】
分布定数型のウィルキンソン回路６において、入力端子ＩＮ６０と第１出力端子ＯＵＴ６１および第２出力端子６２における入出力インピーダンスＺｏを５０［Ω］とした場合、分布定数線路（Ｗｎ１）６０ａ，６１ａの入力端子ＩＮ６０側の接続インピーダンスは２Ｚｏ＝１００［Ω］となり、分布定数線路（Ｗｎ３）６０ｃ，６１ｃの出力端子ＯＵＴ６１または出力端子ＯＵＴ６２側の接続インピーダンスはＺｏ＝５０［Ω］となる。そうすると、Ｑマッチング回路として作用する９０°の位相遅延量の分布定数線路（Ｗｎ１）６０ａ，６１ａの特性インピーダンスＺｎ１を約８７．０５５［Ω］に、Ｑマッチング回路として作用する９０°の位相遅延量の分布定数線路（Ｗｎ２）６０ｂ，６１ｂの特性インピーダンスＺｎ２を約７０．７１１［Ω］に、Ｑマッチング回路として作用する９０°の位相遅延量の分布定数線路（Ｗｎ３）６０ｃ，６１ｃの特性インピーダンスＺｎ３を約５７．４３５［Ω］にすることができる。また、アイソレーション抵抗Ｒｎ１を約１０４［Ω］に、アイソレーション抵抗Ｒｎ２を２０３［Ω］に、アイソレーション抵抗Ｒｎ３を４００［Ω］にすることができる。
【0046】
このような電気定数とした分布定数型のウィルキンソン回路６において使用中心周波数Ｆｏを２００［ＭＨｚ］とした１００［ＭＨｚ］ないし３００［ＭＨｚ］の周波数帯域における伝送特性を図２６ないし図２９に示す。図２６は入出力端子間の挿入損失の周波数特性であり、図２７は入力端子側のリターンロスの周波数特性であり、図２８は出力端子側のリターンロスの周波数特性であり、図２９は出力端子間のアイソレーションの周波数特性である。図２６を参照すると、１００［ＭＨｚ］ないし３００［ＭＨｚ］の全周波数帯域において２分配時の最小理論挿入損失約３．０１０２９９９［ｄＢ］をわずかに超える良好な挿入損失特性とされ、図２７を参照すると、実用上有効な入力端子ＩＮ１側のリターンロスを２０［ｄＢ］以上とした際に、周波数帯域はＦｏより低域側の周波数ＦＬは１００［ＭＨｚ］以下となり、高域側の周波数ＦＨは３００［ＭＨｚ］以上となって、ＦＨ／ＦＬが３以上となる１オクターブを超える広帯域の入力端子側のリターンロス特性を得ることができる。さらに、入力側の最小のリターンロスは１００［ＭＨｚ］，３００［ＭＨｚ］，約１５４．４［ＭＨｚ］および約２４５．６［ＭＨｚ］において約２６［ｄＢ］が得られており、約１１６．６［ＭＨｚ］と約２００［ＭＨｚ］および約２８３．４［ＭＨｚ］にリターンロス最大の極を持つチェビシェフ特性が得られている。また、図２８を参照すると１００［ＭＨｚ］ないし３００［ＭＨｚ］の全周波数帯域において約３７［ｄＢ］以上の良好な出力端子側のリターンロスが得られている。さらに、図２９を参照すると１００［ＭＨｚ］ないし３００［ＭＨｚ］の全周波数帯域において約２８［ｄＢ］以上の良好な出力端子間のアイソレーションの周波数特性が得られている。このように、分布定数線路を３段縦続接続した分布定数型のウィルキンソン回路６は、分布定数線路を２段縦続接続した分布定数型のウィルキンソン回路５を超える広帯域の良好な反射特性を得ることができる。
【0047】
ここで、本発明の第２実施例の集中定数型のウィルキンソン回路２の図２１ないし図２４に示す伝送特性を、対応する構成とされた分布定数型のウィルキンソン回路６の図２６ないし図２９に示す伝送特性と対比すると、入力端子側のリターンロス特性において本発明の第２実施例の集中定数型のウィルキンソン回路２では、１００［ＭＨｚ］～３００［ＭＨｚ］の周波数帯域の最小リターンロスは分布定数型のウィルキンソン回路６に比べ約３［ｄＢ］の劣化は見られるものの、チェビシェフ特性に近似した広帯域の波状の伝送特性が得られている。すなわち、本発明においては集中定数化しても分布定数型のウィルキンソン回路とほぼ同等の伝送特性を示す集中定数型のウィルキンソン回路を得られることがわかる。
【産業上の利用可能性】
【0048】
以上説明した本発明にかかる実施例の集中定数型のウィルキンソン回路は、以下の通り構成されている。
（１）２つ以上の９０°の位相遅延量の集中定数素子からなる位相遅延回路を縦続接続して集中定数線路を構成し、位相遅延回路それぞれの特性インピーダンスを求めている。
（２）集中定数素子からなる位相遅延回路のそれぞれを、９０°の位相をｎ（ｎは２以上の正の整数）分割した位相とされた集中定数素子からなるＬＰＦタイプの単位位相回路をｎ段縦続接続して構成し、全体の位相遅延量が使用中心周波数において９０°となると共にインピーダンスを求められた特性インピーダンスとなるようにする。
（３）各々の単位位相回路における集中定数素子の電気定数を微調整し、入力側から見たリターンロスの周波数特性が広帯域になると共に、使用周波数帯域における実用上有効な入力端子側のリターンロスが得られる使用中心周波数Ｆｏから低域周波数端ＦＬまでの帯域幅と使用中心周波数Ｆｏから高域周波数端ＦＨまでの帯域幅とがほぼ同一となるようにする。この場合、使用中心周波数Ｆｏを計算上僅かに高域側にシフトさせて、低域側と高域側のリターンロスが同一になるように電気定数を調整するのが有効となる。
（４）出力端子間アイソレーションの周波数特性および／または出力側のリターンロスの周波数特性が最良となるようアイソレーション抵抗の値を微調整し、集中定数型のウィルキンソン回路の集中定数素子の電気定数を確定する。
以上説明した本発明にかかる実施例の集中定数型のウィルキンソン回路では、９０°の位相遅延量の集中定数素子からなる位相遅延回路を２段あるいは３段縦続接続して集中定数線路を構成したが、９０°の位相遅延量の位相遅延回路を４段以上縦続接続して集中定数線路を構成してもよい。また、単位位相回路をｎ段縦続接続して位相遅延回路を構成する際に、ｎ＝２あるいはｎ＝３としたがｎを４以上として単位位相回路を４段以上縦続接続して位相遅延回路を構成しても良い。
（１）２つ以上の９０°の位相遅延量の集中定数素子からなる位相遅延回路を縦続接続して集中定数線路を構成し、位相遅延回路それぞれの特性インピーダンスを求めている。
（２）集中定数素子からなる位相遅延回路のそれぞれを、９０°の位相をｎ（ｎは２以上の正の整数）分割した位相とされた集中定数素子からなるＬＰＦタイプの単位位相回路をｎ段縦続接続して構成し、全体の位相遅延量が使用中心周波数において９０°となると共にインピーダンスを求められた特性インピーダンスとなるようにする。
（３）各々の単位位相回路における集中定数素子の電気定数を微調整し、入力側から見たリターンロスの周波数特性が広帯域になると共に、使用周波数帯域における実用上有効な入力端子側のリターンロスが得られる使用中心周波数Ｆｏから低域周波数端ＦＬまでの帯域幅と使用中心周波数Ｆｏから高域周波数端ＦＨまでの帯域幅とがほぼ同一となるようにする。この場合、使用中心周波数Ｆｏを計算上僅かに高域側にシフトさせて、低域側と高域側のリターンロスが同一になるように電気定数を調整するのが有効となる。
（４）出力端子間アイソレーションの周波数特性および／または出力側のリターンロスの周波数特性が最良となるようアイソレーション抵抗の値を微調整し、集中定数型のウィルキンソン回路の集中定数素子の電気定数を確定する。
以上説明した本発明にかかる実施例の集中定数型のウィルキンソン回路では、９０°の位相遅延量の集中定数素子からなる位相遅延回路を２段あるいは３段縦続接続して集中定数線路を構成したが、９０°の位相遅延量の位相遅延回路を４段以上縦続接続して集中定数線路を構成してもよい。また、単位位相回路をｎ段縦続接続して位相遅延回路を構成する際に、ｎ＝２あるいはｎ＝３としたがｎを４以上として単位位相回路を４段以上縦続接続して位相遅延回路を構成しても良い。
【符号の説明】
【0049】
１，２，５，６ ウィルキンソン回路、１０ 集中定数線路、１０ａ，１０ｂ 位相遅延回路、１１ 集中定数線路、１１ａ，１１ｂ 位相遅延回路、２０ 集中定数線路、２０ａ，２０ｂ，２０ｃ 位相遅延回路、２１ 集中定数線路、２１ａ，２１ｂ，２１ｃ 位相遅延回路、５０，５１ 分布定数線路、５０ａ，５０ｂ，５１ａ，５１ｂ 分布定数線路、６０，６１ 分布定数線路、６０ａ，６０ｂ，６０ｃ，６１ａ，６１ｂ，６１ｃ 分布定数線路、１００ ウィルキンソン回路、１１０ 等価回路、１２０ 単位位相回路、１３０ 集中定数線路、１３０ａ，１３０ｂ 位相遅延回路、２００ ウィルキンソン回路、２１０，２１１ 集中定数線路、Ｒ１０，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒ２３，Ｒｄ１，Ｒｄ２，Ｒｆ，Ｒｈ１，Ｒｈ２，Ｒｎ３ アイソレーション抵抗、Ｓ１０ａ，Ｓ１０ｂ，Ｓ１０ｃ，Ｓ１１ａ，Ｓ１１ｂ，Ｓ１１ｃ，Ｓ２１ａ，Ｓ２１ｂ，Ｓ２１ｃ，Ｓ２２ａ，Ｓ２２ｂ 単位位相回路、Ｗ１，Ｗ２ 分布定数線路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
