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特許7267935シフトレジスターおよび駆動方法、ゲート駆動回路および表示装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-24
(45)【発行日】2023-05-02
(54)【発明の名称】シフトレジスターおよび駆動方法、ゲート駆動回路および表示装置
(51)【国際特許分類】
G11C 19/28 20060101AFI20230425BHJP
G09G 3/20 20060101ALI20230425BHJP
【ＦＩ】
G11C19/28 230
G09G3/20 670E
G09G3/20 611F
G09G3/20 622E
G09G3/20 622G
【請求項の数】
22
(21)【出願番号】P 2019564138
(86)(22)【出願日】2019-05-21
(65)【公表番号】
(43)【公表日】2021-10-28
(86)【国際出願番号】 CN2019087835
(87)【国際公開番号】W WO2020001200
(87)【国際公開日】2020-01-02
【審査請求日】2022-05-16
(31)【優先権主張番号】201810691092.0
(32)【優先日】2018-06-28
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】▲鄭▼ ▲燦▼
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２０１６－５４０１９（ＪＰ，Ａ）
【文献】特開２０１３－６６１７２（ＪＰ，Ａ）
【文献】中国特許出願公開第１０７８６３０５７（ＣＮ，Ａ）
【文献】米国特許出願公開第２０１６／０３２９０１５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０００４７７５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １９／２８
Ｇ０９Ｇ ３／２０
(57)【特許請求の範囲】
【請求項1】
入力回路、制御回路、中間回路及び出力回路を含むシフトレジスターであって、前記入力回路は、それぞれ入力電圧端子と第1クロック信号端子と電気的に接続し、前記第1クロック信号端子で提供された第1クロック信号の制御において、前記入力電圧端子で提供された入力電圧を前記中間回路に入力するように配置され、
前記中間回路は、それぞれ中間出力端子と、第1電源端子と、第2電源端子と、前記第1クロック信号端子と、第2クロック信号端子と電気的に接続し、且つ、前記入力電圧と前記制御回路の制御において、前記第2クロック信号端子で出力された第2クロック信号または前記第1電源端子で出力された第1電源信号を中間出力信号として前記中間出力端子に書き入れるように配置され、
前記出力回路は、それぞれ前記第1電源端子と、前記第2電源端子と、第3電源端子と、第3クロック信号端子と、前記中間出力端子と、出力端子と電気的に接続し、且つ、前記出力端子において前記中間出力信号とは反対の出力信号を出力するように配置される、シフトレジスター。
【請求項2】
前記出力回路は、第1出力サブ回路、第2出力サブ回路、および第1メモリ回路を含み、前記第1出力サブ回路は、それぞれ前記第1電源端子、前記中間出力端子、前記出力端子、および第1ノードと電気的に接続し、且つ、
出力段階において、前記中間出力信号の制御により、前記第1電源信号を前記出力端子に書き入れるように配置され、
前記第2出力サブ回路は、それぞれ前記第2電源端子と、前記第3電源端子と、前記第3クロック信号端子と、前記第1ノードと、前記出力端子と電気的に接続し、
入力段階、緩衝段階および安定段階において、前記第3クロック信号端子から出力された第3クロック信号の制御により、前記第2電源端子から提供された第2電源信号を前記出力端子に書き入れように配置される、
前記第1メモリ回路は、それぞれ前記第1ノードと前記出力端子と電気的に接続するように配置される、請求項1に記載のシフトレジスター。
【請求項3】
前記第1出力サブ回路は第1トランジスタと第2トランジスタとを含み、前記第1トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第1トランジスタの第2極は前記第1ノードと電気的に接続し、前記第1トランジスタのゲートは前記中間出力端子と電気的に接続し、前記第2トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第2トランジスタの第2極は前記出力端子と電気的に接続し、前記第2トランジスタのゲートは前記中間出力端子と電気的に接続し、前記第2出力サブ回路は、第3トランジスタと第4トランジスタを含み、前記第3トランジスタの第1極は前記第1ノードと電気的に接続し、前記第3トランジスタの第2極は前記第3電源端子と電気的に接続し、前記第3トランジスタのゲートは前記第3クロック信号端子と電気的に接続し、前記第4トランジスタの第1極は前記出力端子と電気的に接続し、前記第4トランジスタの第2極は前記第2電源端子と電気的に接続し、前記第4トランジスタのゲートは前記第1ノードと電気的に接続し、
第1メモリ回路は第1キャパシタを含み、前記第1キャパシタの第1端子は前記第1ノードと電気的に接続し、前記第1キャパシタの第2端子は前記出力端子と電気的に接続する、請求項2に記載のシフトレジスター。
【請求項4】
前記第3電源端子は第3電源信号を提供するように配置され、前記第2電源信号は前記第3電源信号よりも大きい、請求項3に記載のシフトレジスター。
【請求項5】
前記第2電源信号と前記第3電源信号との関係は、VL-VL1>|Vth10+Vth12|で表され、
VLは前記第2電源信号を表し、VL1は前記第3電源信号を表し、Vth10は前記第3トランジスタの閾値電圧を表し、Vth12は前記第4トランジスタの閾値電圧を表す、請求項4に記載のシフトレジスター。
【請求項6】
前記中間回路は、前記入力段階において、前記入力電圧の制御により、前記第2クロック信号を前記中間出力信号として前記中間出力端子に書き入れ、
前記出力段階と前記緩衝段階において、前記第2クロック信号を前記中間出力信号として前記中間出力端子に書き入れ、
前記安定段階において、前記制御回路の制御により、前記第1電源信号を前記中間出力信号として前記中間出力端子に書き入れるように配置される、請求項2に記載のシフトレジスター。
【請求項7】
前記中間回路は、それぞれ第2ノード、第3ノード、第4ノード、前記第1電源端子、前記第2電源端子、および前記第2クロック信号端子と電気的に接続し、
前記入力段階において、前記入力電圧を前記第2ノードに書き入れ、
前記安定段階において、前記第1電源信号を前記第2ノードに書き入れるように配置される第1制御サブ回路と、
それぞれ前記第3ノード、前記第4ノードおよび前記第1クロック信号端子と電気的に接続し、前記第1クロック信号を前記第3ノードに書き入れるように配置される第2制御サブ回路と、
それぞれ前記第2ノード、前記中間出力端子および前記第2クロック信号端子と電気的に接続し、
前記入力段階、前記出力段階および前記緩衝段階において、前記第2クロック信号を前記中間出力信号として前記中間出力端子に書き入れるように配置される中間出力サブ回路と、を備える、請求項6に記載のシフトレジスター。
【請求項8】
第1制御サブ回路は第5トランジスタ、第6トランジスタおよび第7トランジスタを含み、前記第5トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第5トランジスタの第2極は前記第6トランジスタの第1極と電気的に接続し、前記第5トランジスタのゲートは前記第3ノードと電気的に接続し、
前記第6トランジスタの第2極は前記第4ノードと電気的に接続し、前記第6トランジスタのゲートは前記第2クロック信号端子と電気的に接続し、
前記第7トランジスタの第1極は前記第4ノードと電気的に接続し、前記第7トランジスタの第2極は前記第2ノードと電気的に接続し、前記第7トランジスタのゲートは前記第2電源端子と電気的に接続する、請求項7に記載のシフトレジスター。
【請求項9】
前記第2制御サブ回路は、第8トランジスタを含み、前記第8トランジスタの第1極は前記第3ノードと電気的に接続し、前記第8トランジスタの第2極は前記第1クロック信号端子と電気的に接続し、前記第8トランジスタのゲートは前記第4ノードと電気的に接続する、請求項7に記載のシフトレジスター。
【請求項10】
前記中間出力サブ回路は第9トランジスタを含み、前記第9トランジスタの第1極は前記第2クロック信号と電気的に接続し、前記第9トランジスタの第2極は前記中間出力端子と電気的に接続し、前記第9トランジスタのゲートは前記第2ノードと電気的に接続する、請求項7に記載のシフトレジスター。
【請求項11】
前記中間回路は、第2メモリサブ回路をさらに含み、前記第2メモリサブ回路は第2キャパシタを含み、前記第2キャパシタの第1端子は前記第2ノードと電気的に接続し、前記第2キャパシタの第2端子は前記中間出力端子と電気的に接続する、請求項7に記載のシフトレジスター。
【請求項12】
前記中間回路は、それぞれ前記第3ノード、前記中間出力端子および前記第1電源端子と電気的に接続し、前記安定段階において、前記制御回路の制御により、前記第1電源信号を前記中間出力端子に書き入れるように配置される中間出力制御サブ回路と、
それぞれ前記第3ノードと前記第1電源端子と電気的に接続する第3メモリサブ回路とをさらに備える、請求項7に記載のシフトレジスター。
【請求項13】
前記中間出力制御サブ回路は第10トランジスタを含み、前記第3メモリサブ回路は第3キャパシタを含み、前記第10トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第10トランジスタの第2極は前記中間出力端子と電気的に接続し、前記第10トランジスタのゲートは前記第3ノードと電気的に接続し、
前記第3キャパシタの第1端子は前記第3ノードと電気的に接続し、前記第3キャパシタの第2端子は前記第1電源端子と電気的に接続する、請求項12に記載のシフトレジスター。
【請求項14】
前記第2クロック信号の高レベルは、前記第1電源信号のレベルと同じであり、前記第2クロック信号の低レベルは、前記第2電源信号のレベルと同じである、請求項12に記載のシフトレジスター。
【請求項15】
前記制御回路は第11トランジスタを含み、前記第11トランジスタの第1極は前記第2電源端子と電気的に接続し、前記第11トランジスタの第2極は前記第3ノードと電気的に接続し、前記第11トランジスタのゲートは前記第1クロック信号端子と電気的に接続する、請求項7に記載のシフトレジスター。
【請求項16】
前記第3クロック信号端子が出力するクロック信号の高レベルは、前記第1電源信号のレベルと同じであり、前記第3クロック信号端子が出力するクロック信号の低レベルは、前記第3電源信号のレベルと同じである、請求項1に記載のシフトレジスター。
【請求項17】
前記入力回路は第12トランジスタを含み、前記第12トランジスタの第1極は前記入力電圧端子と電気的に接続し、前記第12トランジスタの第2極は前記第4ノードと電気的に接続し、前記第12トランジスタのゲートは前記第1クロック信号端子と電気的に接続する、請求項1に記載のシフトレジスター。
【請求項18】
請求項1～17のいずれか一項に記載のシフトレジスターを含むゲート駆動回路。
【請求項19】
カスケードの複数の請求項1～7のいずれか一項に記載されているシフトレジスターを含むゲート駆動回路であって、第1段シフトレジスター以外に、本段シフトレジスターの入力電圧端子は、前の段のシフトレジスターの中間出力端子と電気的に接続する、請求項18に記載のゲート駆動回路。
【請求項20】
信号生成回路をさらに含むゲート駆動回路であって、前記信号生成回路は、第1制御信号、第2制御信号、第3制御信号および第4制御信号を生成するように配置され、
前記第1制御信号は第2N-1段シフトレジスターの前記第1クロック信号端子および第2N段シフトレジスターの前記第2クロック信号端子に加えられ、
前記第2制御信号は前記第2N-1段シフトレジスターの前記第2クロック信号端子および第2N段シフトレジスターの前記第1クロック信号端子に加えられ、
前記第3制御信号は前記第2N-1段シフトレジスターの前記第3クロック信号端子に加えられ、
前記第4制御信号は前記第2N段シフトレジスターの前記第3クロック信号端子に加えられ、
そのうち、Nは正の整数であり、且つNは1以上である、請求項19に記載のゲート駆動回路。
【請求項21】
請求項18～20のいずれか一項に記載のゲート駆動回路を含む表示装置。
【請求項22】
前記入力電圧および前記制御回路の制御により、前記第2クロック信号端子を出力した前記第2クロック信号または前記第1電源端子を出力した前記第1電源信号を前記中間出力信号として前記中間出力端子に書き入れることと、前記中間出力信号と前記第3クロック信号端子で出力した第3クロック信号の制御により、前記出力端子では前記中間出力信号とは反対の出力信号を出力することとを含む、請求項1～17のいずれか一項に記載のシフトレジスターの駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、2018年6月28日に提出された中国特許出願第201810691092.0号の優先権を主張し、この全文は上記の中国特許出願の公開内容を引用して、本出願の一部とする。
【0002】
本公開の実施例はシフトレジスターおよび駆動方法、ゲート駆動回路および表示装置に関する。
【背景技術】
【0003】
表示技術の急速な発展に伴い、ディスプレイパネルはますます高集積度と低コストの方向に向かって発展している。ゲート駆動回路基板（Gate-driver on Aray，GOA）技術は、リソグラフィープロセスを通してゲート駆動回路を表示装置のアレイ基板に直接集積するものであり、GOA回路は、通常、複数のカスケードのシフトレジスターを含み、各シフトレジスターは、1ラインの画素に対応するゲート線（例えば、各シフトレジスターが1ラインの画素に接続されたゲート線にスキャンを提供する）に対応して、表示パネルへのスキャン駆動を実現する。GOA技術は、ゲート集積回路（Integrated Circurit，IC）のボンディング（Bonding）エリアおよびファンアウト（Fan-out）エリアの空間を節約することができ、表示パネルの狭い枠を実現するとともに、製品コストを低減し、製品の歩留まりを向上させることができる。
【発明の概要】
【課題を解決するための手段】
【0004】
本公開の少なくとも1つの実施例では、入力回路、制御回路、中間回路及び出力回路を含むシフトレジスターであって、前記入力回路は、それぞれ入力電圧端子と第1クロック信号端子と電気的に接続し、前記第1クロック信号端子で提供された第1クロック信号の制御において、前記入力電圧端子で提供された入力電圧を前記中間回路に入力するように配置され、前記中間回路は、それぞれ中間出力端子と、第1電源端子と、第2電源端子と、前記第1クロック信号端子と、第2クロック信号端子と電気的に接続し、且つ、前記入力電圧と前記制御回路の制御において、前記第2クロック信号端子で出力された第2クロック信号または前記第1電源端子で出力された第1電源信号を中間出力信号として前記中間出力端子に書き入れるように配置され、前記出力回路は、それぞれ前記第1電源端子と、前記第2電源端子と、第3電源端子と、第3クロック信号端子と、前記中間出力端子と、出力端子と電気的に接続し、且つ、前記出力端子において前記中間出力信号とは反対の出力信号を出力するように配置される、シフトレジスターを提供する。
【0005】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記出力回路は、第1出力サブ回路、第2出力サブ回路、および第1メモリ回路を含み、前記第1出力サブ回路は、それぞれ前記第1電源端子、前記中間出力端子、前記出力端子、および第1ノードと電気的に接続し、且つ、出力段階において、前記中間出力信号の制御により、前記第1電源信号を前記出力端子に書き入れるように配置され、前記第2出力サブ回路は、それぞれ前記第2電源端子と、前記第3電源端子と、前記第3クロック信号端子と、前記第1ノードと、前記出力端子と電気的に接続し、入力段階、緩衝段階および安定段階において、前記第3クロック信号端子から出力された第3クロック信号の制御により、前記第2電源端子から提供された第2電源信号を前記出力端子に書き入れように配置される、前記第1メモリ回路は、それぞれ前記第1ノードと前記出力端子と電気的に接続するように配置される。
【0006】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記第1出力サブ回路は第1トランジスタと第2トランジスタとを含み、前記第1トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第1トランジスタの第2極は前記第1ノードと電気的に接続し、前記第1トランジスタのゲートは前記中間出力端子と電気的に接続し、前記第2トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第2トランジスタの第2極は前記出力端子と電気的に接続し、前記第2トランジスタのゲートは前記中間出力端子と電気的に接続し、前記第2出力サブ回路は、第3トランジスタと第4トランジスタを含み、前記第3トランジスタの第1極は前記第1ノードと電気的に接続し、前記第3トランジスタの第2極は前記第3電源端子と電気的に接続し、前記第3トランジスタのゲートは前記第3クロック信号端子と電気的に接続し、前記第4トランジスタの第1極は前記出力端子と電気的に接続し、前記第4トランジスタの第2極は前記第2電源端子と電気的に接続し、前記第4トランジスタのゲートは前記第1ノードと電気的に接続し、
第1メモリ回路は第1キャパシタを含み、前記第1キャパシタの第1端子は前記第1ノードと電気的に接続し、前記第1キャパシタの第2端子は前記出力端子と電気的に接続する。
第1メモリ回路は第1キャパシタを含み、前記第1キャパシタの第1端子は前記第1ノードと電気的に接続し、前記第1キャパシタの第2端子は前記出力端子と電気的に接続する。
【0007】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記第3電源端子は第3電源信号を提供するように配置され、前記第2電源信号は前記第3電源信号よりも大きい。
【0008】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記第2電源信号と前記第3電源信号との関係は、
VL-VL1>|Vth10+Vth12|で表され、
VLは前記第2電源信号を表し、VL1は前記第3電源信号を表し、Vth10は前記第3トランジスタの閾値電圧を表し、Vth12は前記第4トランジスタの閾値電圧を表す。
VL-VL1>|Vth10+Vth12|で表され、
VLは前記第2電源信号を表し、VL1は前記第3電源信号を表し、Vth10は前記第3トランジスタの閾値電圧を表し、Vth12は前記第4トランジスタの閾値電圧を表す。
【0009】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記中間回路は、前記入力段階において、前記入力電圧の制御により、前記第2クロック信号を前記中間出力信号として前記中間出力端子に書き入れ、前記出力段階と前記緩衝段階において、前記第2クロック信号を前記中間出力信号として前記中間出力端子に書き入れ、前記安定段階において、前記制御回路の制御により、前記第1電源信号を前記中間出力信号として前記中間出力端子に書き入れるように配置される。
【0010】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記中間回路は、それぞれ第2ノード、第3ノード、第4ノード、前記第1電源端子、前記第2電源端子、および前記第2クロック信号端子と電気的に接続し、前記入力段階において、前記入力電圧を前記第2ノードに書き入れ、前記安定段階において、前記第1電源信号を前記第2ノードに書き入れるように配置される前記第1制御サブ回路と、それぞれ前記第3ノード、前記第4ノードおよび前記第1クロック信号端子と電気的に接続し、前記第1クロック信号を前記第3ノードに書き入れるように配置される第2制御サブ回路と、それぞれ前記第2ノード、前記中間出力端子および前記第2クロック信号端子と電気的に接続し、前記入力段階、前記出力段階および前記緩衝段階において、前記第2クロック信号を前記中間出力信号として前記中間出力端子に書き入れるように配置される中間出力サブ回路と、を備える。
【0011】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、第1制御サブ回路は第5トランジスタ、第6トランジスタおよび第7トランジスタを含み、前記第5トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第5トランジスタの第2極は前記第6トランジスタの第1極と電気的に接続し、前記第5トランジスタのゲートは前記第3ノードと電気的に接続し、前記6トランジスタの第2極は前記第4ノードと電気的に接続し、前記第6トランジスタのゲートは前記第2のクロック信号端子と電気的に接続し、前記7トランジスタの第1極は前記第4ノードと電気的に接続し、前記第7トランジスタの第2極は前記第2ノードと電気的に接続し、前記第7トランジスタのゲートは前記第2電源端子と電気的に接続する。
【0012】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記第2制御サブ回路は、第8トランジスタを含み、前記第8トランジスタの第1極は前記第3ノードと電気的に接続し、前記第8トランジスタの第2極は前記第1クロック信号端子と電気的に接続し、前記第8トランジスタのゲートは前記第4ノードと電気的に接続する。
【0013】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記中間出力サブ回路は第9トランジスタを含み、前記第9トランジスタの第1極は前記第2クロック信号と電気的に接続し、前記第9トランジスタの第2極は前記中間出力端子と電気的に接続し、前記第9トランジスタのゲートは前記第2ノードと電気的に接続する。
【0014】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記中間回路は第2メモリサブ回路をさらに含み、前記第2メモリサブ回路は第2キャパシタを含み、前記第2キャパシタの第1端子は前記第2ノードと電気的に接続し、前記第2キャパシタの第2端子は前記中間出力端子と電気的に接続する。
【0015】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記中間回路は、それぞれ前記第3ノード、前記中間出力端子および前記第1電源端子と電気的に接続し、前記安定段階において、前記制御回路の制御により、前記第1電源信号を前記中間出力端子に書き入れるように配置される中間出力制御サブ回路と、それぞれ前記第3ノードと前記第1電源端子と電気的に接続する第3メモリサブ回路をさらに備える。
【0016】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記中間出力制御サブ回路は第10トランジスタを含み、前記第3メモリサブ回路は第3キャパシタを含み、前記第10トランジスタの第1極は前記第1電源端子と電気的に接続し、前記第10トランジスタの第2極は前記中間出力端子と電気的に接続し、前記第10トランジスタのゲートは前記第3ノードと電気的に接続し、前記第3キャパシタの第1端子は前記第3ノードと電気的に接続し、前記第3キャパシタの第2端子は前記第1電源端子と電気的に接続する。
【0017】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記第2クロック信号の高レベルは、前記第1電源信号のレベルと同じであり、前記第2クロック信号の低レベルは、前記第2電源信号のレベルと同じである。
【0018】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記制御回路は第11トランジスタを含み、前記第11トランジスタの第1極は前記第2電源端子と電気的に接続し、前記第11トランジスタの第2極は前記第3ノードと電気的に接続し、前記第11トランジスタのゲートは前記第1クロック信号端子と電気的に接続する。
【0019】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記第3クロック信号端子が出力するクロック信号の高レベルは、前記第1電源信号のレベルと同じであり、前記第3クロック信号端子が出力するクロック信号の低レベルは、前記第3電源信号のレベルと同じである。
【0020】
例えば、本公開の一実施例で提供するシフトレジスターにおいて、前記入力回路は第12トランジスタを含み、前記第12トランジスタの第1極は前記入力電圧端子と電気的に接続し、前記第12トランジスタの第2極は前記第4ノードと電気的に接続し、前記第12トランジスタのゲートは前記第1クロック信号端子と電気的に接続する。
【0021】
例えば、本公開の一実施例で、上記のいずれか一項に記載のシフトレジスターを含むゲート駆動回路を提供する。
【0022】
例えば、本公開の一実施例で提供するゲート駆動回路において、カスケードの複数の上記のいずれか一項に記載されているシフトレジスターを含むゲート駆動回路であって、第1段シフトレジスター以外に、本段のシフトレジスターの入力電圧端子は、前の段のシフトレジスターの中間出力端子と電気的に接続する。
【0023】
例えば、本公開の一実施例で提供するゲート駆動回路は信号生成回路をさらに含み、前記信号生成回路は、第1制御信号、第2制御信号、第3制御信号および第4制御信号を生成するように配置され、前記第1制御信号は第2N-1段シフトレジスターの前記第1クロック信号端子および第2N段シフトレジスターの前記第2クロック信号端子に加えられ、前記第2制御信号は前記第2N-1段シフトレジスターの前記第2クロック信号端子および第2N段シフトレジスターの前記第1クロック信号端子に加えられ、前記第3制御信号は前記2N-1段シフトレジスターの前記第3クロック信号端子に加えられ、前記第4制御信号は前記第2N段シフトレジスターの前記第3クロック信号端子に加えられ、そのうち、Nは正の整数であり、且つNは1以上である。
【0024】
本公開の一実施例では、本公開の任意の実施例が提供するゲート駆動回路を含む表示装置をさらに提供する。
【0025】
本公開の一実施例では、前記入力電圧および前記制御回路の制御により、前記第2クロック信号端子を出力した前記第2クロック信号または前記第1電源端子を出力した前記第1電源信号を前記中間出力信号として前記中間出力端子に書き入れることと、前記中間出力信号と前記第3クロック信号端で出力した前記第3クロック信号の制御により、前記出力端子では前記中間出力信号とは反対の出力信号を出力することとを含む、シフトレジスターの駆動方法をさらに提供する。
【0026】
本公開の実施例の技術案をより明確に説明するために、以下に実施例の図面を簡単に紹介する。以下の説明における図面は、本公開に対する限定ではなく、本公開の一部の実施例にのみ関連することが明白である。
【図面の簡単な説明】
【0027】
【図1】本公開の一部実施例で提供されるシフトレジスターの概略ブロック図である。
【図2】本公開の一部実施例で提供されるシフトレジスターの具体例である回路構成図である。
【図3】本公開の一部実施例で提供されるシフトレジスターの駆動タイミングチャートである。
【図4】本公開の一部実施例で提供されるゲート駆動回路の概略ブロック図である。
【図5】本公開の一部実施例で提供されるゲート駆動回路の構成図である。
【図6】本公開の一部実施例で提供されるゲート駆動回路の駆動タイミングチャートである。
【図7】本公開の一部実施例で提供される表示パネルの概略図である。
【図8】本公開の一部実施例で提供される駆動方法のフロー図である。
【発明を実施するための形態】
【0028】
本公開の目的、技術案および利点をより明確にするために、以下に本公開実施例の図面を組み合わせて本公開実施例の技術案を明確かつ完全に説明する。説明した実施例が、全ての実施例ではなく、本公開の一部の実施例であることは明らかである。本公開の実施例を基に、当業者が創造力を働かせる必要がないことを前提として得られたその他のすべての実施例は、いずれも本公開の請求範囲に属する。
【0029】
別に定義されない限り、本公開で使用される技術用語または科学用語は、当業者に理解される通常の意義であるべきである。本公開で使用される「第1」、「第2」および類似した用語は、任意の順序、数量または重要性を表しておらず、異なる構成部分を区別するためだけに用いられるものである。「含む」などの類似語は、この語の前にある要素または物件が、その語の後に列挙される要素または対象物と同等であることを意味し、他の要素または対象物を排除しない。「接続」などの類似語は、物理的または機械的な接続に限定されるものではなく、電気的な接続を含むことができ、直接的および間接的を問わない。「上」、「下」、「左」、「右」などは相対位置関係を表すためだけに用いられ、記述対象の絶対位置が変化すると、その相対位置関係もそれに応じて変化する可能性がある。
【0030】
本公開の実施例の以下の説明を明確かつ簡明に保つために、本公開は、既知の機能および既知の部品の詳細な説明を省略する。
【0031】
現在、有機発光ダイオード表示パネル（OLED）と液晶表示パネル（LCD）では、ゲート駆動回路のシフトレジスターにおけるトランジスタがP型薄膜トランジスタであり、ゲート駆動回路（例えば、GOA回路）が高パルス信号を出力する必要がある場合、P型薄膜トランジスタが出力する低レベル信号に閾値損失があることから、当該GOA回路が出力する高パルス信号は正確ではなく、表示効果に影響し、表示品質を低下させてしまう。このため、如何にして構造が簡単で、且つP型薄膜トランジスタが閾値損失のない低レベル信号を出力するGOA回路を設計するかが課題となっている。
【0032】
本公開の少なくとも一実施例は、第3電源端子から出力される直流電源信号を増加させることにより、P型薄膜トランジスタが閾値損失のない低レベル信号を出力し、表示パネルの表示品質を向上させることができるシフトレジスターおよびゲート駆動回路を提供するほか、当該シフトレジスターの構造は簡単であり、且つ生産コストが低い。
【0033】
以下、図面に関連して本公開のいくつかの実施例を詳しく説明するが、本公開はこれらの具体的な実施例に限定されるものではない。
【0034】
【0035】
本公開の実施例はシフトレジスターを提供する。例えば、図1に示す通り、当該シフトレジスターは、入力回路100、中間回路200、制御回路300及び出力回路400を含む。
【0036】
例えば、図1に示す通り、入力回路100は、それぞれ入力電圧端子STVと第1クロック信号端子CKと電気的に接続し、入力回路100はさらに中間回路200と電気的に接続する。入力電圧端子STVは入力電圧Vinを提供するように配置され、第1クロック信号端子CKは第1クロック信号Vclを提供するように配置される。入力回路100は第1クロック信号端子CKで提供された第1クロック信号Vclの制御において、入力電圧端子STVで提供された入力電圧Vinを中間回路200に入力するように配置される。つまり、入力回路100が第1クロック信号Vclの制御でオンすると、入力電圧端子STVが中間回路200に接続され、入力電圧Vinが中間回路200に転送されることができる。
【0037】
例えば、図1に示す通り、中間回路200は、それぞれ中間出力端子GOUTと、第1電源端子VGHと、第2電源端子VGLと、第1クロック信号端子CKと、第2クロック信号端子CBと電気的に接続する。第1電源端子VGHは第1電源信号VHを提供するように配置され、第2電源端子VGLは第2電源信号VLを提供するように配置され、第2クロック信号端子CBは第2クロック信号Vc2を出力するように配置される。中間回路200は入力電圧Vinと制御回路300の制御において、第2クロック信号端子CBで出力された第2クロック信号Vc2または第1電源端子VGHで出力された第1電源信号VHを中間出力端子GOUTに書き入れて中間出力信号VGOUTとするように配置される。つまり、入力電圧Vinと制御回路300の制御において、中間回路200が第2クロック信号端子CBと中間出力端子GOUTをオンすると、第2クロック信号Vc2を中間出力信号VGOUTとして中間出力端子GOUTに書き込むことができ、または、中間回路200が第1電源端子VGHと中間出力端子GOUTをオンすると、第1電源信号VHを中間出力信号VGOUTとして中間出力端子GOUTに書き込むことができる。
【0038】
例えば、図1に示す通り、制御回路300はそれぞれ第2電源端子VGLと、第1クロック信号端子CKおよび中間回路200と電気的に接続する。制御回路300は第1クロック信号端子CKから提供された第1クロック信号Vclの制御において、第2電源端子VGLで出力された第2電源信号VLを中間回路200に出力するように配置される。つまり、制御回路300が第1クロック信号Vc1の制御でオンすると、第2電源端子VGLと中間回路200が接続され、第2の電源信号VLが中間回路200に転送されることができる。
【0039】
例えば、図1に示す通り、出力回路400は、それぞれ第1電源端子VGHと、第2電源端子VGLと、第3電源端子VGL1と、第3クロック信号端子CK1と、中間出力端子GOUTと、出力端子EOUTと電気的に接続する。第3電源端子VGL1は第3電源信号VL1を提供するように配置され、第3クロック信号端子CK1は第3クロック信号Vc3を提供するように配置される。出力回路400は中間出力信号VGOUTとは反対の出力信号VEOUTを出力するように配置される。例えば、中間出力信号VGOUTと第3クロック信号Vc3の制御において、出力回路400の第1電源端子VGHに接続する一端と出力端子EOUTに接続する一端が相互にオンすると、出力回路400は、第1電源信号VHを出力信号VEOUTのハイレベル信号として出力端子EOUTに出力し、出力回路400における第2電源端子VGLに接続する一端と出力端子EOUTに接続する一端が相互にオンすると、出力回路400は、第2電源信号VLを出力信号VEOUTの低レベル信号として出力端子EOUTに転送する。
【0040】
例えば、第2電源信号VLは第3電源信号VL1より大きいため、出力トランジスタ（例えば、図2に示す第4トランジスタT4）を介して出力端子EOUTに出力される第2電源信号VLの閾値損失を低減することができる。
【0041】
例えば、第1電源信号VH、第2電源信号VL、第3電源信号VL1はいずれも直流信号である。第1電源信号VHは高レベル信号（例えば、5V、10Vまたはその他の電圧）であり、第2電源信号VLは低レベル信号（例えば、0V、-1Vまたはその他の電圧）であり、第3電源信号VL1も低レベル信号（例えば、-2V、-1Vまたはその他の電圧）である。なお、低レベル信号と高レベル信号を比べれば、低レベル信号は高レベル信号より小さい。異なる実施の形態では、高レベル信号の値が異なる場合があり、低レベル信号の値が異なる場合もある。第2電源信号VLが第3電源信号VL1より大きければ良く、本公開の実施例はこれを限定しない。
【0042】
本公開の実施例で用いられるトランジスタは、いずれも薄膜トランジスタまたは電界効果トランジスタまたは他の特性が同じスイッチングデバイスであってもよい。ここで採用されているトランジスタのソース、ドレインは構造的に対称であることができるため、そのソース、ドレインは構造的に区別がなくても良い。本公開の実施例では、トランジスタのゲート以外の両極を区別するために、そのうちの1極を第1極、もう1極を第2極であると直接説明しているため、本公開の実施例における全てまたは一部のトランジスタの第1極と第2極は、必要に応じて入れ替え可能である。例えば、本公開の実施例に記載されているトランジスタの第1極はソースであって良く、第2極はドレインであって良い、またはトランジスタの第1極はドレインであって良く、第2極はソースであって良い。このほか、トランジスタの特性に応じて、トランジスタをN型とP型に分けることができる。トランジスタがP型トランジスタである場合、オン電圧は低レベル電圧（例えば、0V、-5Vまたはその他の数値）、オフ電圧は高レベル電圧（例えば、5V、10Vまたはその他の数値）であり、トランジスタがN型トランジスタである場合、オン電圧は高レベル電圧（例えば、5V、10Vまたはその他の数値）、オフ電圧は低レベル電圧（例えば、0V、-5Vまたはその他の数値）となる。
【0043】
例えば、本公開の一部の実施例では、全てのトランジスタはP型トランジスタである。
【0044】
例えば、図1に示す通り、出力回路400は、第1出力サブ回路401と、第2出力サブ回路402と、第1メモリ回路403とを含むことができる。
【0045】
例えば、第1出力サブ回路401は、それぞれ第1電源端子VGH、中間出力端子GOUT、出力端子EOUT、第1ノードN1と電気的に接続し、第1出力サブ回路401は、出力段階において、中間出力信号VGOUTの制御により、出力信号VEOUTの高レベル信号として第1電源信号VHを出力端子EOUTに書き入れるように配置される。
【0046】
例えば、第2出力サブ回路402は、それぞれ第2電源端子VGL、第3電源端子VGL1、第3クロック信号端子CK1、第1ノードN1、および出力端子EOUTと電気的に接続し、第2出力サブ回路402は、入力段階、緩衝段階および安定段階において、第3クロック信号端子CK1から出力された第3クロック信号Vc3の制御により、第2電源端子VGLから提供された第2電源信号VLを出力信号VEOUTの低レベル信号として出力端子EOUTに書き入れるように配置される。
【0047】
例えば、第1メモリ回路403は、それぞれ第1ノードN1および出力端子EOUTと電気的に接続する。
【0048】
例えば、図2に示す通り、第1出力サブ回路401は、第1トランジスタT1と第2トランジスタT2とを備える。第1トランジスタT1の第1極は第1電源信号VHを受信するために第1電源端子VGHと電気的に接続し、第1トランジスタT1の第2極は第1ノードN1と電気的に接続し、第1トランジスタT1のゲートは中間出力端子GOUTと電気的に接続し、第2トランジスタT2の第1極は第1電源信号VHを受信するために第1電源端子VGHと電気的に接続し、第2トランジスタT2の第2極は出力端子EOUTと電気的に接続し、第2トランジスタT2のゲートは中間出力端子GOUTと電気的に接続する。
【0049】
例えば、第2出力サブ回路402は、第3トランジスタT3と第4トランジスタT4とを備え、第3トランジスタT3の第1極と第1ノードN1とを電気的に接続し、第3トランジスタT3の第2極を第3電源信号VL1を受信するために第3電源端子VGL1と電気的に接続し、第3トランジスタT3のゲートは第3クロック信号Vc3を受信するために第3クロック信号端子CK1と電気的に接続し、第4トランジスタT4の第1極は出力端子EOUTと電気的に接続し、第4トランジスタT4の第2極は第2電源信号VLを受信するために第2電源端子VGLと電気的に接続し、第4トランジスタT4のゲートは第1ノードN1と電気的に接続する。
【0050】
例えば、当該出力回路400において、第3電源端子VGL1から提供される第3電源電圧VL1が第2電源電圧VLよりも小さいため、当該第3電源電圧VL1は第4トランジスタT4のオンレベル（例えば、完全にオンにすることができる）を制御し、第4トランジスタT4が低レベルの第2電源信号VLを出力端子EOUTに出力すると、第2電源信号VLが閾値を失うことがなく即ち、出力信号VEOUTに閾値損失がないので、P型トランジスタは閾値損失なしに低レベル信号を出力し、表示パネルの表示品質を向上させることができる。
【0051】
【0052】
例えば、第2電源信号VLと第3電源信号VL1との関係は、
VL-VL1>|Vth10+Vth12|と表すことができ、
Vth10は第3トランジスタT3の閾値電圧を示し、Vth12は第4トランジスタT4の閾値電圧を示している。例えば、第3クロック信号CK1が低レベルである場合、第3クロック信号Vc3の低レベルは、例えば第3電源信号VL1のレベルに等しい、即ち、第3トランジスタT3のゲートの電圧が第3電源信号VL1である場合において、第3トランジスタT3のソースの電圧がVL1-Vth10よりも低いとき、第3トランジスタT3がオフする、即ち、第3トランジスタT3のソースの電圧が最低でVLth1-VLVL10に達することができる。つまり、第3トランジスタT3がオンすると、第3電源信号VL1が第1ノードN1（即ち、第4トランジスタT4のゲート）に転送され、第3トランジスタT3の転送閾値が失われ、且つ第3電源信号VL1が低レベルの信号となることから、第1ノードN1の電圧がVL1-Vth10である場合（このとき、第3トランジスタT3のゲートソース電圧はVth10である）、第3トランジスタT3はオフであり、引き続き低レベル信号を転送できない。これにより、第3トランジスタT3を第4トランジスタT4のゲートに転送する電圧はVL1-Vth10となる。当該電圧（VL1-Vth10）は、第4トランジスタT4のオンを制御することができ、第2電源信号VLが第4トランジスタT4を介して出力端子EOUTに転送される。第4トランジスタT4のゲートの電圧がVL1-Vth10であるため、第4トランジスタT4のソースの電圧がVL1-Vth10-Vth12より低いとき、第4トランジスタT4はオフし、第4トランジスタT4のソースの電圧が最も低くてVL1-Vth10-Vth12であっても良い、つまり、出力端子EOUTの出力信号VEOUTがVL1-Vth10-Vth12（Vth10とVth12は共にゼロ未満であり、即ち、VL1-Vth10-Vth12=VL1+|Vth10+Vth12|である）である場合、第4トランジスタT4はオフする。第2電源信号VLが出力端子EOUTに完全に転送されると、即ち、出力信号VEOUTが第2電源信号VLである場合、第4トランジスタT4のゲート電圧Vgs12はVL1-Vth10-VLであり、VL-VL1>|Vth10+Vth12|であることから、VL1-Vth10-VL< Vth12である。つまり、当
該ゲートソース電圧Vgs12は、第4トランジスタT4の閾値電圧Vth12より小さいので、出力信号VEOUTが第2電源信号VLであるときは、第4トランジスタT4は依然としてオン状態であり、第2電源信号VLは出力端子EOUTに損失なく転送される。
VL-VL1>|Vth10+Vth12|と表すことができ、
Vth10は第3トランジスタT3の閾値電圧を示し、Vth12は第4トランジスタT4の閾値電圧を示している。例えば、第3クロック信号CK1が低レベルである場合、第3クロック信号Vc3の低レベルは、例えば第3電源信号VL1のレベルに等しい、即ち、第3トランジスタT3のゲートの電圧が第3電源信号VL1である場合において、第3トランジスタT3のソースの電圧がVL1-Vth10よりも低いとき、第3トランジスタT3がオフする、即ち、第3トランジスタT3のソースの電圧が最低でVLth1-VLVL10に達することができる。つまり、第3トランジスタT3がオンすると、第3電源信号VL1が第1ノードN1（即ち、第4トランジスタT4のゲート）に転送され、第3トランジスタT3の転送閾値が失われ、且つ第3電源信号VL1が低レベルの信号となることから、第1ノードN1の電圧がVL1-Vth10である場合（このとき、第3トランジスタT3のゲートソース電圧はVth10である）、第3トランジスタT3はオフであり、引き続き低レベル信号を転送できない。これにより、第3トランジスタT3を第4トランジスタT4のゲートに転送する電圧はVL1-Vth10となる。当該電圧（VL1-Vth10）は、第4トランジスタT4のオンを制御することができ、第2電源信号VLが第4トランジスタT4を介して出力端子EOUTに転送される。第4トランジスタT4のゲートの電圧がVL1-Vth10であるため、第4トランジスタT4のソースの電圧がVL1-Vth10-Vth12より低いとき、第4トランジスタT4はオフし、第4トランジスタT4のソースの電圧が最も低くてVL1-Vth10-Vth12であっても良い、つまり、出力端子EOUTの出力信号VEOUTがVL1-Vth10-Vth12（Vth10とVth12は共にゼロ未満であり、即ち、VL1-Vth10-Vth12=VL1+|Vth10+Vth12|である）である場合、第4トランジスタT4はオフする。第2電源信号VLが出力端子EOUTに完全に転送されると、即ち、出力信号VEOUTが第2電源信号VLである場合、第4トランジスタT4のゲート電圧Vgs12はVL1-Vth10-VLであり、VL-VL1>|Vth10+Vth12|であることから、VL1-Vth10-VL< Vth12である。つまり、当
該ゲートソース電圧Vgs12は、第4トランジスタT4の閾値電圧Vth12より小さいので、出力信号VEOUTが第2電源信号VLであるときは、第4トランジスタT4は依然としてオン状態であり、第2電源信号VLは出力端子EOUTに損失なく転送される。
【0053】
例えば、一具体例では、第3トランジスタT3の閾値電圧Vth10が-0.5Vであり、第4トランジスタT4の閾値電圧Vth12が-0.5Vであり、第2電源信号VLが-4Vであり、第3電源信号VL1が-6Vである。第3トランジスタT3がオンし、第3電源信号VL1が第1ノードN1に転送される。第3トランジスタT3の転送閾値が損失されるため、第1ノードN1の電圧が最低で-5.5V（即ち、-6V-(-0.5)=-5.5Vである）であって良く、即ち、第1ノードN1の電圧が-5.5Vであるとき、第3トランジスタT3をオフし、第3電源信号VL1は完全に第1ノードN1に転送されない。第4トランジスタT4のゲートの電圧は-5.5Vであり、これにより、第4トランジスタT4のソースの電圧は最低で-5V（即ち、-5.5V-(-0.5)=-5V）であって良い。このとき、第4トランジスタT4がオンになり、第2電源信号VLは第4トランジスタT4を介して出力端子EOUTに転送され、第4トランジスタT4のソースの電圧が最低-5Vとなることができることから、即ち、出力信号VEOUTが-4V（即ち、第2の電源信号VL）であるとき、第4トランジスタT4は依然としてオン状態にあり、つまり第2電源信号VLは損失なく出力端子EOUTに転送されることができる。
【0054】
以上のように、本公開で提供されるシフトレジスターは、低レベルの第2電源信号VLを閾値の損失なく出力端子EOUTに出力することができる。
【0055】
例えば、図2に示す通り、第1メモリ回路403は第1キャパシタClを含み、第1キャパシタClの第1端子は第1ノードN1と電気的に接続し、第1キャパシタClの第2端子は出力端子EOUTと電気的に接続する。
【0056】
例えば、中間回路200は、入力段階において、入力電圧Vinの制御の下で、中間出力信号VGOUTとして中間出力端子GOUTに第2クロック信号Vc2を書き入れ、出力段階および緩衝段階において、中間出力信号VGOUTとして中間出力端子GOUTに第2クロック信号Vc2を書き入れ、安定段階において、制御回路300の制御の下で、中間出力信号VGOUTとして中間出力端子GOUTに第1電源信号VHを書き入れるように配置される。例えば、中間出力信号VGOUTは、出力回路400における例えば第1出力サブ回路401のオンまたはオフを制御するために使用することができる。
【0057】
例えば、図1に示すように、中間回路200は、第1制御サブ回路201と、第2制御サブ回路202と、中間出力サブ回路203と、第2メモリサブ回路204と、中間出力制御サブ回路205と、第3メモリ回路206とを含むことができる。例えば、本公開の実施例では、プルダウン制御サブ回路は、第1制御サブ回路201の一例であり、プルアップ制御サブ回路は、第2制御サブ回路202の一例であり、中間出力プルアップサブ回路は、中間出力制御サブ回路205の一例であり、以下、第1制御サブ回路201をプルダウン制御サブ回路とし、第2制御サブ回路202をプルアップ制御サブ回路とし、中間出力制御サブ回路は、中間出力プルアップサブ回路を例に説明するが、本公開の実施例はこれに限定されず、以下の実施例はこれと同様であり、これについては言及しない。
【0058】
例えば、図1に示すように、プルダウン制御サブ回路201は、それぞれ第2ノードN2、第3ノードN3、第4ノードN4、第1電源端子VGH、第2電源端子VGL、および第2クロック信号端子CBと電気的に接続する。プルダウン制御サブ回路201は、第2ノードN2の電圧を制御するために使用され、第2ノードN2の電圧が中間出力サブ回路203のオンを制御できるとき、中間出力サブ回路203は、第2クロック信号Vc2を中間出力信号VGOUTとして中間出力端子GOUTに書き入れることができる。例えば、プルダウン制御サブ回路201は、入力段階において、入力電圧Vinを第2ノードN2に書き入れ、安定段階において第1電源信号VHを第2ノードN2に書き入れるように配置される。
【0059】
例えば、図1に示すように、プルアップ制御サブ回路202は、それぞれ第3ノードN3、第4ノードN4、および第1クロック信号端子CKと電気的に接続する。プルアップ制御サブ回路202は、第3ノードN3の電圧を制御するために使用され、第3ノードN3の電圧が中間出力プルアップサブ回路205のオンを制御できるとき、中間出力プルアップサブ回路205は、第1電源信号VHを中間出力端子GOUTに書き入れることで、中間出力端子GOUTの電位を制御する（例えば、高くする）ことができる。例えば、プルアップ制御サブ回路202は、第1クロック信号Vc1を第3ノードN3に書き入れるように配置される。
【0060】
例えば、図1に示すように、中間出力サブ回路203は、それぞれ第2ノードN2、中間出力端子GOUT、及び第2クロック信号端子CBと電気的に接続する。中間出力サブ回路203は、入力段階、出力段階、緩衝段階において、第2クロック信号Vc2を中間出力信号VGOUTとして中間出力端子GOUTに書き入れるように配置される。
【0061】
例えば、図1に示すように、第2メモリサブ回路204は、それぞれ第2ノードN2と中間出力端子GOUTと電気的に接続する。第2メモリサブ回路204は、第2ノードN2における電圧を維持するために用いられる。
【0062】
例えば、図1に示すように、中間出力プルアップサブ回路205は、それぞれ第3ノードN3、中間出力端子GOUT、および第1電源端子VGHと電気的に接続する。中間出力プルアップサブ回路205は、安定段階において、制御回路300の制御の下で、第1電源信号VHを中間出力端子GOUTに書き入れるように配置される。第3メモリサブ回路206は、それぞれ第3ノードN3と第1電源端子VGHと電気的に接続する。中間出力プルアップサブ回路205は、中間出力端子GOUTの電位を制御するために用いられ、例えば、中間出力端子GOUTの電位を高くするためのものであり、第3メモリサブ回路206は、第3ノードN3における電圧を維持するために用いられる。
【0063】
例えば、図2に示すように、プルダウン制御サブ回路201は、第5トランジスタT5、第6トランジスタT6、および第7トランジスタT7を含む。第5トランジスタT5の第1極は第1電源信号VHを受信するために第1電源端子VGHと電気的に接続し、第5トランジスタT5の第2極は第6トランジスタT6の第1極と電気的に接続し、第5トランジスタT5のゲートは第3ノードN3と電気的に接続し、第6トランジスタT6の第2極は第4ノードN4と電気的に接続し、第6トランジスタT6のゲートは第2クロック信号Vc2を受信するために第2クロック信号端子CBと電気的に接続する。第7トランジスタT7の第1極は第4ノードN4と電気的に接続し、第7トランジスタT7の第2極は第2ノードN2と電気的に接続し、第7トランジスタT7のゲートは第2電源信号VLを受信するために第2電源端子VGLと電気的に接続する。
【0064】
例えば、図2に示すように、プルアップ制御サブ回路202は、第8トランジスタT8を含む。第8トランジスタT8の第1極は第3ノードN3と電気的に接続し、第8トランジスタT8の第2極は第1クロック信号Vc1を受信するために第1クロック信号端子CKと電気的に接続し、第8トランジスタT8のゲートは第4ノードN4と電気的に接続する。
【0065】
例えば、図2に示すように、中間出力サブ回路203は第9トランジスタT9を含み、第2メモリサブ回路204は第2キャパシタC2を含む。第9トランジスタT9の第1極は、第2クロック信号Vc2を受信するために第2クロック信号端子CBと電気的に接続し、第9トランジスタT9の第2極は中間出力端子GOUTと電気的に接続し、第9トランジスタT9のゲートは第2ノードN2と電気的に接続する。第2キャパシタC2の第一端子は第2ノードN2と電気的に接続し、第2キャパシタC2の第2端子は中間出力端子GOUTと電気的に接続する。
【0066】
例えば、図2に示すように、中間出力プルアップサブ回路205は、第10トランジスタT10を含み、第3メモリ回路206は、第3キャパシタC3を含む。第10トランジスタT10の第1極は第1電源端子VGHと電気的に接続し、第10トランジスタT10の第2極は中間出力端子GOUTと電気的に接続し、第10トランジスタT10のゲートは第3ノードN3と電気的に接続し、第3キャパシタC3の第1端子は第3ノードN3と電気的に接続し、第3キャパシタC3の第2端子は第1電源信号VHを受信するために第1電源端子VGHと電気的に接続する。
【0067】
例えば、制御回路300は、安定段階制御中間出力プルアップサブ回路205で中間出力端子GOUTの電圧を第1電源電圧VHに安定させるためのものである。図2に示すように、制御回路300は、第11トランジスタT11を含む。第11トランジスタT11の第1極は第2電源信号VLを受信するために第2電源端子VGLと電気的に接続し、第11トランジスタT11の第2極は第3ノードN3と電気的に接続し、第11トランジスタT11のゲートは第1クロック信号Vc1を受信するために第1クロック信号端子CKと電気的に接続する。
【0068】
例えば、入力回路100は、シフトレジスターの動作を触発するために中間回路200に入力電圧Vinを転送するためのものである。図2に示すように、入力回路100は、第12トランジスタT12を含む。第12トランジスタT12の第1極は入力電圧端子STVと電気的に接続し、第12トランジスタT12の第2極は第4ノードN4と電気的に接続し、第12トランジスタT12のゲートは第1クロック信号Vc1を受信するために第1クロック信号端子CKと電気的に接続する。
【0069】
【0070】
例えば、第1クロック信号Vc1の高レベルは、第1電源信号VHのレベルと同じであり、第1クロック信号Vc1の低レベルは、第2電源信号VLのレベルと同じである。
【0071】
例えば、入力段階では、第1電源信号VHと第2クロック信号Vc2の高レベル信号が同時に中間出力端子GOUTに転送されるので、第2クロック信号Vc2の高レベルは、第1電源信号VHのレベルと同じであり、同時刻において中間出力端子GOUTの電圧信号が衝突する現象を防止する。第2クロック信号Vc2の低レベルは、第2電源信号VLのレベルと同じである。
【0072】
例えば、第3クロック信号端CK1が出力する第3クロック信号Vc3の高レベルは、第1電源信号VHのレベルと同じである。第3クロック信号端CK1が出力する第3クロック信号Vc3の低レベルは第3電源信号VL1のレベルと同じであり、第4トランジスタT4が完全にオンされて、閾値損失のない第2電源信号VLを出力することを保証する。
【0073】
なお、第1クロック信号Vclの高レベルと第3クロック信号Vc3の高レベルは、第1電源信号VHのレベルとは異なることもでき、第1クロック信号Vclの低レベルは、第2電源信号VLのレベルとは異なることもでき、第3クロック信号Vc3の低レベルは、第3電源信号VL1のレベルとは異なることもでき、本公開は、第1クロック信号Vclと第3クロック信号Vc3が自身の機能を実行することができる限り、これに限定されない。また、第2クロック信号Vc2の低レベルは、第2電源信号VLのレベルとは異なってもよい。本公開の実施例では、第1クロック信号Vclの高レベルと第3クロック信号Vc3の高レベルと第1電源信号VHのレベルが同じであり、第1クロック信号Vclの低レベルは第2電源信号VLと同じであり、第3クロック信号Vc3の低レベルは第3電源信号VL1のレベルと同じであり、第2クロック信号Vc2の低レベルは第2電源信号VLのレベルと同じである場合を例として本公開により提供されるシフトレジスターを説明する。
【0074】
図3は本公開のある実施例によって提供されるシフトレジスターの駆動タイミングチャートである。次に、図2に示すシフトレジスターと図3に示す駆動タイミングを例に、本公開の実施例が提供するシフトレジスターの動作原理を説明する。
【0075】
例えば、図3に示すように、本公開の実施例によって提供されるシフトレジスターの動作手順は、入力段階t1、出力段階t2、緩衝段階t3および安定段階t4を含む。
【0076】
例えば、図2及び図3に示すように、入力段階t1において、第1クロック信号端子CKが出力する第1クロック信号Vclは低レベル信号であり、第2クロック信号端子CBが出力する第2クロック信号Vc2は高レベル信号であり、第3クロック信号端CK1が出力する第3クロック信号Vc3は低レベル信号であり、入力電圧端子STVが出力する入力電圧Vinは低レベル電圧であり、例えば入力電圧Vinは、第2電源信号VLと等しい。第1クロック信号Vclは低レベル電圧であるため、第12トランジスタT12がオンし、入力電圧Vinは第12トランジスタT12を介して第4ノードN4に転送され、第12トランジスタT12が送る低レベル信号には閾値損失があるため、第4ノードN4の電圧はVin-Vth1、即ちVL-Vth1であり、そのうちVth1は第12トランジスタT12の閾値電圧を示す。第7トランジスタT7のゲートが第2電源電圧VLを受信するため、第7トランジスタT7がオン状態にあり、電圧VL-Vth1が第7トランジスタT7を介して第2ノードN2に転送され、例えば第7トランジスタT7の閾値電圧がVth8と表示され、同じように、第7トランジスタT7が送る低レベル信号には閾値損失があるため、第2ノードN2の電圧はVL-VthN2であり、そのうち、VthN2はVth1とVth8のうちの小さい方である。第2ノードN2の電圧は、第9トランジスタT9のオンを制御することができ、第2クロック信号Vc2は、第9トランジスタT9を介して中間出力信号VGOUTとして中間出力端子GOUTに書き込まれ、即ち、入力段階t1において、中間出力信号VGOUTが高レベルの第2クロック信号Vc2、即ち、第1電源信号VHであるため、第1トランジスタT1と第2トランジスタT2の両方がオフになる。第3クロック信号Vc3は低レベル電圧であるため、第3トランジスタT3がオンし、第3電源信号VL1が第1ノードN1（即ち、第4トランジスタT4のゲート）に転送され、第3トランジスタT3が閾値損失を有する低レベル信号を送るため、第1ノードN1の電圧はVL1-Vth10であり、当該電圧VL1-Vth10は第4トランジスタT4のオンを制御することができる。第2電源信号VLは、第4トランジスタT4を介して出力端子EOUTに転送され、出力端子EOUTの出力信号VEOUTがVL1＋|Vth10＋Vth12|である場合、第4トランジスタT4はオフする。VL-VL1>|Vth10+Vth12|であることから、つまり、出力信号VEOUTが第2電源信号VLである場合、第4トランジスタT4は依然としてオン状態であり、第2電源信号VLは、出力端子EOUTに損失なく転送されることができ、つまり、入力段階t1において、出力信号VEOUTは第2電源信号VLである。
【0077】
例えば、入力段階t1では、第1クロック信号Vc1が低レベル電圧であるため、第11トランジスタT11がオンし、第2電源信号VLが第11トランジスタT11を介して第3ノードN3に転送され、第4ノードN4の電圧がVL-Vth1であるため、第8トランジスタT8がオンし、低レベルの第1クロック信号Vc1が第8トランジスタT8を介して第3ノードN3に転送される。例えば、第8トランジスタT8の閾値電圧はVth2、第11トランジスタT11の閾値電圧はVth3と表され、Vth3＜Vth2＋Vth1である場合、第3ノードN3の電圧はVL-Vth2-Vth1であり、Vth3＞Vth2＋Vth1である場合、第3ノードN3の電圧はVL-Vth3となる。このとき、第10トランジスタT10と第5トランジスタT5は共にオンする。第2クロック信号Vc2は高レベル信号であるため、第6トランジスタT6はオフする。
【0078】
例えば、図2及び図3に示すように、出力段階t2において、第1クロック信号端子CKが出力する第1クロック信号Vc1及び第3クロック信号端子CK1が出力する第3クロック信号Vc3はいずれも高レベル信号であり、第2クロック信号端子CBが出力する第2クロック信号Vc2は低レベル信号であり、入力電圧端子STVが出力する入力電圧Vinは高レベル電圧である。第9トランジスタT9がオンし、第2クロック信号Vc2は第9トランジスタT9を介して中間出力信号VEOUTとして中間出力端子GOUTに書き込まれる。入力段階t1では、第2キャパシタC2の中間出力端子GOUTの一端に接続する電圧が第1電源信号VHであり、第2キャパシタC2の第2ノードN2の一端に接続する電圧がVL-VthN2であり、出力段階t2では、第2キャパシタC2の中間出力端子GOUTの一端に接続する電圧がVLに変化し、即ち変化量がVL-VHとなる。第2キャパシタC2のブート作用により、第2キャパシタC2の第2ノードN2の一端に接続する電圧は2VL-VthN2-VHに変化し、即ち第2ノードN2の電圧は2VL-VthN2-VHに変化する。このとき、第7トランジスタT7はオフし、第9トランジスタT9はよりよくオンすることができ、出力信号VEOUTは第2電源信号VLとなる。第3クロック信号Vc3は高レベル信号であるため、第3トランジスタT3はオフする。第2クロック信号Vc2は低レベル信号であるため、第1トランジスタT1および第2トランジスタT2は共にオンする。第1電源信号VHは、第1トランジスタT1を介して第1ノードN1に転送され、第4トランジスタT4がオフするとともに、第1電源信号VHは、第2トランジスタT2を介して出力信号VEOUTとして出力端子EOUTに転送されることもでき、このとき、出力信号VEOUTは第1電源信号VHとなる。
【0079】
例えば、出力段階t2では、第1クロック信号Vc1が高レベル信号であるため、第12トランジスタT12と第11トランジスタT11の両方がオフする。第4ノードN4の電圧は依然としてVL-VthN2であり、第8トランジスタT8がオンし、高レベルの第1クロック信号Vc1が第8トランジスタT8を介して第3ノードN3に転送し、即ち第3ノードN3の電圧が第1電源信号VHであるため、第10トランジスタT10および第5トランジスタT5ともにオフする。第2クロック信号Vc2が低レベル信号であるため、第6トランジスタT6は、オンする。
【0080】
例えば、図2及び図3に示すように、緩衝段階t3において、第1クロック信号端子CKが出力する第1クロック信号Vc1と第2クロック信号端子CBが出力する第2クロック信号Vc2は共に高レベル信号であり、第3クロック信号端子CK1が出力する第3クロック信号Vc3は低レベル平信号であり、入力電圧端子STVが出力する入力電圧Vinは高レベル電圧である。第9トランジスタT9がオンし、第2クロック信号Vc2が第9トランジスタT9を介して中間出力信号VEOUTとして中間出力端子GOUTに書き込まれ、このとき、中間出力信号VEOUTは高レベルの第2クロック信号Vc2、即ち第1電源信号VHとなり、第2キャパシタC2のブート作用により、第2ノードN2の電圧はVL-VthN2に変化する。中間出力信号VEOUTは第1電源信号VHであり、第1トランジスタT1と第2トランジスタT2は共にオフしている。第3クロック信号Vc3は低レベル電圧であるため、第3トランジスタT3がオンし、第3電源信号VL1が第1ノードN1に転送され、第1ノードN1の電圧はVL1-Vth10となる。当該電圧VL1-Vth10は第4トランジスタT4のオンを制御することができ、第2電源信号VLは損失なく出力端子EOUTに転送されることができ、出力信号VEOUTは第2電源信号VLとなる。
【0081】
例えば、緩衝段階t3において、第1クロック信号Vclが高レベル信号であるため、第12トランジスタT12と第11トランジスタT11の両方がオフとなる。第2ノードN2の電圧がVL-VthN2に変化し、このとき、第7トランジスタT7がオンし、第4ノードN4の電圧もVL-VthN2となる。第8トランジスタT8がオンすると、高レベルの第1クロック信号Vc1は第8トランジスタT8を介して第3ノードN3に転送され、即ち第3ノードN3の電圧が第1電源信号VHとなるため、第10トランジスタT10および第5トランジスタT5がともにオフする。第2クロック信号Vc2は高レベル信号であるため、第6トランジスタT6はオフする。
【0082】
例えば、図2および図3に示すように、安定段階t4の第1サブ段階t41では、第1クロック信号端子CKが出力する第1クロック信号Vclは低レベル信号であり、第2クロック信号端子CBが出力する第2クロック信号Vc2は高レベル信号であり、第3クロック信号端CK1が出力する第3クロック信号Vc3は低レベル信号であり、入力電圧端子STVが出力する入力電圧Vinは高レベル電圧であり、例えば、入力電圧Vinは第1電源信号VHと同じである。第1クロック信号Vclは低レベル信号であるため、第12トランジスタT12がオンし、入力電圧Vinは第12トランジスタT12を介して第4ノードN4に転送され、第12トランジスタT12が閾値損失なく高レベル信号を転送するため、第4ノードN4の電圧は入力電圧Vin（即ち、第1電源信号VH）であり、第8トランジスタT8はオフする。第7トランジスタT7はオン状態であるため、第2ノードN2の電圧は第4ノードN4と同じであり、つまり、第2ノードN2の電圧は第1電源信号VHであり、第9トランジスタT9はオフする。第1クロック信号Vclは低レベル信号であるため、第11トランジスタT11がオンし、第3ノードN3の電圧はVL-Vth3となり、第10トランジスタT10および第5トランジスタT5がオンし、第1電源信号VHは第10トランジスタT10を介して中間出力端GOUTに転送され、即ち中間出力信号VGOUTは第1電源信号VHとなる。中間出力信号VGOUTの制御において、第1トランジスタT1と第2トランジスタT2の両方がオフする。第3クロック信号Vc3の制御において、第3トランジスタT3がオンし、第3電源信号VL1が第3トランジスタT3を介して第1ノードN1に転送され、第1ノードN1の電圧はVL1-Vth10となり、当該VL1-Vth10は第4トランジスタT4がオンするのを制御できる。第2電源信号VLは第4トランジスタT4を介して出力端子EOUTに転送されるため、出力信号VEOUTは低レベルの第2電源信号VLを保つ。
【0083】
例えば、図2および図3に示すように、安定段階t4の第2サブ段階t42では、第1クロック信号端子CKが出力する第1クロック信号Vclと第3クロック信号端子CK1が出力する第3クロック信号Vc3はいずれも高レベル信号であり、第2クロック信号端子CBが出力する第2クロック信号Vc2は低レベル信号であり、入力電圧端子STVが出力する入力電圧Vinは高レベル電圧である。第2ノードN2および第4ノードN4の電圧は入力電圧Vin（即ち、第1電源信号VH）であり、第9トランジスタT9および第8トランジスタT8はいずれもオフする。第1クロック信号Vclは高レベル信号であるため、第12トランジスタT12と第11トランジスタT11をいずれもオフする。第3キャパシタC3の保持作用により、第3ノードN3の電圧は依然として（VL-Vth3）であり、第10トランジスタT10と第5トランジスタT5は共にオンし、第1電源信号VHは第10トランジスタT10を介して中間出力端子GOUTに転送され、中間出力信号VGOUTは第1電源信号VHとなる。中間出力信号VGOUTの制御により、第1トランジスタT1と第2トランジスタT2をいずれもオフする。第3クロック信号Vc3はいずれも高レベル信号であるため、第3トランジスタT3をオフし、第1キャパシタC1の保持作用により、第1ノードN1の電圧は依然としてVL1-Vth10を保持するため、第2電源信号VLは、依然として第4トランジスタT4を介して出力端子EOUTに転送されることができ、出力信号VEOUTが依然として低レベルの第2電源信号VLを維持することを保証する。
【0084】
例えば、図2および図3に示すように、第2サブ段階t42では、第2クロック信号Vc2が低レベル信号であるため、第6トランジスタT6がオンして、第1電源信号VHは第5トランジスタT5および第6トランジスタT6を介して第4ノードN4および第2ノードN2に転送され、第2ノードN2の電圧および第4ノードN4の電圧を高レベルに保持する。
【0085】
例えば、図2および図3に示すように、安定段階t4の第3サブ段階t43では、第1クロック信号端子CKが出力する第1クロック信号Vclと第2クロック信号端子CBが出力する第2クロック信号Vc2はいずれも高レベル信号であり、第3クロック信号端子CK1が出力する第3クロック信号Vc3は低レベル信号であり、入力電圧端子STVが出力する入力電圧Vinは高レベル電圧である。第2ノードN2および第4ノードN4の電圧は第1電源信号VHであり、第9トランジスタT9および第8トランジスタT8をオフする。第1クロック信号Vclは高レベル信号であるため、第12トランジスタT12と第11トランジスタT11をいずれもオフし、第3ノードN3の電圧は依然としてVL-Vth3であり、第10トランジスタT10および第5トランジスタT5をいずれもオンする。第1電源信号VHは、第10トランジスタT10を介して中間出力端子GOUTに転送され、中間出力信号VGOUTは第1電源信号VHとなる。中間出力信号VGOUTの制御により、第1トランジスタT1と第2トランジスタT2をいずれもオフする。第3クロック信号Vc3の制御により、第3トランジスタT3がオンし、第1ノードN1の電圧がVL1-Vth10となり、出力信号VEOUTが低レベルの第2電源信号VLを保持する。
【0086】
以上のことから、安定段階t4では、第3クロック信号Vc3の制御により、第1ノードN1の電圧が周期的に低下することで、出力信号VEOUTが低レベルの第2電源信号VLに保持されることを保証する。
【0087】
図4は本公開の一部実施例で提供されるゲート駆動回路の概略ブロック図であり、図5は本公開の一部実施例で提供されるゲート駆動回路の構成図であり、図6は本公開の一部実施例で提供されるゲート駆動回路の駆動タイミングチャートである。
【0088】
本公開の少なくとも1つの実施例は、ゲート駆動回路をさらに提供しており、図4に示すように、当該ゲート駆動回路1は本公開の上記実施例のいずれか一項に記載のシフトレジスター10を含む。本公開で提供されるゲート駆動回路は、シフトレジスター10を介して閾値損失のない低レベル信号を出力し、出力されたスキャン信号の精度を向上させることができる。
【0089】
例えば、図5に示すように、ゲート駆動回路1は、カスケードの複数のシフトレジスターSR1、SR2、SR3…SRn(nは3より大きい整数)を含む。例えば、SR1は第1段シフトレジスター、SR2は第2段シフトレジスター、SR3は第3段シフトレジスターを表し、SRnは第n段シフトレジスターを表す。これらシフトレジスターSR1、SR2、SR3…SRnは、いずれも本公開の上記実施例のいずれか1項に記載のシフトレジスターであってよい。これらのシフトレジスターSR1、SR2、SR3…SRnの出力端子EOUTはそれぞれ複数のゲート線G1、G2、G3…Gnの一つ一つと対応するように接続する。
【0090】
対応するように、EOUT1は、第1段シフトレジスターの出力端子を表し、EOUT2は、第2段シフトレジスターの出力端子を表し、EOUT3は、第3段シフトレジスターの出力端子を表し、EOUTnは、第n段シフトレジスターの出力端子を表す。
【0091】
例えば、第1段シフトレジスターの他に、本段シフトレジスターの入力電圧端子STVは、前の段のシフトレジスターの中間出力端子GOUTと電気的に接続され、前の段のシフトレジスターの中間出力信号により、次のシフトレジスターの動作状態を制御して、パルススキャン信号を順次に出力することを実現する。
【0092】
例えば、第1段シフトレジスターSR1の入力電圧端子STVは、入力電圧Vinとして触発信号を受信するために触発信号端子STV0（ゲート駆動回路の動作開始を制御する触発信号を提供するように配置される）と接続する。
【0093】
例えば、図4に示すように、ゲート駆動回路1は、信号生成回路20をさらに含む。図5に示すように、信号生成回路20は、第1制御信号CK0、第2制御信号CB0、第3制御信号CK10、および第4制御信号CK20を生成するように配置される。例えば、第2N-1段（Nは正の整数、Nは1以上）のシフトレジスターにおいて、第1制御信号CK0は、上記実施例のシフトレジスターの第1クロック信号であり、第2制御信号CB0は、上記実施例のシフトレジスターの第2クロック信号であり、第3制御信号CK10は、上記実施例のシフトレジスターの第3クロック信号である。第2N段シフトレジスターにおいて、第1制御信号CK0は、上記実施例のシフトレジスターの第2クロック信号であり、第2制御信号CB0は、上記実施例のシフトレジスターの第1クロック信号であり、第4制御信号CK20は、上記実施例のシフトレジスターの第3クロック信号である。第1制御信号CK0、第2制御信号CB0、第3制御信号CK10、および第4制御信号CK20は、奇数段および偶数段のシフトレジスターを交互に制御することにより、信号数を減らし、生産コストを削減する。
【0094】
例えば、図5に示すように、第1制御信号CK0は、第2N-1段シフトレジスターの第1クロック信号端子CKと第2N段シフトレジスターの第2クロック信号端子CBに加えられ、第2制御信号CB0は、第2N-1段シフトレジスターの第2クロック信号端子CBと第2N段シフトレジスターの第1クロック信号端子CKに加えられ、第3制御信号CK10は、第2N-1段シフトレジスターの第3クロック信号端子CK1に加えられ、第4制御信号CK20は、第2N段シフトレジスターの第3クロック信号端子CK1に加えられる。例えば、Nは正の整数であり、Nは1以上、且つn/2未満である。なお、nは偶数であっても、奇数であっても良く、本公開はこれを限定せず、図5に示す例ではnは偶数である。
【0095】
例えば、当該ゲート駆動回路1は、第1電源線VGH0、第2電源線VGL0、および第3電源線VGL10をさらに含み、各段のシフトレジスターの第1電源端VGH、第2電源端VGL、および第3電源端VGL1にそれぞれ第1電源信号VH、第2電源信号VL、および第3電源信号VL1を提供する。
【0096】
なお、上記の「前の段」と「次の段」はスキャンタイミングにおける前の段と次の段を指すのではなく、物理的接続における前の段と次の段を指している。
【0097】
例えば、図6に示すように、第1段のシフトレジスターSR1と第2段のシフトレジスターSR2とを例として、触発信号端子STV0は、第1段のシフトレジスターSR1に入力電圧として触発信号を提供して、第1段のシフトレジスターSR1を制御して動作を開始しており、第1制御信号CK0、第2制御信号CB0、第3制御信号CK10の制御により、第1段シフトレジスターSR1はスキャン信号として第1出力信号VEOUT1をゲート線G1に向けて出力する。第1段のシフトレジスターSR1が出力する中間出力信号VGOUT1は、第2段のシフトレジスターSR2の入力電圧として第2段のシフトレジスターSR2に転送して、第2段のシフトレジスターSR2を制御して動作を開始しており、第1制御信号CK0、第2制御信号CB0および第4制御信号CK20の制御により、第2段シフトレジスターSR2はスキャン信号として第2出力信号VEOUT2をゲート線G2に向けて出力する。第2段のシフトレジスターSR2が出力する中間出力信号VGOUT2は、その次の段のシフトレジスターの入力電圧として次の段のシフトレジスターに転送され、同様に、最終的にはゲート駆動回路は1フレームのスキャン動作を完了する。例えば、当該ゲート駆動回路の具体的な動作のプロセスについては、図3に示すシフトレジスターの動作プロセスを参照することができる。
【0098】
図7は本公開の一実施例で提供される表示パネルの概略図である。
【0099】
【0100】
例えば、図7に示すように、本公開の実施例で提供される表示パネル50は、ゲート線2、データ線3、およびゲート線2とデータ線3とが交わって限定される複数の画素ユニット4をさらに含み、ゲート駆動回路1は、ゲート線2に対してゲート駆動信号を提供するように配置される。例えば、当該表示パネル50は、データ駆動回路（図示せず）をさらに備えてもよく、データ駆動回路は、データ線3にデータ信号を提供するように配置される。例えば、ゲート駆動回路1が出力するゲート駆動信号の制御により、データ駆動回路から提供されるデータ信号を、交わって限定される複数の画素ユニット4に順次書き込み、表示パネルのプログレッシブスキャンを実現する。
【0101】
例えば、ゲート線2は、図5に示すゲート線G1、G2、G3…Gnを含むことができ、シフトレジスターSR1、SR2、SR3…SRnの各段のシフトレジスターは、対応するゲート線G1、G2、G3…Gnに1行のゲート駆動信号を出力するのに用いられる。
【0102】
例えば、表示パネル50は、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなどの表示機能を備えたあらゆる製品または部品に適用されてもよい。
【0103】
図8は本公開の一部実施例で提供される駆動方法のフロー図である。
【0104】
本公開の一部の実施例では、本公開の任意の実施例によって提供されるシフトレジスターの駆動方法を提供している。図8に示すように、当該駆動方法は下記ステップを含む。
【0105】
入力電圧および制御回路の制御において、第2クロック信号端子から出力される第2クロック信号または第1電源端から出力される第1電源信号を中間出力信号として中間出力端子に書き込むステップ10と、
中間出力信号と第3クロック信号端子から出力する第3クロック信号の制御において、中間出力信号とは反対の出力信号を出力するステップ20である。
中間出力信号と第3クロック信号端子から出力する第3クロック信号の制御において、中間出力信号とは反対の出力信号を出力するステップ20である。
【0106】
本公開の実施例で提供されるシフトレジスターの駆動方法は、P型薄膜トランジスタが閾値損失なしの低レベル信号を出力し、表示パネルの表示品質を向上させることができる。
【0107】
なお、本公開の実施例で提供される駆動方法の具体的な動作手順は、上記のシフトレジスターの実施例の、入力段階t1、出力段階t2、緩衝段階t3、および安定段階t4の関連する説明を参照することができ、ここでは説明を省略する。
【0108】
また、本公開についてはさらに以下の点について説明する必要がある。
(1) 本公開の実施例の図面は、本公開の実施例に係る構造のみに関するものであり、他の構造については、通常の設計を参照してもよい。
(2) コンフリクションがない場合、本公開の実施例および実施例の特徴を、互いに組み合わせて新しい実施例を得ることができる。
(1) 本公開の実施例の図面は、本公開の実施例に係る構造のみに関するものであり、他の構造については、通常の設計を参照してもよい。
(2) コンフリクションがない場合、本公開の実施例および実施例の特徴を、互いに組み合わせて新しい実施例を得ることができる。
【0109】
上記は本公開の具体的な実施の形態に過ぎず、本公開の請求範囲はこれに限定されず、本公開の請求範囲は、請求項の請求範囲に準じるべきである。
【符号の説明】
【0110】
100 入力回路
200 中間回路
300 制御回路
400 出力回路
200 中間回路
300 制御回路
400 出力回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】