特許 7268265 感知電流を処理するための装置及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-04-25

(45)【発行日】2023-05-08

(54)【発明の名称】感知電流を処理するための装置及び方法

(51)【国際特許分類】

   H02M 3/155 20060101AFI20230426BHJP

   G01R 19/00 20060101ALI20230426BHJP

【ＦＩ】

H02M3/155 H

G01R19/00 A

【請求項の数】 17

(21)【出願番号】P 2020536556

(86)(22)【出願日】2018-12-31

(65)【公表番号】

(43)【公表日】2021-03-25

(86)【国際出願番号】 US2018068128

(87)【国際公開番号】W WO2019133967

(87)【国際公開日】2019-07-04

【審査請求日】2021-12-27

(31)【優先権主張番号】15/858,564

(32)【優先日】2017-12-29

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】シユアン ゾウ

(72)【発明者】

【氏名】マイケル ジェームズ ムンロー

(72)【発明者】

【氏名】ステファン イサック ブリンク

【審査官】栗栖 正和

(56)【参考文献】

【文献】特開２００９－０７７５１３（ＪＰ，Ａ）

【文献】特表２００５－５０９８８９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００４７８４３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０１２１８３３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／１５５

Ｇ０１Ｒ １９／００

(57)【特許請求の範囲】

【請求項1】

デバイスであって、
フロントエンド交流（ＡＣ）感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルするように構成されるサンプリング回路であって、前記少なくとも２つのサンプリングポイントが、前記フロントエンドＡＣ感知信号の各サイクルの中間点に対して実質的に対称であり、
前記フロントエンドＡＣ感知信号に選択的に結合される第１のキャパシタと、
前記第１のキャパシタに選択的に結合される第２のキャパシタと、
前記フロントエンドＡＣ感知信号に選択的に結合される第３のキャパシタと、
前記第３のキャパシタに選択的に結合される第４のキャパシタと、
を含む、前記サンプリング回路と、
タイミング回路であって、前記タイミング回路によって生成されるタイミング信号に基づいて前記少なくとも２つのサンプリングポイント上で前記フロントエンドＡＣ感知信号をサンプルするために前記サンプリング回路のタイミングを制御するように前記第１、第２、第３及び第４のキャパシタを選択的に結合するように構成される、前記タイミング回路と、
平均感知電流を生成するために前記フロントエンドＡＣ感知信号の所与のサイクルについて前記少なくとも２つのサンプリングポイントを平均する平均回路と、
を含む、デバイス。

【請求項2】

請求項１に記載のデバイスであって、
前記タイミング回路が、前記フロントエンドＡＣ感知信号の各サイクルの隣り合う連続するピークに対して所定の時間に生じるように、前記サンプリング回路のタイミングを制御する、デバイス。

【請求項3】

請求項１に記載のデバイスであって、
電力コンバータによって生成されている電流の量を感知し、前記電力コンバータによって生成されている電流の前記感知量に基づいて前記フロントエンドＡＣ感知信号を生成するための電流感知回路を更に含む、デバイス。

【請求項4】

請求項１に記載のデバイスであって、
前記サンプリング回路が、前記フロントエンドＡＣ感知信号の立ち上がりエッジ上の第１のサンプリングポイントと第２のサンプリングポイントとをサンプルする、デバイス。

【請求項5】

請求項１に記載のデバイスであって、
前記サンプリング回路が、ある感知期間の間の前記フロントエンドＡＣ感知信号を表すインダクタ電流をサンプルする、デバイス。

【請求項6】

請求項１に記載のデバイスであって、
電力コンバータを更に含み、
前記平均回路が、前記電力コンバータのスイッチングサイクル毎に前記少なくとも２つのサンプリングポイントを２回平均する、デバイス。

【請求項7】

請求項１に記載のデバイスであって、
前記デバイスが、電力コンバータ内で統合されている、デバイス。

【請求項8】

方法であって、
サンプリング回路によってフロントエンド交流（ＡＣ）感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルすることであって、前記サンプリング回路が、
前記フロントエンドＡＣ感知信号に選択的に結合される第１のキャパシタと、
前記第１のキャパシタに選択的に結合される第２のキャパシタと、
前記フロントエンドＡＣ感知信号に選択的に結合される第３のキャパシタと、
前記第３のキャパシタに選択的に結合される第４のキャパシタと、
を含む、前記サンプルすることと、
タイミング回路によって前記フロントエンドＡＣ感知信号の各それぞれのサイクルの中間点に関して実質的に対称であるように前記フロントエンドＡＣ感知信号の前記サンプリングのタイミングを制御することであって、前記サンプリング回路のタイイングを制御するために前記タイミング回路が前記第１、第２、第３及び第４のキャパシタを選択的に結合する、前記制御することと、
平均回路によって前記少なくとも２つのサンプリングポイントをサイクル毎に平均して平均感知電流を生成することと、
を含む、方法。

【請求項9】

請求項８に記載の方法であって、
前記サンプリングを制御することが、前記フロントエンドＡＣ感知信号の各サイクルの隣り合う連続するピークに対して所定の時間に行われる、方法。

【請求項10】

デバイスであって、
互いに反対に切り替わる第１及び第２のスイッチであって、前記第１のスイッチが、第１のコンデンサにフロントエンド交流（ＡＣ）感知信号を印加するように構成され、前記第２のスイッチが、前記第１のスイッチとは反対に活性化されて、前記第１のコンデンサを第２のコンデンサに結合して、前記第１のコンデンサから前記第２のコンデンサに電荷を移動させる、前記第１及び前記第２のスイッチと、
互いに反対に切り替わる第３及び第４のスイッチであって、前記第３のスイッチが、前記フロントエンドＡＣ感知信号を第３のコンデンサに印加するように構成され、不活性化されて前記フロントエンドＡＣ感知信号の前記第３のコンデンサへの印加を除去し、前記第４のスイッチが、前記第３のコンデンサを第４のコンデンサに結合して前記第３のコンデンサから前記第４のコンデンサに電荷を移動させるように活性化される、前記第３及び第４のスイッチと、
前記第２及び前記第４のコンデンサからの信号を増幅し、それぞれの第１及び第２の増幅出力信号を供給するために、それぞれ、前記第２及び前記第４のコンデンサに結合される第１及び第２の増幅器と、
前記第１及び前記第２の増幅された出力信号に基づいて平均電流に対応する出力信号を提供するように構成される、前記第１及び前記第２の増幅器の出力間に結合される分圧器回路と、
を含む、デバイス。

【請求項11】

請求項１０に記載のデバイスであって、
前記分圧器回路が、第１及び第２の抵抗器を含み、前記第１の抵抗器が、前記第１の増幅器の前記出力と前記デバイスの前記出力との間に結合され、前記第２の増幅器の前記出力と前記デバイスの前記出力との間に結合され、前記第１及び第２の抵抗器の抵抗がほぼ等しい、デバイス。

【請求項12】

請求項１０に記載のデバイスであって、
前記第１及び第２の増幅器が演算増幅器である、デバイス。

【請求項13】

請求項１０に記載のデバイスであって、
前記第１のスイッチと前記第２のスイッチとの間に結合されるインバータを更に含む、デバイス。

【請求項14】

請求項１０に記載のデバイスであって、
前記第３のスイッチと前記第４のスイッチとの間に結合されるインバータを更に含む、デバイス。

【請求項15】

請求項１０に記載のデバイスであって、
前記デバイスが電力コンバータと統合されている、デバイス。

【請求項16】

請求項１０に記載のデバイスであって、
自身によって生成されるタイミング信号に基づいて前記第１、第２、第３及び第４のスイッチのタイミングを制御するように構成されるタイミング回路を更に含む、デバイス。

【請求項17】

請求項１０に記載のデバイスであって、
前記第１及び前記第２の増幅器の各々の出力が、それぞれ、前記第１及び前記第２の増幅器の各々の負の入力に結合される、デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本願は概して感知電流を処理することに関する。

【発明の概要】

【0002】

一例が、フロントエンド交流（ＡＣ）感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルするように構成されるサンプリング回路を含み、これら少なくとも２つのサンプリングポイントは、フロントエンドＡＣ感知信号の各それぞれのサイクルの中間点に対して実質的に対称である。このデバイスは、タイミング回路によって生成されるタイミング信号に基づいて、少なくとも２つのサンプリングポイント上でフロントエンドＡＣ感知信号をサンプルするために、サンプリング回路のタイミングを制御するように構成されるタイミング回路を更に含む。このデバイスは更に、平均感知電流を生成するために、フロントエンドＡＣ感知信号の所与のサイクルについて少なくとも２つのサンプリングポイントを平均する平均回路を含む。

【0003】

或る例が、フロントエンド交流（ＡＣ）感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプリングすることを含む方法を含む。この方法は更に、少なくとも２つのサンプリングポイントがフロントエンドＡＣ感知信号の各それぞれのサイクルの中間点に関して実質的に対称であるように、フロントエンドＡＣ感知信号のサンプリングのタイミングを制御することを含む。この方法は更に、平均感知電流を生成するために、少なくとも２つのサンプリングポイントをサイクル毎に平均することを含む。

【0004】

或る例が、互いに反対に切り替わる第１及び第２のスイッチを含むデバイスを含む。第１のスイッチは、第１のコンデンサにフロントエンド交流（ＡＣ）感知信号を印加するように構成され、第２のスイッチは、第１のスイッチとは反対に活性化されて、第１のコンデンサを第２のコンデンサに結合して、第１のコンデンサから第２のコンデンサに電荷を移動させる。このデバイスは更に、互いに反対に切り替わる第３及び第４のスイッチを含み、第３のスイッチはフロントエンドＡＣ感知信号を第３のコンデンサに印加するように構成され、不活性化されてフロントエンドＡＣ感知信号の第３のコンデンサへ印加を除去し、第４のスイッチは、第３のコンデンサを第４のコンデンサに結合して、第３のコンデンサから第４のコンデンサに電荷を移動させるように活性化される。このデバイスは更に、第２及び第４のコンデンサにそれぞれ結合される第１及び第２の増幅器を含み、第２及び第４のコンデンサからの信号を増幅し、それぞれの第１及び第２の増幅出力信号を提供する。このデバイスは更に、第１及び第２の増幅出力信号に基づいて平均電流に対応する出力信号を提供するように構成される、第１及び第２の増幅器の出力間に結合される分圧器回路を含む。

【図面の簡単な説明】

【0005】

【図1】平均電流を感知するための例示のデバイスを図示する。

【0006】

【図2】平均電流を感知するための例示のデバイスを図示する。

【0007】

【図3】平均電流を感知するための図１又は２に図示されたデバイスに結合される電力コンバータを含む例示のシステムを図示する。

【0008】

【図4】例示のタイミング回路を図示する。

【0009】

【図5】図４に図示されたタイミング回路の種々の信号の例を図示する。

【0010】

【図6】図２のデバイスからの種々の信号の例を図示する。

【0011】

【図7】感知電流を処理する例示の方法を図示する。

【発明を実施するための形態】

【0012】

本記載は電流感知に関し、より詳細には、フロントエンド交流（ＡＣ）感知信号（例えば、インダクタ電流）を複数のサイクルにわたって平均して平均感知電流を生成することによる電流感知に関する。例えば、サンプリング回路が、フロントエンドＡＣ感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルし、この少なくとも２つのサンプリングポイントは、フロントエンドＡＣ感知信号の各それぞれのサイクルの中間点に対して実質的に対称である。タイミング回路が、サンプリング回路のタイミングを制御して、少なくとも２つのサンプリングポイント上でフロントエンドＡＣ感知信号をサンプルする。サンプリングポイントの文脈において本明細書で用いられるように、「実質的に対称」という用語は、そのような点が中間点から（時間的に）等距離にあることが意図されている中間点に対するサンプリングポイントの相対位置を指すが、回路構成要素及び／又は動作特性のある程度の変動が、サイクル毎で実際のサンプリング位置にある程度のずれ（例えば、＋／５％）を生じさせ得る。平均回路が、平均感知電流を生成するために、フロントエンドＡＣ感知信号の所与のサイクルについての少なくとも２つのサンプリングポイントを平均する。このように、このデバイスは、単一点での電流の感知を回避する。そうではなく、このデバイスは、特定のサイクルの中間点を中心に対称である、複数の別個であるが合致したタイミングインスタンスで電流を感知する。従って、このデバイスは、既存の電流検出デバイスの位相ロックループ（ＰＬＬ）などの閉ループ制御回路からのスピード制約も受けない。

【0013】

そのようなデバイスはサイクル毎の及び正確な平均電流感知を提供し、これにより、電力コンバータに対し、負荷過渡のための高速応答時間及び過電流保護並びに高精度遠隔計測報告を達成するための平均電流モード制御の達成を容易にすることができる。既存の解決策には、フロントエンドＡＣ感知信号のシンプルなローパスフィルタリング、又は、電流がその平均値すなわち「中間点」に達したときに単一のタイミング点でそれをサンプリングすることが含まれる。このように、多重サンプリング、すなわち、本明細書で説明する例の少なくとも２つのサンプリングポイントは、既存の解決策では成されていない。平均又は中間点値を得るために、既存の解決策は、平均値に達する中間点において一度サンプリングする。中間点から離れた多数の点をサンプリングすることによって平均値を得ることは、結合インダクタのインスタンスにおいて、少なくとも２つのタイミング点が同様に変化し、従って単一タイミング点内の誤差を相殺し、中間点辺りの傾斜変化を相殺するので、既存の解決策の単一中間点タイミング誤差に公差の利点を提供する。

【0014】

これらの解決策は、本明細書において記載されるシステム、デバイス、及び方法と比較して、限られた速度及び／又は精度を被る傾向がある。加えて、結合インダクタによる多相電力コンバータに対して、カップリング係数に依存する中間点周辺の電流波形変化形状は、既存の平均電流感知アプローチに対する感知平均電流の精度を更に劣化させる可能性がある。

【0015】

本明細書で用いられるように、「回路」という用語は、アナログ回路又はデジタル回路などの回路機能を行う能動及び／又は受動要素の集合を含み得、付加的に又は代替として、例えば、「回路」という用語は、回路要素のすべて及び／又は一部が共通基板（例えば、ダイ又はチップなどの半導体基板）上に製造される集積回路（ＩＣ）を指し得る。

【0016】

図１は、平均電流を感知するための例示のデバイス１００を図示する。デバイス１００は、電力コンバータ１０５の出力インダクタを通るフロントエンド交流（ＡＣ）などの、電力コンバータ１０５のフロントエンドによって生成されている電流の量を感知する電流感知回路１１０を含む。一例において、電流感知回路１１０は、電力コンバータ１０５の一部である（例えば、集積回路（ＩＣ）チップにおいて共に実装される）。この例において、電流感知回路１１０は、電力コンバータ１０５とは別個の部分である。例えば、電流感知回路１１０は、感知期間（例えば、所与の交流サイクル）の間、フロントエンドのインダクタ電流を感知する。一例において、電流感知回路１１０は、感知期間の間のフロントエンドＡＣ感知信号を表すＣＳ＿ＦＥ信号を出力する。例えば、ＣＳ＿ＦＥ信号はローサイドドレイン・ソースオン抵抗（Ｒｄｓ（ｏｎ））電流感知の出力であり、これは、電力コンバータ１０５のローサイドＦＥＴ（図示せず）が電力コンバータ１０５の出力インダクタを介して電流を導通させるためにオンにされるときのインダクタ電流を表す。

【0017】

図１の例では、デバイス１００はサンプリング回路１３０を更に含む。サンプリング回路１３０の入力が、電流感知回路１１０の出力に結合される。サンプリング回路１３０は、フロントエンドＡＣ感知信号を受信する。サンプリング回路１３０は、電力コンバータ１０５に関連するフロントエンドＡＣ感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルする。これらのサンプリングポイントは、フロントエンドＡＣ感知信号の各それぞれのサイクルの中間点に関して実質的に対称である。

【0018】

デバイス１００は、タイミング回路１２０を更に含む。タイミング回路１２０の出力が、サンプリング回路１３０の入力に結合される。タイミング回路１２０は、サンプリング回路１３０のタイミングを制御する。特に、タイミング回路１２０は、フロントエンドＡＣ感知信号の各サイクルに対し少なくとも２つのサンプリングポイント上でフロントエンドＡＣ感知信号をサンプルするために、サンプリング回路１３０のタイミングを制御する。一例において、タイミング回路１２０は、フロントエンドＡＣ感知信号の各サイクルの隣接する連続するピークに関して所定の時間にサンプリングが成されるように、サンプリング回路のタイミングを制御する。

【0019】

デバイス１００は更に、平均回路１４０を含む。平均回路１４０の入力が、サンプリング回路１３０の出力に結合される。平均回路１４０は、フロントエンドＡＣ感知信号の所与のサイクルについての少なくとも２つのサンプリングポイントに対してフロントエンドＡＣ感知信号をサイクル毎に平均して、電流ＣＳ＿ＡＶＧの平均インジケーションを提供する。本明細書に記載される方式で（例えば、その中間点辺りで）フロントエンドＡＣ感知信号を感知した結果、フロントエンドＡＣ感知信号の形状によって平均電流ＣＳ＿ＡＶＧにほとんど（ある場合でも）影響を及ぼさない。一例において、平均回路１４０は、フロントエンドＡＣ感知信号の所与のサイクルについて少なくとも２つのサンプリングポイントを平均して、平均感知電流を生成する。

【0020】

図２は、ＡＣ電流波形の平均電流を（例えば、電力コンバータのインダクタを介して）感知するための例示のデバイス２００を図示する。デバイス２００は、デバイス１００の１つ又は複数の機能的態様の特定の実装を提供するが、そのような実装はデバイス１００の範囲を限定しない。この例では、デバイス２００はタイミング回路２２０を含む。タイミング回路２２０は、それぞれ、第１及び第２のタイミング回路２２２及び２２４を含む。第１のタイミング回路２２２は、電力コンバータ２０５からローサイドゲート駆動（ＤＲＶＬ）を受信するための入力を含む。例えば、ＤＲＶＬ信号は、電力コンバータ２０５内のパワーＦＥＴ（図示せず）のための駆動信号である。第２のタイミング回路２２４は、電力コンバータ２０５の駆動回路要素からパルス幅変調クロック（ＰＷＭ＿ＣＬＫ）信号を受信するための入力を含む。

【0021】

第１及び第２のタイミング回路２２２、２２４は、それぞれ、第１及び第２のタイミング信号を生成する。第１及び第２のタイミング回路２２２及び２２４は、ＤＲＶＬ及びＰＷＭ＿ＣＬＫの信号の立ち上がりエッジからの遅延に基づいて、ＣＳ＿ＦＥ信号のサンプリングがＣＳ＿ＦＥ信号のそれぞれの正及び負のピークからオフセット時間に成されるように、それぞれ、遅延Ｔｄ１及びＴｄ２をＤＲＶＬ及びＰＷＭ＿ＣＬＫの信号に付加する。この例では、デバイス２００は、電力コンバータ２０５内に統合される。一実施例において、デバイス２００は電力コンバータ２０５に結合される。

【0022】

デバイス２００は更に、サンプリング回路２３０を含む。サンプリング回路２３０は、第１及び第２のタイミング回路２２２及び２２４から、それぞれ、第１及び第２のタイミング信号を受信する第１及び第２の入力を含む。サンプリング回路２３０はスイッチングデバイスＳ１及びＳ２を含み、その制御の間にインバータ２３２が配置される。スイッチＳ１が第１のタイミング信号を受信すると、スイッチＳ２はタイミング信号の反転バージョンを受信し、スイッチＳ１とＳ２は互いに反対（相互に排他的に）に切り替わる。サンプリング回路２３０は、第１のタイミング信号に基づいてＣＳ＿ＦＥ信号を受信するように選択的に結合される第１のコンデンサＣＳ１を更に含み、第１のコンデンサＣＳ１の反対側は接地端子に結合される。また、サンプリング回路２３０は、第１のコンデンサＣＳ１に選択的に結合される第２のコンデンサＣＨ２を含み、第２のコンデンサＣＨ２の反対側は、接地端子に結合される。

【0023】

例えば、デバイス２００のサンプリング位相の間、第１のスイッチＳ１は、ＣＳ＿ＦＥ信号をサンプルするために第１のコンデンサＣＳ１にＣＳ＿ＦＥ信号を印加するために第１のタイミング回路２２２によって活性化され、第１のコンデンサＣＳ１へのＣＳ＿ＦＥ信号の印加を除去するために非活性化される。遅延Ｔｄ１の終わりにおいて、第１のタイミング回路２２２は、第１のタイミング信号の立ち上がりエッジを生成して、サンプリングされた信号を第１のコンデンサＣＳ１から第２のコンデンサＣＨ１に転送する（例えば、ホールド動作）。第２のスイッチＳ２は、第１のコンデンサＣＳ１を第２のコンデンサＣＨ１に結合して、ＣＳ＿ＦＥ信号に対応する電荷を第１のコンデンサＣＳ１から第２のコンデンサＣＨ１に転送するために活性化される。ＣＳ＿ＦＥ信号に対応する電流は、デバイス２００のホールド位相の間、第１のコンデンサＣＳ１から第２のコンデンサＣＨ１に転送される。第１のコンデンサＣＳ１がＣＳ＿ＦＥ信号をサンプルしている間、第２のコンデンサＣＨ１は、関連する平均回路要素２４０の入力において、以前にサンプリングされた値を維持する。ＣＳ＿ＦＥ信号のためにサイクル毎ベースで行われるこのようなサンプルアンドホールドの間、第１のタイミング回路２２２は、スイッチＳ１及びＳ２のオペレーションを制御するためにＤＲＶＬ信号に付加される、トリミングされた立ち上がりエッジ遅延、遅延Ｔｄ１をトリガする。

【0024】

サンプリング回路２３０はスイッチングデバイスＳ３及びＳ４を更に含み、それらの間にインバータ２３４がある。スイッチＳ３が第２のタイミング信号を受信すると、スイッチＳ４はタイミング信号の反転バージョンを受信し、従ってスイッチＳ３及びＳ４は互いに逆に切り替わる。サンプリング回路２３０は、第２のタイミング信号に基づいてＣＳ＿ＦＥ信号に選択的に結合される第３のコンデンサＣＳ２を更に含み、第３のコンデンサＣＳ２の反対側は接地端子に結合される。また、サンプリング回路２３０は、第３のコンデンサＣＳ２に選択的に結合される第４のコンデンサＣＨ２を含み、第４のコンデンサＣＨ２の反対側は、接地端子に結合される。

【0025】

更なる例として、デバイス２００のサンプリング位相の間、第３のスイッチＳ３は、ＣＳ＿ＦＥ信号をサンプルするためにＣＳ＿ＦＥ信号を第３のコンデンサＣＳ２に印加するために第２のタイミング回路２２４によって活性化され、第３のコンデンサＣＳ２へのＣＳ＿ＦＥ信号の印加を除去するために非活性化される。遅延Ｔｄ２の終わりにおいて、第２のタイミング回路２２４は、サンプリングされた信号を第３のコンデンサＣＳ１から第４のコンデンサＣＨ１に転送するために、第２のタイミング信号の立ち上がりエッジを生成する。遅延Ｔｄ２の終わりにおいて、ＰＷＭ＿ＣＬＫ信号は高になり、ＤＲＶＬ信号は低になる。第４のスイッチＳ４は、第３のコンデンサＣＳ２を第４のコンデンサＣＨ２に結合して、ＣＳ＿ＦＥ信号に対応する電荷を第３のコンデンサＣＳ２から第４のコンデンサＣＨ２に転送するように活性化される。ＣＳ＿ＦＥ信号に対応する電流は、デバイス２００のホールド位相の間、第３のコンデンサＣＳ２から第４のコンデンサＣＨ２に転送される。第３のコンデンサＣＳ２がＣＳ＿ＦＥ信号をサンプルしている間、第４のコンデンサＣＨ２は以前にサンプリングされた値を維持する。ＣＳ＿ＦＥ信号のためにサイクル毎ベースで行われるそのようなサンプルアンドホールドの間、第２のタイミング回路２２４は、スイッチＳ３及びＳ４のオペレーションを制御するためにＰＷＭ＿ＣＬＫ信号に付加される、トリミングされた立ち上がりエッジ遅延、遅延Ｔｄ２をトリガする。

【0026】

サンプリング回路２３０は、それぞれ、第２及び第４のコンデンサＣＨ１及びＣＨ２に結合される第１及び第２の出力を含む。コンデンサＣＨ１とＣＨ２の間の相互接続ノードが、接地端子に結合される。そのため、サンプリング回路２３０は、スイッチＳ１～Ｓ４の制御されたタイミングに従って、フロントエンドＡＣ感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルする。サンプリングした電圧は、平均回路要素２４０で平均するため、コンデンサＣＨ１、ＣＨ２にホールドされる。

【0027】

平均回路２４０は、それぞれ、第１及び第２の増幅器２４２及び２４４（例えば、演算増幅器）を含む。例えば、第１及び第２の増幅器２４２及び２４４の非反転入力が、それぞれ、第２及び第４のコンデンサＣＨ１及びＣＨ２に結合される。増幅器２４２及び２４４の反転入力が、それぞれの出力に結合される。そのため、増幅器２４２及び２４４は、第２及び第４のコンデンサＣＨ１及びＣＨ２からの転送された電荷を増幅し、それぞれの第１及び第２の増幅された出力信号を提供するように構成される。第１及び第２の増幅器２４２及び２４４の正の入力は、それぞれ、サンプリング回路２３０の第１及び第２の出力に結合される。第１及び第２の増幅器２４２及び２４４の負の入力は、それぞれ、第１及び第２の増幅器２４２及び２４４の出力に結合される。サンプリングコンデンサＣＳ１上のＣＳ＿ＦＥ信号のサンプリングされた値がホールドコンデンサＣＨ２に転送されると、第１の増幅器２４２は、この値をＣＳ＿ＨＩ信号としてバッファする。同様に、サンプリングコンデンサＣＳ２上のＣＳ＿ＦＥ信号のサンプリングされた値がホールドコンデンサＣＨ２に転送されると、第２の増幅器２４４は、この値を出力ＣＳ＿ＬＯ信号としてバッファする。また、第１及び第２の増幅器２４２及び２４４の出力は、第１及び第２の抵抗器Ｒ１及びＲ２の一方の側に結合され、抵抗器Ｒ１及びＲ２の反対側は互いに結合され、それによって分圧器回路を形成する。この分圧器は、電力コンバータ２０５によって生成されたサイクル毎の平均電流を表すＣＳ＿ＡＶＧ信号を出力する。一例として、第１及び第２の抵抗器Ｒ１及びＲ２の抵抗が、入力電流信号ＣＳ＿ＦＥの対称的にサンプリングされた点のサイクル毎の平均を表すＣＳ＿ＡＶＧとなる電圧分圧を提供するためにほぼ等しい。

【0028】

デバイス２００は、サイクル毎に感知された電流の平均値を抽出し、高感知帯域幅を達成し、これは、電流モード制御及び過電流保護のため用いることができる。一例として、抽出された平均電流値は、スイッチングサイクル毎に２回更新される。加えて、デバイス２００は、少なくとも感知タイミングが形状変化領域の外にあり、かつ中間点に関して対称であるので、その中間点辺りの感知電流信号の波形形状にかかわらず、平均電流の真の正確な値を要する。従って、デバイス２００は、印刷回路基板（ＰＣＢ）ボードサイズを低減するための結合インダクタを備える多位相コンバータの場合のように、電流遠隔計測のための、信頼性が高く正確な電流感知解決策を提供する。また、デバイス２００は、プロセス及び温度変動に耐性のある感知精度を提供する。例えば、２つのタイミング遅延Ｔｄ１及びＴｄ２は、同じターゲットにトリミングされることによって、またデバイス内で同じタイプの半導体構成要素を用いることによって、プロセス及び温度の両方にわたって整合される。

【0029】

図３は、平均電流を感知するために、図１又は図２に示したデバイス１００／２００に結合される電力コンバータ３０５を含む、例示のシステム３００を図示する。システム３００は、３つのサブシステム、電力コンバータ（例えば、ＤＣ‐ＤＣコンバータ）、コントローラ３６０、及びデバイス１００／２００を含む。この例において、電力コンバータ３０５はバックコンバータである。

【0030】

電力コンバータ３０５は、２つのスイッチＳ５及びＳ６、インダクタＬ、及びコンデンサＣ１で構成される。スイッチＳ５の一方の側は入力電圧ＶＩＮに選択的に結合され、スイッチＳ５の他方の側はインダクタＬ及びスイッチＳ６に結合される。スイッチＳ６の他方の側は、接地端子に結合される。コンデンサＣ１の一方の側はインダクタＬに結合され、コンデンサＣ１の他方の側は接地端子に結合される。電力コンバータ３０５は、スイッチＳ５及びＳ６のデューティサイクルをコントローラ３６０で制御することによって負荷電流ＩＬＯＡＤを供給するために、入力電圧ＶＩＮを出力電圧ＶＯＵＴに変換する。デバイス１００／２００は、インダクタＬのサイクル毎の平均電流を感知する。

【0031】

デバイス１００／２００の出力は、コントローラ３６０の図示された構成要素の各々によって受信される。コントローラ３６０は、スイッチＳ５及びＳ６のデューティサイクルを決定する平均電流モードコントローラを含む。コントローラ３６０は更に、スイッチＳ５及びＳ６を予め設定されたサージ閾値電流よりも高い電流から損傷されることから防ぐため、感知された平均電流が予め設定された安全閾値より高い場合にスイッチＳ５及びＳ６をオフにする過電流保護器３６４を含む。コントローラ３６０は、デジタルインタフェースを介して（例えば、リアルタイムで）感知された平均電流を報告する電流遠隔計測インタフェース３６６を更に含む。

【0032】

図４は、例示のタイミング回路４２２を図示する。タイミング回路４２２は、図１及び図２に図示するタイミング回路１２０／２２２／２２４として用いることができる。図５は、図４に図示されるタイミング回路４２２の種々の信号の例を図示する。タイミング回路４２２及びタイミング回路４２２の種々の信号を共に議論する。タイミング回路は、スイッチＳ７に結合されるインバータ４７２を含む。スイッチＳ７と並行しているのはコンデンサＣ２であり、コンデンサＣ２の一方の側は接地端子に結合され、コンデンサＣ２の他方の側は、コンパレータ４７４の正の端子に結合される。コンパレータの負の側は、基準電圧ＶＲＥＦに結合される。

【0033】

遅延時間Ｔｄ（例えば、Ｔｄ１及びＴｄ２）は、充電電流ＩＣＨＧ、コンデンサＣ２、及び基準電圧ＶＲＥＦによって決まる。入力信号Ｉｎが低であるとき、スイッチＳはオンであり、コンデンサ電圧ＶＣを接地に短絡させ、従って、コンパレータ４７２の出力Ｏｕｔは低である。入力信号Ｉｎが高になると、スイッチＳ７が解除されて、ＩＣＨＧがＶＣを充電することが可能となる。ＶＣが、あらかじめ設定された基準電圧ＶＲＥＦを超えて上昇すると、コンパレータ４７２の出力Ｏｕｔは高になる。高に向かう入力信号Ｉｎと、高に向かうコンパレータ４７２の出力Ｏｕｔとの間の遅延は、遅延時間Ｔｄを設定する。一例において、製造の間コンデンサＣ２はトリミングされるため、Ｔｄのプロセス変動は減少する。

【0034】

図６は、図２のデバイス２００からの種々の信号の例を図示する。特に、ＰＷＭ＿ＣＬＫ信号、ＰＷＭ信号、ＤＲＶＬ信号、スイッチＳ１～Ｓ４のための第１及び第２のタイミング信号、ＣＳ＿ＨＩ信号、ＣＳ＿ＡＶＧ信号、ＣＳ＿ＬＯ信号、電力コンバータ２０５によって生成されるインダクタ電流、及びＣＳ＿ＦＥ信号が、図６の上から下に向かって順に図示されている。ＣＳ＿ＦＥ信号は、サイクル１、２、及び７の間は定常状態として、サイクル３、４、５、及び６の間は過渡状態として示されている。

【0035】

遅延Ｔｄ１は、所与のサイクルの間の所与の時点でＣＳ＿ＦＥをサンプリングするために第１のスイッチＳ１を活性化するための第１のタイミング信号を提供するために、ＤＲＶＬ信号の立ち上がりエッジに付加される所定量の遅延に対応する。同様に、遅延Ｔｄ２は、所与のサイクルの間の別の時点でＣＳ＿ＦＥをサンプリングするためにスイッチＳ３を活性化するためにＰＷＭ＿ＣＬＫ信号の立ち上がりエッジに付加される所定の遅延に対応する。サンプリングは、第１及び第２のタイミング信号の立ち上がりエッジの間に生じるものとして、それぞれ、第１及び第２のスイッチＳ１及びＳ２、並びに第３及び第４のスイッチＳ３及びＳ４について図示されている。図３の例では、ＣＳ＿ＦＥ信号は鋸波パターンを有するものとして示されている。他のＡＣ波形を他の例において用いてもよい。ＣＳ＿ＦＥ信号の立ち下がりエッジ上のサンプリングは６８０で行われ、これはＳ１に対する第１のタイミング信号の立ち上がりエッジと一致する。ＣＳ＿ＦＥ信号の立ち下がりエッジ上のサンプリングは、Ｓ３に対する第２のタイミング信号の立ち上がりエッジと一致する６９０で行われる。ＣＳ＿ＡＶＧ信号は、ＣＳ＿ＨＩ信号及びＣＳ＿ＬＯ信号の平均である。図示されているように、ＣＳ＿ＡＶＧ信号は、そのようなピークからの遅延でサンプリングが行われるので、ＣＳ＿ＦＥ信号のピークの変動に影響されない。

【0036】

上記の構造的及び機能的特徴を考慮すると、或る方法が、図７に関連してより良く理解され得る。説明を簡潔にするため、図７の方法は順次行われるものとして示され、説明されるが、この方法は、他の例において、いくつかの態様が本明細書で示され説明されるものとは異なった順序で及び／又は同時に起こり得るので、示される順序によって限定されない。また、図７の方法を実施するために、図示された特徴のすべてが必要とされるわけではない。また、図７の方法は、図１～４に従って上述したような追加の特徴を含み得る。方法７００は、例えば、１つ又は複数の集積回路、コントローラ、又はプロセッサを含む、種々のハードウェア回路要素及び構成要素によって実装され得る。

【0037】

図７は、例えば電力コンバータ１０５／２０５に対する、平均電流を感知する例示の方法７００を図示する。７１０において、方法７００は、フロントエンドＡＣ感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプリングすることを含み、少なくとも２つのサンプリングポイントは、フロントエンドＡＣ感知信号の各それぞれのサイクルの中間点に対して実質的に対称である。一例において、サンプリング回路１３０／２３０は、フロントエンドＡＣ感知信号を受信し、フロントエンドＡＣ感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルする。一例において、サンプリング回路２３０は、４つのスイッチＳ１～Ｓ４及び４つのコンデンサＣ１～Ｃ４を含み、４つのスイッチＳ１～Ｓ４のタイミングは、フロントエンドＡＣ感知信号の各サイクルの少なくとも２つのサンプリングポイントをサンプルアンドホールドするように制御される。

【0038】

７２０において、方法７００は、少なくとも２つのサンプリングポイントがフロントエンドＡＣ感知信号の各それぞれのサイクルの中間点に対して実質的に対称であるように、フロントエンドＡＣ感知信号のサンプリングのタイミングを制御することを更に含む。一例において、タイミング回路１２０が、フロントエンドＡＣ感知信号の各サイクルについて少なくとも２つのサンプリングポイント上でフロントエンドＡＣ感知信号をサンプルするために、サンプリング回路１３０のタイミングを制御する。一例において、第１及び第２のタイミング回路２２２及び２２４はそれぞれ、フロントエンドＡＣ感知信号の各サイクルの隣接する連続したピークに関して所定の時間にＣＳ＿ＦＥ信号のサンプリングが成されるように、ＤＲＶＬ及びＰＷＭ＿ＣＬＫ信号に、それぞれ、遅延Ｔｄ１及びＴｄ２を加算する、第１及び第２のタイミング信号を生成する。第１のタイミング回路２２２は、第１のタイミング信号を生成するためのベースとして、第２のタイミング回路２２４によって生成された第２のタイミング信号を受け取る。

【0039】

７３０において、方法７００は更に、平均感知電流を生成するために、少なくとも２つのサンプリングポイントをサイクル毎に平均することを含む。一例において、平均回路１４０は、少なくとも２つのサンプリングポイントについてフロントエンドＡＣ感知信号を平均し、平均回路１４０は、複数のサイクルにわたってフロントエンドＡＣ感知信号を平均して、ＣＲ＿ＡＶＧ信号を生成する。一例において、第１及び第２の増幅器２４２及び２４４は、それぞれ、第２及び第４のコンデンサＣＨ１及びＣＨ２に結合されて、第２及び第４のコンデンサＣＨ１及びＣＨ２からの転送された電荷を増幅し、それぞれの第１及び第２の増幅された出力信号を提供する。これらの第１及び第２の出力信号ＣＳ＿ＬＯ及びＣＳ＿ＨＩは、ＣＳ＿ＡＶＧ信号を生成するために平均される。

【0040】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】