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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-27
(45)【発行日】2023-05-10
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H04N 25/627 20230101AFI20230428BHJP
H04N 25/78 20230101ALI20230428BHJP
H04N 25/76 20230101ALI20230428BHJP
【ＦＩ】
H04N25/627
H04N25/78
H04N25/76
【請求項の数】
17
(21)【出願番号】P 2019084311
(22)【出願日】2019-04-25
(65)【公開番号】P2019208204
(43)【公開日】2019-12-05
【審査請求日】2021-11-09
(31)【優先権主張番号】P 2018099776
(32)【優先日】2018-05-24
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(74)【代理人】
【識別番号】100137235
【弁理士】
【氏名又は名称】寺谷 英作
(74)【代理人】
【識別番号】100131417
【弁理士】
【氏名又は名称】道坂 伸一
(72)【発明者】
【氏名】柳田 真明
(72)【発明者】
【氏名】荘保 信
【審査官】西谷 憲人
(56)【参考文献】
【文献】特開２０１２－１５１６９２（ＪＰ，Ａ）
【文献】特開２００８－０４２６７４（ＪＰ，Ａ）
【文献】特開２００７－０２０１５６（ＪＰ，Ａ）
【文献】特開２００９－０７７３４５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／６２７
Ｈ０４Ｎ ２５／７８
Ｈ０４Ｎ ２５／７６
(57)【特許請求の範囲】
【請求項1】
入射光量に対応する画素信号を出力する画素と、前記画素に接続され、前記画素からの前記画素信号が出力される出力信号線と、
第１ゲート、第１ソース、第１ドレインを有し、前記出力信号線に前記第１ソースおよび前記第１ドレインの一方が接続された第１トランジスタと、
前記第１ゲートに接続され、前記第１トランジスタをオンする電圧を第１電圧とし前記第１トランジスタをオフする電圧を第２電圧としたとき、前記第１電圧と前記第２電圧との間の第３電圧を生成するように構成された第１制御回路と、
を備え、
前記画素信号は、前記第１トランジスタを介して前記出力信号線から出力される、撮像装置。
【請求項2】
入射光量に対応する画素信号を出力する画素と、
前記画素に接続され、前記画素からの前記画素信号が出力される出力信号線と、
第１ゲート、第１ソース、第１ドレインを有し、前記出力信号線に前記第１ソースおよび前記第１ドレインの一方が接続された第１トランジスタと、
前記第１トランジスタを介して前記出力信号線に接続されたＡＤ変換回路と、
前記第１ゲートに接続され、前記第１トランジスタをオンする電圧を第１電圧とし前記第１トランジスタをオフする電圧を第２電圧としたとき、前記第１電圧と前記第２電圧との間の第３電圧を生成するように構成された第１制御回路と、
を備える、撮像装置。
【請求項3】
第２ゲート、第２ソース、第２ドレインを有し、前記第２ソースおよび前記第２ドレインの一方が前記第１ソースまたは前記第１ドレインに接続され、前記第２ソースおよび前記第２ドレインの他方に第４電圧が印加される第２トランジスタをさらに備える、請求項１または請求項２に記載の撮像装置。
【請求項4】
入射光量に対応する画素信号を出力する画素と、
前記画素に接続され、前記画素からの前記画素信号が出力される出力信号線と、
第１ゲート、第１ソース、第１ドレインを有し、前記出力信号線に前記第１ソースおよび前記第１ドレインの一方が接続された第１トランジスタと、
前記第１ゲートに接続され、前記第１トランジスタをオンする電圧を第１電圧とし前記第１トランジスタをオフする電圧を第２電圧としたとき、前記第１電圧と前記第２電圧との間の第３電圧を生成するように構成された第１制御回路と、
を備え、
前記第１制御回路は、前記第１電圧を生成するように構成され、
前記第１制御回路は、
第１期間において前記第１電圧を前記第１ゲートに印加し、
前記第１期間と異なる第２期間において前記第３電圧を前記第１ゲートに印加する、撮像装置。
【請求項5】
前記画素は、前記第１期間において前記画素信号を前記出力信号線に出力し、
前記第２期間においてリセット後の基準信号を前記出力信号線に出力する、請求項４に記載の撮像装置。
【請求項6】
第３ゲート、第３ソース、第３ドレインを有し、前記第３ソースおよび第３ドレインの一方が前記第１ソースおよび前記第１ドレインの前記一方に接続され、前記第３ソースおよび第３ドレインの他方が前記第１ソースおよび前記第１ドレインの前記他方に接続される第３トランジスタと、前記第３ゲートに接続される第２制御回路と
をさらに備える、請求項４または請求項５に記載の撮像装置。
【請求項7】
前記第２制御回路は、前記第３トランジスタをオンする第４電圧と前記第３トランジスタをオフする第５電圧を生成するように構成され、前記第２制御回路は、
前記第１期間において第４電圧を前記第３ゲートに印加し、
前記第２期間において第５電圧を前記第３ゲートに印加する、請求項６に記載の撮像装置。
【請求項8】
前記第１トランジスタはｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタである、請求項６または請求項７に記載の撮像装置。
【請求項9】
前記第１トランジスタはｐ型トランジスタであり、前記第３トランジスタはｎ型トランジスタである、請求項６または請求項７に記載の撮像装置。
【請求項10】
前記第１トランジスタと前記第３トランジスタの導電型は同じである、請求項６または請求項７に記載の撮像装置。
【請求項11】
前記第１トランジスタのゲート幅は前記第３トランジスタのゲート幅よりも小さい、請求項１０に記載の撮像装置。
【請求項12】
前記第１電圧は電源電圧であり、前記第２電圧は接地電圧である、請求項４から請求項１１のいずれか一項に記載の撮像装置。
【請求項13】
前記第１電圧は接地電圧であり、前記第２電圧は電源電圧である、請求項４から請求項１１のいずれか一項に記載の撮像装置。
【請求項14】
前記第３電圧は、電源電圧と接地電圧との間の電圧である、請求項１２または請求項１３に記載の撮像装置。
【請求項15】
前記第１電圧は電源電圧よりも高い電圧であり、前記第２電圧は接地電圧である、請求項４から請求項１１のいずれか一項に記載の撮像装置。
【請求項16】
前記第１電圧は接地電圧よりも低い電圧であり、前記第２電圧は電源電圧である、請求項４から請求項１１のいずれか一項に記載の撮像装置。
【請求項17】
前記第１ゲートに前記第３電圧が印加されたときに前記第１トランジスタが線形な入出力特性を示す入力電圧範囲は、前記第１ゲートに前記第１電圧が印加されたときに前記第１トランジスタが線形な入出力特性を示す入力電圧範囲よりも狭い、請求項１から請求項１６のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は撮像装置に関する。
【背景技術】
【0002】
リセット時の基準信号と、受光量に応じた信号とを順次走査して出力する撮像装置が知られている。この基準信号と受光量に応じた信号との差分を取ることによって、真の信号を得ることができる。この処理は、いわゆる相関二重サンプリング（ＣＤＳ）である。
【0003】
例えば、太陽を撮影した場合に、本来は照度が高いはずの太陽が周囲よりも暗く撮像される。これは、一般的に、黒沈み現象又は黒つぶれ現象と呼ばれる。黒沈み現象は、撮像装置の受光面が継続的に高輝度光に晒される状態において高頻度で発生する。
【0004】
これに対して、特許文献１は、クリップトランジスタが設けられた撮像装置を開示する。クリップトランジスタは、画素出力線における信号の電位をクリップする機能を有する。クリップトランジスタのソースおよびドレインの一方は画素出力線に接続され、クリップトランジスタのソースおよびドレインの他方は電源電圧線に接続される。クリップトランジスタを用いることにより、リセット信号を読み出すとき、演算増幅器の出力端子の電位が一定電位レベル以下に低下しないようにすることが可能となる。これにより、黒沈み現象を抑制できる。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００８－４２６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
簡素な回路構成によって黒沈み現象を抑制することが求められている。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本開示の一態様による撮像装置は、入射光量に対応する画素信号を出力する画素と、前記画素に接続され、前記画素からの前記画素信号が出力される出力信号線と、第１ゲート、第１ソース、第１ドレインを有し、前記出力信号線に前記第１ソースおよび前記第１ドレインの一方が接続された第１トランジスタと、前記第１ゲートに接続され、前記第１トランジスタをオンする電圧を第１電圧とし前記第１トランジスタをオフする電圧を第２電圧としたとき、前記第１電圧と前記第２電圧との間の第３電圧を生成するように構成された第１制御回路とを備え、前記画素信号は、前記第１トランジスタを介して前記出力信号線から出力される。
【発明の効果】
【0008】
本開示の例示的な実施形態によれば、簡素な回路構成により黒沈みを抑制することが可能な撮像装置が提供される。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
本開示の一態様の概要は以下の項目に記載のとおりである。
【0011】
［項目１］
入射光量に対応する画素信号を出力する画素と、
前記画素に接続され、前記画素からの前記画素信号が出力される出力信号線と、
第１ゲート、第１ソース、第１ドレインを有し、前記出力信号線に前記第１ソースおよび前記第１ドレインの一方が接続された第１トランジスタと、
前記第１ゲートに接続され、前記第１トランジスタをオンする電圧を第１電圧とし前記第１トランジスタをオフする電圧を第２電圧としたとき、前記第１電圧と前記第２電圧との間の第３電圧を生成するように構成された第１制御回路と、
を備える撮像装置。
入射光量に対応する画素信号を出力する画素と、
前記画素に接続され、前記画素からの前記画素信号が出力される出力信号線と、
第１ゲート、第１ソース、第１ドレインを有し、前記出力信号線に前記第１ソースおよび前記第１ドレインの一方が接続された第１トランジスタと、
前記第１ゲートに接続され、前記第１トランジスタをオンする電圧を第１電圧とし前記第１トランジスタをオフする電圧を第２電圧としたとき、前記第１電圧と前記第２電圧との間の第３電圧を生成するように構成された第１制御回路と、
を備える撮像装置。
【0012】
［項目２］
第２ゲート、第２ソース、第２ドレインを有し、前記第２ソースおよび前記第２ドレインの一方が前記第１ソースまたは前記第１ドレインに接続され、前記第２ソースおよび前記第２ドレインの他方に第４電圧が印加される第２トランジスタをさらに備える、項目１に記載の撮像装置。
第２ゲート、第２ソース、第２ドレインを有し、前記第２ソースおよび前記第２ドレインの一方が前記第１ソースまたは前記第１ドレインに接続され、前記第２ソースおよび前記第２ドレインの他方に第４電圧が印加される第２トランジスタをさらに備える、項目１に記載の撮像装置。
【0013】
［項目３］
前記第１制御回路は、前記第１電圧を生成するように構成され、
前記第１制御回路は、
第１期間において前記第１電圧を前記第１ゲートに印加し、
前記第１期間と異なる第２期間において前記第３電圧を前記第１ゲートに印加する、項目１または項目２に記載の撮像装置。
前記第１制御回路は、前記第１電圧を生成するように構成され、
前記第１制御回路は、
第１期間において前記第１電圧を前記第１ゲートに印加し、
前記第１期間と異なる第２期間において前記第３電圧を前記第１ゲートに印加する、項目１または項目２に記載の撮像装置。
【0014】
［項目４］
前記画素は、
前記第１期間において前記画素信号を前記出力信号線に出力し、
前記第２期間においてリセット後の基準信号を前記出力信号線に出力する、項目３に記載の撮像装置。
前記画素は、
前記第１期間において前記画素信号を前記出力信号線に出力し、
前記第２期間においてリセット後の基準信号を前記出力信号線に出力する、項目３に記載の撮像装置。
【0015】
［項目５］
第３ゲート、第３ソース、第３ドレインを有し、前記第３ソースおよび第３ドレインの一方が前記第１ソースおよび前記第１ドレインの前記一方に接続され、前記第３ソースおよび第３ドレインの他方が前記第１ソースおよび前記第１ドレインの前記他方に接続される第３トランジスタと、
前記第３ゲートに接続される第２制御回路と
をさらに備える、項目３または項目４に記載の撮像装置。
第３ゲート、第３ソース、第３ドレインを有し、前記第３ソースおよび第３ドレインの一方が前記第１ソースおよび前記第１ドレインの前記一方に接続され、前記第３ソースおよび第３ドレインの他方が前記第１ソースおよび前記第１ドレインの前記他方に接続される第３トランジスタと、
前記第３ゲートに接続される第２制御回路と
をさらに備える、項目３または項目４に記載の撮像装置。
【0016】
［項目６］
前記第２制御回路は、前記第３トランジスタをオンする第４電圧と前記第３トランジスタをオフする第５電圧を生成するように構成され、
前記第２制御回路は、
前記第１期間において第４電圧を前記第３ゲートに印加し、
前記第２期間において第５電圧を前記第３ゲートに印加する、項目５に記載の撮像装置。
前記第２制御回路は、前記第３トランジスタをオンする第４電圧と前記第３トランジスタをオフする第５電圧を生成するように構成され、
前記第２制御回路は、
前記第１期間において第４電圧を前記第３ゲートに印加し、
前記第２期間において第５電圧を前記第３ゲートに印加する、項目５に記載の撮像装置。
【0017】
［項目７］
前記第１トランジスタはｎ型トランジスタであり、
前記第３トランジスタはｐ型トランジスタである、項目５または項目６に記載の撮像装置。
前記第１トランジスタはｎ型トランジスタであり、
前記第３トランジスタはｐ型トランジスタである、項目５または項目６に記載の撮像装置。
【0018】
［項目８］
前記第１トランジスタはｐ型トランジスタであり、
前記第３トランジスタはｎ型トランジスタである、項目５または項目６に記載の撮像装置。
前記第１トランジスタはｐ型トランジスタであり、
前記第３トランジスタはｎ型トランジスタである、項目５または項目６に記載の撮像装置。
【0019】
［項目９］
前記第１トランジスタと前記第３トランジスタの導電型は同じである、項目５または項目６に記載の撮像装置。
前記第１トランジスタと前記第３トランジスタの導電型は同じである、項目５または項目６に記載の撮像装置。
【0020】
［項目１０］
前記第１トランジスタのゲート幅は前記第３トランジスタのゲート幅よりも小さい、項目９に記載の撮像装置。
前記第１トランジスタのゲート幅は前記第３トランジスタのゲート幅よりも小さい、項目９に記載の撮像装置。
【0021】
［項目１１］
前記第１電圧は電源電圧であり、前記第２電圧は接地電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
前記第１電圧は電源電圧であり、前記第２電圧は接地電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
【0022】
［項目１２］
前記第１電圧は接地電圧であり、前記第２電圧は電源電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
前記第１電圧は接地電圧であり、前記第２電圧は電源電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
【0023】
［項目１３］
前記第３電圧は、電源電圧と接地電圧との間の電圧である、項目１１または項目１２に記載の撮像装置。
前記第３電圧は、電源電圧と接地電圧との間の電圧である、項目１１または項目１２に記載の撮像装置。
【0024】
［項目１４］
前記第１電圧は電源電圧よりも高い電圧であり、前記第２電圧は接地電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
前記第１電圧は電源電圧よりも高い電圧であり、前記第２電圧は接地電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
【0025】
［項目１５］
前記第１電圧は接地電圧よりも低い電圧であり、前記第２電圧は電源電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
前記第１電圧は接地電圧よりも低い電圧であり、前記第２電圧は電源電圧である、項目３から項目１０のいずれか一項に記載の撮像装置。
【0026】
［項目１６］
前記第１ゲートに前記第３電圧が印加されたときに前記第１トランジスタが線形な入出力特性を示す入力電圧範囲は、前記第１ゲートに前記第１電圧が印加されたときに前記第１トランジスタが線形な入出力特性を示す入力電圧範囲よりも狭い、項目１から項目１５のいずれか一項に記載の撮像装置。
前記第１ゲートに前記第３電圧が印加されたときに前記第１トランジスタが線形な入出力特性を示す入力電圧範囲は、前記第１ゲートに前記第１電圧が印加されたときに前記第１トランジスタが線形な入出力特性を示す入力電圧範囲よりも狭い、項目１から項目１５のいずれか一項に記載の撮像装置。
【0027】
また、本開示の一態様の概要は以下に記載のとおりである。
【0028】
本発明の一態様に係る撮像装置は、入射光に対応した信号を出力する画素と、前記画素に電気的に接続され、前記画素からの信号が出力される出力信号線と、前記出力信号線にソースおよびドレインの一方が電気的に接続された第１トランジスタと、前記第１トランジスタのソースおよびドレインの他方に電気的に接続され、前記信号が出力される出力端子と、前記第１トランジスタのゲートに異なる３値の電圧を印加する第１制御回路と、を備える。
【0029】
これによれば、出力信号線と出力端子との間の導通および非導通を制御するための第１トランジスタを用いて、出力端子に出力される信号の電圧レベルを制限できる。よって、簡素な回路構成により黒沈みを抑制できる。ここで出力端子とは、第１トランジスタのソースおよびドレインの他方に接続され、出力信号線からの信号が第１トランジスタを介して出力される端子を意味する。
【0030】
例えば、前記第１トランジスタのソースおよびドレインの前記一方又は前記他方に、ソースおよびドレインの一方が電気的に接続され、前記第１トランジスタのソースおよびドレインの前記他方をリセットする第２トランジスタを備えてもよい。
【0031】
これによれば、出力端子の電圧を短時間でリセットできる。
【0032】
例えば、第１期間において、前記第１制御回路は、前記第１トランジスタをオンとする第１電圧を前記第１トランジスタのゲートに印加し、前記第１期間と異なる第２期間において、前記第１制御回路は、前記第１電圧と、前記第１トランジスタをオフとする第２電圧と、の間の第３電圧を、前記第１トランジスタのゲートに印加してもよい。
【0033】
これによれば、第１トランジスタがオンする電圧とオフする電圧との間の電圧を第１トランジスタに印加することで、出力端子に出力される信号の電圧レベルを制限できる。
【0034】
例えば、前記第１期間は信号電圧が読み出される期間であり、前記第２期間はリセット電圧が読み出される期間であってもよい。
【0035】
これによれば、リセット電圧の電圧レベルを制限することで黒沈みを抑制できる。
【0036】
例えば、前記第１トランジスタのソースおよびドレインの前記一方に、ソースおよびドレインの一方が接続され、前記第１トランジスタのソースおよびドレインの前記他方に、ソースおよびドレインの他方が接続される第３トランジスタと、前記第３トランジスタのゲートに電圧を印加する第２制御回路と、を備えてもよい。
【0037】
これによれば、例えば、出力信号線と出力端子とが導通される期間における信号伝達特性を向上できる。
【0038】
例えば、前記第１期間において、前記第２制御回路は、前記第３トランジスタをオンとする第４電圧を前記第２トランジスタのゲートに印加し、前記第２期間において、前記第２制御回路は、前記第３トランジスタをオフとする第５電圧を前記第２トランジスタのゲートに印加してもよい。
【0039】
これによれば、第１期間における信号伝達特性を向上できるとともに、第２期間において電圧レベルを制限できる。
【0040】
例えば、前記第１トランジスタはｎ型トランジスタであり、前記第３トランジスタはｐ型トランジスタであってもよい。
【0041】
これによれば、正孔を信号電荷として読み出す画素構成において、第１期間における信号伝達特性を向上できるとともに、第２期間において電圧レベルを制限できる。
【0042】
例えば、前記第１トランジスタはｐ型トランジスタであり、前記第３トランジスタはｎ型トランジスタであってもよい。
【0043】
これによれば、電子を信号電荷として読み出す画素構成において、第１期間における信号伝達特性を向上できるとともに、第２期間において電圧レベルを制限できる。
【0044】
例えば、前記第１トランジスタと前記第３トランジスタの導電型は同じであってもよい。
【0045】
これによれば、回路構成をよりシンプルにできる。
【0046】
例えば、前記第１トランジスタのゲート幅は前記第３トランジスタのゲート幅よりも小さくてもよい。
【0047】
これによれば、回路構成をよりシンプルにできる。
【0048】
例えば、前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であってもよい。
【0049】
これによれば、正孔を信号電荷として読み出す画素構成において、第１期間における信号伝達特性を向上できるとともに、第２期間において電圧レベルを制限できる。
【0050】
例えば、前記第１電圧は接地電圧であり、前記第２電圧は電源電圧であってもよい。
【0051】
これによれば、電子を信号電荷として読み出す画素構成において、第１期間における信号伝達特性を向上できるとともに、第２期間において電圧レベルを制限できる。
【0052】
例えば、前記第３電圧は、電源電圧と接地電圧との中間の電圧であってもよい。
【0053】
これによれば、第１トランジスタのゲートに電源電圧と接地電圧との間の電圧を印加することで、出力端子に出力される信号の電圧レベルを制限できる。
【0054】
例えば、前記第１電圧は電源電圧よりも高い電圧であり、前記第２電圧は接地電圧であってもよい。
【0055】
これによれば、第１期間において伝達できる信号の電圧範囲を拡大できる。
【0056】
例えば、前記第１電圧は接地電圧よりも低い電圧であり、前記第２電圧は電源電圧であってもよい。
【0057】
これによれば、第１期間において伝達できる信号の電圧範囲を拡大できる。
【0058】
例えば、第１期間において、前記第１制御回路は、第１電圧を前記第１トランジスタのゲートに印加し、前記第１期間と異なる第２期間において、前記第１制御回路は、前記第１電圧と異なる第２電圧を、前記第１トランジスタのゲートに印加し、前記第１トランジスタは、前記第１期間において、第３電圧以上第４電圧以下の入力電圧範囲において、入力された電圧に対して線形な電圧を出力し、前記第１トランジスタは、前記第２期間において、第５電圧以上第６電圧以下の入力電圧範囲において、入力された電圧に対して線形な電圧を出力し、前記第３電圧と前記第４電圧との差は、前記第５電圧と前記第６電圧との差よりも大きくてもよい。
【0059】
これによれば、第２期間において出力端子に出力される信号の電圧レベルを制限できる。
【0060】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【0061】
【0062】
（比較例の撮像装置３００の構造）
図１は、比較例に係る撮像装置３００の回路構成例を模式的に示す図である。
図１は、比較例に係る撮像装置３００の回路構成例を模式的に示す図である。
【0063】
撮像装置３００は、２次元に配列された複数の画素１００および周辺回路を備える。実際には、数百万個の画素１００が２次元に配列され得る。図面の簡略化の観点から、図１には、ある一列に配置された２画素のみを示している。撮像装置３００は、ラインセンサであっても構わない。その場合、複数の画素１００は、１次元（例えば、行方向または列方向）に配列される。
【0064】
画素１００は、入射光量に対応した信号を出力する。周辺回路は、例えば、列アンプ２０２、ＡＤ変換回路２０３（アナログ－デジタル変換回路）、および行走査回路（不図示）を備える。周辺回路は、主に、画素１００から画素信号を読み出して処理し、それらを撮像装置３００の外部に出力する。
【0065】
画素１００および第１トランジスタ２０４は、列毎に設けられた出力信号線１０２を介して互いに電気的に接続される。列アンプ２０２は、画素１００から読み出された基準信号および画素信号をＡＤ変換回路２０３に出力する。
【0066】
ＡＤ変換回路２０３は、列アンプ２０２から出力される基準信号および画素信号の差分を取ることで真の画素信号を算出する。そして、ＡＤ変換回路２０３は、得られた真の画素信号をＡＤ変換することでデジタル信号を生成する。撮像装置３００は、画素信号として、例えば、ＲＡＷデータを出力することが可能である。
【0067】
なお、ここでは、ＡＤ変換前の基準信号および画素信号の差分を算出する例を示すが、ＡＤ変換回路２０３は、基準信号および画素信号の各々をＡＤ変換し、ＡＤ変換後に基準信号および画素信号の差分を算出してもよい。
【0068】
画素１００は、典型的に、光電変換部１０５、リセットトランジスタＭ１、増幅トランジスタＭ２および選択トランジスタＭ３を有する。
【0069】
光電変換部１０５は、例えば、光電変換膜を有する。光電変換部１０５は、光電変換により信号電荷を生成する。光電変換部１０５は、リセットトランジスタＭ１および増幅トランジスタＭ２に電気的に接続される。光電変換部１０５、リセットトランジスタＭ１および増幅トランジスタＭ２を電気的に接続するノードは、一般に、浮遊拡散ノードと称される。本明細書では、浮遊拡散ノードを、ＦＤノードまたは電荷蓄積ノードと呼ぶことがある。光電変換部１０５によって光電変換された信号電荷は、ＦＤノード１０１に蓄積される。
【0070】
リセットトランジスタＭ１は、ＦＤノード１０１に電気的に接続される。図１においては、リセットトランジスタＭ１のソースおよびドレインの一方がＦＤノード１０１に接続されている。リセットトランジスタＭ１は、ＦＤノード１０１の電位を基準電位ＶＲＳＴにリセットする。リセットトランジスタＭ１は、ゲートに入力される制御信号ＲＳＴによって制御される。
【0071】
増幅トランジスタＭ２は、ＦＤノード１０１に電気的に接続される。図１においては、増幅トランジスタＭ２のゲートがＦＤノード１０１に接続されている。増幅トランジスタＭ２は、ＦＤノード１０１に蓄積された信号電荷の量に応じて生じる信号電圧を増幅して出力する。
【0072】
選択トランジスタＭ３は、増幅トランジスタＭ２および出力信号線１０２に電気的に接続される。増幅トランジスタＭ２および選択トランジスタＭ３によってソースフォロワ回路が形成される。選択トランジスタＭ３は、ゲートに入力される制御信号ＳＥＬによって制御される。選択トランジスタＭ３は、増幅トランジスタＭ２の出力信号を出力信号線１０２に選択的に出力する。
【0073】
第１トランジスタ２０４は出力信号線１０２の出力信号を列回路（列アンプ２０２、およびＡＤ変換回路２０３）に転送するか否かを選択するスイッチである。
【0074】
ここでは、信号電荷が正孔である例を説明する。ただし、信号電荷が電子である撮像装置も本開示の範疇である。
【0075】
【0076】
図２に示すように、図１に示す光電変換部１０５は、透明電極１０５Ａと、画素電極１０５Ｂと、透明電極１０５Ａと画素電極１０５Ｂとの間に配置される光電変換膜１０５Ｃと、を有する。透明電極１０５Ａは、当該透明電極１０５Ａの電位を制御する制御回路（不図示）に電気的に接続される。拡散領域１０５Ｆは半導体基板１０５Ｄ中に設けられており、コンタクトプラグ１０５Ｅを介して画素電極１０５Ｂに電気的に接続される。画素電極１０５Ｂ、コンタクトプラグ１０５Ｅ、および拡散領域１０５Ｆは、先に説明したＦＤノード１０１に含まれる。本開示において、光電変換部１０５は、フォトダイオードであってもよく、図２に示すような光電変換膜１０５Ｃを有する構成であってもよい。
【0077】
図１に示す撮像装置３００において、電荷は以下のように収集される。透明電極１０５Ａ側から光が光電変換膜１０５Ｃに入射すると、光電変換によって正と負の電荷が生じる。このとき、透明電極１０５Ａと画素電極１０５Ｂとの間に電圧が印加されると電界が生じる。その結果、正および負の電荷のうちの一方が画素電極１０５Ｂによって収集される。例えば、画素電極１０５Ｂを基準電位ＶＲＳＴにリセットし、透明電極１０５Ａに電圧ＶＩＴＯを印加する。この場合、ＶＩＴＯ＞ＶＲＳＴ＞０であれば正電荷が画素電極１０５Ｂによって収集される。このとき、ＶＩＴＯは例えば１０Ｖ、基準電位ＶＲＳＴは例えば１Ｖである。一方、ＶＩＴＯ＜ＶＲＳＴであれば負電荷が画素電極１０５Ｂによって収集され、ＦＤノード１０１に蓄積される。
【0078】
（撮像装置３００の動作）
まず、通常の輝度の被写体を撮像するときの動作を説明する。
まず、通常の輝度の被写体を撮像するときの動作を説明する。
【0079】
図３は、通常の輝度の被写体を撮像するときの動作タイミングの一例を示す図である。図３は、制御信号ＳＥＬ、制御信号ＲＳＴ、出力信号線１０２に出力される電圧Ｖ＿ＩＮ、第１トランジスタ２０４から出力される電圧Ｖ＿ＯＵＴ、第１トランジスタ２０４の制御信号Ｓ０、および、ＡＤ変換回路２０３で用いられるサンプリング信号ＡＤ＿Ｓの波形を示す。
【0080】
（画素信号読み出し期間Ｔ１）
画素信号読み出し期間Ｔ１において、画素信号を示す信号電圧Ｖｓが読み出される。具体的には、時刻ｔ１において、制御信号ＳＥＬがハイレベルになり、選択トランジスタＭ３がオンする。これにより、読み出し対象の画素１００が列毎に選択され、選択された画素１００からの画素信号の読み出しが開始される。具体的には、上述したソースフォロワ回路が、ＦＤノード１０１に蓄積された信号電荷の量に応じた画素信号を出力信号線１０２に出力する。
画素信号読み出し期間Ｔ１において、画素信号を示す信号電圧Ｖｓが読み出される。具体的には、時刻ｔ１において、制御信号ＳＥＬがハイレベルになり、選択トランジスタＭ３がオンする。これにより、読み出し対象の画素１００が列毎に選択され、選択された画素１００からの画素信号の読み出しが開始される。具体的には、上述したソースフォロワ回路が、ＦＤノード１０１に蓄積された信号電荷の量に応じた画素信号を出力信号線１０２に出力する。
【0081】
ソースフォロワ回路のゲインをＧｓｆとする。出力信号線１０２の電圧は、式（１）で表される信号電圧Ｖｓになる。ここで、ＶＲＳＴは、リセット時の基準電位であり、ΔＶＰＣは、光電変換により発生した電荷の量に応じた画素信号電圧であり、Ｖｔｈ０は、増幅トランジスタＭ２の閾値電圧である。
【0082】
Ｖｓ＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ－Ｖｔｈ０） （１）
【0083】
時刻ｔ１において制御信号Ｓ０をハイレベルとし、第１トランジスタ２０４をオンしている。よって、画素信号読み出し期間Ｔ１において、信号電圧Ｖｓは、出力信号線１０２から第１トランジスタ２０４および列アンプ２０２を介してＡＤ変換回路２０３に伝達される。つまり、画素信号読み出し期間Ｔ１において、電圧Ｖ＿ＩＮおよび電圧Ｖ＿ＯＵＴは共に信号電圧Ｖｓである。
【0084】
（リセット期間Ｔ２）
時刻ｔ２において制御信号ＲＳＴがハイレベルになり、リセットトランジスタＭ１がオンする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。また、制御信号Ｓ０はロウレベルであり、第１トランジスタ２０４はオフしている。つまり、リセット期間Ｔ２において、電圧Ｖ＿ＩＮは、後述する基準電圧Ｖｄまで低下する。また、電圧Ｖ＿ＯＵＴは信号電圧Ｖｓのまま維持される。
時刻ｔ２において制御信号ＲＳＴがハイレベルになり、リセットトランジスタＭ１がオンする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。また、制御信号Ｓ０はロウレベルであり、第１トランジスタ２０４はオフしている。つまり、リセット期間Ｔ２において、電圧Ｖ＿ＩＮは、後述する基準電圧Ｖｄまで低下する。また、電圧Ｖ＿ＯＵＴは信号電圧Ｖｓのまま維持される。
【0085】
（基準信号読み出し期間Ｔ３）
基準信号読み出し期間Ｔ３において、基準信号を示す基準電圧Ｖｄ（暗時電圧またはリセット電圧とも呼ぶ）が読み出される。具体的には、時刻ｔ３において、制御信号ＲＳＴをロウレベルとし、リセットトランジスタＭ１をオフにする。このとき出力信号線１０２の電圧は、式（２）で表される基準電圧Ｖｄになる。
基準信号読み出し期間Ｔ３において、基準信号を示す基準電圧Ｖｄ（暗時電圧またはリセット電圧とも呼ぶ）が読み出される。具体的には、時刻ｔ３において、制御信号ＲＳＴをロウレベルとし、リセットトランジスタＭ１をオフにする。このとき出力信号線１０２の電圧は、式（２）で表される基準電圧Ｖｄになる。
【0086】
Ｖｄ＝Ｇｓｆ×（ＶＲＳＴ－Ｖｔｈ０） （２）
【0087】
時刻ｔ３において、制御信号Ｓ０をハイレベルとし、第１トランジスタ２０４をオンしている。よって、基準電圧Ｖｄは、出力信号線１０２から第１トランジスタ２０４および列アンプ２０２を介してＡＤ変換回路２０３に伝達される。つまり、基準信号読み出し期間Ｔ３において、電圧Ｖ＿ＩＮおよび電圧Ｖ＿ＯＵＴは共に基準電圧Ｖｄである。
【0088】
次に、撮像装置３００は、画素信号読み出し期間Ｔ１に出力された信号電圧Ｖｓと、基準信号読み出し期間Ｔ３に出力された基準電圧Ｖｄとの差分を算出する。これにより、真の画素信号を示す差電圧Ｖｐｉｘが得られる。差電圧Ｖｐｉｘは式（３）により表される。
【0089】
Ｖｐｉｘ＝Ｖｓ－Ｖｄ
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ－Ｖｔｈ０）－Ｇｓｆ×（ＶＲＳＴ－Ｖｔｈ０）
＝Ｇｓｆ×ΔＶＰＣ （３）
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ－Ｖｔｈ０）－Ｇｓｆ×（ＶＲＳＴ－Ｖｔｈ０）
＝Ｇｓｆ×ΔＶＰＣ （３）
【0090】
そして、ＡＤ変換回路２０３は、差電圧ＶｐｉｘをＡＤ変換する。
【0091】
次に、黒沈みが発生し得る高輝度の被写体を撮像するときの動作を説明する。図４は、高輝度の被写体を撮像するときの動作タイミングの一例を示す図である。
【0092】
（画素信号読み出し期間Ｔ１）
期間Ｔ１における動作は、通常の輝度の被写体を撮像するときの動作と同じである。但し、高輝度の被写体を撮像したときには、光電変換により発生する電荷によりＦＤノード１０１が飽和する。そのため、ＦＤノード１０１に蓄積された電荷の量に応じた画素信号電圧も飽和する。飽和した際の画素信号電圧をΔＶＰＣ＿ＭＡＸで表す。式（１）のΔＶＰＣをΔＶＰＣ＿ＭＡＸに置き換えると、式（４）が得られる。
期間Ｔ１における動作は、通常の輝度の被写体を撮像するときの動作と同じである。但し、高輝度の被写体を撮像したときには、光電変換により発生する電荷によりＦＤノード１０１が飽和する。そのため、ＦＤノード１０１に蓄積された電荷の量に応じた画素信号電圧も飽和する。飽和した際の画素信号電圧をΔＶＰＣ＿ＭＡＸで表す。式（１）のΔＶＰＣをΔＶＰＣ＿ＭＡＸに置き換えると、式（４）が得られる。
【0093】
Ｖｓ＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０） （４）
【0094】
（リセット期間Ｔ２）
図３と同様に、時刻ｔ２において、制御信号ＲＳＴがハイレベルになり、リセットトランジスタＭ１がオンする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。
図３と同様に、時刻ｔ２において、制御信号ＲＳＴがハイレベルになり、リセットトランジスタＭ１がオンする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。
【0095】
（基準信号読み出し期間Ｔ３）
時刻ｔ３において制御信号ＲＳＴがロウレベルになり、リセットトランジスタＭ１がオフにする。高輝度の被写体を撮像したときには、時刻ｔ３から時刻ｔ４までの期間においても、光電変換により多くの信号電荷が発生する。そのためＦＤノード１０１の電位は急激に上昇する。これにより、電圧Ｖ＿ＩＮおよび電圧Ｖ＿ＯＵＴも上昇する。電圧Ｖ＿ＩＮおよび電圧Ｖ＿ＯＵＴは、最大で、信号電圧Ｖｓと同じレベルに到達し得る。
時刻ｔ３において制御信号ＲＳＴがロウレベルになり、リセットトランジスタＭ１がオフにする。高輝度の被写体を撮像したときには、時刻ｔ３から時刻ｔ４までの期間においても、光電変換により多くの信号電荷が発生する。そのためＦＤノード１０１の電位は急激に上昇する。これにより、電圧Ｖ＿ＩＮおよび電圧Ｖ＿ＯＵＴも上昇する。電圧Ｖ＿ＩＮおよび電圧Ｖ＿ＯＵＴは、最大で、信号電圧Ｖｓと同じレベルに到達し得る。
【0096】
このような状態では、出力信号線１０２には、最大で、式（５）で表される基準電圧Ｖｄが出力される。
【0097】
Ｖｄ＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０） （５）
【0098】
式（５）で表される基準電圧Ｖｄが出力された場合、基準電圧Ｖｄと信号電圧Ｖｓとの差分はゼロとなる。つまり、真の画素信号を示す差電圧Ｖｐｉｘはゼロとなり、画像中の画素１００に対応する箇所は黒を示す。このような理由により、高輝度の被写体を撮像したときに黒沈みが発生する。
【0099】
なお、ここでは、ＡＤ変換前の基準信号および画素信号の差分を算出する例を示すが、ＡＤ変換回路２０３は、基準信号および画素信号の各々をＡＤ変換し、ＡＤ変換後に基準信号および画素信号の差分を算出してもよい。
【0100】
この場合、図３および図４に示すサンプリング信号ＡＤ＿ＳがハイレベルになるタイミングにおいてＡＤ変換回路２０３は出力端子２１４の電圧をサンプリングし、ＡＤ変換する。つまり、時刻ｔ２の直前に、ＡＤ変換回路２０３は信号電圧ＶｓをＡＤ変換する。また、時刻ｔ４の直前に、ＡＤ変換回路２０３は基準電圧ＶｄをＡＤ変換する。
【0101】
【0102】
（撮像装置２００の構造）
図５は、本実施形態による撮像装置２００の回路構成例を模式的に示す図である。撮像装置２００は、２次元に配列された複数の画素１００および周辺回路を備える。なお、画素１００の構成は、図１に示す撮像装置３００の画素１００の構成と同様であり、詳細な説明は省略する。
図５は、本実施形態による撮像装置２００の回路構成例を模式的に示す図である。撮像装置２００は、２次元に配列された複数の画素１００および周辺回路を備える。なお、画素１００の構成は、図１に示す撮像装置３００の画素１００の構成と同様であり、詳細な説明は省略する。
【0103】
周辺回路は、クリップ回路２０１、列アンプ２０２、ＡＤ変換回路２０３、および行走査回路（不図示）を備える。なお、クリップ回路２０１以外の構成は、図１に示す撮像装置３００と同様であり、説明は省略する。周辺回路は、主に、画素１００から画素信号を読み出して処理し、処理後の画素信号を撮像装置２００の外部に出力する。
【0104】
画素１００およびクリップ回路２０１は、列毎に設けられた出力信号線１０２を介して互いに電気的に接続される。クリップ回路２０１は、出力信号線１０２に出力された基準信号および画素信号を出力端子２１４に出力する。具体的には、クリップ回路２０１は、出力信号線１０２の信号を出力端子２１４にそのまま出力するモードと、出力信号線１０２と出力端子２１４とを非導通にするモードと、出力信号線１０２の信号の電圧値を制限したうえで出力端子２１４に出力するモードとを有する。
【0105】
クリップ回路２０１は、第１トランジスタ２１１、リセットスイッチ２１２、第１制御回路２１３、および出力端子２１４を有する。出力端子２１４には寄生容量Ｃｐが接続されている。
【0106】
第１トランジスタ２１１は制御信号Ｓ１によって制御され、入力電圧Ｖ＿ＩＮを出力電圧Ｖ＿ＯＵＴとして出力する。具体的には、第１トランジスタ２１１のゲートには制御信号Ｓ１が印加され、ソースおよびドレインの一方は出力信号線１０２に接続され、ソースおよびドレインの他方は出力端子２１４に接続される。なお、以下では、第１トランジスタ２１１の出力信号線１０２側のノードをＶ＿ＩＮノードと呼び、出力端子２１４側のノードをＶ＿ＯＵＴノードと呼ぶ。
【0107】
出力端子２１４は列アンプ２０２の入力端子に接続される。つまり、画素１００から出力された信号は、出力端子２１４を介して後段の処理回路（ここでは列アンプ２０２）に出力される。なお、出力端子２１４より後段の構成は一例であり、この構成に限定されず、公知の任意の撮像装置に本開示のクリップ回路２０１を適用することができる。
【0108】
リセットスイッチ２１２（第２トランジスタとも呼ぶ）は、Ｖ＿ＯＵＴノードに接続される。リセットスイッチ２１２は、Ｖ＿ＩＮノードに接続されてもよい。リセットスイッチ２１２は、制御信号Ｓ２によってオンおよびオフが制御される。リセットスイッチ２１２がオンすることで、Ｖ＿ＯＵＴノードの寄生容量Ｃｐに蓄積された電荷を排出し、Ｖ＿ＯＵＴノードを固定電位にリセットする。具体的には、リセットスイッチ２１２のゲートには制御信号Ｓ２が印加され、ソースおよびドレインの一方は出力端子２１４に接続され、ソースおよびドレインの他方には固定電位（例えば接地電圧）が印加される。リセットスイッチ２１２がオンすることで、例えば第１トランジスタ２１１のゲートに中間電圧が印加される場合にも、寄生容量Ｃｐに蓄積された電荷を短時間で排出することができる。なお、リセットスイッチ２１２のソースおよびドレインの他方に印加される固定電位は、例えば基準電位ＶＲＳＴ、または基準電位ＶＲＳＴに近い電位であってもよい。これにより、寄生容量Ｃｐの充電もしくは放電に必要な時間を短縮できる。
【0109】
第１制御回路２１３は、第１トランジスタ２１１を制御する３値の制御信号Ｓ１を生成する。なお、制御信号Ｓ１以外の各種信号については、例えば、撮像装置２００が備える制御回路（図示せず）により生成される。
【0110】
また、実施形態１では、信号電荷が正孔である例を説明する。ただし、信号電荷が電子である撮像装置も本開示の範疇である。
【0111】
［撮像装置２００の動作］
通常の輝度の被写体を撮像するときの動作は撮像装置３００と同様である。以下、黒沈みが発生し得る高輝度の被写体を撮像するときの動作を説明する。
通常の輝度の被写体を撮像するときの動作は撮像装置３００と同様である。以下、黒沈みが発生し得る高輝度の被写体を撮像するときの動作を説明する。
【0112】
図６は、高輝度の被写体を撮像するときの動作タイミングの一例を示す図である。図６には、制御信号ＳＥＬ、制御信号ＲＳＴ、出力信号線１０２に出力される電圧Ｖ＿ＩＮ、第１トランジスタ２１１から出力される電圧Ｖ＿ＯＵＴ、第１トランジスタ２１１の制御信号Ｓ１、リセットスイッチ２１２の制御信号Ｓ２、ＡＤ変換回路２０３のサンプリング信号ＡＤ＿Ｓの波形を示す。
【0113】
（画素信号読み出し期間Ｔ１）
前述した比較例に係る撮像装置３００と同様に出力信号線１０２の電圧Ｖｓは、式（４）で示される。また、時刻ｔ１において制御信号Ｓ１はハイレベル（ＶＨ）となり、第１トランジスタ２１１がオンする。ＶＨは、例えば電源電圧Ｖｄｄである。これにより、信号電圧Ｖｓが出力端子２１４および列アンプ２０２を介して、ＡＤ変換回路２０３に入力される。
前述した比較例に係る撮像装置３００と同様に出力信号線１０２の電圧Ｖｓは、式（４）で示される。また、時刻ｔ１において制御信号Ｓ１はハイレベル（ＶＨ）となり、第１トランジスタ２１１がオンする。ＶＨは、例えば電源電圧Ｖｄｄである。これにより、信号電圧Ｖｓが出力端子２１４および列アンプ２０２を介して、ＡＤ変換回路２０３に入力される。
【0114】
（リセット期間Ｔ２）
前述した比較例に係る撮像装置３００と同様に、時刻ｔ２において、制御信号ＲＳＴがハイレベルとなり、リセットトランジスタＭ１がオンする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。
前述した比較例に係る撮像装置３００と同様に、時刻ｔ２において、制御信号ＲＳＴがハイレベルとなり、リセットトランジスタＭ１がオンする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。
【0115】
時刻ｔ２において、制御信号Ｓ１がロウレベル（ＶＬ）となり、第１トランジスタ２１１がオフする。ＶＬは、例えば接地電圧（ＧＮＤ電圧）である。また、時刻ｔ３において、制御信号Ｓ２がハイレベルとなり、Ｖ＿ＯＵＴノードの寄生容量Ｃｐに蓄積された電荷が排出され、Ｖ＿ＯＵＴノードが固定電位にリセットされる。図５に示す例ではＶ＿ＯＵＴノードは接地電圧にリセットされる。その後、時刻ｔ４において、制御信号Ｓ２がロウレベルとなり、リセットスイッチ２１２はオフする。
【0116】
（基準信号読み出し期間Ｔ３）
時刻ｔ５において制御信号ＲＳＴがロウレベルになり、リセットトランジスタＭ１がオフする。また、制御信号Ｓ１が中間電圧レベル（ＶＭ）になる。ＶＭは、例えば電源電圧Ｖｄｄと接地電圧（ＧＮＤ電圧）との間の電圧である。これにより、出力電圧Ｖ＿ＯＵＴが入力電圧Ｖ＿ＩＮ以下にクリップされる。
時刻ｔ５において制御信号ＲＳＴがロウレベルになり、リセットトランジスタＭ１がオフする。また、制御信号Ｓ１が中間電圧レベル（ＶＭ）になる。ＶＭは、例えば電源電圧Ｖｄｄと接地電圧（ＧＮＤ電圧）との間の電圧である。これにより、出力電圧Ｖ＿ＯＵＴが入力電圧Ｖ＿ＩＮ以下にクリップされる。
【0117】
このクリップ動作の原理について、図７を用いて説明する。図７は、第１トランジスタ２１１の入出力特性を示すグラフである。図７の横軸は、入力電圧Ｖ＿ＩＮを示し、縦軸は出力電圧Ｖ＿ＯＵＴを示す。一点鎖線は、制御信号Ｓ１がハイレベル（ＶＨ）である場合の第１トランジスタ２１１の入出力特性を示す。実線は、制御信号Ｓ１が中間レベル（ＶＭ）である場合の第１トランジスタ２１１の入出力特性を示す。ここでは一例として、ＶＨ＝Ｖｄｄ、０＜ＶＭ＝Ｖｃｌｉｐ＜Ｖｄｄとした場合のグラフを示す。
【0118】
制御信号Ｓ１＝ＶＨのときには、０≦Ｖ＿ＩＮ≦Ｖｄｄ－Ｖｔｈの範囲で入出力特性は線形に変化する。ここでＶｔｈは、第１トランジスタ２１１の閾値電圧である。具体的には、０≦Ｖ＿ＩＮ≦Ｖｄｄ－Ｖｔｈの範囲では、Ｖ＿ＯＵＴ＝Ｖ＿ＩＮであり、Ｖｄｄ－Ｖｔｈ＜Ｖ＿ＩＮでは、Ｖ＿ＯＵＴ＝Ｖｄｄ－Ｖｔｈである。
【0119】
一方、制御信号Ｓ１＝ＶＭのときには、０≦Ｖ＿ＩＮ≦Ｖｃｌｉｐ－Ｖｔｈの範囲で入出力特性は線形に変化する。具体的には、０≦Ｖ＿ＩＮ≦Ｖｃｌｉｐ－Ｖｔｈの範囲では、Ｖ＿ＯＵＴ＝Ｖ＿ＩＮであり、Ｖｃｌｉｐ－Ｖｔｈ＜Ｖ＿ＩＮでは、Ｖ＿ＯＵＴ＝Ｖｃｌｉｐ－Ｖｔｈである。
【0120】
つまり、第１トランジスタ２１１のゲートに印加される制御信号Ｓ１がＶＭである場合には、クリップ回路２０１が線形に出力可能な入力電圧Ｖ＿ＩＮの範囲が制御信号Ｓ１＝ＶＨの場合と比べて狭くなっている。言い換えると、第１トランジスタ２１１は、ゲートに第１電圧（ＶＨ）が印加される第１期間において、０以上、Ｖｄｄ-Ｖｔｈ以下の入力電圧範囲において、線形な入出力特性を示す。また、第１トランジスタ２１１は、ゲートに第３電圧（ＶＭ）が印加される第２期間において、０以上、Ｖｃｌｉｐ－Ｖｔｈ以下の入力電圧範囲において、線形な入出力特性を示す。第２期間において第１トランジスタ２１１が線形な入出力特性を示す入力電圧範囲は、第１期間において第１トランジスタ２１１が線形な入出力特性を示す入力電圧範囲よりも狭い。
【0121】
ここで、出力信号線１０２に出力される信号電圧Ｖｓは光量に応じて、０～Ｖｄｄの範囲で変化する。一方、基準電圧Ｖｄは通常の輝度の被写体を撮像するときは、上記式（２）で示される。一方、基準電圧Ｖｄは、高輝度の被写体を撮像する場合は、光量に関係なく以下の式（６）で示される。
【0122】
Ｖｄ＝Ｖｃｌｉｐ－Ｖｔｈ （６）
【0123】
つまり、クリップ回路２０１は、基準電圧読出し時には、この基準電圧Ｖｄを出力できれば良く、基準電圧Ｖｄよりも高い電圧を出力できなくてよい。
【0124】
また高輝度被写体を撮影したときの黒沈み現象を抑制する観点では、基準信号Ｖｄの読み出し期間Ｔ３では、クリップ回路２０１が線形に出力可能な範囲を制限するのが望ましい。本実施形態では、制御信号Ｓ１を変化させることにより、画素信号読み出し期間Ｔ１と基準信号読み出し期間Ｔ３とで第１トランジスタ２１１が出力できる電圧範囲を変更することができる。これにより、図１に示す構成に対して、クリップ用のトランジスタ等を新たに追加することなく、黒沈み現象を抑制できる。このように、本実施形態に係る撮像装置２００は、簡素な回路構成により黒沈みを抑制できる。
【0125】
具体的には、図４の場合と同様に、時刻ｔ５から時刻ｔ６までの期間においても、高輝度の被写体の影響により電圧Ｖ＿ＩＮが上昇する。しかしながら、制御信号Ｓ１が中間電圧ＶＭであるため、トランジスタ２１１の出力電圧Ｖ＿ＯＵＴは、Ｖｃｌｉｐ－Ｖｔｈにクリップされる。
【0126】
また、撮像装置２００は、信号電圧Ｖｓと基準電圧Ｖｄとの差分を取る。これにより、差電圧Ｖｐｉｘが得られる。式（４）および式（６）から差電圧Ｖｐｉｘは式（７）により表される。
【0127】
Ｖｐｉｘ＝Ｖｓ－Ｖｄ
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０）－（Ｖｃｌｉｐ－Ｖｔｈ） （７）
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０）－（Ｖｃｌｉｐ－Ｖｔｈ） （７）
【0128】
ここで、（Ｖｃｌｉｐ－Ｖｔｈ）は、Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０）よりも小さい。したがって、Ｖｐｉｘはゼロよりも大きい値をとる。よって、撮像装置２００においては黒沈みが低減される。
【0129】
図８は、第１制御回路２１３の一例を示す図である。第１制御回路２１３は、トランジスタＭ１１～Ｍ１７を備える。トランジスタＭ１１のゲートとドレインとが接続される。トランジスタＭ１１のゲートとドレインとには電源電圧が印加される。トランジスタＭ１２のゲートには電圧ＶＢが印加され、ソースには接地電圧が印加され、ドレインはトランジスタＭ１１のソースに接続される。なお、トランジスタＭ１１とトランジスタＭ１２との接続点をＶＭノードとも呼ぶ。
【0130】
トランジスタＭ１３のゲートには信号Ｓ５が印加され、ソースおよびドレインの一方はＶＭノードに接続され、ソースおよびドレインの他方はＶ１１ノードに接続される。トランジスタＭ１４のゲートには信号Ｓ５ｂが印加され、ソースおよびドレインの一方はＶＭノードに接続され、ソースおよびドレインの他方はＶ１１ノードに接続される。
【0131】
トランジスタＭ１５のゲートには信号Ｓ６が印加され、ソースには電圧ＶＨが印加され、ドレインはＶ１１ノードに接続される。トランジスタＭ１６のゲートはパルス入力端子ＩＮに接続され、ソースはＶ１１ノードに接続され、ドレインは出力端子ＯＵＴに接続される。トランジスタＭ１７のゲートはパルス入力端子ＩＮに接続され、ソースには電圧ＶＬが印加され、ドレインは出力端子ＯＵＴに接続される。
【0132】
なお、例えばトランジスタＭ１４、トランジスタＭ１５、トランジスタＭ１６はＰＭＯＳトランジスタであり、他のトランジスタはＮＭＯＳトランジスタであってもよい。
【0133】
パルス入力端子ＩＮの信号を切り替えることで、出力端子ＯＵＴに電圧ＶＬ、又は電圧Ｖ１１が出力される。トランジスタＭ１１とトランジスタＭ１２とはソースフォロワ回路を構成する。当該ソースフォロワ回路は中間電圧ＶＭを生成する。また、トランジスタＭ１２のゲート電圧ＶＢを変更することで、中間電圧ＶＭを変更できる。また、信号Ｓ５と信号Ｓ６との組み合わせにより、中間電圧ＶＭと、電圧ＶＨとの一方が電圧Ｖ１１として出力される。なお、信号Ｓ５ｂは、信号Ｓ５の反転信号である。
【0134】
以上の構成により、第１制御回路２１３は、３値の電圧ＶＬ、ＶＭ、ＶＨを出力できる。
【0135】
なお、上記では、ＶＨ＝Ｖｄｄの例を示したが、ＶＨは、電源電圧Ｖｄｄより高い電圧であってもよい。これにより、画素信号読み出し期間Ｔ１におけるクリップ回路２０１の出力電圧範囲を広げることができる。具体的には、クリップ回路２０１は、Ｖｄｄ－Ｖｔｈより高い電圧を出力できる。例えば、ＶＨ＝Ｖｄｄ＋Ｖｔｈとした場合、第１トランジスタ２１１の入出力特性は後述する図１３と同様になる。
【0136】
なお、ここでは、ＡＤ変換前の基準信号および画素信号の差分を算出する例を示すが、ＡＤ変換回路２０３は、基準信号および画素信号の各々をＡＤ変換し、ＡＤ変換後に基準信号および画素信号の差分を算出してもよい。
【0137】
この場合、図６に示すサンプリング信号ＡＤ＿ＳがハイレベルになるタイミングにおいてＡＤ変換回路２０３は出力端子２１４の電圧をサンプリングし、ＡＤ変換する。つまり、時刻ｔ２の直前に、ＡＤ変換回路２０３は信号電圧ＶｓをＡＤ変換する。また、時刻ｔ６の直前に、ＡＤ変換回路２０３はＡＤ変換する。
【0138】
（実施形態１の変形例）
図９は、実施形態１の変形例に係る撮像装置２００Ｃの構成を示す図である。図９に示す撮像装置２００Ｃは、図５に示す撮像装置２００に対して、リセットスイッチ２１２の接続位置が異なる。具体的には、クリップ回路２０１Ｃにおいて、リセットスイッチ２１２のソースおよびドレインの一方は、第１トランジスタ２１１のソースおよびドレインのうち、出力信号線１０２に接続されている方に接続され、ソースおよびドレインの他方には固定電位（例えば接地電圧）が印加される。なお、リセットスイッチ２１２のソースおよびドレインの他方に印加される固定電位は、例えば基準電位ＶＲＳＴ、または基準電位ＶＲＳＴに近い電位であってもよい。これにより、寄生容量Ｃｐの充電もしくは放電に必要な時間を短縮できる。
図９は、実施形態１の変形例に係る撮像装置２００Ｃの構成を示す図である。図９に示す撮像装置２００Ｃは、図５に示す撮像装置２００に対して、リセットスイッチ２１２の接続位置が異なる。具体的には、クリップ回路２０１Ｃにおいて、リセットスイッチ２１２のソースおよびドレインの一方は、第１トランジスタ２１１のソースおよびドレインのうち、出力信号線１０２に接続されている方に接続され、ソースおよびドレインの他方には固定電位（例えば接地電圧）が印加される。なお、リセットスイッチ２１２のソースおよびドレインの他方に印加される固定電位は、例えば基準電位ＶＲＳＴ、または基準電位ＶＲＳＴに近い電位であってもよい。これにより、寄生容量Ｃｐの充電もしくは放電に必要な時間を短縮できる。
【0139】
【0140】
具体的には、リセット期間Ｔ２の時刻ｔ２において、制御信号Ｓ１をハイレベルのままとした状態で、制御信号Ｓ２がハイレベルになる。これにより、Ｖ＿ＩＮノードとＶ＿ＯＵＴノードとが導通した状態で、リセットスイッチ２１２がオンする。よって、第１トランジスタ２１１を介してＶ＿ＯＵＴノードの寄生容量Ｃｐに蓄積された信号電荷をリセットできる。また、同時に出力信号線１０２の寄生容量に蓄積された信号電荷もリセットできる。これによって、ＦＤノード１０１が変化したときの出力信号線１０２の応答を高速化する効果がある。その後、時刻ｔ３において、制御信号Ｓ１と制御信号Ｓ２とをオフにする。以降の動作は図６と同様である。
【0141】
（実施形態２）
図１１は、実施形態２における撮像装置２００Ａの構成を示す図である。図１１に示す撮像装置２００Ａは、実施形態１における撮像装置２００に対して、さらに、第３トランジスタ２１５と第２制御回路２１６とを備える。
図１１は、実施形態２における撮像装置２００Ａの構成を示す図である。図１１に示す撮像装置２００Ａは、実施形態１における撮像装置２００に対して、さらに、第３トランジスタ２１５と第２制御回路２１６とを備える。
【0142】
第３トランジスタ２１５は、第１トランジスタ２１１に並列に接続される。第２制御回路２１６は、第３トランジスタ２１５のゲートに接続され、２値の制御信号Ｓ３を生成し、第３トランジスタ２１５のゲートに制御信号Ｓ３を印加する。
【0143】
なお、ここでは、第１トランジスタ２１１がＮＭＯＳトランジスタ（ｎ型トランジスタ）であり、第３トランジスタ２１５がＰＭＯＳトランジスタ（ｐ型トランジスタ）である例を説明する。第１トランジスタ２１１がＰＭＯＳトランジスタであり、第３トランジスタ２１５がＮＭＯＳトランジスタであってもよい。
【0144】
【0145】
画素信号の読み出し期間Ｔ１の時刻ｔ１において、制御信号Ｓ３がロウレベルになり、第３トランジスタ２１５はオンする。リセット期間Ｔ２の時刻ｔ２に制御信号Ｓ３はハイレベルになり、第３トランジスタ２１５はオフする。つまり、第３トランジスタ２１５は、画素信号読み出し期間Ｔ１においてオンし、リセット期間Ｔ２および基準信号読み出し期間Ｔ３においてオフする。
【0146】
これにより、画素信号の読み出し期間Ｔ１においては、第１トランジスタ２１１と第３トランジスタ２１５との両方がオンする。よって、クリップ回路２０１Ａは、実施形態１におけるクリップ回路２０１に比べて、より広い電圧範囲で線形に画素信号を出力できる。具体的には、実施形態１では、０～Ｖｄｄ－Ｖｔｈの電圧範囲で線形に画素信号を出力可能であるのに対して、実施形態２では、０～Ｖｄｄの電圧範囲で線形に画素信号を出力できる。また、ＮＭＯＳトランジスタである第１トランジスタ２１１とＰＭＯＳトランジスタである第３トランジスタ２１５との両方をオンさせることにより、両トランジスタのオン抵抗を低減できるので、クリップ回路２０１Ａの応答特性を向上できる。ＮＭＯＳトランジスタのオン抵抗は、ソース／ゲート間電圧が大きい範囲で大きくなり、ＰＭＯＳトランジスタのオン抵抗は、ソース／ゲート間電圧が小さい範囲で大きくなる。したがって、両方のトランジスタを並列に接続することにより、広いソース／ゲート間電圧の範囲で、両者の合成抵抗を小さくすることが可能になる。
【0147】
また、基準信号読み出し期間Ｔ３においては、第３トランジスタ２１５はオフする。よって、実施形態１と同様に第１トランジスタ２１１により出力電圧をクリップできるので、黒沈みを抑制できる。
【0148】
図１３は、実施形態２におけるクリップ回路２０１Ａの入出力特性を示すグラフである。図１３の横軸は、入力電圧Ｖ＿ＩＮを示し、縦軸は出力電圧Ｖ＿ＯＵＴを示す。一点鎖線は、制御信号Ｓ１がハイレベル（ＶＨ）であり、制御信号Ｓ３がロウレベル（ＶＬ）である画素信号読み出し期間Ｔ１におけるクリップ回路２０１Ａの入出力特性を示す。実線は、制御信号Ｓ１が中間レベル（ＶＭ）であり、制御信号Ｓ３がハイレベル（ＶＨ）である基準信号読み出し期間Ｔ３におけるクリップ回路２０１Ａの入出力特性を示す。ここでは一例として、ＶＨ＝Ｖｄｄ、０＜ＶＭ＝Ｖｃｌｉｐ＜Ｖｄｄとした場合のグラフを示す。
【0149】
図１３に示すように、画素信号読み出し期間Ｔ１では、０≦Ｖ＿ＯＵＴ≦Ｖｄｄの範囲で入出力特性は線形に変化する。一方、基準信号読み出し期間Ｔ３では、実施形態１と同様に、０≦Ｖ＿ＯＵＴ≦Ｖｃｌｉｐ－Ｖｔｈの範囲で入出力特性は線形に変化する。
【0150】
図１４は、第２制御回路２１６の一例を示す図である。第２制御回路２１６は、トランジスタＭ２１およびＭ２２を備える。トランジスタＭ２１のゲートはパルス入力端子ＩＮに接続され、ソースには電圧ＶＨが印加され、ドレインは出力端子ＯＵＴに接続される。トランジスタＭ２２のゲートはパルス入力端子ＩＮに接続され、ソースには電圧ＶＬが印加され、ドレインは出力端子ＯＵＴに接続される。
【0151】
パルス入力端子ＩＮの信号を切り替えることで、出力端子ＯＵＴに電圧ＶＬ、又は電圧ＶＨが出力される。このように、第２制御回路２１６は、２値の電圧ＶＬ、ＶＨを出力できる。
【0152】
なお、第３トランジスタ２１５は、第１トランジスタ２１１と同じ導電型であってもよい。つまり、第１トランジスタ２１１および第３トランジスタ２１５は、共にＮＭＯＳトランジスタであってもよい。この場合でも、画素信号読み出し期間Ｔ１において、第１トランジスタ２１１および第３トランジスタ２１５の両方をオンすることでオン抵抗を低減できる。オン抵抗はトランジスタのサイズに反比例するが、第１トランジスタ２１１と第３トランジスタ２１５とを並列に接続し、同時にオンすることにより、よりサイズの大きなトランジスタ１つと等価であるとみなせるためである。また、この場合、第３トランジスタ２１５は、第１トランジスタ２１１よりも電流を流しやすいことが望ましい。例えば、第３トランジスタ２１５のゲート幅は第１トランジスタ２１１よりも広くてもよい。または、第３トランジスタ２１５の閾値電圧は第１トランジスタ２１１の閾値電圧より低くてもよい。または、第３トランジスタ２１５のゲートに印加される制御信号Ｓ３のハイレベルの電圧値が、第１トランジスタ２１１のゲートに印加される制御信号Ｓ１のハイレベルの電圧値よりも高くてもよい。
【0153】
（実施形態３）
本実施形態では、光電変換部にフォトダイオードを用いる場合について説明する。
本実施形態では、光電変換部にフォトダイオードを用いる場合について説明する。
【0154】
図１５は、実施形態３における撮像装置２００Ｂの回路構成例を模式的に示す図である。図１５に示す撮像装置２００Ｂは、図５に示す撮像装置２００に対して画素１００Ｂの構成が画素１００と異なる。また、クリップ回路２０１Ｂの構成がクリップ回路２０１と異なる。
【0155】
画素１００Ｂは、光電変換部１０５の代わりに、フォトダイオード１０６を備える点で画素１００と異なる。また、画素１００Ｂは、さらに、転送トランジスタＭ４を備える。
【0156】
転送トランジスタＭ４は、フォトダイオード１０６とＦＤノード１０１との間に接続される。転送トランジスタＭ４は、ゲートに印加される制御信号ＴＧによりオンおよびオフが制御される。転送トランジスタＭ４を用いることで、フォトダイオード１０６からの信号電荷をＦＤノード１０１に完全に転送することができる。
【0157】
クリップ回路２０１Ｂは、第１トランジスタ２１１Ｂと、リセットスイッチ２１２Ｂと、第１制御回路２１３Ｂとを備える。実施形態１では、第１トランジスタ２１１はＮＭＯＳトランジスタであったが、本実施形態では第１トランジスタ２１１ＢはＰＭＯＳトランジスタである。また、実施形態１では、リセットスイッチ２１２のソースおよびドレインの他方には、例えば接地電圧が印加されていたが、本実施形態ではリセットスイッチ２１２Ｂのソースおよびドレインの他方には、電源電圧、または電源電圧に近い基準電圧が印加される。また以降の説明では、信号電荷は電子である。なお、リセットスイッチ２１２Ｂのソースおよびドレインの他方に印加される固定電位は、例えば基準電位ＶＲＳＴ、または基準電位ＶＲＳＴに近い電位であってもよい。また、本実施形態における基準電位ＶＲＳＴは、接地電位よりも電源電圧に近い電位である。これにより、寄生容量Ｃｐの充電もしくは放電に必要な時間を短縮できる。
【0158】
図１６は、高輝度被写体を撮影しているときの実施形態３における動作タイミングの一例を示す図である。図６に示す実施形態１の動作に対して、制御信号ＲＳＴ、転送トランジスタＭ４の制御信号ＴＧ、制御信号Ｓ１、制御信号Ｓ２、電圧Ｖ＿ＩＮ、Ｖ＿ＯＵＴ、ＡＤ変換回路２０３のサンプリング信号ＡＤ＿Ｓの波形が異なっている。
【0159】
また、実施形態１では、画素信号読み出し（期間Ｔ１）、リセット（期間Ｔ２）、基準信号読み出し（期間Ｔ３）の順に動作が行われたが、本実施形態では、リセット（期間Ｔ４）、基準信号読み出し（期間Ｔ５）、画素信号読み出し（期間Ｔ６）の順に動作が行われる。
【0160】
（リセット期間Ｔ４）
時刻ｔ１において、制御信号ＳＥＬがハイレベルになり、選択トランジスタＭ３がオンする。また、制御信号ＲＳＴがハイレベルとなり、リセットトランジスタＭ１がオンにする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。また、制御信号Ｓ１はハイレベル（ＶＨ）であり、第１トランジスタ２１１Ｂはオフしている。例えば、ＶＨは電源電圧である。また、時刻ｔ１において、制御信号Ｓ２がハイレベルとなり、リセットスイッチ２１２Ｂがオンする。これによりＶ＿ＯＵＴノードがリセットされる。図１６に示す例ではＶ＿ＯＵＴノードは電源電圧Ｖｄｄにリセットされる。その後、制御信号Ｓ２がロウレベルとなり、リセットスイッチ２１２Ｂはオフする。
時刻ｔ１において、制御信号ＳＥＬがハイレベルになり、選択トランジスタＭ３がオンする。また、制御信号ＲＳＴがハイレベルとなり、リセットトランジスタＭ１がオンにする。これにより、ＦＤノード１０１の電位は基準電位ＶＲＳＴにリセットされる。また、制御信号Ｓ１はハイレベル（ＶＨ）であり、第１トランジスタ２１１Ｂはオフしている。例えば、ＶＨは電源電圧である。また、時刻ｔ１において、制御信号Ｓ２がハイレベルとなり、リセットスイッチ２１２Ｂがオンする。これによりＶ＿ＯＵＴノードがリセットされる。図１６に示す例ではＶ＿ＯＵＴノードは電源電圧Ｖｄｄにリセットされる。その後、制御信号Ｓ２がロウレベルとなり、リセットスイッチ２１２Ｂはオフする。
【0161】
（基準信号読み出し期間Ｔ５）
時刻ｔ２において制御信号ＲＳＴがロウレベルとなり、リセットトランジスタＭ１がオフする。通常照度での撮影であればＦＤノード１０１は基準電位ＶＲＳＴのままである。しかし、高輝度被写体を撮影する場合、フォトダイオード１０６で大量の電子が発生し、ＦＤノード１０１へ電荷が流入することがある。そのため、出力信号線１０２は飽和信号の電圧レベルである信号電圧Ｖｓまで低下し得る。したがって、出力信号線１０２の電圧は、式（８）で表される基準電圧Ｖｄになる。ここで、ΔＶＰＣは、光電変換により発生した電荷の量に応じた画素信号電圧であり、Ｖｔｈ０は、増幅トランジスタＭ２の閾値電圧である。
時刻ｔ２において制御信号ＲＳＴがロウレベルとなり、リセットトランジスタＭ１がオフする。通常照度での撮影であればＦＤノード１０１は基準電位ＶＲＳＴのままである。しかし、高輝度被写体を撮影する場合、フォトダイオード１０６で大量の電子が発生し、ＦＤノード１０１へ電荷が流入することがある。そのため、出力信号線１０２は飽和信号の電圧レベルである信号電圧Ｖｓまで低下し得る。したがって、出力信号線１０２の電圧は、式（８）で表される基準電圧Ｖｄになる。ここで、ΔＶＰＣは、光電変換により発生した電荷の量に応じた画素信号電圧であり、Ｖｔｈ０は、増幅トランジスタＭ２の閾値電圧である。
【0162】
Ｖｄ＝Ｇｓｆ×（ＶＲＳＴ－ΔＶＰＣ－Ｖｔｈ０） （８）
【0163】
また、制御信号Ｓ１が中間電圧レベル（ＶＭ）になる。これにより、出力電圧Ｖ＿ＯＵＴがクリップされる。
【0164】
図１７は、第１トランジスタ２１１Ｂの入出力特性を示すグラフである。図１７の横軸は、入力電圧Ｖ＿ＩＮを示し、縦軸は出力電圧Ｖ＿ＯＵＴを示す。一点鎖線は、制御信号Ｓ１がロウレベル（ＶＬ）である場合の第１トランジスタ２１１Ｂの入出力特性を示す。実線は、制御信号Ｓ１が中間レベル（ＶＭ）である場合の第１トランジスタ２１１Ｂの入出力特性を示す。ここでは一例として、ＶＬ＝０、０＜ＶＭ＝Ｖｃｌｉｐ’＜Ｖｄｄ－Ｖｔｈ’とした場合のグラフを示す。ここで、Ｖｔｈ’は第１トランジスタ２１１Ｂの閾値電圧である。
【0165】
制御信号Ｓ１＝ＶＬのときには、Ｖｔｈ’≦Ｖ＿ＯＵＴ≦Ｖｄｄの範囲で入出力特性は線形に変化する。具体的には、Ｖｔｈ’≦Ｖ＿ＩＮ≦Ｖｄｄの範囲では、Ｖ＿ＯＵＴ＝Ｖ＿ＩＮであり、Ｖ＿ＩＮ＜Ｖｔｈ’では、Ｖ＿ＯＵＴ＝Ｖｔｈ’である。
【0166】
一方、制御信号Ｓ１＝ＶＭのときには、Ｖｃｌｉｐ’＋Ｖｔｈ’≦Ｖ＿ＯＵＴ≦Ｖｄｄの範囲で入出力特性は線形に変化する。具体的には、Ｖｃｌｉｐ’＋Ｖｔｈ’≦Ｖ＿ＩＮ≦Ｖｄｄの範囲では、Ｖ＿ＯＵＴ＝Ｖ＿ＩＮであり、Ｖ＿ＩＮ＜Ｖｃｌｉｐ’＋Ｖｔｈ’では、Ｖ＿ＯＵＴ＝Ｖｃｌｉｐ’＋Ｖｔｈ’である。
【0167】
よって、クリップ回路２０１Ｂの出力電圧は以下の式（９）で表される。
【0168】
Ｖｄ＝Ｖ＿ＯＵＴ＝Ｖｃｌｉｐ’＋Ｖｔｈ’ （９）
【0169】
（画素信号読み出し期間Ｔ６）
時刻ｔ３において、制御信号ＴＧがハイレベルになり、転送トランジスタＭ４がオンする。これにより、フォトダイオード１０６で発生した信号電荷がＦＤノード１０１に転送される。このとき出力信号線１０２の電圧は、式（１０）で表される信号電圧Ｖｓになる。
時刻ｔ３において、制御信号ＴＧがハイレベルになり、転送トランジスタＭ４がオンする。これにより、フォトダイオード１０６で発生した信号電荷がＦＤノード１０１に転送される。このとき出力信号線１０２の電圧は、式（１０）で表される信号電圧Ｖｓになる。
【0170】
Ｖｓ＝Ｇｓｆ×（ＶＲＳＴ－ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０） （１０）
【0171】
また、制御信号Ｓ１はロウレベル（ＶＬ）であり、第１トランジスタ２１１Ｂがオンする。例えば、ＶＬは接地電圧である。これにより、信号電圧Ｖｓが出力端子２１４および列アンプ２０２を介して、ＡＤ変換回路２０３に入力される。
【0172】
また、撮像装置２００Ｂは、信号電圧Ｖｓと基準電圧Ｖｄとの差分を取る。これにより、差電圧Ｖｐｉｘが得られる。差電圧Ｖｐｉｘは式（１１）により表される。式（９）、式（１０）より、この値はゼロ以外の値をとり得る。よって、黒沈みを抑制できる。
【0173】
Ｖｐｉｘ＝Ｖｓ－Ｖｄ
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０）－（Ｖｃｌｉｐ’＋Ｖｔｈ’） （１１）
＝Ｇｓｆ×（ＶＲＳＴ＋ΔＶＰＣ＿ＭＡＸ－Ｖｔｈ０）－（Ｖｃｌｉｐ’＋Ｖｔｈ’） （１１）
【0174】
なお、上記では、ＶＬが接地電圧である例を示したが、ＶＬは、接地電圧より低い電圧であってもよい。これにより、画素信号読み出し期間Ｔ６におけるクリップ回路２０１Ｂの出力電圧範囲を広げることができる。具体的には、クリップ回路２０１Ｂは、Ｖｔｈ’未満の電圧を出力できる。
【0175】
また、実施形態２と同様に、第１トランジスタ２１１Ｂに並列に接続される第３トランジスタ２１５を用い、同様の制御を行ってもよい。この場合、例えば、第３トランジスタ２１５は、ＮＭＯＳトランジスタである。
【0176】
あるいは、第３トランジスタ２１５は、第１トランジスタ２１１Ｂと同じ導電型であってもよい。つまり、第１トランジスタ２１１Ｂおよび第３トランジスタ２１５は、共にＰＭＯＳトランジスタであってもよい。この場合、実施形態２と同様に、第３トランジスタ２１５は、第１トランジスタ２１１Ｂよりも電流を流しやすいことが望ましい。
【0177】
なお、ここでは、ＡＤ変換前の基準信号および画素信号の差分を算出する例を示すが、ＡＤ変換回路２０３は、基準信号および画素信号の各々をＡＤ変換し、ＡＤ変換後に基準信号および画素信号の差分を算出してもよい。
【0178】
この場合、図１６に示すサンプリング信号ＡＤ＿ＳがハイレベルになるタイミングにおいてＡＤ変換回路２０３は出力端子２１４の電圧をサンプリングし、ＡＤ変換する。つまり、時刻ｔ３の直前に、ＡＤ変換回路２０３は基準電圧ＶｄをＡＤ変換する。また、時刻ｔ４の直前に、ＡＤ変換回路２０３は信号電圧ＶｓをＡＤ変換する。
【0179】
以上、本開示の実施形態に係る撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。
【0180】
例えば、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。
【0181】
また、上記実施形態に係る各装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【0182】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【0183】
また、上記各実施形態において、各構成要素の一部は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
【0184】
また、本明細書において、ある素子が他の素子に「接続されている」と表現されている場合は、これらの素子の間には第３の素子が介在していてもよい。ある素子が他の素子に「直接的に接続されている」と表現されている場合は、これらの素子の間には第３の素子が介在しないことを意味する。さらに、ある素子が他の素子に「電気的に接続されている」と表現されている場合は、これらの素子が常に電気的に接続されている必要はなく、少なくともある時点において電気的に接続されることを意味する。
【産業上の利用可能性】
【0185】
本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、およびデジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。
【符号の説明】
【0186】
１００、１００Ｂ 画素
１０１ 電荷蓄積ノード
１０２ 出力信号線
１０５ 光電変換部
１０５Ａ 透明電極
１０５Ｂ 画素電極
１０５Ｃ 光電変換膜
１０５Ｄ 半導体基板
１０５Ｅ コンタクトプラグ
１０６ フォトダイオード
２００、２００Ａ、２００Ｂ、２００Ｃ、３００ 撮像装置
２０１、２０１Ａ、２０１Ｂ、２０１Ｃ クリップ回路
２０２ 列アンプ
２０３ ＡＤ変換回路
２０４、２１１、２１１Ｂ 第１トランジスタ
２１２、２１２Ｂ リセットスイッチ（第２トランジスタ）
２１３、２１３Ｂ 第１制御回路
２１４ 出力端子
２１５ 第３トランジスタ
２１６ 第２制御回路
Ｍ１ リセットトランジスタ
Ｍ２ 増幅トランジスタ
Ｍ３ 選択トランジスタ
Ｍ４ 転送トランジスタ
１０１ 電荷蓄積ノード
１０２ 出力信号線
１０５ 光電変換部
１０５Ａ 透明電極
１０５Ｂ 画素電極
１０５Ｃ 光電変換膜
１０５Ｄ 半導体基板
１０５Ｅ コンタクトプラグ
１０６ フォトダイオード
２００、２００Ａ、２００Ｂ、２００Ｃ、３００ 撮像装置
２０１、２０１Ａ、２０１Ｂ、２０１Ｃ クリップ回路
２０２ 列アンプ
２０３ ＡＤ変換回路
２０４、２１１、２１１Ｂ 第１トランジスタ
２１２、２１２Ｂ リセットスイッチ（第２トランジスタ）
２１３、２１３Ｂ 第１制御回路
２１４ 出力端子
２１５ 第３トランジスタ
２１６ 第２制御回路
Ｍ１ リセットトランジスタ
Ｍ２ 増幅トランジスタ
Ｍ３ 選択トランジスタ
Ｍ４ 転送トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】