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▶ 富士通セミコンダクターメモリソリューション株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-01
(45)【発行日】2023-05-12
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10B 53/40 20230101AFI20230502BHJP
H01L 21/822 20060101ALI20230502BHJP
H01L 27/04 20060101ALI20230502BHJP
【ＦＩ】
H10B53/40
H01L27/04 C
【請求項の数】
5
(21)【出願番号】P 2019089338
(22)【出願日】2019-05-09
(65)【公開番号】P2020188038
(43)【公開日】2020-11-19
【審査請求日】2022-01-28
(73)【特許権者】
【識別番号】520233375
【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】永井 孝一
(72)【発明者】
【氏名】中林 正明
(72)【発明者】
【氏名】置田 陽一
【審査官】脇水 佳弘
(56)【参考文献】
【文献】特開２００５－３１０９１８（ＪＰ，Ａ）
【文献】特開２０１１－１８１６２７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１１／０２９１２３５（ＵＳ，Ａ１）
【文献】特開平０６－３１８６９３（ＪＰ，Ａ）
【文献】特開２０１３－１６８４９４（ＪＰ，Ａ）
【文献】特開２００６－２０３１２８（ＪＰ，Ａ）
【文献】特開２０１１－１９２７６５（ＪＰ，Ａ）
【文献】特開２００７－０４９１３９（ＪＰ，Ａ）
【文献】特開平１０－１７８１５６（ＪＰ，Ａ）
【文献】特開２００１－２９８１５４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ５３／４０
Ｈ０１Ｌ ２１／８２２
(57)【特許請求の範囲】
【請求項1】
半導体基板上方に設けられる第１の電極と、前記半導体基板上方に設けられ、前記半導体基板側から順に積層された下部電極、絶縁膜、および上部電極を有する第１の素子と、
前記第１の電極と前記第１の素子とを覆って設けられ、前記第１の素子を保護する電気絶縁性の保護膜と、
前記保護膜を挟んで前記第１の電極と反対側に設けられる第２の電極と、を有し、
前記第１の電極は、前記半導体基板側から順に形成された第１の導電膜、第１の絶縁膜、および第２の導電膜をパターニングすることにより、前記下部電極、前記絶縁膜、および前記上部電極と同時に形成されており、前記第１の素子と同じ積層構造を有すること、を特徴とする半導体装置。
【請求項2】
前記保護膜は、前記第１の素子の上面および側面に沿って設けられること、を特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１の素子は強誘電体素子であり、前記第１の電極、前記保護膜、および前記第２の電極は、容量素子を構成すること、を特徴とする請求項１または請求項２に記載の半導体装置。
【請求項4】
半導体基板上方に第１の電極を形成する工程と、前記半導体基板上方に、前記半導体基板側から順に下部電極、絶縁膜および、上部電極を積層して第１の素子を形成する工程と、
前記第１の電極と前記第１の素子とを覆って電気絶縁性の保護膜を形成する工程と、
前記保護膜を挟んで前記第１の電極と反対側に第２の電極を形成する工程と、を有し、
前記第１の電極は、前記半導体基板側から順に形成された第１の導電膜、第１の絶縁膜、および第２の導電膜をパターニングすることにより、前記下部電極、前記絶縁膜、および前記上部電極と同時に形成され、前記第１の素子と同じ積層構造を有すること、を特徴とする半導体装置の製造方法。
【請求項5】
前記保護膜を、前記第１の素子の上面および側面に沿って形成すること、を特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
強誘電体キャパシタの残留分極値に応じて論理を記憶する強誘電体メモリは、ＤＲＡＭ（Dynamic Random Access Memory）およびフラッシュメモリ等の長所を兼ね備えた不揮発性のメモリとして、さまざまな機器に使用されている。強誘電体キャパシタは、強誘電体膜を電極で挟み込むことで形成される。例えば、強誘電体キャパシタの強誘電体膜を、メモリセル領域の全体を覆って形成することで、上部電極と下部電極との間で発生するリークを抑止する手法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開平１１－３９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置内に作り込むキャパシタとして、絶縁膜を金属膜で挟み込むＭＩＭ（Metal-Insulator-Metal）キャパシタが知られている。例えば、ＭＩＭキャパシタは、配線層に形成される配線上に絶縁膜と電極とを積層し、電極を上側の配線層の配線に接続することで形成される。しかしながら、配線層を利用してＭＩＭキャパシタを形成する場合、配線領域に所定の大きさの空き領域が必要である。また、一対の配線層間に所望の容量値のＭＩＭキャパシタを形成することが困難な場合、他の配線層も使用してＭＩＭキャパシタが形成される。ＭＩＭキャパシタを形成する配線層が増加するほど、製造工程数が増加し、製造コストは上昇する。また、製造工程数が増加するほど、半導体装置の良品率である歩留まりが低下する。
【0005】
１つの側面では、本発明は、製造工程数の増加を抑えて所望のサイズのキャパシタを半導体装置に形成することを目的とする。
【課題を解決するための手段】
【0006】
一つの観点によれば、半導体装置は、半導体基板上方に設けられる第１の電極と、前記半導体基板上方に設けられ、前記半導体基板側から順に積層された下部電極、絶縁膜、および上部電極を有する第１の素子と、前記第１の電極と前記第１の素子とを覆って設けられ、前記第１の素子を保護する電気絶縁性の保護膜と、前記保護膜を挟んで前記第１の電極と反対側に設けられる第２の電極と、を有し、前記第１の電極は、前記半導体基板側から順に形成された第１の導電膜、第１の絶縁膜、および第２の導電膜をパターニングすることにより、前記下部電極、前記絶縁膜、および前記上部電極と同時に形成されており、前記第１の素子と同じ積層構造を有する。
【発明の効果】
【0007】
１つの側面では、本発明は、製造工程数の増加を抑えて所望のサイズのキャパシタを半導体装置に形成することができる。
【図面の簡単な説明】
【0008】
【図1】一実施形態における半導体装置の一例を示す部分断面図である。
【図2】強誘電体メモリのメモリセルの一例を示す回路図である。
【図3】別の実施形態における半導体装置の一例を示す部分断面図である。
【図7】別の実施形態における半導体装置の製造方法の一例を示す部分断面図である。
【図11】別の実施形態における半導体装置の製造方法の一例を示す部分断面図である。
【図16】別の実施形態における半導体装置の一例を示す部分断面図である。
【図21】別の実施形態における半導体装置の一例を示す部分断面図である。
【図22】別の実施形態における半導体装置の一例を示す部分断面図である。
【図27】別の実施形態における半導体装置の製造方法の一例を示す部分断面図である。
【発明を実施するための形態】
【0009】
以下、図面を用いて実施形態が説明される。なお、各断面図において、配線および膜の厚みや縦横比は、説明を分かりやすくするために強調している場合があり、実際のデバイスの断面形状と異なる場合がある。
【0010】
図１は、一実施形態における半導体装置の一例を示す。図１に示す半導体装置１００は、例えば、強誘電体キャパシタ１０等の素子を有する。半導体装置１００は、強誘電体キャパシタ１０を含むメモリセルを有する強誘電体メモリでもよい。強誘電体キャパシタ１０は、第１の素子の一例である。例えば、強誘電体キャパシタ１０は、シリコン等の半導体基板１０１上に設けられる層間絶縁膜１０４上に下部電極１１、強誘電体膜１２および上部電極１３を順に積層し、積層した３層を選択的に一括してパターニングすることにより形成される。すなわち、強誘電体キャパシタ１０は、半導体基板１０１の上方に設けられる。なお、強誘電体膜１２の代わりに誘電体膜または絶縁膜が形成されてもよい。
【0011】
以下では、半導体装置１００が強誘電体メモリであるとして説明する。また、半導体基板１０１には、トランジスタ等の素子が形成されるが、図示を省略する。下部電極１１は、図１に示す断面とは異なる断面において、層間絶縁膜１０４に形成されたプラグ（貫通電極）等を介して、例えば、半導体基板１０１上に設けられる転送トランジスタに接続される。上部電極１３は、図１に示す断面とは異なる断面において、層間絶縁膜１０４上に設けられる層間絶縁膜１０６に形成されたプラグを介して、例えば、プレート線に接続される。
【0012】
半導体装置１００は、強誘電体キャパシタ１０と離れた位置の層間絶縁膜１０４上に電極２１を有する。すなわち、電極２１は、半導体基板１０１の上方に設けられる。また、半導体装置１００は、強誘電体キャパシタ１０と電極２１とを覆って設けられる電気絶縁性の保護膜３０を、層間絶縁膜１０４上に有する。例えば、保護膜３０は、強誘電体キャパシタ１０の上面と側面とに沿って設けられ、強誘電体キャパシタ１０を保護する機能を有する。例えば、保護膜３０は、誘電体膜である。
【0013】
例えば、保護膜３０は、強誘電体キャパシタ１０だけでなく、電極２１を覆って、半導体装置１００のチップ全体に形成される。強誘電体キャパシタ１０の側面を保護膜３０により覆うことで、強誘電体キャパシタ１０に水素および水分等が侵入することを抑止することができる。これにより、強誘電体膜１２が水素により還元されることを抑止でき、強誘電体キャパシタ１０の特性が劣化することを抑止できる。また、保護膜３０により、保護膜３０の下方と上方との間での水素および水分が通過することが抑止される。
【0014】
半導体装置１００は、保護膜３０を挟んで電極２１と反対側に設けられる電極２２を有する。例えば、電極２１は、図１に示す断面とは異なる断面において、層間絶縁膜１０４に形成されたプラグ等を介して、接地線等に接続される。電極２２は、図１に示す断面とは異なる断面において、層間絶縁膜１０６に形成されたプラグ等を介して、電源線等に接続される。そして、電極２１、２２と保護膜３０とによりキャパシタ２０（ＭＩＭキャパシタ）が形成される。電極２１は、第１の電極の一例であり、電極２２は、第２の電極の一例である。
【0015】
図１では、強誘電体キャパシタ１０の保護膜３０を絶縁膜として利用することでキャパシタ２０を形成することができる。すなわち、強誘電体キャパシタ１０の保護膜３０を形成する工程を利用して、強誘電体キャパシタ１０を形成する層にキャパシタ２０の絶縁膜を作り込むことができる。このため、保護膜３０を形成する工程に加えて、キャパシタ２０の絶縁膜を形成する工程を追加することを省略することができる。また、保護膜３０は、半導体基板１０１上に形成された後、保護膜３０の形状を作るためのパターニングをしなくてよいため、保護膜３０をパターニングする場合に比べて、保護膜３０の形成工程を簡略化することができる。この結果、保護膜３０とは別にキャパシタ２０の絶縁膜を形成し、保護膜３０をパターニングする場合に比べて、半導体装置１００の製造工程数を削減することができる。
【0016】
例えば、キャパシタ２０の電極２１、２２を、電源線と接地線とにそれぞれ接続することで、キャパシタ２０を平滑容量素子として機能させ、電源電圧を安定させることができる。また、キャパシタ２０は、ＣＲ時定数回路の容量素子等、回路の要素として使用することができる。
【0017】
メモリセルの記憶要素として使用される強誘電体キャパシタ１０は、メモリセルアレイの形成領域では配置密度が高いが、メモリセルアレイの周囲には形成されない。このため、例えば、メモリセルの動作を制御するためにメモリセルアレイの周囲に形成されるデコーダ、ドライバ、センスアンプ、ライトアンプ等の形成領域に、キャパシタ２０を作り込むことができる。したがって、配線層において配線の空き領域にキャパシタを形成する場合に比べて、大きい面積のキャパシタ２０を任意の形状に形成することができ、所望の容量値のキャパシタ２０を単一の層に形成することができる。
【0018】
強誘電体キャパシタ１０が形成される層にキャパシタ２０を形成できるため、複数の配線層を用いてキャパシタを形成する場合に比べて、キャパシタ２０の形成するための製造工程数を削減することができ、半導体装置１００の製造コストの上昇を抑えることができる。また、製造工程数の増加による歩留まりの低下を抑制することができる。したがって、製造工程数の増加を抑えて所望のサイズのキャパシタ２０を半導体装置１００に形成することができる。
【0019】
図１に示す半導体装置１００は、以下のように製造される。以下では、層間絶縁膜１０４の形成工程以降の製造方法について説明する。まず、電極２１を形成するための金属膜が層間絶縁膜１０４上に形成され、金属膜がレジストパターンをマスクとして選択的にエッチングされ、電極２１が形成される。次に、下部電極１１、強誘電体膜１２および上部電極１３の膜が、絶縁膜１０４上に順次形成された後、レジストパターンをマスクとして強誘電体キャパシタ１０を形成しない部分が一括してエッチングされ、強誘電体キャパシタ１０が形成される。なお、電極２１および下部電極１１にそれぞれ接続される図示しないプラグが、層間絶縁膜１０４に予め形成される。
【0020】
次に、強誘電体キャパシタ１０および電極２１を覆って、層間絶縁膜１０４上に保護膜３０が形成される。次に、電極２２を形成するための金属膜が保護膜３０上に形成され、金属膜がレジストパターンをマスクとして選択的にエッチングされ、電極２２が形成される。この後、層間絶縁膜１０６が形成され、層間絶縁膜１０６に上部電極１３および電極２２まで貫通する図示しないスルーホールがそれぞれ形成される。そして、スルーホールに導電材料が埋め込まれることで、プラグが形成される。
【0021】
図２は、強誘電体メモリのメモリセルＭＣの一例を示す。例えば、強誘電体メモリのメモリセルＭＣは、２Ｔ２Ｃタイプと１Ｔ１Ｃタイプとに大別される。２Ｔ２ＣタイプのメモリセルＭＣは、一対の転送トランジスタＴ１、Ｔ２と一対の強誘電体キャパシタＣ１、Ｃ２とを有する。１Ｔ１ＣタイプのメモリセルＭＣは、１つの転送トランジスタＴと１つの強誘電体キャパシタＣとを有する。強誘電体キャパシタＣ、Ｃ１、Ｃ２は、図１および後述する強誘電体キャパシタ１０に対応する。
【0022】
２Ｔ２ＣタイプのメモリセルＭＣでは、一対の転送トランジスタＴ１、Ｔ２のゲートは共通のワード線ＷＬに接続される。転送トランジスタＴ１のソース・ドレインの一方は、ビット線ＢＬに接続され、転送トランジスタＴ１のソース・ドレインの他方は、強誘電体キャパシタＣ１の一端に接続される。強誘電体キャパシタＣ１の他端は、プレート線ＰＬに接続される。転送トランジスタＴ２のソース・ドレインの一方は、ビット線／ＢＬに接続され、転送トランジスタＴ２のソース・ドレインの他方は、強誘電体キャパシタＣ２の一端に接続される。強誘電体キャパシタＣ２の他端は、プレート線ＰＬに接続される。
【0023】
センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに接続される。強誘電体キャパシタＣ１、Ｃ２は、書き込み動作において、互いに異なる分極状態に設定される。例えば、論理１の書き込み動作において、強誘電体キャパシタＣ１は強い分極状態に設定され、強誘電体キャパシタＣ２は弱い分極状態に設定される。論理０の書き込み動作において、強誘電体キャパシタＣ１は弱い分極状態に設定され、強誘電体キャパシタＣ２は強い分極状態に設定される。
【0024】
読み出し動作では、ビット線ＢＬ、／ＢＬがロウレベルにリセットされた後、プレート線ＰＬがハイレベルに駆動され、フローティング状態のビット線ＢＬ、／ＢＬは、強誘電体キャパシタＣ１、Ｃ２の分極状態に応じた電圧にそれぞれ設定される。センスアンプＳＡは、ビット線ＢＬ、／ＢＬの電圧差を差動増幅することで、メモリセルＭＣが保持する論理を読み出す。
【0025】
１Ｔ１ＣタイプのメモリセルＭＣでは、転送トランジスタＴのゲートはワード線ＷＬに接続される。転送トランジスタＴのソース・ドレインの一方は、ビット線ＢＬ、／ＢＬのいずれかに接続され、転送トランジスタＴのソース・ドレインの他方は、強誘電体キャパシタＣの一端に接続される。強誘電体キャパシタＣの他端は、プレート線ＰＬに接続される。
【0026】
センスアンプＳＡは、読み出し動作時にビット線対ＢＬ、／ＢＬの一方に接続される。強誘電体キャパシタＣは、書き込み動作において、書き込みデータの論理（”１”または”０”）に対応する２つの分極状態のいずれかに設定される。読み出し動作では、データを読み出す強誘電体キャパシタＣに接続された読み出しビット線（ＢＬまたは／ＢＬ）が、例えば、ロウレベルのフローティング状態に設定された後、プレート線ＰＬがハイレベルに駆動される。読み出しビット線は、プレート線ＰＬの駆動に応じて、強誘電体キャパシタＣの分極状態に応じた電圧に設定される。センスアンプＳＡは、読み出しビット線の電圧と、リファレンス電圧ＶＲＥＦとの電圧を差動増幅することで、メモリセルＭＣが保持する論理を読み出す。例えば、リファレンス電圧ＶＲＥＦは、２つの分極状態の強誘電体キャパシタＣに応じてそれぞれ設定される読み出しビット線の２つの電圧の中間電圧に設定される。
【0027】
以上、この実施形態では、製造工程数の増加を抑えて所望のサイズのキャパシタ２０を半導体装置１００に形成することができる。また、強誘電体キャパシタ１０の側面を覆う保護膜３０を利用してキャパシタ２０を形成できるため、強誘電体膜１２を汚染から保護しつつ、所望のサイズのキャパシタ２０を形成することができる。
【0028】
図３は、別の実施形態における半導体装置の一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図３に示す半導体装置１００Ａは、例えば、強誘電体キャパシタ１０を含むメモリセルを有する強誘電体メモリである。図３は、強誘電体キャパシタ１０を含むメモリセルＭＣ（図２）と、キャパシタ２０との形成領域を示す。例えば、強誘電体メモリのメモリセルＭＣは、１Ｔ１Ｃタイプである。
【0029】
半導体装置１００Ａは、シリコン等の半導体基板１０１の表面に形成された素子分離領域ＳＴＩ（Shallow Trench Isolation）と、素子分離領域ＳＴＩをマスクとして形成されたウェル領域ＷＥＬＬとを有する。なお、素子分離領域は、ＳＴＩに限定されず、ＬＯＣＯＳ（LOCal Oxidation of Silicon）でもよい。
【0030】
半導体装置１００Ａは、素子分離領域ＳＴＩとゲート電極Ｇとをマスクとして、半導体基板１０１の表面に形成されたソース領域Ｓおよびドレイン領域Ｄを有する。なお、図３に示すように、例えば、ゲート電極Ｇとゲート電極Ｇの側壁の酸化膜ＯＸとをそれぞれマスクとして、ＬＤＤ（Lightly Doped Drain）構造が形成されてもよい。
【0031】
図３では、ゲート電極Ｇの下に設けられるゲート絶縁膜の記載を省略している。例えば、ウェル領域ＷＥＬＬは、ｐ形半導体であり、ソース領域Ｓおよびドレイン領域Ｄは、ｎ形半導体である。そして、ゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄは、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＴｒ（図２に示した転送トランジスタ（Ｔ１、Ｔ２、Ｔのいずれか））として機能する。なお、ゲート電極Ｇは、図２に示したワード線ＷＬの一部である。
【0032】
半導体装置１００Ａは、素子分離領域ＳＴＩおよびトランジスタを覆う絶縁膜２０１を有する。例えば、絶縁膜２０１は、シリコンオキシナイトライド（Ｐ－ＳｉＯＮ）膜である。また、半導体装置１００Ａは、絶縁膜２０１上に順次積層された層間絶縁膜１０２、絶縁膜２０２、層間絶縁膜１０３、絶縁膜２０３および層間絶縁膜１０４、１０６を有する。以下では、層間絶縁膜１０２、１０３、１０４等は、単に絶縁膜１０２、１０３、１０４と称する場合がある。絶縁膜２０２、１０３は、ビット線ＢＬ等の配線を形成する配線層として使用される。
【0033】
例えば、層間絶縁膜１０２は、Ｐ（Plasma）－ＴＥＯＳ（Tetraethoxysilane）－ＮＳＧ（Non-doped Silicate Glass）膜であり、層間絶縁膜１０３、１０４は、Ｐ－ＴＥＯＳ膜である。例えば、絶縁膜２０２、２０３は、シリコンナイトライド（ＳｉＮ）膜である。なお、絶縁膜２０２、２０３は、シリコンオキシナイトライドでもよい。絶縁膜２０２は、層間絶縁膜１０２から露出するプラグ４１、４２の酸化を抑止するために設けられる。絶縁膜２０３は、層間絶縁膜１０３から露出する配線５１、５２、５３の酸化を抑止するために設けられる。
【0034】
トランジスタＴｒのソース領域Ｓおよびドレイン領域Ｄの一方は、絶縁膜１０２中のプラグ４１を介してビット線ＢＬ用の配線５１に接続される。トランジスタＴｒのソース領域Ｓおよびドレイン領域Ｄの他方は、絶縁膜１０２中のプラグ４２と、絶縁膜２０２、１０３に設けられる配線５２と、絶縁膜２０３、１０４に設けられるプラグ６２を介して、強誘電体キャパシタ１０の下部電極１１に接続される。
【0035】
強誘電体キャパシタ１０は、図１と同様に、層間絶縁膜１０４上に積層された下部電極１１、強誘電体膜１２および上部電極１３を有する。強誘電体膜１２は、電気絶縁体膜の一例である。例えば、下部電極１１は、プラチナ（Ｐｔ）膜であり、強誘電体膜１２は、チタン・ジルコン酸鉛（ＰＺＴ）膜であり、上部電極１３は、イリジウム酸化物（ＩｒＯｘ）膜である。なお、下部電極１１は、イリジウム（Ｉｒ）膜でもよい。また、下部電極１１、強誘電体膜１２および上部電極１３は、上述した材料以外が使用されてもよい。強誘電体キャパシタ１０は、下部電極１１、強誘電体膜１２および上部電極１３以外の他の膜を含んでもよい。
【0036】
キャパシタ２０は、図１と同様に、層間絶縁膜１０４上に設けられた電極２１を有する。電極２１は、絶縁膜２０３、１０４に設けられるプラグ６３を介して、絶縁膜２０２、１０３に設けられる配線５３に接続される。また、半導体装置１００Ａは、図１と同様に、強誘電体キャパシタ１０とキャパシタ２０の電極２１とを覆う電気絶縁性の保護膜３０を有する。保護膜３０は、半導体装置１００Ａのチップ全体に形成され、強誘電体キャパシタ１０の上面および側面に沿って設けられる。保護膜３０を挟んで電極２１と対向する位置には、電極２２が設けられる。これにより、電極２１、２２に挟まれる保護膜３０は、キャパシタ２０として機能する。
【0037】
半導体装置１００Ａは、保護膜３０および電極２２上に設けられた層間絶縁膜１０６を有する。強誘電体キャパシタ１０の上部電極１３は、層間絶縁膜１０６に形成されたプラグ７２を介してプレート線ＰＬ（図２）に接続される。例えば、プラグ４１、４２、６２、６３、７２および配線５１、５２、５３は、タングステン（Ｗ）を用いて形成される。
【0038】
図４から図６は、図３に示す半導体装置１００Ａの製造方法の一例を示す。図４から図６では、図３の絶縁膜２０３および層間絶縁膜１０４が形成された後の製造工程が示される。すなわち、図４から図６では、図３のトランジスタＴｒ、配線５１（ビット線ＢＬ）、５２、５３は、既に形成されている。以下の製造方法で示される膜厚等の数値は、一例であり、他の値でもよい。
【0039】
まず、図４（Ａ）では、層間絶縁膜１０４上において、プラグ６２、６３の形成領域を除く領域に図示しないレジストパターンが形成される。そして、レジストパターンをマスクとして絶縁膜１０４、２０３が選択的にエッチングされ、プラグ６２、６３用のスルーホールが形成される。この後、ＰＶＤ（Physical Vapor Deposition）法を使用して、層間絶縁膜１０４上とスルーホールの内部とに、チタン膜（Ｔｉ；１０ｎｍ）とチタンナイトライド膜（ＴｉＮ：２０ｎｍ）とが順次形成される。図では、チタン膜とチタンナイトライド膜の記載は省略する。
【0040】
次に、ＣＶＤ（Chemical Vapor Deposition）法を使用して、チタンナイトライド膜上に（スルーホールの内部を含む）、タングステン膜（Ｗ；３００ｎｍ）が形成される。この後、ＣＭＰ（Chemical Mechanical Polishing）により層間絶縁膜１０４上のタングステン膜が除去されて平坦化されることで、プラグ６２、６３が形成される。
【0041】
次に、図４（Ｂ）において、層間絶縁膜１０４の表面に金属膜１１（Ｐｔ；５０ｎｍ）、強誘電体膜１２（ＰＺＴ；７５～８５ｎｍ）および金属膜１３（ＩｒＯｘ；２００ｎｍ）が順次形成される。例えば、金属膜１１、１３は、ＰＶＤ法により形成される。ＰＺＴ膜は、結晶化させるために結晶化アニールが実施されてもよい。この後、金属膜１３上において、強誘電体キャパシタ１０を形成する領域に図示しないレジストパターンが形成される。なお、金属膜１１を形成する前に、チタンアルミナイトライド（ＴｉＡｌＮ）等のバリアメタルが形成されてもよい。
【0042】
次に、レジストパターンをマスクとして金属膜１１、強誘電体膜１２および金属膜１３が一括してエッチングされることで、層間絶縁膜１０４上に、例えば、テーパ形状を有する強誘電体キャパシタ１０が形成される。以下では、パターニングにより形成された金属膜１１、強誘電体膜１２および金属膜１３は、それぞれ下部電極１１、絶縁膜１２および上部電極１３とも称する。
【0043】
次に、図５（Ａ）において、ＰＶＤ法を使用して、層間絶縁膜１０４上および強誘電体キャパシタ１０上に金属膜２１（ＴｉＮ；１５０ｎｍ）が形成される。次に、金属膜２１上においてキャパシタ２０（図３）を形成する領域にレジストパターンＲＥＳが形成される。
【0044】
次に、図５（Ｂ）において、レジストパターンＲＥＳをマスクとして、金属膜２１が選択的にエッチングされ、キャパシタ２０（図３）の一方の電極が形成される。この後、レジストパターンが除去される。以下では、パターニングされた金属膜２１を電極２１とも称する。
【0045】
次に、図６（Ａ）において、ＰＶＤ法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を使用して、強誘電体キャパシタ１０および電極２１を覆って保護膜３０（アルミナ、ＡｌＯｘ；３５ｎｍまたは４０ｎｍ）が形成される。保護膜３０は、チタン酸化物（ＴｉＯｘ）またはハフニウム酸化物（ＨｆＯｘ）でもよい。次に、ＰＶＤ法またはＭＯＣＶＤ法を使用して、保護膜３０を覆って、金属膜２２（ＴｉＮ；１５０ｎｍ）が形成される。金属膜２２は、導電性を有するものであれば、ＴｉＮ以外でもよいが、低水分膜および低水素含有膜であることが好ましい。
【0046】
次に、図６（Ｂ）において、金属膜２２上においてキャパシタ２０（図３）を形成する領域にレジストパターンＲＥＳが形成され、レジストパターンＲＥＳをマスクとして金属膜２２が選択的にエッチングされることで、キャパシタ２０が形成される。本実施形態では、図１と同様に、強誘電体キャパシタ１０の保護膜３０を使用してキャパシタ２０の絶縁膜を形成することができ、保護膜３０を形成する工程に加えて、キャパシタ２０の絶縁膜を形成する工程を追加することを省略することができる。この結果、半導体装置１００の製造工程数を削減することができる。
【0047】
例えば、金属膜２２のエッチングは、誘導結合プラズマエッチング装置等の反応性イオンエッチング装置により、三塩化ホウ素（ＢＣｌ３）、塩素（Ｃｌ２）およびトリフルオロメタン（ＣＨＦ３）の混合ガスを用いて行われる。各エッチングガスの流量は、金属膜２２と保護膜３０の選択比を最大限にする条件（例えば、”金属膜２２：保護膜３０”＝”１０：１”）に設定される。また、エッチングの終点検出は、プラズマ発光強度の変化を検出することで行われる。なお、金属膜２２は、アンモニア過水を用いたウェットエッチングにより除去されてもよい。この後、図示しない層間絶縁膜１０６が形成され、上部電極１３に接続されるプラグが形成されることで、図３に示す構造が形成される。
【0048】
以上、図３から図６に示す実施形態においても、図１に示した実施形態と同様に、製造工程数の増加を抑えて所望のサイズのキャパシタ２０を半導体装置１００Ａに形成することができる。例えば、強誘電体キャパシタ１０の保護膜３０を絶縁膜として利用することでキャパシタ２０を形成することができ、保護膜３０とは別にキャパシタ２０の絶縁膜を形成する場合に比べて、半導体装置１００Ａの製造工程数を削減することができる。また、強誘電体キャパシタ１０の側面を覆う保護膜３０を利用してキャパシタ２０を形成できるため、下部電極１１、強誘電体膜１２および上部電極１３を汚染等から保護しつつ、所望のサイズのキャパシタ２０を形成することができる。
【0049】
図７から図１０は、別の実施形態における半導体装置の製造方法の一例を示す。図１および図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、図３に示したキャパシタ２０の電極２１がプラグ６３と同時に形成される。半導体装置のその他の構造は、図３と同様である。例えば、この実施形態の製造方法により製造される半導体装置は、強誘電体キャパシタを含むメモリセルを有する強誘電体メモリである。特に断らない限り、各要素の材質および膜厚は、図３から図６の説明と同様である。
【0050】
まず、図７（Ａ）において、キャパシタ２０を形成する領域を開口させたレジストパターンＲＥＳが形成され、レジストパターンＲＥＳをマスクとして、層間絶縁膜１０４が所定量エッチングされ、凹部１０５が形成される。次に、図７（Ｂ）において、プラグ６２、６３を形成する領域を開口させたレジストパターンＲＥＳが形成され、レジストパターンＲＥＳをマスクとして、層間絶縁膜１０４および絶縁膜２０３にスルーホールＴＨが形成される。なお、スルーホールＴＨを形成するためのエッチングは、図３の配線５２、５３が露出されたときに停止される。
【0051】
次に、図８（Ａ）において、レジストパターンＲＥＳが除去され、スルーホールＴＨと電極２１を形成する凹部１０５とを有する層間絶縁膜１０４が露出される。スルーホールＴＨは、開口部の一例である。次に、図８（Ｂ）において、図４（Ａ）と同様に、層間絶縁膜１０４上にチタン膜（Ｔｉ；１０ｎｍ）とチタンナイトライド膜（ＴｉＮ：２０ｎｍ）とタングステン膜（Ｗ；３００ｎｍ）とが順次形成される。この後、ＣＭＰにより層間絶縁膜１０４上のタングステン膜を除去して平坦化することで、プラグ６２、６３が形成され、プラグ６２、６３の形成と同時に、キャパシタ２０の電極２１が形成される。すなわち、プラグ６２、６３を形成するＣＶＤとＣＭＰとを利用して電極２１を形成することができる。プラグ６２は、第１の貫通電極の一例である。
【0052】
次に、図９（Ａ）において、図５（Ｂ）と同様に、プラグ６２上に強誘電体キャパシタ１０が形成される。次に、図９（Ｂ）において、図６（Ａ）と同様に、層間絶縁膜１０４上および強誘電体キャパシタ１０上に、保護膜３０と金属膜２２とが順次形成される。この後、図１０において、図６（Ｂ）と同様に、キャパシタ２０（図３）を形成する領域にレジストパターンＲＥＳが形成され、レジストパターンをマスクとして金属膜２２が選択的にエッチングされることで、キャパシタ２０が形成される。この後、図示しない層間絶縁膜１０６が形成され、上部電極１３に接続されるプラグが形成されることで、図３と同様の構造を有する半導体装置が製造される。
【0053】
以上、図７から図１０に示す実施形態においても、図１から図６に示した実施形態と同様の効果を得ることができる。さらに、図７から図１０に示す実施形態では、キャパシタ２０の電極２１をプラグ６２、６３と同時に形成できるため、キャパシタ２０の電極２１のみを形成するためのＰＶＤ工程を無くすことができる。この結果、図３から図６に示した実施形態に比べて、半導体装置の製造工程を簡略化することができ、半導体装置の製造コストを削減することができる。
【0054】
図１１から図１５は、別の実施形態における半導体装置の製造方法の一例を示す。図１および図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、図３に示したキャパシタ２０の電極２２が、強誘電体キャパシタ１０の上部電極１３に接続されるプラグ７２と同時に形成される。また、キャパシタ２０の電極２１は、図７から図８で説明したように、プラグ６３と同時に形成される。半導体装置のその他の構造は、図３と同様である。例えば、この実施形態の製造方法により製造される半導体装置は、強誘電体キャパシタを含むメモリセルを有する強誘電体メモリである。特に断らない限り、各要素の材質および膜厚は、図３から図６の説明と同様である。
【0055】
まず、図１１において、強誘電体キャパシタ１０および電極２１を覆って、保護膜３０が形成された後、例えば、ＣＶＤ法を使用して、保護膜３０上に層間絶縁膜１０６（Ｐ－ＴＥＯＳ；１５００ｎｍ）が形成される。この後、ＣＭＰにより層間絶縁膜１０６が平坦化される。
【0056】
次に、図１２において、キャパシタ２０を形成する領域を開口させたレジストパターンＲＥＳが形成され、レジストパターンＲＥＳをマスクとして、キャパシタ２０を形成する領域の保護膜３０が露出するまで層間絶縁膜１０６がエッチングされる。この後、レジストパターンＲＥＳは除去される。
【0057】
次に、図１３において、強誘電体キャパシタ１０に向けて開口するレジストパターンＲＥＳが形成される。そして、レジストパターンＲＥＳをマスクとして、強誘電体キャパシタ１０の上部電極１３が露出するまで層間絶縁膜１０６および保護膜３０がエッチングされ、スルーホールＴＨが形成される。この後、レジストパターンＲＥＳは除去される。
【0058】
次に、図１４において、層間絶縁膜１０６上に、ＰＶＤ法により金属膜２２（例えば、ＴｉＮ；１００ｎｍ）が形成され、さらに、ＣＶＤ法によりタングステン膜７０（３００ｎｍ）が形成される。例えば、金属膜２２は、バリアメタルとして機能する。次に、図１５において、ＣＭＰにより層間絶縁膜１０６上の金属膜２２およびタングステン膜７０を除去して平坦化することでプラグ７２が形成され、プラグ７２の形成と同時に、キャパシタ２０の電極２３が形成される。プラグ７２は、第２の貫通電極の一例である。そして、図３と同様の構造を有する半導体装置が製造される。
【0059】
以上、図１１から図１５に示す実施形態においても、図１から図１０に示した実施形態と同様の効果を得ることができる。さらに、図１１から図１５に示す実施形態では、キャパシタ２０の電極２２を、層間絶縁膜１０６に形成されるプラグ７２と同時に形成することができる。すなわち、キャパシタ２０の電極２２のみを形成するためのＰＶＤ工程やＣＶＤ工程を無くすことができる。この結果、図３から図６に示した実施形態に比べて、半導体装置の製造工程を簡略化することができ、半導体装置の製造コストを削減することができる。
【0060】
図１６は、別の実施形態における半導体装置の一例を示す。図１および図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１６は、図４から図１５と同様に、絶縁膜２０３より上側の構造を示し、図３の半導体基板１０１から層間絶縁膜１０３までの構造の記載を省略している。半導体基板１０１から層間絶縁膜１０３までの構造は、図３と同様である。
【0061】
例えば、この実施形態の半導体装置１００Ｂは、強誘電体キャパシタ１０を含むメモリセルを有する強誘電体メモリであり、複数のメモリセルを含むメモリセルアレイを有する。強誘電体キャパシタ１０の上部電極１３は、図３と同様に、プラグ７２を介してプレート線ＰＬに接続される。
【0062】
また、メモリセルアレイの周囲には、強誘電体キャパシタ１０と同じ積層構造を有する複数のダミーキャパシタ１０Ｄが形成される。例えば、ダミーキャパシタ１０Ｄの大きさは、強誘電体キャパシタ１０の大きさと同じである。ダミーキャパシタ１０Ｄは、ダミー素子の一例である。この実施形態では、ダミーキャパシタ１０Ｄが２列配置されるが、ダミーキャパシタ１０Ｄの列数は２列以外でもよい。メモリセルアレイの周囲にダミーキャパシタ１０Ｄを設けることで、例えば、露光工程におけるハレーションの影響等を低減することができ、強誘電体キャパシタ１０の形状を、メモリセルアレイの内部と外周部とで均一に形成することができる。
【0063】
図１７で説明するように、ダミーキャパシタ１０Ｄを構成する下部電極１１、強誘電体膜１２および上部電極１３の材質は、強誘電体キャパシタ１０の下部電極１１、強誘電体膜１２および上部電極１３の材質とそれぞれ同じである。また、ダミーキャパシタ１０Ｄは、強誘電体キャパシタ１０と同時に形成される。
【0064】
ダミーキャパシタ１０Ｄの下部電極１１は、プラグ６４を介して、例えば、接地線等の共通の電圧線に接続される。半導体装置１００Ｂは、強誘電体キャパシタ１０の上面および側面とダミーキャパシタ１０Ｄの上面および側面とに沿って設けられる保護膜３０を有する。また、半導体装置１００Ｂは、ダミーキャパシタ１０Ｄの形成領域に、保護膜３０を覆って設けられる金属膜２２を有する。金属膜２２は、層間絶縁膜１０６に形成されるプラグ７３を介して、例えば、電源線等の所定の電圧線に接続される。
【0065】
そして、ダミーキャパシタ１０Ｄの下部電極１１の側面と金属膜２２とに挟まれた保護膜３０によりキャパシタ２０が形成される。すなわち、この実施形態では、メモリセルアレイの周囲に配置されるダミーキャパシタ１０Ｄを利用してキャパシタ２０を形成することができる。なお、半導体装置１００Ｂは、図１６に示すキャパシタ２０以外に、図３に示した構造のキャパシタ２０を有してもよい。
【0066】
図１７から図２０は、図１６に示す半導体装置１００Ｂの製造方法の一例を示す。図１７から図２０では、上述した図４から図６と同様に、図３の絶縁膜２０３および層間絶縁膜１０４が形成された後の製造工程が示される。
【0067】
まず、図１７（Ａ）において、図５（Ｂ）と同様に、金属膜１１、強誘電体膜１２および金属膜１３が順次形成され、レジストパターンを利用して、金属膜１１、強誘電体膜１２および金属膜１３が選択的にエッチングされる。これにより、層間絶縁膜１０４上に強誘電体キャパシタ１０とダミーキャパシタ１０Ｄとが形成される。
【0068】
次に、図１７（Ｂ）において、図６（Ａ）と同様に、強誘電体キャパシタ１０およびダミーキャパシタ１０Ｄを覆って保護膜３０と金属膜２２とが順次形成される。次に、図１８において、図６（Ｂ）と同様に、ダミーキャパシタ１０Ｄの形成領域に形成した図示しないレジストパターンをマスクとして金属膜２２が選択的にエッチングされることで、キャパシタ２０が形成される。
【0069】
次に、図１９において、ダミーキャパシタ１０Ｄの少なくとも１つに向けて開口するレジストパターンＲＥＳが形成され、レジストパターンＲＥＳをマスクとして、金属膜２２が露出するまで層間絶縁膜１０６がエッチングされる。この後、レジストパターンＲＥＳは除去される。
【0070】
次に、図２０において、強誘電体キャパシタ１０に向けて開口するレジストパターンＲＥＳが形成される。次に、レジストパターンＲＥＳをマスクとして、強誘電体キャパシタ１０の上部電極１３が露出するまで層間絶縁膜１０６および保護膜３０がエッチングされ、スルーホールＴＨが形成される。この後、レジストパターンＲＥＳは除去される。この後、ＣＶＤ法によりタングステン膜７０（３００ｎｍ）が形成され、ＣＭＰにより層間絶縁膜１０６上のタングステン膜が除去されることで、プラグ７２、７３が形成され、図１６に示した構造が形成される。なお、タングステン膜７０を形成する前に、ＰＶＤ法により、層間絶縁膜１０６上にチタンナイトライド膜が形成されてもよい。
【0071】
以上、図１６から図２０に示す実施形態においても、図１から図６に示した実施形態と同様の効果を得ることができる。例えば、強誘電体キャパシタ１０の保護膜３０を絶縁膜として利用することでキャパシタ２０を形成することができ、保護膜３０とは別にキャパシタ２０の絶縁膜を形成する場合に比べて、半導体装置１００Ｂの製造工程数を削減することができる。さらに、図１６から図２０に示す実施形態では、ダミーキャパシタ１０Ｄを利用してキャパシタ２０を形成することができる。
【0072】
図２１は、別の実施形態における半導体装置の一例を示す。図１、図３および図１６と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２１に示す半導体装置１００Ｃは、図１６に示したダミーキャパシタ１０Ｄよりも面積が大きいダミーキャパシタ１０Ｅを有する。ダミーキャパシタ１０Ｅは、ダミー素子の一例である。ここで、面積は、半導体装置１００Ｃの平面視での面積であり、断面積ではない。なお、ダミーキャパシタ１０Ｅにおける図２１の奥行き方向の長さを、強誘電体キャパシタ１０の奥行き方向の長さより大きくすることで、ダミーキャパシタ１０Ｅの面積をさらに大きくしてもよい。
【0073】
なお、ダミーキャパシタ１０Ｅは、強誘電体キャパシタ１０と同じ積層構造を有するため、強誘電体キャパシタ１０と同じ製造工程を使用して形成することができる。ダミーキャパシタ１０Ｅのサイズが異なることを除き、半導体装置１００Ｃの構造は、図１６に示した半導体装置１００Ｂの構造と同様である。また、半導体装置１００Ｃの製造工程は、プラグ６４の形成数と、ダミーキャパシタ１０Ｅを形成するためのレジストパターンの形状が相違することを除き、図１７から図２０に示した製造工程と同様である。
【0074】
例えば、強誘電体キャパシタは、強誘電体膜（ＰＺＴ膜）の面積が所定以上になると、強誘電体膜にリークパスが発生する。このため、ダミーキャパシタ１０Ｅの面積を、強誘電体膜（ＰＺＴ膜）にリークパスが発生する面積以上にすることで、ダミーキャパシタ１０Ｅの電極１１、１３間を導通させることができる。すなわち、ダミーキャパシタ１０Ｅの強誘電体膜１２は、電極１１、１３間を電気的に接続するリークパスを有する。これにより、電極１１の側面だけでなく、電極１３の側面と上面とをキャパシタ２０の電極２１にすることができる。この結果、図１６のダミーキャパシタ１０Ｄに比べて、キャパシタ２０の電極２１、２２の対向面積を増加させて、キャパシタ２０の容量値を増加させることができる。
【0075】
図２２は、別の実施形態における半導体装置の一例を示す。図１および図３と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２２に示す半導体装置１００Ｄは、例えば、強誘電体キャパシタ１０を含むメモリセルを有する強誘電体メモリである。図２２は、強誘電体キャパシタ１０を含むメモリセルＭＣ（図２）と、キャパシタ２０との形成領域を示す。図２２では、半導体装置１００Ｄの配線層（絶縁膜２０２、１０３）に配線以外の要素を形成する余裕がある場合の例を示す。例えば、強誘電体メモリのメモリセルは、図２に示した１Ｔ１Ｃタイプである。強誘電体キャパシタ１０を含むメモリセル部分の断面構造は、図３と同様である。
【0076】
図２２では、層間絶縁膜１０２に形成されるプラグ４４と層間絶縁膜２０２、１０３（配線層）に形成される配線５４とを利用してキャパシタ２０が形成される。プラグ４４および配線５４は、第１の電極の一例である。例えば、プラグ４４と配線５４との周囲には、保護膜３０と金属膜２２とが順次設けられる。例えば、保護膜３０は、半導体装置１００Ｄのチップ全体に形成され、金属膜２２は、プラグ４４と配線５４とが形成される凹部１０８に形成される。
【0077】
プラグ４４と配線５４とは互いに接続され、キャパシタ２０の一方の電極として機能する。すなわち、キャパシタ２０の一方の電極は、半導体基板１０１上に突出して設けられる。プラグ４４と配線５４とにより形成されるキャパシタ２０の一方の電極は、図３に示した電極２１に対応する。
【0078】
プラグ４４は、半導体基板１０１上に形成される金属膜であるコバルトシリサイド膜２５を介して互いに接続され、さらに、凹部１０８の脇に設けられるプラグ４５、配線５５およびプラグ７４を介して、例えば、接地線等の電圧線に接続される。金属膜２２は、キャパシタ２０の他方の電極として機能し、凹部１０８の脇に設けられるプラグ７５を介して、例えば、電源線等の電圧線に接続される。なお、コバルトシリサイド膜２５は、図３に示したソース・ドレイン領域上に形成されてもよい。
【0079】
キャパシタ２０を、半導体基板１０１に沿う方向でなく、半導体基板１０１に直交する方向に立体的に形成することで、キャパシタ２０の一対の電極の対向面積を増やすことができ、小さい形成面積で大きな容量値を確保することができる。すなわち、キャパシタ２０を平面的に形成する場合に比べて、半導体基板１０１の単位面積当たりの容量値を増加させることができる。
【0080】
図２３は、図２２のプラグ４４および配線５４を半導体装置１００Ｄの上面から見た形状を示す。プラグ４４および配線５４は、半導体装置１００Ｄの平面視で、例えば蛇行する形状を有している。これにより、キャパシタ２０の一対の電極の対向面積をさらに増やすことができ、キャパシタ２０の容量値をさらに増加させることができる。
【0081】
図２４から図２６は、図２２に示す半導体装置の製造方法の一例を示す。図２４から図２６では、強誘電体キャパシタ１０が形成された工程以降の製造工程が示される。なお、プラグ４４および配線５４は、強誘電体キャパシタ１０の下部電極１１を半導体基板１０１に接続するプラグ４２の形成工程および配線５２の形成工程でそれぞれ形成される。すなわち、絶縁膜１０２にプラグ４４用のスルーホールが形成され、絶縁膜２０２、１０３に配線５４用の溝が形成され、ＣＶＤ法により、スルーホールおよび溝に導電材料であるタングステン膜が形成される。スルーホールおよび溝は、穴の一例である。
【0082】
この後、絶縁膜１０３上のタングステン膜がＣＭＰにより除去されることで、プラグ４４および配線５４が形成される。後述するように、プラグ４４および配線５４は、キャパシタ２０の一方の電極として機能する。すなわち、キャパシタ２０の一方の電極は、半導体基板１０１の上方の層間絶縁膜１０２、２０２、１０３に形成された穴または溝にタングステン等の導電体を埋め込む事により、他の貫通電極４２および配線５２の一方または両方と同時に形成される。なお、タングステン膜を形成する前に、チタン膜とチタンナイトライド膜とが順次形成されてもよい。
【0083】
まず、図２４において、図５（Ｂ）と同様に、プラグ６２上に強誘電体キャパシタ１０が形成される。次に、図２５において、凹部１０８を形成する領域が開口された図示しないレジストパターンが形成され、レジストパターンをマスクとして、絶縁膜２０１が露出するまで絶縁膜１０４、２０３、１０３、２０２、１０２がエッチングされる。なお、エッチングは、複数回に分けて行われてもよい。この後、レジストパターンＲＥＳは除去される。そして、プラグ４４と配線５４とが露出する凹部１０８が形成される。
【0084】
次に、図２６において、強誘電体キャパシタ１０の上面および側面と、層間絶縁膜１０４上と、凹部１０８の内面と、プラグ４４および配線５４の周囲とを覆って、保護膜３０と金属膜２２とが順次形成される。すなわち、保護膜３０および金属膜２２は、プラグ４４および配線５４により形成されるキャパシタ２０の一方の電極の上面および側面に沿って設けられる。
【0085】
この後、凹部１０８とその周囲とを含む領域に形成されたレジストパターンをマスクとして、金属膜２２が選択的にエッチングされることで、キャパシタ２０が形成される。この後、図２２に示した層間絶縁膜１０６が形成され、凹部１０８が層間絶縁膜１０６により埋められた後、プラグ７２、７４、７５が形成され、図２２に示した構造を有する半導体装置１００Ｄが製造される。
【0086】
なお、キャパシタ２０の一方の電極は、プラグ４４または配線５４のいずれか一方のみを使用して形成されてもよい。また、キャパシタ２０の一方の電極の形成に使用される層は、図２６に示す層に限定されず、他の層が使用されてもよい。例えば、図２２の層間絶縁膜１０６に形成されるプラグがキャパシタ２０の一方の電極の形成に使用されてもよい。
【0087】
以上、図２２から図２６に示す実施形態においても、図１から図６に示した実施形態と同様の効果を得ることができる。例えば、強誘電体キャパシタ１０の保護膜３０を絶縁膜として利用することでキャパシタ２０を形成することができ、保護膜３０とは別にキャパシタ２０の絶縁膜を形成する場合に比べて、半導体装置１００Ｄの製造工程数を削減することができる。
【0088】
また、キャパシタ２０の一方の電極（４４、５４）を、層間絶縁膜１０２、２０２、１０３に形成されるプラグ４２、４５および配線５２、５５と同時に形成することができる。すなわち、キャパシタ２０の一方の電極（４４、５４）のみを形成するためのＣＶＤ工程を無くすことができる。
【0089】
さらに、図２２から図２６に示す実施形態では、キャパシタ２０を、半導体基板１０１に直交する方向に立体的に形成し、さらに、平面視で蛇行する形状に形成することで、キャパシタ２０の一対の電極の対向面積を増やすことができる。この結果、小さい形成面積に大きな容量値を有するキャパシタ２０を形成することができる。
【0090】
図２７および図２８は、別の実施形態における半導体装置の製造方法の一例を示す。図１、図３および図２２と同様の要素については、同じ符号を付し、詳細な説明は省略する。この実施形態では、図２２に示した凹部１０８を形成する前に、図２７に示すように、強誘電体キャパシタ１０および層間絶縁膜１０４を覆って保護膜３０ａが形成される。
【0091】
次に、図２８において、図２５と同様に、凹部１０８を形成する領域が開口された図示しないレジストパターンが形成される。そして、レジストパターンをマスクとして、絶縁膜２０１が露出するまでエッチングされ、プラグ４４と配線５４とが露出する凹部１０８が形成される。この実施形態では、レジストパターンの形成時および絶縁膜２０１までのエッチング時に、強誘電体キャパシタ１０が保護膜３０ａで覆われているため、強誘電体キャパシタ１０の強誘電体膜１２等が、凹部１０８を形成する工程で汚染されることを抑止できる。
【0092】
次に、強誘電体キャパシタ１０と、層間絶縁膜１０４上と、凹部１０８の内面と、プラグ４４および配線５４の周囲とを覆って、保護膜３０ｂと金属膜２２とが順次形成される。すなわち、この実施形態では、保護膜３０ａ、３０ｂは、凹部１０８を形成する前と後とのそれぞれで形成される。その後の金属膜２２をパターニングする工程以降は、図２６の説明と同様である。そして、図２２と同様の半導体装置１００Ｄが製造される。
【0093】
以上、図２７および図２８に示す実施形態においても、図１から図６に示した実施形態および図２２から図２６に示した実施形態と同様の効果を得ることができる。さらに、図２７および図２８に示す実施形態では、凹部１０８を形成する前に強誘電体キャパシタ１０を保護膜３０ａで覆うことで、凹部１０８の形成時に強誘電体キャパシタ１０が汚染することを抑止することができる。この結果、強誘電体キャパシタ１０の特性が劣化することを抑止することができる。
【0094】
以上の図１から図２７に示す実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上方に設けられる第１の電極と、
前記半導体基板上方に設けられる第１の素子と、
前記第１の電極と前記第１の素子とを覆って設けられ、前記第１の素子を保護する電気絶縁性の保護膜と、
前記保護膜を挟んで前記第１の電極と反対側に設けられる第２の電極と、を有することを特徴とする半導体装置。
（付記２）
前記第１の素子は、前記半導体基板側から順に積層された下部電極、絶縁膜および上部電極を有すること、を特徴とする付記１に記載の半導体装置。
（付記３）
前記保護膜は、前記第１の素子の上面および側面に沿って設けられること、を特徴とする付記１または付記２に記載の半導体装置。
（付記４）
前記第１の電極は、前記第１の素子と同じ積層構造を有すること、を特徴とする付記２に記載の半導体装置。
（付記５）
前記第１の電極の面積は、前記第１の素子の面積より大きく、
前記第１の電極に含まれる絶縁膜は、前記第１の電極に含まれる下部電極と前記第１の電極に含まれる上部電極との間を電気的に接続するリークパスを有すること、を特徴とする付記４に記載の半導体装置。
（付記６）
前記半導体装置は、さらに、前記半導体基板上方に形成される絶縁膜中に設けられる貫通電極および配線を有し、
前記第１の電極は、前記貫通電極および前記配線の一方または両方と同じ構造を有すること、を特徴とする付記１ないし付記３のいずれか１項に記載の半導体装置。
（付記７）
前記第１の素子および前記第１の電極は、前記半導体基板上に形成される絶縁膜上に設けられ、
前記第１の電極の材料は、前記第１の素子を前記半導体基板に接続するために前記絶縁膜の開口部に配置される導電材料と同じであること、を特徴とする付記１ないし付記３のいずれか１項に記載の半導体装置。
（付記８）
前記第２の電極の材料は、前記第１の素子に接続するために、前記第１の素子上に設けられる絶縁膜の開口部に配置される導電材料と同じであること、を特徴とする付記１、付記２、付記３または付記７のいずれか１項に記載の半導体装置。
（付記９）
前記第１の素子は強誘電体素子であり、前記第１の電極、前記保護膜、および前記第２の電極は、容量素子を構成すること、を特徴とする付記１ないし付記８のいずれか１項に記載の半導体装置。
（付記１０）
半導体基板上方に第１の電極を形成する工程と、
前記半導体基板上方に第１の素子を形成する工程と、
前記第１の電極と前記第１の素子とを覆って電気絶縁性の保護膜を形成する工程と、
前記保護膜を挟んで前記第１の電極と反対側に第２の電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記１１）
前記第１の素子を形成する工程は、前記半導体基板側から順に下部電極、絶縁膜、および上部電極を積層する工程を含むこと、を特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記保護膜を、前記第１の素子の上面および側面に沿って形成すること、を特徴とする付記１０または付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１の電極は、前記半導体基板側から順に形成された第１の導電膜、第１の絶縁膜、および第２の導電膜をパターニングすることにより、前記下部電極、前記絶縁膜、および前記上部電極と同時に形成され、前記第１の素子と同じ積層構造を有すること、を特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４）
前記第１の電極は、前記半導体基板上方の層間絶縁膜に形成された孔または溝に導電体を埋め込むことにより、貫通電極および配線の一方または両方と同時に形成されること、を特徴とする付記１０ないし付記１２のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記保護膜は、前記第１の電極の周囲の前記層間絶縁膜を除去する前と後とにそれぞれ形成されること、を特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記第１の素子を形成する前に、前記第１の素子に接続する第１の貫通電極を前記半導体基板上の絶縁膜に形成する工程で、前記第１の貫通電極と同じ材料を用いて前記第１の電極を形成すること、を特徴とする付記１０に記載の半導体装置の製造方法。
（付記１７）
前記第１の素子に接続する第２の貫通電極を前記第１の素子上の絶縁膜に形成する工程で、前記第２の貫通電極と同じ材料を用いて前記第２の電極を形成すること、を特徴とする付記１０または付記１６に記載の半導体装置の製造方法。
（付記１）
半導体基板上方に設けられる第１の電極と、
前記半導体基板上方に設けられる第１の素子と、
前記第１の電極と前記第１の素子とを覆って設けられ、前記第１の素子を保護する電気絶縁性の保護膜と、
前記保護膜を挟んで前記第１の電極と反対側に設けられる第２の電極と、を有することを特徴とする半導体装置。
（付記２）
前記第１の素子は、前記半導体基板側から順に積層された下部電極、絶縁膜および上部電極を有すること、を特徴とする付記１に記載の半導体装置。
（付記３）
前記保護膜は、前記第１の素子の上面および側面に沿って設けられること、を特徴とする付記１または付記２に記載の半導体装置。
（付記４）
前記第１の電極は、前記第１の素子と同じ積層構造を有すること、を特徴とする付記２に記載の半導体装置。
（付記５）
前記第１の電極の面積は、前記第１の素子の面積より大きく、
前記第１の電極に含まれる絶縁膜は、前記第１の電極に含まれる下部電極と前記第１の電極に含まれる上部電極との間を電気的に接続するリークパスを有すること、を特徴とする付記４に記載の半導体装置。
（付記６）
前記半導体装置は、さらに、前記半導体基板上方に形成される絶縁膜中に設けられる貫通電極および配線を有し、
前記第１の電極は、前記貫通電極および前記配線の一方または両方と同じ構造を有すること、を特徴とする付記１ないし付記３のいずれか１項に記載の半導体装置。
（付記７）
前記第１の素子および前記第１の電極は、前記半導体基板上に形成される絶縁膜上に設けられ、
前記第１の電極の材料は、前記第１の素子を前記半導体基板に接続するために前記絶縁膜の開口部に配置される導電材料と同じであること、を特徴とする付記１ないし付記３のいずれか１項に記載の半導体装置。
（付記８）
前記第２の電極の材料は、前記第１の素子に接続するために、前記第１の素子上に設けられる絶縁膜の開口部に配置される導電材料と同じであること、を特徴とする付記１、付記２、付記３または付記７のいずれか１項に記載の半導体装置。
（付記９）
前記第１の素子は強誘電体素子であり、前記第１の電極、前記保護膜、および前記第２の電極は、容量素子を構成すること、を特徴とする付記１ないし付記８のいずれか１項に記載の半導体装置。
（付記１０）
半導体基板上方に第１の電極を形成する工程と、
前記半導体基板上方に第１の素子を形成する工程と、
前記第１の電極と前記第１の素子とを覆って電気絶縁性の保護膜を形成する工程と、
前記保護膜を挟んで前記第１の電極と反対側に第２の電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記１１）
前記第１の素子を形成する工程は、前記半導体基板側から順に下部電極、絶縁膜、および上部電極を積層する工程を含むこと、を特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記保護膜を、前記第１の素子の上面および側面に沿って形成すること、を特徴とする付記１０または付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１の電極は、前記半導体基板側から順に形成された第１の導電膜、第１の絶縁膜、および第２の導電膜をパターニングすることにより、前記下部電極、前記絶縁膜、および前記上部電極と同時に形成され、前記第１の素子と同じ積層構造を有すること、を特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４）
前記第１の電極は、前記半導体基板上方の層間絶縁膜に形成された孔または溝に導電体を埋め込むことにより、貫通電極および配線の一方または両方と同時に形成されること、を特徴とする付記１０ないし付記１２のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記保護膜は、前記第１の電極の周囲の前記層間絶縁膜を除去する前と後とにそれぞれ形成されること、を特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記第１の素子を形成する前に、前記第１の素子に接続する第１の貫通電極を前記半導体基板上の絶縁膜に形成する工程で、前記第１の貫通電極と同じ材料を用いて前記第１の電極を形成すること、を特徴とする付記１０に記載の半導体装置の製造方法。
（付記１７）
前記第１の素子に接続する第２の貫通電極を前記第１の素子上の絶縁膜に形成する工程で、前記第２の貫通電極と同じ材料を用いて前記第２の電極を形成すること、を特徴とする付記１０または付記１６に記載の半導体装置の製造方法。
【0095】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【0096】
１０ 強誘電体キャパシタ
１０Ｄ、１０Ｅ ダミーキャパシタ
１１ 下部電極
１２ 強誘電体膜
１３ 上部電極
２０ キャパシタ
２１、２２ 電極（金属膜）
２５ コバルトシリサイド膜
３０、３０ａ、３０ｂ 保護膜
４１、４２、４４、４５ プラグ
５１、５２、５３、５４、５５ 配線
６２、６３、６４ プラグ
７０ タングステン膜
７２、７３、７４、７５ プラグ
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 半導体装置
１０１ 半導体基板
１０２、１０４、１０６ 層間絶縁膜
１０５、１０８ 凹部
２０１、２０２、２０３ 絶縁膜
ＲＥＳ レジストパターン
ＴＨ スルーホール
１０Ｄ、１０Ｅ ダミーキャパシタ
１１ 下部電極
１２ 強誘電体膜
１３ 上部電極
２０ キャパシタ
２１、２２ 電極（金属膜）
２５ コバルトシリサイド膜
３０、３０ａ、３０ｂ 保護膜
４１、４２、４４、４５ プラグ
５１、５２、５３、５４、５５ 配線
６２、６３、６４ プラグ
７０ タングステン膜
７２、７３、７４、７５ プラグ
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 半導体装置
１０１ 半導体基板
１０２、１０４、１０６ 層間絶縁膜
１０５、１０８ 凹部
２０１、２０２、２０３ 絶縁膜
ＲＥＳ レジストパターン
ＴＨ スルーホール
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】