特許 7272191 液晶デバイス、波長選択光スイッチ装置、及び、液晶デバイスの画素検査方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-01

(45)【発行日】2023-05-12

(54)【発明の名称】液晶デバイス、波長選択光スイッチ装置、及び、液晶デバイスの画素検査方法

(51)【国際特許分類】

   G09G 3/36 20060101AFI20230502BHJP

   G09G 3/20 20060101ALI20230502BHJP

   G02F 1/133 20060101ALI20230502BHJP

【ＦＩ】

G09G3/36

G09G3/20 624B

G09G3/20 670Q

G09G3/20 621B

G02F1/133 550

【請求項の数】 11

(21)【出願番号】P 2019161774

(22)【出願日】2019-09-05

(65)【公開番号】P2021039294

(43)【公開日】2021-03-11

【審査請求日】2022-04-28

(73)【特許権者】

【識別番号】308036402

【氏名又は名称】株式会社ＪＶＣケンウッド

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】岩佐 隆行

【審査官】西島 篤宏

(56)【参考文献】

【文献】特開２０１１－０１７８７７（ＪＰ，Ａ）

【文献】特開２０１２－１９８３６２（ＪＰ，Ａ）

【文献】特開２０１３－０６１４３５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／００ － ３／３８

Ｇ０２Ｆ １／１３３

(57)【特許請求の範囲】

【請求項1】

行列状に設けられた複数の画素と、
前記複数の画素の各列に対応して設けられた複数の第１データ線と、
前記複数の画素の各列に対応して設けられた複数の第２データ線と、
前記複数の第１データ線のそれぞれと第１外部端子との間のオンオフを切り替えるとともに、前記複数の第２データ線のそれぞれと第２外部端子との間のオンオフを切り替える、スイッチ回路と、
を備え、
前記複数の画素は、同じ列の隣接する２つの画素である第１画素及び第２画素を一対の画素対として複数対の画素対を構成し、
各画素対において、
前記第１画素は、
前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、
前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、
第１画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第１液晶表示素子と、
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第１画素駆動電極に印可するか否かを制御する、第１極性切り替えスイッチと、
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を、前記第１極性切り替えスイッチを介して前記第１画素駆動電極に出力する第１ソースフォロワバッファと、
前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を、前記第１極性切り替えスイッチを介して前記第１画素駆動電極に出力する第２ソースフォロワバッファと、
前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第１スイッチトランジスタと、
を有し、
前記第２画素は、
前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第３サンプルホールド回路と、
前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第４サンプルホールド回路と、
第２画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第２液晶表示素子と、
前記第３サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第４サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第２画素駆動電極に印可するか否かを制御する、第２極性切り替えスイッチと、
前記第３サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を、前記第２極性切り替えスイッチを介して前記第２画素駆動電極に出力する第３ソースフォロワバッファと、
前記第４サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を、前記第２極性切り替えスイッチを介して前記第２画素駆動電極に出力する第４ソースフォロワバッファと、
前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第２スイッチトランジスタと、
を有し、
各画素対において、前記第１画素の前記第１スイッチトランジスタ及び前記第２画素の前記第２スイッチトランジスタは、共通の制御信号線を伝搬する制御信号によってオンオフの制御が行われるように構成されている、
液晶デバイス。

【請求項2】

奇数列に設けられた各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
偶数列に設けられた各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記スイッチ回路は、奇数列に設けられた検査対象の前記画素から前記対応する第１データ線に読み出された画素駆動電圧を前記第１外部端子に出力するとともに、偶数列に設けられた検査対象の前記画素から前記対応する第２データ線に読み出された画素駆動電圧を前記第２外部端子に出力するように構成されている、
請求項１に記載の液晶デバイス。

【請求項3】

各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記スイッチ回路は、検査対象の前記第１画素から前記対応する第１データ線に読み出された画素駆動電圧を前記第１外部端子に出力するとともに、検査対象の前記第２画素から前記対応する第２データ線に読み出された画素駆動電圧を前記第２外部端子に出力するように構成されている、
請求項１に記載の液晶デバイス。

【請求項4】

各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記液晶デバイスは、
検査対象の複数の前記第１画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、検査対象の複数の前記第２画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプをさらに備えた、
請求項１に記載の液晶デバイス。

【請求項5】

各画素対において、
前記第１画素は、
前記第１サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、正極性の画素駆動電圧として前記対応する第１データ線に対して出力するか否かを切り替える前記第１スイッチトランジスタと、
前記第２サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、負極性の画素駆動電圧として前記対応する第２データ線に対して出力するか否かを切り替える第３スイッチトランジスタと、
を備え、
前記第２画素は、
前記第３サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、正極性の画素駆動電圧として前記対応する第１データ線に対して出力するか否かを切り替える前記第２スイッチトランジスタと、
前記第４サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、負極性の画素駆動電圧として前記対応する第２データ線に対して出力するか否かを切り替える第４スイッチトランジスタと、
を備え、
前記液晶デバイスは、
検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する複数のセンスアンプをさらに備えた、
請求項１に記載の液晶デバイス。

【請求項6】

入力ポートと、
一又は複数の出力ポートと、
前記入力ポートに入射された光信号を偏向して前記一又は複数の出力ポートのうち選択された何れかの出力ポートから出射する、複数の画素を有する請求項１～５の何れか一項に記載の液晶デバイスによって構成された空間光変調器と、
を備えた、波長選択光スイッチ装置。

【請求項7】

行列状に設けられた複数の画素と、
前記複数の画素の各列に対応して設けられた複数の第１データ線と、
前記複数の画素の各列に対応して設けられた複数の第２データ線と、
前記複数の第１データ線のそれぞれと第１外部端子との間のオンオフを切り替えるとともに、前記複数の第２データ線のそれぞれと第２外部端子との間のオンオフを切り替える、スイッチ回路と、
を備え、
前記複数の画素は、同じ列の隣接する２つの画素である第１画素及び第２画素を一対の画素対として複数対の画素対を構成し、
各画素対において、
前記第１画素は、
前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、
前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、
第１画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第１液晶表示素子と、
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第１画素駆動電極に印可するか否かを制御する、第１極性切り替えスイッチと、
前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を、前記第１極性切り替えスイッチを介して前記第１画素駆動電極に出力する第１ソースフォロワバッファと、
前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を、前記第１極性切り替えスイッチを介して前記第１画素駆動電極に出力する第２ソースフォロワバッファと、
前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第１スイッチトランジスタと、
を有し、
前記第２画素は、
前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第３サンプルホールド回路と、
前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第４サンプルホールド回路と、
第２画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第２液晶表示素子と、
前記第３サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第４サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第２画素駆動電極に印可するか否かを制御する、第２極性切り替えスイッチと、
前記第３サンプルホールド回路にホールドされた前記正極性の映像信号の電圧を、前記第２極性切り替えスイッチを介して前記第２画素駆動電極に出力する第３ソースフォロワバッファと、
前記第４サンプルホールド回路にホールドされた前記負極性の映像信号の電圧を、前記第２極性切り替えスイッチを介して前記第２画素駆動電極に出力する第４ソースフォロワバッファと、
前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第２スイッチトランジスタと、
を有し、
各画素対において、前記第１画素の前記第１スイッチトランジスタ及び前記第２画素の前記第２スイッチトランジスタは、共通の制御信号線を伝搬する制御信号によってオンオフの制御が行われるように構成されている、
液晶デバイスの画素検査方法であって、
検査対象の前記画素対において、
前記第１画素の第１スイッチトランジスタ及び前記第２画素の第２スイッチトランジスタを何れもオンし、
前記第１サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出して、その読み出された電圧から故障の有無を検出し、
前記第２サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出して、その読み出された電圧から故障の有無を検出し、
前記第３サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出して、その読み出された電圧から故障の有無を検出し、
前記第４サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出して、その読み出された電圧から故障の有無を検出する、
液晶デバイスの画素検査方法。

【請求項8】

奇数列に設けられた各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
偶数列に設けられた各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記スイッチ回路を用いて、奇数列に設けられた検査対象の前記画素から前記対応する第１データ線に読み出された画素駆動電圧を前記第１外部端子に出力するとともに、偶数列に設けられた検査対象の前記画素から前記対応する第２データ線に読み出された画素駆動電圧を前記第２外部端子に出力する、
請求項７に記載の液晶デバイスの画素検査方法。

【請求項9】

各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記スイッチ回路を用いて、検査対象の前記第１画素から前記対応する第１データ線に読み出された画素駆動電圧を前記第１外部端子に出力するとともに、検査対象の前記第２画素から前記対応する第２データ線に読み出された画素駆動電圧を前記第２外部端子に出力する、
請求項７に記載の液晶デバイスの画素検査方法。

【請求項10】

各画素対において、
前記第１画素の前記第１スイッチトランジスタは、前記第１画素駆動電極と、前記対応する第１データ線と、の間に設けられ、
前記第２画素の前記第２スイッチトランジスタは、前記第２画素駆動電極と、前記対応する第２データ線と、の間に設けられ、
前記液晶デバイスは、
複数のセンスアンプをさらに備え、
前記複数のセンスアンプを用いて、検査対象の複数の前記第１画素から前記複数の第１データ線のそれぞれに読み出された複数の画素駆動電圧と、検査対象の複数の前記第２画素から前記複数の第２データ線のそれぞれに読み出された複数の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する、
請求項７に記載の液晶デバイスの画素検査方法。

【請求項11】

各画素対において、
前記第１画素は、
前記第１サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、正極性の画素駆動電圧として前記対応する第１データ線に対して出力するか否かを切り替える前記第１スイッチトランジスタと、
前記第２サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、負極性の画素駆動電圧として前記対応する第２データ線に対して出力するか否かを切り替える第３スイッチトランジスタと、
を備え、
前記第２画素は、
前記第３サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、正極性の画素駆動電圧として前記対応する第１データ線に対して出力するか否かを切り替える前記第２スイッチトランジスタと、
前記第４サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、負極性の画素駆動電圧として前記対応する第２データ線に対して出力するか否かを切り替える第４スイッチトランジスタと、
を備え、
前記液晶デバイスは、
複数のセンスアンプをさらに備え、
前記複数のセンスアンプを用いて、前記検査対象の行の複数の前記画素から前記複数の第１データ線のそれぞれに読み出された複数の正極性の画素駆動電圧と、検査対象の行の複数の前記画素から前記複数の第２データ線のそれぞれに読み出された複数の負極性の画素駆動電圧と、の間のそれぞれの電位差を増幅して、複数の検出信号として出力する、
請求項７に記載の液晶デバイスの画素検査方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶デバイス、波長選択光スイッチ装置、及び、液晶デバイスの画素検査方法に関し、回路規模の増大を抑制しつつ画素の検査を実行するのに適した液晶デバイス、波長選択光スイッチ装置、及び、液晶デバイスの画素検査方法に関する。

【背景技術】

【0002】

特許文献１に開示された液晶表示装置は、マトリクス状に配置された複数の画素と、複数の画素の各列に対応して設けられた複数組のデータ線と、複数の画素の各行に対応して設けられた複数のゲート線と、複数組のデータ線に対して組単位で順番に正極性及び負極性の映像信号を供給するための複数のスイッチと、複数のスイッチ及び複数のゲート線を駆動する駆動手段と、を備える。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００９－２２３２８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、液晶表示装置には、信頼性向上のため、例えば製品出荷前に画素に欠陥や特性劣化がないかを検査することが求められている。

【0005】

しかしながら、特許文献１には、画素の検査方法についての具体的な内容が開示されていない。そのため、特許文献１に開示された液晶表示装置に、画素を検査するための検査回路を組み込もうとすると、画素の検査に用いられる制御信号線の増加によって、配線が混雑してしまう。この配線混雑を避けるために配線間隔を十分に大きくすると、画素ピッチが大きくなり、結果的に回路規模が増大してしまうという課題があった。

【0006】

本発明は以上の点に鑑みなされたもので、回路規模の増大を抑制しつつ画素の検査を実行するのに適した液晶デバイス、波長選択光スイッチ装置、及び、液晶デバイスの画素検査方法を提供することを目的する。

【課題を解決するための手段】

【0007】

本発明の一態様にかかる液晶デバイスは、行列状に設けられた複数の画素と、前記複数の画素の各列に対応して設けられた複数の第１データ線と、前記複数の画素の各列に対応して設けられた複数の第２データ線と、前記複数の第１データ線のそれぞれと第１外部端子との間のオンオフを切り替えるとともに、前記複数の第２データ線のそれぞれと第２外部端子との間のオンオフを切り替える、スイッチ回路と、を備え、前記複数の画素は、同じ列かつ隣接する２つの画素である第１画素及び第２画素を一対の画素対として複数対の画素対を構成し、各画素対において、前記第１画素は、前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、第１画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第１液晶表示素子と、前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第１画素駆動電極に印可するか否かを制御する、第１極性切り替えスイッチと、前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第１スイッチトランジスタと、を有し、前記第２画素は、前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第３サンプルホールド回路と、前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第４サンプルホールド回路と、第２画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第２液晶表示素子と、前記第３サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第４サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第２画素駆動電極に印可するか否かを制御する、第２極性切り替えスイッチと、前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第２スイッチトランジスタと、を有し、各画素対において、前記第１画素の前記第１スイッチトランジスタ及び前記第２画素の前記第２スイッチトランジスタは、共通の制御信号によってオンオフの制御が行われるように構成されている。

【0008】

本発明の一態様にかかる液晶デバイスの画素検査方法は、行列状に設けられた複数の画素と、前記複数の画素の各列に対応して設けられた複数の第１データ線と、前記複数の画素の各列に対応して設けられた複数の第２データ線と、前記複数の第１データ線のそれぞれと第１外部端子との間のオンオフを切り替えるとともに、前記複数の第２データ線のそれぞれと第２外部端子との間のオンオフを切り替える、スイッチ回路と、を備え、前記複数の画素は、同じ列かつ隣接する２つの画素である第１画素及び第２画素を一対の画素対として複数対の画素対を構成し、各画素対において、前記第１画素は、前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第１サンプルホールド回路と、前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第２サンプルホールド回路と、第１画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第１液晶表示素子と、前記第１サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第２サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第１画素駆動電極に印可するか否かを制御する、第１極性切り替えスイッチと、前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第１スイッチトランジスタと、を有し、前記第２画素は、前記第１外部端子から前記スイッチ回路を介して対応する前記第１データ線に供給された正極性の映像信号をサンプリングしてホールドする第３サンプルホールド回路と、前記第２外部端子から前記スイッチ回路を介して対応する前記第２データ線に供給された負極性の映像信号をサンプリングしてホールドする第４サンプルホールド回路と、第２画素駆動電極、共通電極、及び、それらの間に封入された液晶によって構成された第２液晶表示素子と、前記第３サンプルホールド回路にホールドされた前記正極性の映像信号の電圧、及び、前記第４サンプルホールド回路にホールドされた前記負極性の映像信号の電圧、の何れかを選択して、前記第２画素駆動電極に印可するか否かを制御する、第２極性切り替えスイッチと、前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、画素駆動電圧として前記対応する第１データ線又は前記対応する第２データ線に対して出力するか否かを切り替える第２スイッチトランジスタと、を有し、各画素対において、前記第１画素の前記第１スイッチトランジスタ及び前記第２画素の前記第２スイッチトランジスタは、共通の制御信号によってオンオフの制御が行われるように構成されている、液晶デバイスの画素検査方法であって、検査対象の前記画素対において、前記第１画素の第１スイッチトランジスタ及び前記第２画素の第２スイッチトランジスタを何れもオンし、前記第１サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出し、前記第２サンプルホールド回路から前記第１極性切り替えスイッチを介して前記第１画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出し、前記第３サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出し、前記第４サンプルホールド回路から前記第２極性切り替えスイッチを介して前記第２画素駆動電極に印可された電圧を、前記対応する第１データ線又は前記対応する第２データ線に読み出し、前記第１画素及び前記第２画素のそれぞれから前記対応する第１データ線又は前記対応する第２データ線に読み出された電圧に基づいて、検査対象の前記画素対の故障の有無を検出する。

【発明の効果】

【0009】

本発明によれば、回路規模の増大を抑制しつつ画素の検査を実行することが可能な液晶デバイス、波長選択光スイッチ装置、及び、液晶デバイスの画素検査方法を提供することができる。

【図面の簡単な説明】

【0010】

【図1】構想段階の液晶表示装置の構成例を示す図である。

【図2】図１に示す液晶表示装置に設けられた水平ドライバ及びアナログスイッチ部をより詳細に示す図である。

【図3】図１に示す液晶表示装置に設けられた画素の具体的な構成例を示す図である。

【図4】図１に示す液晶表示装置による画素の駆動方法を説明するためのタイミングチャートである。

【図5】画素に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。

【図6】図１に示す液晶表示装置の画像表示モードでの動作を示すタイミングチャートである。

【図7】実施の形態１にかかる液晶表示装置の構成例を示す図である。

【図8】図７に示す液晶表示装置に設けられた画素の具体的な構成例を示す図である。

【図9】図７に示す液晶表示装置の画素検査モードでの動作を示すタイミングチャートである。

【図10】図７に示す液晶表示装置の第１の変形例に設けられた一部の画素、水平ドライバ、及び、アナログスイッチ部を示す図である。

【図11】図７に示す液晶表示装置の第２の変形例に設けられた一部の画素、水平ドライバ、及び、アナログスイッチ部を示す図である。

【図12】図７に示す液晶表示装置の第３の変形例に設けられた画素の具体的な構成例を示す図である。

【図13】図７に示す液晶表示装置の第４の変形例の画素検査モードでの動作を示すタイミングチャートである。

【図14】実施の形態２にかかる液晶表示装置の構成例を示す図である。

【図15】図１４に示す液晶表示装置に設けられた画素及びその周辺回路の具体的な構成例を示す図である。

【図16】図１４に示す液晶表示装置に設けられたスイッチ部、センスアンプ部、及び、ラッチ部をより詳細に示す図である。

【図17】図１４に示す液晶表示装置の画素検査モードでの動作を示すタイミングチャートである。

【発明を実施するための形態】

【0011】

＜発明者による事前検討＞
実施の形態１にかかる液晶表示装置について説明する前に、本発明者が事前検討した内容について説明する。

【0012】

（構想段階の液晶表示装置５０の構成）
図１は、構想段階のアクティブマトリクス型の液晶表示装置（液晶デバイス）５０の構成例を示す図である。図１に示すように、液晶表示装置５０は、画像表示部５１と、タイミング発生器１３と、極性切り替え制御回路１４と、垂直シフトレジスタ＆レベルシフタ１５と、水平ドライバ１６と、アナログスイッチ部（スイッチ回路）１７と、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎ、ＡＤＢ１～ＡＤＢｎと、を備える。水平ドライバ１６は、アナログスイッチ部１７とともにデータ線駆動回路を構成しており、シフトレジスタ回路１６１と、１ラインラッチ回路１６２と、コンパレータ部１６３と、階調カウンタ１６４と、を有する。なお、図１には、通常動作時に液晶表示装置５０に接続されるランプ信号発生器４０も示されている。

【0013】

図２は、液晶表示装置５０に設けられた水平ドライバ１６及びアナログスイッチ部１７をより詳細に示す図である。コンパレータ部１６３は、ｍ（ｍは２以上の整数）列の画素５２に対応するｍ個のコンパレータ１６３＿１～１６３＿ｍを備える。アナログスイッチ部１７は、ｍ列の画素５２に対応するｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－を備える。

【0014】

画像表示部５１の画素配置領域には、水平方向（Ｘ軸方向）に延びるｎ行（ｎは２以上の整数）の行走査線Ｇ１～Ｇｎ及びｎ行の読み出し用スイッチ選択線ＴＧ１～ＴＧｎと、垂直方向（Ｙ軸方向）に延びるｍ列のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－の組と、が配線されている。また、画像表示部５１の画素配置領域には、ゲート制御信号線Ｓ＋，Ｓ－、及び、ゲート制御信号線Ｂが配線されている。

【0015】

画像表示部５１は、規則的に配置された複数の画素５２を有する。ここで、複数の画素５２は、水平方向（Ｘ軸方向）に延びるｎ行の行走査線Ｇ１～Ｇｎと、垂直方向（Ｙ軸方向）に延びるｍ組のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－と、が交差する合計ｎ×ｍ個の交差部に二次元マトリクス状に配置されている。

【0016】

行走査線Ｇｊ（ｊは１～ｎの任意の整数）、及び、読み出し用スイッチ選択線ＴＧｊは、ｊ行目に配置されたｍ個の画素５２のそれぞれに共通に接続されている。また、データ線Ｄｉ＋，Ｄｉ－（ｉは１～ｍの任意の整数）は、ｉ列目に配置されたｎ個の画素５２のそれぞれに共通に接続されている。さらに、ゲート制御信号線Ｓ＋，Ｓ－、及び、ゲート制御信号線Ｂは、何れも、全ての画素５２に共通に接続されている。ただし、ゲート制御信号線Ｓ＋，Ｓ－、及び、ゲート制御信号線Ｂは、何れも、行毎に個別に設けられても良い。

【0017】

極性切り替え制御回路１４は、タイミング発生器１３によって生成されたタイミング信号に基づいて、ゲート制御信号線Ｓ＋に対して正極性用のゲート制御信号（以下、ゲート制御信号Ｓ＋と称す）を出力し、ゲート制御信号線Ｓ－に対して負極性用ゲート制御信号（以下、ゲート制御信号Ｓ－と称す）を出力し、さらに、ゲート制御信号線Ｂに対してゲート制御信号（以下、ゲート制御信号Ｂと称す）を出力する。

【0018】

垂直シフトレジスタ＆レベルシフタ１５は、ｎ行の走査パルスを１行目からｎ行目にかけて１行ずつ順番に１水平走査期間ＨＳＴの周期で出力する。ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力するか否かを制御する。ＡＮＤ回路ＡＤＢ１～ＡＤＢｎは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力するか否かを制御する。

【0019】

例えば、画素５２に映像信号が書き込まれる動作（画像書き込み動作）の場合、外部からＨレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力する。他方、ＡＮＤ回路ＡＤＢ１～ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力しない。そのため、読み出し用スイッチ選択線ＴＧ１～ＴＧｎは何れもＬレベルに固定される。

【0020】

それに対し、画素５２に書き込まれた映像信号が読み出される動作（画像読み出し動作）の場合、外部からＬレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＢ１～ＡＤＢｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｎに出力する。他方、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力しない。そのため、行走査線Ｇ１～Ｇｎは何れもＬレベルに固定される。

【0021】

（画素５２の具体的な構成例）
図３は、画素５２の具体的な構成例を示す図である。ここでは、ｎ行×ｍ列の画素５２のうちｊ行目かつｉ列目に設けられた画素５２について説明する。

【0022】

図３に示すように、画素５２は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ９と、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８と、を有する。

【0023】

トランジスタＴｒ１及び保持容量Ｃｓ１は、データ線Ｄｉ＋を介して供給される正極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ１では、ソースがデータ線対の一方のデータ線Ｄｉ＋に接続され、ドレインがトランジスタＴｒ３のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ１は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設けられている。

【0024】

トランジスタＴｒ２及び保持容量Ｃｓ２は、データ線Ｄｉ－を介して供給される負極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ２では、ソースがデータ線対の他方のデータ線Ｄｉ－に接続され、ドレインがトランジスタＴｒ４のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ２は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設けられている。なお、保持容量Ｃｓ１，Ｃｓ２は、互いに独立して設けられ、それぞれ正極性及び負極性の映像信号を並列的に保持する。

【0025】

トランジスタＴｒ３，Ｔｒ７は、保持容量Ｃｓ１に保持された電圧を出力するソースフォロワバッファ（インピーダンス変換用バッファ）を構成している。具体的には、ソースフォロワのトランジスタＴｒ３では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮａに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタＴｒ７では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮａに接続され、ゲートがゲート制御信号線Ｂに接続されている。

【0026】

トランジスタＴｒ４，Ｔｒ８は、保持容量Ｃｓ２に保持された電圧を出力するソースフォロワバッファを構成している。具体的には、ソースフォロワのトランジスタＴｒ４では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮｂに接続されている。バイアス制御可能な定電流負荷として用いられるトランジスタＴｒ８では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮｂに接続され、ゲートがゲート制御信号線Ｂに接続されている。

【0027】

トランジスタＴｒ５，Ｔｒ６は、極性切り替えスイッチを構成している。具体的には、トランジスタＴｒ５では、ソースがノードＮａに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の一方のゲート制御信号線Ｓ＋に接続されている。トランジスタＴｒ６では、ソースがノードＮｂに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の他方のゲート制御信号線Ｓ－に接続されている。

【0028】

液晶表示素子ＬＣは、光反射特性を有する画素駆動電極（反射電極）ＰＥと、画素駆動電極と離間対向配置され光透過性を有する共通電極ＣＥと、これらの間の空間領域に充填封入された液晶ＬＣＭと、によって構成される。共通電極ＣＥには、共通電圧Ｖｃｏｍが印加されている。トランジスタ（スイッチトランジスタ）Ｔｒ９は、画素駆動電極ＰＥとデータ線Ｄｉ＋との間に設けられ、読み出し用スイッチ選択線ＴＧｊによってオンオフを切り替える。

【0029】

データ線対Ｄｉ＋，Ｄｉ－には、アナログスイッチ部１７によってサンプリングされた互いに極性の異なる映像信号が供給される。ここで、垂直シフトレジスタ＆レベルシフタ１５から出力された走査パルスが行走査線Ｇｊに供給されると、トランジスタＴｒ１，Ｔｒ２は同時にオン状態となる。それにより、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。

【0030】

なお、正極側及び負極側のそれぞれのソースフォロワバッファの入力抵抗はほぼ無限大である。したがって、保持容量Ｃｓ１，Ｃｓ２のそれぞれに蓄積された電荷は、リークすることなく、１垂直走査期間が経過して新たな映像信号が書き込まれるまで保持される。

【0031】

極性切り替えスイッチを構成するトランジスタＴｒ５，Ｔｒ６は、ゲート制御信号Ｓ＋，Ｓ－に応じてオンオフを切り替えることにより、正極側のソースフォロワバッファの出力電圧（正極性の映像信号の電圧）と、負極側のソースフォロワバッファの出力電圧（負極性の映像信号の電圧）と、を交互に選択して画素駆動電極ＰＥに対して出力する。これにより、画素駆動電極ＰＥには、周期的に極性反転する映像信号の電圧が印加される。このように、この液晶表示装置は、画素自体に極性反転機能を有しているため、各画素において、画素駆動電極ＰＥに供給される映像信号の電圧の極性を高速に切り替えることにより、垂直走査周波数に依らず、高い周波数での交流駆動が可能となる。

【0032】

（画素５２の交流駆動方法の説明）
図４は、液晶表示装置５０による画素５２の交流駆動方法を説明するためのタイミングチャートである。ここでは、ｎ行×ｍ列の画素５２のうちｊ行目かつｉ列目に設けられた画素５２の交流駆動方法について説明する。

【0033】

なお、図４において、ＶＳＴは、映像信号の垂直走査の基準となる垂直同期信号を表している。Ｂは、２種類のソースフォロワバッファの定電流負荷として用いられるトランジスタＴｒ７，Ｔｒ８のそれぞれのゲートに供給されるゲート制御信号を表している。Ｓ＋は、極性切り替えスイッチに設けられた正極側のトランジスタＴｒ５のゲートに供給されるゲート制御信号を表している。Ｓ－は、極性切り替えスイッチに設けられた負極側のトランジスタＴｒ６のゲートに供給されるゲート制御信号を表している。ＶＰＥは、画素駆動電極ＰＥに印加される電圧を表している。Ｖｃｏｍは、共通電極ＣＥに印加される電圧を表している。ＶＬＣは、液晶ＬＣＭに印加される交流電圧を表している。

【0034】

また、図５は、画素５２に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。図５の例では、正極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表している。それに対し、負極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表している。ただし、正極性映像信号は、電圧レベルが最小のときに白レベルを表し、電圧レベルが最大のときに黒レベルを表すようにしてもよい。また、負極性映像信号は、電圧レベルが最小のときに黒レベルを表し、電圧レベルが最大のときに白レベルを表すようにしてもよい。なお、図中の一点鎖線は、正極性映像信号及び負極性映像信号の反転中心を示している。

【0035】

画素５２において、トランジスタＴｒ９は、読み出し用スイッチ選択線ＴＧｊがＬレベルに固定されているためオフ状態を維持する。他方、トランジスタＴｒ１，Ｔｒ２は、行走査線Ｇｊに走査パルスが供給された場合に一時的にオンする。トランジスタＴｒ１，Ｔｒ２がオンした場合、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。

【0036】

図４に示すように、ゲート制御信号Ｓ＋がＨレベルを示す期間、正極側のトランジスタＴｒ５がオンする。このとき、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ７がオンするため、正極性側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ８がオンするため、負極性側のソースフォロワバッファもアクティブになる。しかしながら、負極性側のトランジスタＴｒ６がオフしているため、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電されることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号ＢをＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ＋をＨレベルからＬレベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には正極性の駆動電圧が保持される。

【0037】

一方、ゲート制御信号Ｓ－がＨレベルを示す期間、負極側のトランジスタＴｒ６がオンする。このとき、ゲート制御信号ＢをＬレベルにすることにより、負極側のトランジスタＴｒ８がオンするため、負極側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電される。なお、ゲート制御信号ＢをＬレベルにすることにより、トランジスタＴｒ７がオンするため、正極性側のソースフォロワバッファもアクティブになる。しかしながら、正極性側のトランジスタＴｒ５がオフしているため、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電されることはない。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号ＢをＬレベルからＨレベルに切り替えるとともに、ゲート制御信号Ｓ－をＨレベルからＬレベルに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には負極性の駆動電圧が保持される。

【0038】

上述の正極側及び負極側のそれぞれの動作を交互に繰り返すことにより、画素駆動電極ＰＥには、正極性及び負極性のそれぞれの映像信号の電圧を用いて交流化された駆動電圧ＶＰＥが印加されることになる。

【0039】

なお、保持容量Ｃｓ１，Ｃｓ２に保持された電荷を直接に画素駆動電極ＰＥに転送するのではなく、ソースフォロワバッファを介して転送しているため、画素駆動電極ＰＥにおいて正極性及び負極性の映像信号の電圧の充放電を繰り返し行った場合でも、電荷を中和させることなく、電圧レベルの減衰しない画素駆動を実現することができる。

【0040】

また、図４に示すように、画素駆動電極ＰＥへの印加電圧ＶＰＥの電圧レベルの切り替わりに同期して、共通電極ＣＥへの印加電圧Ｖｃｏｍの電圧レベルを、印加電圧ＶＰＥとは逆のレベルに切り替えている。なお、共通電極ＣＥへの印加電圧Ｖｃｏｍは、画素駆動電極ＰＥへの印加電圧ＶＰＥの反転基準電圧とほぼ等しい電圧を反転基準にしている。

【0041】

ここで、液晶ＬＣＭに印加される実質的な交流電圧ＶＬＣは、画素駆動電極ＰＥへの印加電圧ＶＰＥと、共通電極ＣＥへの印加電圧Ｖｃｏｍと、の差電圧であるから、液晶ＬＣＭには、直流成分を含まない交流電圧ＶＬＣが印加されることとなる。このように、共通電極ＣＥへの印加電圧Ｖｃｏｍを画素駆動電極ＰＥへの印加電圧ＶＰＥと逆相で切り替えることにより、画素駆動電極ＰＥに印加すべき電圧の振幅を小さくすることができるため、画素の回路部分を構成するトランジスタの耐圧及び消費電力を低減することができる。

【0042】

なお、仮に１画素当たりのソースフォロワバッファに定常的に流れる電流が１μＡの微少電流である場合でも、液晶表示装置の全画素に定常的に流れる電流は無視できないほどに大きな電流になる可能性がある。例えば、フルハイビジョン２００万画素の液晶表示装置では、消費電流が２Ａに達してしまう可能性がある。そこで、画素５２では、定電流負荷として用いられるトランジスタＴｒ７，Ｔｒ８を、常時オンにはせず、それぞれ正極側及び負極側のトランジスタＴｒ５，Ｔｒ６がオンしている期間のうちの限られた期間のみオンしている。それにより、一方のソースフォロワバッファを動作させている場合には、他方のソースフォロワバッファの動作を停止させることができるため、消費電流の増大を抑制することができる。

【0043】

液晶表示素子ＬＣの交流駆動周波数は、垂直走査周波数に依らず、画素自身の反転制御周期を調整することで自由に調整することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚであって、フルハイビジョンの垂直周期走査線数ｎが１１２５ラインであるとする。また、各画素における極性切り替えを１５ライン期間程度の周期で行うものとする。換言すると、各画素における極性切り替え１周期当たりのライン数ｒを３０ラインとする。この場合、液晶の交流駆動周波数は、６０Ｈｚ×１１２５／（１５×２）＝２．２５ｋＨｚとなる。つまり、液晶表示装置５０は、液晶の交流駆動周波数を飛躍的に高めることができる。それにより、液晶の交流駆動周波数が低い場合に問題となっていた液晶画面に表示される映像の信頼性、安定性、表示品質を大幅に向上させることができる。

【0044】

続いて、液晶表示装置５０の各動作モードでの動作について説明する。

【0045】

（画像表示モードでの液晶表示装置５０の動作）
まず、液晶表示装置５０の画像表示モードでの動作について、図６を用いて説明する。図６は、液晶表示装置５０の画像表示モードでの動作を示すタイミングチャートである。

【0046】

図６に示すように、水平同期信号ＨＳＴのパルス信号が供給されると、シフトレジスタ回路１６１は、クロック信号ＨＣＫに同期して、Ｎ（Ｎは２以上の整数）ビット幅の映像信号をｍ列分、逐次取り込む。１ラインラッチ回路１６２は、シフトレジスタ回路１６１に取り込まれたｍ列分の映像信号を、トリガ信号ＲＥＧ＿Ｓが一時的にアクティブになったタイミングで一斉に出力する。

【0047】

階調カウンタ１６４は、クロック信号ＣＮＴ＿ＣＫの立ち上がり回数をカウントし、そのカウント値に応じた階調レベルの階調信号Ｃｏｕｔを出力する。ここで、階調カウンタ１６４は、１水平走査期間の開始時（水平同期信号ＨＳＴの立ち上がり時）には最小レベルの階調信号Ｃｏｕｔを出力し、カウント値の上昇に伴って階調信号Ｃｏｕｔの階調レベルを増加させ、１水平走査期間の終了時（水平同期信号ＨＳＴの次の立ち上がり直前）には最大レベルの階調信号Ｃｏｕｔを出力する。なお、階調カウンタ１６４によるカウント値は、例えば水平同期信号ＨＳＴの立ち上がりに応じてリセット信号ＣＮＴ＿Ｒがアクティブになることによって“０”に初期化される。

【0048】

コンパレータ部１６３に設けられたｍ列のコンパレータ１６３＿１～１６３＿ｍは、クロック信号ＣＭＰ＿ＣＫに同期して動作し、階調カウンタ１６４から出力された階調信号Ｃｏｕｔが１ラインラッチ回路１６２から一斉に出力されたｍ列の映像信号（ラインデータ）のそれぞれと一致したタイミングで、一致信号Ｐ１～Ｐｍをアクティブ（例えばＬレベル）にする。

【0049】

アナログスイッチ部１７に設けられたｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－のうち、正極性側のスイッチ素子ＳＷ１＋～ＳＷｍ＋は、それぞれ、データ線Ｄ１＋～Ｄｍ＋と、共通配線Ｄｃｏｍ＋と、の間に設けられている。また、負極性側のスイッチ素子ＳＷ１－～ＳＷｍ－は、それぞれ、データ線Ｄ１－～Ｄｍ－と、共通配線Ｄｃｏｍ－と、の間に設けられている。ｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、それぞれ、コンパレータ１６３＿１～１６３＿ｍからの一致信号Ｐ１～Ｐｍによってオンオフを切り替える。

【0050】

なお、共通配線Ｄｃｏｍ＋には、ランプ信号発生器４０から出力された正極性用のランプ信号である基準ランプ電圧Ｒｅｆ＿Ｒ＋が外部端子（第１外部端子）を介して供給されている。また、共通配線Ｄｃｏｍ－には、ランプ信号発生器４０から出力された負極性用のランプ信号である基準ランプ電圧Ｒｅｆ＿Ｒ－が外部端子（第２外部端子）供給されている。

【0051】

基準ランプ電圧Ｒｅｆ＿Ｒ＋は、各水平走査期間の開始から終了にかけて映像のレベルが黒レベルから白レベルに変化する掃引信号である。基準ランプ電圧Ｒｅｆ＿Ｒ－は、各水平走査期間の開始から終了にかけて映像のレベルが白レベルから黒レベルに変化する掃引信号である。したがって、共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ＋と、共通電圧Ｖｃｏｍに対する基準ランプ電圧Ｒｅｆ＿Ｒ－とは、互いに反転関係となっている。

【0052】

スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、水平走査期間の開始時にスタート信号ＳＷ＿Ｓｔａｒｔがアクティブ（例えばＨレベル）になることによって一斉にオンする。その後、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、それぞれ、コンパレータ１６３＿１～１６３＿ｍから出力された一致信号Ｐ１～Ｐｍがアクティブ（例えばＬレベル）になることによってオンからオフに切り替わる。なお、水平走査期間の終了時にはスタート信号ＳＷ＿Ｓｔａｒｔはインアクティブ（例えばＬレベル）になる。

【0053】

図６の例では、階調レベルｋの映像信号が書き込まれる画素列、に対応して設けられたスイッチ素子ＳＷｑ＋，ＳＷｑ－（ｑは１～ｍの何れかの整数）、のオンオフを切り替えるタイミングを表す波形が、波形ＳＰｋとして示されている。図６を参照すると、上記スイッチ素子ＳＷｑ＋，ＳＷｑ－は、スタート信号ＳＷ＿Ｓｔａｒｔの立ち上がりでオンした後、一致信号Ｐｑがアクティブになることによってオンからオフに切り替わる。ここで、スイッチ素子ＳＷｑ＋，ＳＷｑ－は、オンからオフに切り替わるタイミングで基準ランプ電圧Ｒｅｆ＿Ｒ＋，Ｒｅｆ＿Ｒ－（図６における電圧Ｐ，Ｑ）をサンプリングする。これらのサンプリングされた電圧Ｐ，Ｑは、データ線Ｄｑ＋，Ｄｑ－に供給される。換言すると、階調レベルｋの映像信号のＤＡ変換結果であるアナログ電圧Ｐ，Ｑがそれぞれデータ線Ｄｑ＋，Ｄｑ－に供給される。

【0054】

なお、画像表示モードでは、外部からＨレベルのモード切替信号ＭＤが供給されている。そのため、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスは、それぞれ行走査線Ｇ１～Ｇｎに供給される。それにより、例えばｊ行目の各画素５２に設けられたトランジスタＴｒ１，Ｔｒ２は、一時的にオンする。その結果、ｊ行目の各画素５２に設けられた保持容量Ｃｓ１，Ｃｓ２には、それぞれ対応する正極性及び負極性の映像信号の電圧が蓄積、保持される。他方、読み出し用スイッチ選択線ＴＧ１～ＴＧｎはオフしているため、各画素５２に設けられたトランジスタＴｒ９はオフ状態を維持する。その後の各画素５２の交流駆動方法については、既に説明した通りである。

【0055】

上述のように、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、各水平走査期間の開始時に一斉にオンするが、それぞれ、対応する画素５２に表示させる画像の階調レベルに応じた任意のタイミングでオフする。つまり、スイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は、全て同時にオフする場合もあれば、異なるタイミングでオフする場合もある。また、オフする順番も固定されていない。

【0056】

このように、液晶表示装置５０は、ランプ信号を用いて映像信号をＤＡ変換したうえで画素５２に書き込むことにより、画像の直線性を向上させることができる。

【0057】

（画素検査モードでの液晶表示装置５０の動作）
続いて、液晶表示装置５０の画素検査モードでの動作について説明する。なお、画素検査モードでは、ランプ信号発生器４０の代わりに検査装置（不図示）が設けられる。

【0058】

画素検査モードでは、まず、検査対象であるｊ行目のｍ個の画素５２に対して検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画素表示モードでの動作と同様である。その後、検査対象であるｊ行目のｍ個の画素５２に書き込まれた映像信号（画素駆動電圧ＶＰＥ）の読み出しが行われる。

【0059】

画素読み出し動作では、外部から供給されるモード切替信号ＭＤがＨレベルからＬレベルに切り替わる。そのため、垂直シフトレジスタ＆レベルシフタ１５から出力されるｊ行目の走査パルスが、読み出し用スイッチ選択線ＴＧｊに供給される。それにより、検査対象であるｊ行目の各画素５２に設けられたトランジスタＴｒ９は、一時的にオンする。他方、行走査線Ｇｊはオフしているため、各画素５２に設けられたトランジスタＴｒ１，Ｔｒ２はオフ状態を維持する。

【0060】

例えば、ｊ行目かつｉ列目に設けられた画素５２では、トランジスタＴｒ９がオンすることによって画素駆動電極ＰＥとデータ線Ｄｉ＋とが導通状態となる。このとき、トランジスタＴｒ７，Ｔｒ８をアクティブにし、かつ、トランジスタＴｒ５，Ｔｒ６の何れかをオンすることにより、画素駆動電極ＰＥは、トランジスタＴｒ３，Ｔｒ７又はトランジスタＴｒ４，Ｔｒ８からなるソースフォロワバッファによって駆動された状態となる。それにより、ソースフォロワバッファによって画素駆動電極ＰＥに印可されている駆動電圧ＶＰＥは、データ線Ｄｉ＋に読み出される。

【0061】

検査対象であるｊ行目のｍ個の画素５２からデータ線Ｄ１＋～Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥは、アナログスイッチ部１７に設けられたｍ組のＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－を順次オンすることにより、共通配線Ｄｃｏｍ＋に逐次供給される。ランプ信号発生器４０の代わりに設けられた検査装置（不図示）は、共通配線Ｄｃｏｍ＋を介して逐次供給されるｍ個の画素駆動電圧ＶＰＥに基づいて、ｊ行目のｍ個の画素５２の故障（画素の欠陥及び特性劣化）の有無を検出する。

【0062】

このような検査は、１行目のｍ個の画素５２からｎ行目のｍ個の画素５２にかけて１行ずつ順番に行われる。

【0063】

ここで、検査対象の画素５２では、低出力インピーダンスのソースフォロワバッファによって駆動された画素駆動電極ＰＥの電圧ＶＰＥがそのまま読み出されるため、検査対象の画素５２の欠陥や特性劣化を正確かつ容易に検出することが可能である。

【0064】

しかしながら、液晶表示装置５０の構成では、ｎ行の画素５２のそれぞれに読み出し用スイッチ選択線ＴＧ１～ＴＧｎが設けられているため、配線が混雑してしまう。この配線混雑を避けるために配線間隔を十分に大きくすると、画素ピッチが大きくなり、結果的に回路規模が増大してしまうという課題があった。

【0065】

具体的には、本例では、読み出し用スイッチ選択線ＴＧ１～ＴＧｎが、それぞれ、垂直方向（Ｙ軸方向）に並ぶｎ行の画素１２の間に、水平方向（Ｘ軸方向）に延在するようにして配線されている。この影響により、縦方向（Ｙ軸方向）の画素ピッチを十分に小さくすることができない。ここで、一般的には、縦方向の画素ピッチと、横方向（Ｘ軸方向）の画素ピッチとは、同じ値に揃える必要がある。そのため、縦方向の画素ピッチを十分に小さくすることができないと、横方向の画素ピッチも十分に小さくすることができない。それにより、液晶表示装置５０では、画素の小型化が困難であった。

【0066】

画素の小型化ができないと、パネルサイズが大きくなるため、ウエハ１枚から得られるチップの取れ数が少なくなり、その結果、チップコストが高くなってしまう。また、このような回路規模の大きな液晶表示装置５０が搭載されたプロジェクタでは、光学系が大きくなるため、プロジェクタ本体が大型化してしまい、かつ、高価になってしまう。

【0067】

そこで、画素ピッチを小さくして回路規模の増大を抑制しつつ画素の検査を実行することが可能な、実施の形態１にかかる液晶表示装置及びその検査方法が見いだされた。

【0068】

＜実施の形態１＞
図７は、実施の形態１にかかる液晶表示装置（液晶デバイス）１の構成例を示す図である。液晶表示装置１では、液晶表示装置５０と比較して、画素検査時に用いられる制御信号線の本数が削減されている。

【0069】

具体的には、液晶表示装置１は、液晶表示装置５０と比較して、画像表示部５１の代わりに画像表示部１１を備えるとともに、ｎ個のＡＮＤ回路ＡＤＢ１～ＡＤＢｎの代わりに、ｎ個の２分の１のｐ個のＡＮＤ回路ＡＤＢ１～ＡＤＢｐを備える。なお、図７には、通常動作時に液晶表示装置１に接続されるランプ信号発生器４０も示されている。

【0070】

水平ドライバ１６は、アナログスイッチ部１７とともにデータ線駆動回路を構成しており、シフトレジスタ回路１６１と、１ラインラッチ回路１６２と、コンパレータ部１６３と、階調カウンタ１６４と、を有する。コンパレータ部１６３は、ｍ（ｍは２以上の整数）列の画素１２に対応するｍ個のコンパレータ１６３＿１～１６３＿ｍを備える。アナログスイッチ部１７は、ｍ列の画素１２に対応するｍ組のスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－を備える。

【0071】

画像表示部１１の画素配置領域には、まず、ｎ行（ｎは２以上の偶数）の行走査線Ｇ１～Ｇｎが、それぞれ、垂直方向（Ｙ軸方向）に並ぶように、かつ、水平方向（Ｘ軸方向）に延在するようにして配線されている。なお、図７の例では、ｎ本の行走査線Ｇ１～Ｇｎのうち、奇数番目の行に配線されたｐ本の行走査線がそれぞれ行走査線Ｇ１＿ｕ～Ｇｐ＿ｕと表され、偶数番目の行に配線されたｐ本の行走査線がそれぞれ行走査線Ｇ１＿ｄ～Ｇｐ＿ｄと表されている。

【0072】

また、図７の例では、ｎ個のＡＮＤ回路ＡＤＡ１～ＡＤＡｎのうち、行走査線Ｇ１＿ｕ～Ｇｐ＿ｕに対応して設けられた奇数番目のｐ個のＡＮＤ回路がそれぞれＡＮＤ回路ＡＤＡ１＿ｕ～ＡＤＡｐ＿ｕと表され、行走査線Ｇ１＿ｄ～Ｇｐ＿ｄに対応して設けられた偶数番目のｐ個のＡＮＤ回路がそれぞれＡＮＤ回路ＡＤＡ１＿ｄ～ＡＤＡｐ＿ｄと表されている。

【0073】

また、画像表示部１１の画素配置領域には、ｐ（ｐはｎの２分の１）行の読み出し用スイッチ選択線ＴＧ１～ＴＧｐが、それぞれ、垂直方向に並ぶように、かつ、水平方向に延在するようにして配線されている。

【0074】

また、画像表示部１１の画素配置領域には、ｍ列のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－の組が、それぞれ、水平方向に並ぶように、かつ、垂直方向に延在するようにして配線されている。

【0075】

さらに、画像表示部１１の画素配置領域には、奇数番目の行に配置された各画素１２（以下、画素１２＿ｕとも称す）を制御するためのゲート制御信号線Ｓ＋＿ｕ，Ｓ－＿ｕ，Ｂ＿ｕ、及び、偶数番目の行に配置された各画素１２（以下、画素１２＿ｄとも称す）を制御するためのゲート制御信号線Ｓ＋＿ｄ，Ｓ－＿ｄ，Ｂ＿ｄがそれぞれ配線されている。

【0076】

画像表示部１１は、規則的に配置された複数の画素１２を有する。ここで、複数の画素１２は、水平方向（Ｘ軸方向）に延びるｎ行の行走査線Ｇ１～Ｇｎ（即ち、行走査線Ｇ１＿ｕ，Ｇ１＿ｄ～Ｇｐ＿ｕ，Ｇｐ＿ｄ）と、垂直方向（Ｙ軸方向）に延びるｍ組のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－と、が交差する合計ｎ×ｍ個の交差部に二次元マトリクス状（行列状）に配置されている。

【0077】

ｎ本の行走査線Ｇ１～Ｇｎのうちｊ（ｊは１～ｎの任意の整数）行目に配線された行走査線Ｇｊは、ｊ行目に配置されたｍ個の画素１２のそれぞれに共通に接続されている。

【0078】

換言すると、まず、奇数番目の行に配線されたｐ（ｐはｎの２分の１の整数）本の行走査線Ｇ１＿ｕ～Ｇｐ＿ｕのうち、ｆ（ｆは１～ｐの任意の整数）番目の奇数行に配線された行走査線Ｇｆ＿ｕは、ｆ番目の奇数行に配置されたｍ個の画素１２＿ｕのそれぞれに共通に接続されている。また、偶数番目の行に配線されたｐ本の行走査線Ｇ１＿ｄ～Ｇｐ＿ｄのうち、ｆ番目の偶数行に配線された行走査線Ｇｆ＿ｄは、ｆ番目の偶数行に配置されたｍ個の画素１２＿ｄのそれぞれに共通に接続されている。

【0079】

また、読み出し用スイッチ選択線ＴＧｆ（ｆは１～ｐの任意の整数）は、ｆ番目の奇数行に配置されたｍ個の画素１２（即ち、画素１２＿ｕ）、及び、ｆ番目の偶数行に配置されたｍ個の画素１２（即ち、画素１２＿ｄ）、のそれぞれに共通に接続されている。即ち、読み出し用スイッチ選択線ＴＧｆは、ｍ×２個の画素１２に共通に接続されている。

【0080】

さらに、ゲート制御信号線Ｓ＋＿ｕ，Ｓ－＿ｕ及びゲート制御信号線Ｂ＿ｕは、何れも奇数番目の行に設けられた全ての画素１２（即ち、画素１２＿ｕ）に共通に接続され、かつ、ゲート制御信号線Ｓ＋＿ｄ，Ｓ－＿ｄ及びゲート制御信号線Ｂ＿ｄは、何れも偶数番目の行に設けられた全ての画素１２（即ち、画素１２＿ｄ）に共通に接続されている。なお、ゲート制御信号線Ｓ＋＿ｕ，Ｓ－＿ｕ及びゲート制御信号線Ｂ＿ｕは、何れも奇数番目のそれぞれの行に対して個別に設けられても良く、ゲート制御信号線Ｓ＋＿ｄ，Ｓ－＿ｄ及びゲート制御信号線Ｂ＿ｄは、何れも偶数番目のそれぞれの行に対して個別に設けられても良い。

【0081】

≪画素１２の具体的な構成例≫
図８は、液晶表示装置１に設けられた画素１２の具体的な構成例を示す図である。なお、図８の例では、ｐ行（ｐはｎの２分の１）ある奇数行のうちｆ番目の奇数行、かつ、ｉ列目、の画素１２である画素（第１画素）１２＿ｕと、ｐ行ある偶数行のうちｆ番目の偶数行、かつ、ｉ列目、の画素１２である画素（第２画素）１２＿ｄと、からなる一対の画素対が示されている。

【0082】

ここで、画素１２＿ｕ，１２＿ｄは、基本的には画素５２と同じ回路構成を有している。しかしながら、説明をわかりやすくするため、画素１２＿ｕの構成要素に付与されている符号の末尾には“＿ｕ”が付加され、画素１２＿ｄの構成要素に付与されている符号の末尾には“＿ｄ”が付加される場合がある。

【0083】

図８を参照すると、画素１２＿ｕ，１２＿ｄは、垂直方向（Ｙ軸方向）に隣接配置されており、データ線Ｄｉ＋，Ｄｉ－を共用している。図８の例では、画素１２＿ｕ，１２＿ｄは、それらの境界線を対称軸にして対称に配置されている。

【0084】

図８の例では、画素１２＿ｕにおけるトランジスタＴｒ１＿ｕ～Ｔｒ９＿ｕ、保持容量Ｃｓ１＿ｕ，Ｃｓ２＿ｕ、液晶表示素子ＬＣ＿ｕ、画素駆動電極ＰＥ＿ｕ、液晶ＬＣＭ＿ｕが、それぞれ画素５２におけるトランジスタＴｒ１～Ｔｒ９、保持容量Ｃｓ１，Ｃｓ２、液晶表示素子ＬＣ、画素駆動電極ＰＥ、液晶ＬＣＭに対応する。また、画素１２＿ｄにおけるトランジスタＴｒ１＿ｄ～Ｔｒ９＿ｄ、保持容量Ｃｓ１＿ｄ，Ｃｓ２＿ｄ、液晶表示素子ＬＣ＿ｄ、画素駆動電極ＰＥ＿ｄ、液晶ＬＣＭ＿ｄが、それぞれ画素５２におけるトランジスタＴｒ１～Ｔｒ９、保持容量Ｃｓ１，Ｃｓ２、液晶表示素子ＬＣ、画素駆動電極ＰＥ、液晶ＬＣＭに対応する。

【0085】

画素１２＿ｕにおいて、トランジスタＴｒ１＿ｕ，Ｔｒ２＿ｕのそれぞれのゲートは何れも行走査線Ｇｆ＿ｕに接続されている。また、トランジスタＴｒ５＿ｕのゲートはゲート制御信号線Ｓ＋＿ｕに接続され、トランジスタＴｒ６＿ｕのゲートはゲート制御信号線Ｓ－＿ｕに接続されている。トランジスタＴｒ７＿ｕ，Ｔｒ８＿ｕのそれぞれのゲートは、何れもゲート制御信号線Ｂ＿ｕに接続されている。さらに、トランジスタＴｒ９＿ｕのゲートは、読み出し用スイッチ選択線ＴＧｆに接続されている。

【0086】

画素１２＿ｄにおいて、トランジスタＴｒ１＿ｄ，Ｔｒ２＿ｄのそれぞれのゲートは何れも行走査線Ｇｆ＿ｄに接続されている。また、トランジスタＴｒ５＿ｄのゲートはゲート制御信号線Ｓ＋＿ｄに接続され、トランジスタＴｒ６＿ｄのゲートはゲート制御信号線Ｓ－＿ｄに接続されている。トランジスタＴｒ７＿ｄ，Ｔｒ８＿ｄのそれぞれのゲートは、何れもゲート制御信号線Ｂ＿ｄに接続されている。さらに、トランジスタＴｒ９＿ｄのゲートは、読み出し用スイッチ選択線ＴＧｆに接続されている。

【0087】

つまり、画素１２＿ｕに設けられたトランジスタＴｒ９＿ｕのゲートと、画素１２＿ｄに設けられたトランジスタＴｒ９＿ｄのゲートとは、共通の読み出し用スイッチ選択線ＴＧｆに接続されている。各画素１２＿ｕ，１２＿ｄのその他の構成については、画素５２の場合と同様であるため、その説明を省略する。

【0088】

極性切り替え制御回路１４は、タイミング発生器１３によって生成されたタイミング信号に基づいて、ゲート制御信号線Ｓ＋＿ｕ，Ｓ＋＿ｄに対して正極性用のゲート制御信号（ゲート制御信号Ｓ＋＿ｕ，Ｓ＋＿ｄ）を出力し、ゲート制御信号線Ｓ－＿ｕ，Ｓ－＿ｄに対して負極性用ゲート制御信号（ゲート制御信号Ｓ－＿ｕ，Ｓ－＿ｄ）を出力し、さらに、ゲート制御信号線Ｂ＿ｕ，Ｂ＿ｄに対してゲート制御信号（ゲート制御信号Ｂ＿ｕ，Ｂ＿ｄ）を出力する。

【0089】

垂直シフトレジスタ＆レベルシフタ１５は、ｎ行の走査パルスを１行目からｎ行目にかけて１行ずつ順番に１水平走査期間ＨＳＴの周期で出力する。ＡＮＤ回路ＡＤＡ１～ＡＤＡｎ（換言すると、ＡＮＤ回路ＡＤＡ１＿ｕ，ＡＤＡ１＿ｄ～ＡＤＡｐ＿ｕ，ＡＤＡｐ＿ｄ）は、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎ（換言すると、行走査線Ｇ１＿ｕ，Ｇ１＿ｄ～Ｇｐ＿ｕ，Ｇｐ＿ｄ）に出力するか否かを制御する。また、ＡＮＤ回路ＡＤＢ１～ＡＤＢｐは、それぞれ、外部から供給されるモード切替信号ＭＤに基づいて、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｐ行の走査パルスを読み出し用スイッチ選択線ＴＧ１～ＴＧｐに出力するか否かを制御する。

【0090】

例えば、画素１２に映像信号が書き込まれる動作（画像書き込み動作）の場合、外部からＨレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力する。なお、このとき、ＡＮＤ回路ＡＤＢ１～ＡＤＢｐは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｐ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｐに出力しない。そのため、読み出し用スイッチ選択線ＴＧ１～ＴＧｐは何れもＬレベルに固定される。

【0091】

それに対し、画素１２に書き込まれた映像信号が読み出される動作（画像読み出し動作）の場合、外部からＬレベルのモード切替信号ＭＤが供給される。この場合、ＡＮＤ回路ＡＤＢ１～ＡＤＢｐは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｐ行の走査パルスを、読み出し用スイッチ選択線ＴＧ１～ＴＧｐに出力する。なお、このとき、ＡＮＤ回路ＡＤＡ１～ＡＤＡｎは、それぞれ、垂直シフトレジスタ＆レベルシフタ１５から１行ずつ順次出力されるｎ行の走査パルスを行走査線Ｇ１～Ｇｎに出力しない。そのため、行走査線Ｇ１～Ｇｎは何れもＬレベルに固定される。

【0092】

≪画素検査モードでの液晶表示装置１の動作≫
続いて、液晶表示装置１の画素検査モードでの動作について説明する。なお、画素検査モードでは、ランプ信号発生器４０の代わりに検査装置が設けられる。

【0093】

図８は、既に説明したように、ｐ行（ｐはｎの２分の１）ある奇数行のうちｆ番目の奇数行、かつ、ｉ列目、の画素１２である画素１２＿ｕと、ｐ行ある偶数行のうちｆ番目の偶数行、かつ、ｉ列目、の画素１２である画素１２＿ｄと、を示す図である。また、図９は、液晶表示装置１の画素検査モードでの動作を示すタイミングチャートである。以下では、図８に示された読み出し用スイッチ選択線ＴＧｆを共用するｉ列目の画素１２＿ｕ，１２＿ｄの検査方法を中心に説明する。

【0094】

画素検査モードでは、まず、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）に対して検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画像表示モードにおける映像信号の書き込み動作と同様である。

【0095】

具体的には、まず、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－をオンする。それにより、水平ドライバ１６から出力された検査用の映像信号がデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－に供給される。また、このとき、外部からＨレベルのモード切替信号ＭＤが供給されているため、垂直シフトレジスタ＆レベルシフタ１５から出力される走査パルスが行走査線Ｇｆ＿ｕに供給される。行走査信号Ｇｆ＿ｕが立ち上がることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）に設けられたトランジスタＴｒ１＿ｕ，Ｔｒ２＿ｕが一時的にオンするため、画素１２＿ｕに設けられた保持容量Ｃｓ１＿ｕ，Ｃｓ２＿ｕには、それぞれデータ線Ｄｉ＋，Ｄｉ－に供給された映像信号の電圧が蓄積、保持される（時刻ｔ１１）。他方、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）に設けられたトランジスタＴｒ９＿ｕはオフ状態を維持する。

【0096】

本例では、検査用の映像信号として、４Ｖの電圧がデータ線Ｄｉ＋に供給され、１Ｖの電圧がデータ線Ｄｉ－に供給される。そのため、保持容量Ｃｓ１＿ｕには、４Ｖの映像信号の電圧が書き込まれ、保持容量Ｃｓ２＿ｕには、１Ｖの映像信号の電圧が書き込まれる。

【0097】

続いて、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）に対して検査用の映像信号の書き込みが行われる。このときの動作は、基本的には、画像表示モードにおける映像信号の書き込み動作と同様である。

【0098】

具体的には、まず、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－をオンする。それにより、水平ドライバ１６から出力された検査用の映像信号がデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－に供給される。また、このとき、外部からＨレベルのモード切替信号ＭＤが供給されているため、垂直シフトレジスタ＆レベルシフタ１５から出力される走査パルスが行走査線Ｇｆ＿ｄに供給される。行走査信号Ｇｆ＿ｄが立ち上がることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）に設けられたトランジスタＴｒ１＿ｄ，Ｔｒ２＿ｄが一時的にオンするため、画素１２＿ｄに設けられた保持容量Ｃｓ１＿ｄ，Ｃｓ２＿ｄには、それぞれデータ線Ｄｉ＋，Ｄｉ－に供給された映像信号の電圧が蓄積、保持される（時刻ｔ１２）。他方、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）に設けられたトランジスタＴｒ９＿ｄはオフ状態を維持する。

【0099】

本例では、検査用の映像信号として、１Ｖの電圧がデータ線Ｄｉ＋に供給され、４Ｖの電圧がデータ線Ｄｉ－に供給される。そのため、保持容量Ｃｓ１＿ｄには、１Ｖの映像信号の電圧が書き込まれ、保持容量Ｃｓ２＿ｄには、４Ｖの映像信号の電圧が書き込まれる。

【0100】

保持容量Ｃｓ１＿ｕ，Ｃｓ２＿ｕ，Ｃｓ１＿ｄ，Ｃｓ２＿ｄに映像信号が書き込まれた後、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は何れもオフに制御される。それにより、水平ドライバ１６からデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－への映像信号の供給が停止する。

【0101】

その後、画素１２＿ｕ，１２＿ｄに書き込まれた映像信号の読み出しが行われる。
まず、読み出し前の準備動作として、外部から供給されるモード切替信号ＭＤは、ＨレベルからＬレベルに切り替わる。それにより、垂直シフトレジスタ＆レベルシフタ１５から出力される走査パルスが読み出し用スイッチ選択線ＴＧｆに供給される。それにより、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）に設けられたトランジスタＴｒ９＿ｕがオンする。同時に、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む行のｍ個の画素１２）に設けられたトランジスタＴｒ９＿ｄもオンする。

【0102】

読み出し用スイッチ選択線ＴＧｆが立ち上がると、画素１２＿ｕに設けられた画素駆動電極ＰＥ＿ｕと、データ線Ｄｉ＋と、が導通状態になるとともに、画素１２＿ｄに設けられた画素駆動電極ＰＥ＿ｄと、データ線Ｄｉ＋と、が導通状態になる（時刻ｔ１３）。

【0103】

なお、このとき、画素１２＿ｕのトランジスタＴｒ５＿ｕ，Ｔｒ６＿ｕ、及び、画素１２＿ｄのトランジスタＴｒ５＿ｄ，Ｔｒ６＿ｄは、何れもオフしている。そのため、画素１２＿ｕ，１２＿ｄの構成要素のうち、画素駆動電極ＰＥ＿ｕ，ＰＥ＿ｄのみがデータ線Ｄｉ＋に接続された状態となっている。

【0104】

本例では、検査用の映像信号として、１Ｖの電圧がデータ線Ｄｉ＋に供給されている。そのため、画素駆動電極ＰＥ＿ｕ，ＰＥ＿ｄには、何れもソースフォロワのオフセットを考慮して凡そ１Ｖの電圧ＶＰＥ＿ｕ，ＶＰＥ＿ｄが書き込まれることになる。

【0105】

ここで、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を一時的にオンする。それにより、データ線Ｄｉ＋の電圧は、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を介して、検査装置（不図示）に供給される。この検査装置は、例えば、データ線Ｄｉ＋が１Ｖを示すことを検出した場合、画素駆動電極ＰＥ＿ｕ，ＰＥ＿ｄが電源電圧及び接地電圧の何れにもショートしていないと判定し、データ線Ｄｉ＋が電源電圧又は接地電圧の値を示すことを検出した場合、画素駆動電極ＰＥ＿ｕ，ＰＥ＿ｄの少なくとも何れかが電源電圧又は接地電圧にショートしていると判定する。

【0106】

同様にして、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋～ＳＷｍ＋を一つずつ順番に一時的にオンすることにより、検査装置は、画素１２＿ｕ，１２＿ｄを含む検査対象の２行のｍ×２個の画素１２に設けられた画素駆動電極ＰＥが電源電圧又は接地電圧にショートしていないかどうかを検査することができる。

【0107】

読み出し前の準備動作が完了すると、例えば、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の正極性側の保持容量Ｃｓ１＿ｕに書き込まれた正極性の映像信号のデータ線Ｄｉ＋への読み出しが行われる。

【0108】

具体的には、まず、ゲート制御信号Ｂ＿ｕをアクティブ（Ｌレベル）にすることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の、トランジスタＴｒ３＿ｕ，Ｔｒ７＿ｕからなるソースフォロワバッファ、及び、トランジスタＴｒ４＿ｕ，Ｔｒ８＿ｕからなるソースフォロワバッファを動作させる（時刻ｔ１４）。

【0109】

その後、ゲート制御信号Ｓ＋＿ｕをアクティブ（Ｈレベル）にすることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の正極性側のトランジスタＴｒ５＿ｕをオンする（時刻ｔ１５）。それにより、保持容量Ｃｓ１＿ｕに保持された正極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｕに伝達し、その画素駆動電極ＰＥ＿ｕの電圧ＶＰＥ＿ｕは、トランジスタＴｒ９＿ｕを介して、データ線Ｄｉ＋に伝達する（読み出される）。

【0110】

ここで、トランジスタＴｒ３＿ｕ，Ｔｒ７＿ｕは、ソースフォロワバッファを構成しているため、データ線Ｄｉ＋の電圧が、保持容量Ｃｓ１＿ｕに保持された正極性の映像信号の電圧にトランジスタＴｒ３＿ｕの閾値電圧を加えた電圧に達するまで、当該データ線Ｄｉ＋を駆動し続けることができる。

【0111】

本例では、保持容量Ｃｓ１＿ｕに４Ｖの電圧が保持されている。そのため、トランジスタＴｒ３＿ｕ，Ｔｒ７＿ｕからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｕを、トランジスタＴｒ３＿ｕの閾値電圧分を考慮した約５．５Ｖまで駆動し、さらには、データ線Ｄｉ＋を約５．５Ｖまで駆動する。

【0112】

ここで、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を一時的にオンする。それにより、画素１２＿ｕからデータ線Ｄｉ＋に読み出された５．５Ｖの映像信号は、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を介して、検査装置（不図示）に供給される。この検査装置は、例えば、データ線Ｄｉ＋が５．５Ｖを示すことを検出した場合、トランジスタＴｒ１＿ｕ，Ｔｒ３＿ｕ，Ｔｒ５＿ｕ，Ｔｒ７＿ｕ及び保持容量Ｃｓ１＿ｕに異常が無いと判定し、データ線Ｄｉ＋が５．５Ｖ以外を示すことを検出した場合、トランジスタＴｒ１＿ｕ，Ｔｒ３＿ｕ，Ｔｒ５＿ｕ，Ｔｒ７＿ｕ及び保持容量Ｃｓ１＿ｕの何れかに異常があると判定する。

【0113】

同様にして、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋～ＳＷｍ＋を一つずつ順番に一時的にオンすることにより、検査装置は、画素１２＿ｕを含む検査対象の行のｍ個の画素１２のそれぞれについて、正極性側のトランジスタ及び正極性側の保持容量に異常が無いかどうかを検査することができる。

【0114】

その後、ゲート制御信号Ｓ＋＿ｕをインアクティブ（Ｌレベル）にすることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の正極性側のトランジスタＴｒ５＿ｕをオフする（時刻ｔ１６）。それにより、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）に設けられた正極性側のトランジスタ及び正極性側の保持容量の検査が終了する。

【0115】

続いて、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の負極性側の保持容量Ｃｓ２＿ｕに書き込まれた負極性の映像信号のデータ線Ｄｉ＋への読み出しが行われる。

【0116】

具体的には、ゲート制御信号Ｓ－＿ｕをアクティブ（Ｈレベル）にすることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の負極性側のトランジスタＴｒ６＿ｕをオンする（時刻ｔ１７）。それにより、保持容量Ｃｓ２＿ｕに保持された負極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｕに伝達し、その画素駆動電極ＰＥ＿ｕの電圧ＶＰＥ＿ｕは、トランジスタＴｒ９＿ｕを介して、データ線Ｄｉ＋に伝達する（読み出される）。

【0117】

ここで、トランジスタＴｒ４＿ｕ，Ｔｒ８＿ｕは、ソースフォロワバッファを構成しているため、データ線Ｄｉ＋の電圧が、保持容量Ｃｓ２＿ｕに保持された負極性の映像信号の電圧にトランジスタＴｒ４＿ｕの閾値電圧を加えた電圧に達するまで、当該データ線Ｄｉ＋を駆動し続けることができる。

【0118】

本例では、保持容量Ｃｓ２＿ｕに１Ｖの電圧が保持されている。そのため、トランジスタＴｒ４＿ｕ，Ｔｒ８＿ｕからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｕを、トランジスタＴｒ４＿ｕの閾値電圧分を考慮した約１．８Ｖまで駆動し、さらには、データ線Ｄｉ＋を約１．８Ｖまで駆動する。

【0119】

ここで、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を一時的にオンする。それにより、画素１２＿ｕからデータ線Ｄｉ＋に読み出された１．８Ｖの映像信号は、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を介して、検査装置（不図示）に供給される。この検査装置は、例えば、データ線Ｄｉ＋が１．８Ｖを示すことを検出した場合、トランジスタＴｒ２＿ｕ，Ｔｒ４＿ｕ，Ｔｒ６＿ｕ，Ｔｒ８＿ｕ及び保持容量Ｃｓ２＿ｕに異常が無いと判定し、データ線Ｄｉ＋が１．８Ｖ以外を示すことを検出した場合、トランジスタＴｒ２＿ｕ，Ｔｒ４＿ｕ，Ｔｒ６＿ｕ，Ｔｒ８＿ｕ及び保持容量Ｃｓ２＿ｕの何れかに異常があると判定する。

【0120】

同様にして、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋～ＳＷｍ＋を一つずつ順番に一時的にオンすることにより、検査装置は、画素１２＿ｕを含む検査対象の行のｍ個の画素１２のそれぞれについて、負極性側のトランジスタ及び負極性側の保持容量に異常が無いかどうかを検査することができる。

【0121】

その後、ゲート制御信号Ｓ－＿ｕをインアクティブ（Ｌレベル）にすることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の負極性側のトランジスタＴｒ６＿ｕをオフする（時刻ｔ１８）。それにより、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）に設けられた負極性側のトランジスタ及び負極性側の保持容量の検査が終了する。

【0122】

続いて、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の正極性側の保持容量Ｃｓ１＿ｄに書き込まれた正極性の映像信号のデータ線Ｄｉ＋への読み出しが行われる。

【0123】

具体的には、まず、ゲート制御信号Ｂ＿ｄをアクティブ（Ｌレベル）にすることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の、トランジスタＴｒ３＿ｄ，Ｔｒ７＿ｄからなるソースフォロワバッファ、及び、トランジスタＴｒ４＿ｄ，Ｔｒ８＿ｄからなるソースフォロワバッファを動作させる（時刻ｔ１９）。

【0124】

その後、ゲート制御信号Ｓ＋＿ｄをアクティブ（Ｈレベル）にすることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の正極性側のトランジスタＴｒ５＿ｄをオンする（時刻ｔ２０）。それにより、保持容量Ｃｓ１＿ｄに保持された正極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｄに伝達し、その画素駆動電極ＰＥ＿ｄの電圧ＶＰＥ＿ｄは、トランジスタＴｒ９＿ｄを介して、データ線Ｄｉ＋に伝達する（読み出される）。

【0125】

ここで、トランジスタＴｒ３＿ｄ，Ｔｒ７＿ｄは、ソースフォロワバッファを構成しているため、データ線Ｄｉ＋の電圧が、保持容量Ｃｓ１＿ｄに保持された正極性の映像信号の電圧にトランジスタＴｒ３＿ｄの閾値電圧を加えた電圧に達するまで、当該データ線Ｄｉ＋を駆動し続けることができる。

【0126】

本例では、保持容量Ｃｓ１＿ｄに１Ｖの電圧が保持されている。そのため、トランジスタＴｒ３＿ｄ，Ｔｒ７＿ｄからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｄを、トランジスタＴｒ３＿ｄの閾値電圧分を考慮した約１．８Ｖまで駆動し、さらには、データ線Ｄｉ＋を約１．８Ｖまで駆動する。

【0127】

ここで、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を一時的にオンする。それにより、画素１２＿ｕからデータ線Ｄｉ＋に読み出された１．８Ｖの映像信号は、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を介して、検査装置（不図示）に供給される。この検査装置は、例えば、データ線Ｄｉ＋が１．８Ｖを示すことを検出した場合、トランジスタＴｒ１＿ｄ，Ｔｒ３＿ｄ，Ｔｒ５＿ｄ，Ｔｒ７＿ｄ及び保持容量Ｃｓ１＿ｄに異常が無いと判定し、データ線Ｄｉ＋が１．８Ｖ以外を示すことを検出した場合、トランジスタＴｒ１＿ｄ，Ｔｒ３＿ｄ，Ｔｒ５＿ｄ，Ｔｒ７＿ｄ及び保持容量Ｃｓ１＿ｄの何れかに異常があると判定する。

【0128】

同様にして、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋～ＳＷｍ＋を一つずつ順番に一時的にオンすることにより、検査装置は、画素１２＿ｄを含む検査対象の行のｍ個の画素１２のそれぞれについて、正極性側のトランジスタ及び正極性側の保持容量に異常が無いかどうかを検査することができる。

【0129】

その後、ゲート制御信号Ｓ＋＿ｄをインアクティブ（Ｌレベル）にすることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の正極性側のトランジスタＴｒ５＿ｄをオフする（時刻ｔ２１）。それにより、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）に設けられた正極性側のトランジスタ及び正極性側の保持容量の検査が終了する。

【0130】

続いて、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の負極性側の保持容量Ｃｓ２＿ｄに書き込まれた負極性の映像信号のデータ線Ｄｉ＋への読み出しが行われる。

【0131】

具体的には、ゲート制御信号Ｓ－＿ｄをアクティブ（Ｈレベル）にすることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の負極性側のトランジスタＴｒ６＿ｄをオンする（時刻ｔ２２）。それにより、保持容量Ｃｓ２＿ｄに保持された負極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｄに伝達し、その画素駆動電極ＰＥ＿ｄの電圧ＶＰＥ＿ｄは、トランジスタＴｒ９＿ｄを介して、データ線Ｄｉ＋に伝達する（読み出される）。

【0132】

ここで、トランジスタＴｒ４＿ｄ，Ｔｒ８＿ｄは、ソースフォロワバッファを構成しているため、データ線Ｄｉ＋の電圧が、保持容量Ｃｓ２＿ｄに保持された負極性の映像信号の電圧にトランジスタＴｒ４＿ｄの閾値電圧を加えた電圧に達するまで、当該データ線Ｄｉ＋を駆動し続けることができる。

【0133】

本例では、保持容量Ｃｓ２＿ｄに４Ｖの電圧が保持されている。そのため、トランジスタＴｒ４＿ｄ，Ｔｒ８＿ｄからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｄを、トランジスタＴｒ４＿ｄの閾値電圧分を考慮した約５．５Ｖまで駆動し、さらには、データ線Ｄｉ＋を約５．５Ｖまで駆動する。

【0134】

ここで、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を一時的にオンする。それにより、画素１２＿ｄからデータ線Ｄｉ＋に読み出された５．５Ｖの映像信号は、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を介して、検査装置（不図示）に供給される。この検査装置は、例えば、データ線Ｄｉ＋が５．５Ｖを示すことを検出した場合、トランジスタＴｒ２＿ｄ，Ｔｒ４＿ｄ，Ｔｒ６＿ｄ，Ｔｒ８＿ｄ及び保持容量Ｃｓ２＿ｄに異常が無いと判定し、データ線Ｄｉ＋が５．５Ｖ以外を示すことを検出した場合、トランジスタＴｒ２＿ｄ，Ｔｒ４＿ｄ，Ｔｒ６＿ｄ，Ｔｒ８＿ｄ及び保持容量Ｃｓ２＿ｄの何れかに異常があると判定する。

【0135】

同様にして、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋～ＳＷｍ＋を一つずつ順番に一時的にオンすることにより、検査装置は、画素１２＿ｄを含む検査対象の行のｍ個の画素１２のそれぞれについて、負極性側のトランジスタ及び負極性側の保持容量に異常が無いかどうかを検査することができる。

【0136】

その後、ゲート制御信号Ｓ－＿ｄをインアクティブ（Ｌレベル）にすることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の負極性側のトランジスタＴｒ６＿ｄをオフする（時刻ｔ２３）。それにより、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）に設けられた負極性側のトランジスタ及び負極性側の保持容量の検査が終了する。

【0137】

その後、外部から供給されるモード切替信号ＭＤは、ＬレベルからＨレベルに切り替わる。それにより、読み出し用スイッチ選択線ＴＧｆがＬレベルに固定されるため、画素１２＿ｕ，１２＿ｄ（より詳細には、画素１２＿ｕ，１２＿ｄを含む行のｍ×２個の画素１２）に設けられたトランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄはオフする（時刻ｔ２４）。それにより、画素１２＿ｕ，１２＿ｄ（より詳細には、画素１２＿ｕ，１２＿ｄを含む行のｍ×２個の画素１２）に設けられたトランジスタ及び保持容量の検査が終了する。

【0138】

このような検査は、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて２行ずつ順番に行われる。

【0139】

このように、本実施の形態にかかる液晶表示装置１は、各画素１２を構成するトランジスタＴｒ１～Ｔｒ９及び保持容量Ｃｓ１，Ｃｓ２のそれぞれが正常に動作しているか否かを検査することができる。

【0140】

また、本実施の形態にかかる液晶表示装置１では、ｎ行の画素のそれぞれにｎ本の読み出し用スイッチ選択線ＴＧ１～ＴＧｎが設けられるのではなく、ｎ行の画素１２に対してｎ行の２分の１のｐ本の読み出し用スイッチ選択線ＴＧ１～ＴＧｐが設けられている。換言すると、本実施の形態にかかる液晶表示装置１では、２行分のｍ×２個の画素１２に対して１本の読み出し用スイッチ選択線が設けられている。それにより、本実施の形態にかかる液晶表示装置１では、液晶表示装置５０の場合と比較して、横方向だけでなく縦方向の画素ピッチを小さくすることが可能になるため、結果的に回路規模の増大を抑制することができる。

【0141】

要するに、本実施の形態にかかる液晶表示装置１は、回路規模の増大を抑制しつつ、画素の検査を実行することができる。

【0142】

画素の小型化により、パネルサイズの小型化が可能になるため、ウエハ１枚から得られるチップの取れ数が多くなり、その結果、チップコストが削減される。また、このような回路規模の小さい液晶表示装置１が搭載されたプロジェクタでは、光学系の規模が抑制されるため、プロジェクタ本体の小型化及びコスト削減を実現することができる。

【0143】

例えば、液晶表示装置５０では、１画素当たりの画素ピッチが６ｕｍであったのに対し、液晶表示装置１では、１画素当たりの画素ピッチを５．５ｕｍ程度にまで小さくすることができる。これは多画素化に非常に有効である。例えば、４Ｋ２Ｋの場合、縦方向に２０００画素が必要であるため、１画素当たり０．５ｕｍの小型化により、画素全体では１ｍｍ程度の小型化を実現することができる。

【0144】

なお、読み出し用スイッチ選択線ＴＧ１～ＴＧｐは、ウエハ完成後かつダイシング前に行われるチップの不良を判別するためのプローブテストでしか使用されない。そのため、プローブテスト後にウエハから切り出された各チップでは、例えば、読み出し用スイッチ選択線ＴＧ１～ＴＧｐがＬレベルの電圧に固定される。ここで、各チップでは、所定電圧に固定された読み出し用スイッチ選択線ＴＧ１～ＴＧｐが、それらを挟むように配置された画素１２間において発生し得る信号クロストークを抑制するシールドとしての役割を果たす。

【0145】

例えば、読み出し用スイッチ選択線ＴＧｆ（ｆは１～ｐのうちの任意の整数）を挟むように配置された画素１２＿ｕ，１２＿ｄには、互いに独立した映像信号（アナログ信号）が書き込まれる。ここで、画素１２＿ｕ，１２＿ｄ間において信号クロストークが発生した場合、画素１２＿ｕ，１２＿ｄはそれぞれ正確な絵を表示させることができなくなってしまう。

【0146】

具体的には、本例では、画素１２に書き込まれる映像信号はアナログ階調によって表現されており、例えば１０ビット幅の階調で５．５Ｖが表現される場合、１階調は５．３ｍＶである。そのため、５．３ｍＶを超える信号クロストークによって信号電圧にズレが発生した場合、画素１２＿ｕ，１２＿ｄはそれぞれ正確な絵を表示させることができなくなってしまう。

【0147】

しかしながら、プローブテスト後にウエハから切り出された各チップでは、読み出し用スイッチ選択線ＴＧ１～ＴＧｐが何れもＬレベルの電圧に固定されている。そのため、例えば、画素１２＿ｕ，１２＿ｄ間に配線された読み出し用スイッチ選択線ＴＧｆは、画素１２＿ｕ，１２＿ｄ間において発生し得る信号ストロークを抑制することができる。即ち、各チップでは、読み出し用スイッチ選択線ＴＧ１～ＴＧｐが、それぞれを挟むように配置された画素１２間において発生し得る信号クロストークを抑制することができる。

【0148】

通常、画素ピッチを小型化するためには、信号線などの配線間の隙間を狭くする必要があるが、配線間隔を狭くすると配線間において信号クロストークが多く発生してしまう。それに対し、本実施の形態では、画素ピッチを小型化することができるだけでなく、読み出し用スイッチ選択線ＴＧ１～ＴＧｐによって、それぞれを挟むように配置された画素間において発生し得る信号ストロークを抑制することができる。

【0149】

また、本実施の形態にかかる液晶表示装置１は、トランジスタＴｒ３，Ｔｒ７によって構成されるソースフォロワバッファ、及び、トランジスタＴｒ４，Ｔｒ８によって構成されるソースフォロワバッファ、のそれぞれの閾値電圧のばらつきやリーク電流量などを検査することもできる。さらに、本実施の形態にかかる液晶表示装置１は、これらの閾値電圧のばらつきを補正したり、リーク電流を考慮した映像信号の書き込みを行ったりすることもできる。

【0150】

例えば、検査時において、閾値電圧のばらつきに応じた画素駆動電圧ＶＰＥのばらつき量を読み出して外部メモリに格納しておき、検査後の通常動作時において、外部メモリに格納されたばらつき量に対応するオフセットを反映させることによって、画素ごとの閾値電圧のばらつきをキャンセルすることができる。これにより、閾値電圧のばらつきによって発生する画面上の映像のざらつきが抑えられるため、均一な表示特性が得られる。

【0151】

また、例えば、検査時において、リーク電流量及びその画素位置を特定しておき、検査後の通常動作時において、リーク量を考慮した映像信号を対象となる位置の画素に書き込むことによって、画素ごとのリーク電流量のばらつきをキャンセルすることができる。これにより、リーク電流量が多いために廃棄されていたチップの使用が可能になるため、歩留まりが向上する。

【0152】

本実施の形態では、画素１２＿ｕの正極性側、画素１２＿ｕの負極性側、画素１２＿ｄの正極性側、及び、画素１２＿ｄの負極性側、の順に異常が無いかどうかの検査が行われた場合を例に説明したが、これに限られない。検査の順序は適宜変更可能である。

【0153】

続いて、液晶表示装置１のいくつかの変形例を説明する。

【0154】

≪液晶表示装置１の第１の変形例≫
図１０は、液晶表示装置１の第１の変形例に設けられた一部の画素１２、水平ドライバ１６、及び、アナログスイッチ部１７を示す図である。

【0155】

液晶表示装置１の第１の変形例では、ｍ列の画素１２のそれぞれに設けられたｍ列トランジスタＴｒ９が、それぞれデータ線Ｄ１＋～Ｄｍ＋に接続されていた。それに対し、液晶表示装置１の第１の変形例では、図１０に示すように、奇数列の画素１２のそれぞれに設けられた奇数列のトランジスタＴｒ９（Ｔｒ９＿ｕ，Ｔｒ９＿ｄ）が、それぞれ奇数列かつ正極性側のデータ線Ｄ１＋，Ｄ３＋，・・・，Ｄ（ｍ－１）＋に接続され、偶数列の画素１２のそれぞれに設けられた偶数列のトランジスタＴｒ９（Ｔｒ９＿ｕ，Ｔｒ９＿ｄ）が、それぞれ偶数列かつ負極性側のデータ線Ｄ２－，Ｄ４－，・・・，Ｄｍ－に接続されている。

【0156】

それにより、液晶表示装置１の第１の変形例は、水平方向（横方向）に隣接する２つの画素１２のそれぞれに書き込まれた検査用の映像信号を、２つの共通配線Ｄｃｏｍ＋，Ｄｃｏｍ－を用いて同時に読み出すことができる。例えば、液晶表示装置１の第１の変形例は、１列目の画素１２に書き込まれた検査用の映像信号を、データ線Ｄ１＋、スイッチ素子ＳＷ１＋及び共通配線Ｄｃｏｍ＋を介して読み出しつつ、２列目の画素１２に書き込まれた検査用の映像信号を、データ線Ｄ２－、スイッチ素子ＳＷ２－及び共通配線Ｄｃｏｍ－を介して読み出すことなどができる。それにより、外部の検査装置（不図示）による全ての画素１２の検査の短縮が可能である。

【0157】

≪液晶表示装置１の第２の変形例≫
図１１は、液晶表示装置１の第２の変形例に設けられた一部の画素１２、水平ドライバ１６、及び、アナログスイッチ部１７を示す図である。

【0158】

図１１に示す液晶表示装置１の第２の変形例では、共通配線Ｄｃｏｍ＋が４本の共通配線Ｄｃｏｍ１＋～Ｄｃｏｍ４＋によって構成され、共通配線Ｄｃｏｍ－が４本の共通配線Ｄｃｏｍ１－～Ｄｃｏｍ４－によって構成されている。液晶表示装置１の第２の変形例のその他の構成については、液晶表示装置１の第１の変形例の場合と同様であるため、その説明を省略する。

【0159】

ここで、液晶表示装置１の第２の変形例では、正極性側のデータ線Ｄ１＋～Ｄｍ＋が、アナログスイッチ部１７を介して、共通配線Ｄｃｏｍ１＋～Ｄｃｏｍ４＋に分散して接続され、負極性側のデータ線Ｄ１－～Ｄｍ－が、アナログスイッチ部１７を介して、共通配線Ｄｃｏｍ１－～Ｄｃｏｍ４－に分散して接続されている。

【0160】

それにより、液晶表示装置１の第２の変形例は、水平方向（横方向）に隣接する８個の画素１２のそれぞれに書き込まれた検査用の映像信号を、８つの共通配線Ｄｃｏｍ１＋～Ｄｃｏｍ４＋，Ｄｃｏｍ１－～Ｄｃｏｍ４－を用いて同時に読み出すことができる。それにより、外部の検査装置（不図示）による全ての画素１２の検査のさらなる短縮が可能である。

【0161】

図１１の例では、共通配線Ｄｃｏｍ＋が４本の共通配線Ｄｃｏｍ１＋～Ｄｃｏｍ４＋によって構成され、共通配線Ｄｃｏｍ－が４本の共通配線Ｄｃｏｍ１－～Ｄｃｏｍ４－によって構成されている場合について説明したが、これに限られない。共通配線Ｄｃｏｍ＋は、２以上の任意の数の共通配線によって構成されても良いし、共通配線Ｄｃｏｍ－は、２以上の任意の数の共通配線によって構成されても良い。

【0162】

≪液晶表示装置１の第３の変形例≫
図１２は、液晶表示装置１の第３の変形例に設けられた一部の画素１２を示す図である。なお、図１２の例では、ｐ行（ｐはｎの２分の１）ある奇数行のうちｆ（ｆは１～ｐの任意の整数）番目の奇数行、かつ、ｉ列目、の画素１２である画素１２＿ｕと、ｐ行ある偶数行のうちｆ番目の偶数行、かつ、ｉ列目、の画素１２である画素１２＿ｄと、が示されている。

【0163】

図８の例では、画素１２＿ｕ，１２＿ｄのそれぞれに設けられたトランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄが何れも正極性側のデータ線Ｄｉ＋に接続されていた。それに対し、図１２の例では、画素１２＿ｕに設けられたトランジスタＴｒ９＿ｕが正極性側のデータ線Ｄｉ＋に接続され、画素１２＿ｄに設けられたトランジスタＴｒ９＿ｄが負極性側のデータ線Ｄｉ－に接続されている。

【0164】

それにより、液晶表示装置１の第３の変形例は、読み出し用スイッチ選択線ＴＧｆを共用する一対の画素１２＿ｕ，１２＿ｄのそれぞれに書き込まれた検査用の映像信号を、２つの共通配線Ｄｃｏｍ＋，Ｄｃｏｍ－を用いて同時に読み出すことができる。

【0165】

具体的には、例えば、液晶表示装置１の第３の変形例は、１行目かつ１列目の画素１２に書き込まれた検査用の映像信号を、データ線Ｄ１＋、スイッチ素子ＳＷ１＋及び共通配線Ｄｃｏｍ＋を介して読み出しつつ、２行目かつ１列目の画素１２に書き込まれた検査用の映像信号を、データ線Ｄ１－、スイッチ素子ＳＷ－及び共通配線Ｄｃｏｍ－を介して読み出すことなどができる。それにより、外部の検査装置（不図示）による全ての画素１２の検査の短縮が可能である。

【0166】

なお、共通配線Ｄｃｏｍ＋は２本以上の共通配線によって構成され、共通配線Ｄｃｏｍ－は２本以上の共通配線によって構成されてもよい。この場合、正極性側のデータ線Ｄ１＋～Ｄｍ＋が、アナログスイッチ部１７を介して、共通配線Ｄｃｏｍ＋を構成する複数の共通配線に分散して接続され、負極性側のデータ線Ｄ１－～Ｄｍ－が、アナログスイッチ部１７を介して、共通配線Ｄｃｏｍ－を構成する複数の共通配線に分散して接続される。それにより、外部の検査装置（不図示）による全ての画素１２の検査のさらなる短縮が可能である。

【0167】

≪液晶表示装置１の第４の変形例≫
図１３は、液晶表示装置１の第４の変形例の動作を示すタイミングチャートである。

【0168】

図１３に示すように、液晶表示装置１の第４の変形例では、液晶表示装置１の場合と比較して、画素１２＿ｕに書き込まれた正極性及び負極性の映像信号の読み出しタイミングを遅らせることにより、画素１２＿ｕ，１２＿ｄのそれぞれに書き込まれた正極性の映像信号の読み出しタイミングを同じにするとともに、画素１２＿ｕ，１２＿ｄのそれぞれに書き込まれた負極性の映像信号の読み出しタイミングを同じにしている。以下、詳細に説明する。

【0169】

全ての画素１２に検査用の映像信号が書き込まれた後、読み出し前の準備動作を経て、画素１２＿ｕ，１２＿ｄの正極性側の保持容量Ｃｓ１＿ｕ，Ｃｓ１＿ｄに書き込まれた正極性の映像信号のデータ線Ｄｉ＋への読み出しが行われる。

【0170】

具体的には、ゲート制御信号Ｂ＿ｕをアクティブ（Ｌレベル）にすることによって、画素１２＿ｕの、トランジスタＴｒ３＿ｕ，Ｔｒ７＿ｕからなるソースフォロワバッファ、及び、トランジスタＴｒ４＿ｕ，Ｔｒ８＿ｕからなるソースフォロワバッファを動作させる（時刻ｔ１９）。同時に、ゲート制御信号Ｂ＿ｄをアクティブ（Ｌレベル）にすることによって、画素１２＿ｄの、トランジスタＴｒ３＿ｄ，Ｔｒ７＿ｄからなるソースフォロワバッファ、及び、トランジスタＴｒ４＿ｄ，Ｔｒ８＿ｄからなるソースフォロワバッファを動作させる（時刻ｔ１９）。

【0171】

その後、ゲート制御信号Ｓ＋＿ｕをアクティブ（Ｈレベル）にすることによって、画素１２＿ｕの正極性側のトランジスタＴｒ５＿ｕをオンする（時刻ｔ２０）。それにより、保持容量Ｃｓ１＿ｕに保持された正極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｕに伝達し、その画素駆動電極ＰＥ＿ｕの電圧ＶＰＥ＿ｕは、トランジスタＴｒ９＿ｕを介して、データ線Ｄｉ＋に伝達する（読み出される）。同時に、ゲート制御信号Ｓ＋＿ｄをアクティブ（Ｈレベル）にすることによって、画素１２＿ｄの正極性側のトランジスタＴｒ５＿ｄをオンする（時刻ｔ２０）。それにより、保持容量Ｃｓ１＿ｄに保持された正極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｄに伝達し、その画素駆動電極ＰＥ＿ｄの電圧ＶＰＥ＿ｄは、トランジスタＴｒ９＿ｄを介して、データ線Ｄｉ＋に伝達する（読み出される）。

【0172】

本例では、保持容量Ｃｓ１＿ｕに４Ｖの電圧が保持されている。そのため、トランジスタＴｒ３＿ｕ，Ｔｒ７＿ｕからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｕを５．５Ｖまで駆動する。また、保持容量Ｃｓ１＿ｄに１Ｖの電圧が保持されている。そのため、トランジスタＴｒ３＿ｄ，Ｔｒ７＿ｄからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｄを１．８Ｖまで駆動する。そのため、トランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄが同時にオンすることにより、データ線Ｄｉ＋は正常であれば３．６５Ｖ（＝（５．５Ｖ＋１．８Ｖ）／２）を示す。

【0173】

ここで、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を一時的にオンする。それにより、画素１２＿ｕ，１２＿ｄからデータ線Ｄｉ＋に読み出された３．６５Ｖの映像信号は、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を介して、検査装置（不図示）に供給される。この検査装置は、例えば、データ線Ｄｉ＋が３．６５Ｖを示すことを検出した場合、画素１２＿ｕ，１２＿ｄのそれぞれの正極性側のトランジスタ及び正極性側の保持容量に異常が無いと判定し、データ線Ｄｉ＋が３．６５Ｖ以外を示すことを検出した場合、画素１２＿ｕ，１２＿ｄのそれぞれの正極性側のトランジスタ及び正極性側の保持容量の何れかに異常があると判定する。

【0174】

同様にして、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋～ＳＷｍ＋を一つずつ順番に一時的にオンすることにより、検査装置は、画素１２＿ｕ，１２＿ｄを含む検査対象の行のｍ×２個の画素１２のそれぞれについて、正極性側のトランジスタ及び正極性側の保持容量に異常が無いかどうかを検査することができる。

【0175】

その後、ゲート制御信号Ｓ＋＿ｕ，Ｓ＋＿ｄをインアクティブ（Ｌレベル）にすることによって、画素１２＿ｕ，１２＿ｄの正極性側のトランジスタＴｒ５＿ｄをオフする（時刻ｔ２１）。それにより、画素１２＿ｕ，１２＿ｄに設けられた正極性側のトランジスタ及び正極性側の保持容量の検査が終了する。

【0176】

続いて、画素１２＿ｕ，１２＿ｄの負極性側の保持容量Ｃｓ２＿ｕ，Ｃｓ２＿ｄに書き込まれた負極性の映像信号のデータ線Ｄｉ＋への読み出しが行われる。

【0177】

具体的には、ゲート制御信号Ｓ－＿ｕをアクティブ（Ｈレベル）にすることによって、画素１２＿ｕの負極性側のトランジスタＴｒ６＿ｕをオンする（時刻ｔ２２）。それにより、保持容量Ｃｓ２＿ｕに保持された負極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｕに伝達し、その画素駆動電極ＰＥ＿ｕの電圧ＶＰＥ＿ｕは、トランジスタＴｒ９＿ｕを介して、データ線Ｄｉ＋に伝達する（読み出される）。同時に、ゲート制御信号Ｓ－＿ｄをアクティブ（Ｈレベル）にすることによって、画素１２＿ｄの負極性側のトランジスタＴｒ６＿ｄをオンする（時刻ｔ２２）。それにより、保持容量Ｃｓ２＿ｄに保持された負極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｄに伝達し、その画素駆動電極ＰＥ＿ｄの電圧ＶＰＥ＿ｄは、トランジスタＴｒ９＿ｄを介して、データ線Ｄｉ＋に伝達する（読み出される）。

【0178】

本例では、保持容量Ｃｓ２＿ｕに１Ｖの電圧が保持されている。そのため、トランジスタＴｒ４＿ｕ，Ｔｒ８＿ｕからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｕを、トランジスタＴｒ４＿ｕの閾値電圧分を考慮した約１．８Ｖまで駆動する。また、保持容量Ｃｓ２＿ｄに４Ｖの電圧が保持されている。そのため、トランジスタＴｒ４＿ｄ，Ｔｒ８＿ｄからなるソースフォロワバッファは、画素駆動電極ＰＥ＿ｄを、トランジスタＴｒ４＿ｄの閾値電圧分を考慮した約５．５Ｖまで駆動する。そのため、トランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄが同時にオンすることにより、データ線Ｄｉ＋は正常であれば３．６５Ｖ（＝（１．８Ｖ＋５．５Ｖ）／２）を示す。

【0179】

ここで、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を一時的にオンする。それにより、画素１２＿ｕ，１２＿ｄからデータ線Ｄｉ＋に読み出された３．６５Ｖの映像信号は、アナログスイッチ部１７に設けられたスイッチ素子ＳＷｉ＋を介して、検査装置（不図示）に供給される。この検査装置は、例えば、データ線Ｄｉ＋が３．６５Ｖを示すことを検出した場合、画素１２＿ｕ，１２＿ｄのそれぞれの負極性側のトランジスタ及び負極性側の保持容量に異常が無いと判定し、データ線Ｄｉ＋が３．６５Ｖ以外を示すことを検出した場合、画素１２＿ｕ，１２＿ｄのそれぞれの負極性側のトランジスタ及び負極性側の保持容量の何れかに異常があると判定する。

【0180】

同様にして、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋～ＳＷｍ＋を一つずつ順番に一時的にオンすることにより、検査装置は、画素１２＿ｕ，１２＿ｄを含む検査対象の行のｍ×２個の画素１２のそれぞれについて、負極性側のトランジスタ及び負極性側の保持容量に異常が無いかどうかを検査することができる。

【0181】

その後、ゲート制御信号Ｓ－＿ｕ，Ｓ－＿ｄをインアクティブ（Ｌレベル）にすることによって、画素１２＿ｕ，１２＿ｄの負極性側のトランジスタＴｒ６＿ｄをオフする（時刻ｔ２３）。それにより、画素１２＿ｕ，１２＿ｄに設けられた負極性側のトランジスタ及び負極性側の保持容量の検査が終了する。

【0182】

その後、外部から供給されるモード切替信号ＭＤは、ＬレベルからＨレベルに切り替わる。それにより、読み出し用スイッチ選択線ＴＧｆがＬレベルに固定されるため、画素１２＿ｕ，１２＿ｄ（より詳細には、画素１２＿ｕ，１２＿ｄを含む行のｍ×２個の画素１２）に設けられたトランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄはオフする（時刻ｔ２４）。それにより、画素１２＿ｕ，１２＿ｄ（より詳細には、画素１２＿ｕ，１２＿ｄを含む行のｍ×２個の画素１２）に設けられたトランジスタ及び保持容量の検査が終了する。

【0183】

このような検査は、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて２行ずつ順番に行われる。

【0184】

このように、本実施の形態にかかる液晶表示装置１の第４の変形例は、各画素１２を構成するトランジスタＴｒ１～Ｔｒ９及び保持容量Ｃｓ１，Ｃｓ２のそれぞれが正常に動作しているか否かを、液晶表示装置１の場合よりも速やかに検査することができる。

【0185】

本実施の形態では、画素１２＿ｕの保持容量Ｃｓ１＿ｕに４Ｖの電圧が保持され、画素１２＿ｄの保持容量Ｃｓ１＿ｄに１Ｖの電圧が保持された場合を例に説明したが、これに限られない。保持容量Ｃｓ１＿ｕ，Ｃｓ１＿ｄにはそれぞれ任意の電圧が保持されて良い。同様に、本実施の形態では、画素１２＿ｕの保持容量Ｃｓ２＿ｕに１Ｖの電圧が保持され、画素１２＿ｄの保持容量Ｃｓ２＿ｄに４Ｖの電圧が保持された場合を例に説明したが、これに限られない。保持容量Ｃｓ２＿ｕ，Ｃｓ２＿ｄにはそれぞれ任意の電圧が保持されて良い。

【0186】

＜実施の形態２＞
図１に示した液晶表示装置５０では、検査対象の画素５２から読み出された画素駆動電圧ＶＰＥが、データ線Ｄｉ＋、スイッチ素子ＳＷｉ＋、及び、共通配線Ｄｃｏｍ＋を介して、外部の検査装置（不図示）に出力される。そのため、検査対象の画素５２のソースフォロワバッファは、大きな負荷容量及び大きな抵抗を持った配線を駆動する必要がある。

【0187】

具体的には、データ線Ｄｉ＋には、ｎ行分の画素５２の配線容量が付加されている。例えば、ＦＨＤ（Ｆｕｌｌ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）の場合、データ線Ｄｉ＋には１０８０画素分の配線容量（例えば１ｐＦ）が付加されている。また、共通配線Ｄｃｏｍ＋には、例えば５ｐＦの配線容量が付加されている。そのため、検査対象の画素５２のソースフォロワバッファは、画素駆動電圧ＶＰＥを保持容量Ｃｓ１，Ｃｓ２の何れかの保持電圧と同等レベルに安定させるために、長時間かけて合計６ｐＦ程度の高い負荷容量の充電を行う必要がある。また、画素検査モードでは、全ての画素５２のそれぞれの画素駆動電圧ＶＰＥがシリアルに読み出されるため、検査装置による検査時間が非常に長くなってしまう。つまり、液晶表示装置５０では、検査装置による画素５２の検査を速やかに実行させることができないという問題があった。検査時間の長時間化は、検査コストの増大を引き起こす。

【0188】

なお、検査時間を短くするために、画素駆動電圧ＶＰＥが安定するのを待たずに検査対象の画素５２の検査が行われた場合、検査装置は、検査対象の画素５２の欠陥や特性劣化を正確に検出することができない。この場合、例えば、画像表示部５１に全体の画像を表示させてみなければ画素欠陥を特定することができないため、液晶組み立てや投影評価などの工数が増大してしまい、その結果、コストが増大してしまう。

【0189】

そこで、画素の速やかな検査を実行して例えば検査コストを削減することが可能な、実施の形態２にかかる液晶表示装置及びその検査方法が見いだされた。

【0190】

図１４は、実施の形態２にかかる液晶表示装置２の構成例を示す図である。なお、図１４には、通常動作時に液晶表示装置２に接続されるランプ信号発生器４０も示されている。また、図１５は、液晶表示装置２に設けられた画素１２及びその周辺回路の具体的な構成例を示す図である。なお、図１５の例では、ｐ行（ｐはｎの２分の１）ある奇数行のうちｆ番目の奇数行、かつ、ｉ列目、の画素１２である画素１２＿ｕと、ｐ行ある偶数行のうちｆ番目の偶数行、かつ、ｉ列目、の画素１２である画素１２＿ｄと、からなる一対の画素対が示されている。ここで、液晶表示装置２は、液晶表示装置１の場合と比較して、画素１２への映像信号の書き込み経路とは別に、画素１２からの映像信号の読み出し経路をさらに備える。

【0191】

具体的には、液晶表示装置２は、液晶表示装置１と比較して、スイッチ部１８、センスアンプ部１９、ラッチ部２０、及び、シフトレジスタ回路２１をさらに備える。また、図１５を参照すると、液晶表示装置２では、液晶表示装置１の第３の変形例の場合と同様に、読み出し用スイッチ選択線ＴＧｆを共用するｉ列目の画素１２＿ｕ，１２＿ｄのうち、画素１２＿ｕに設けられたトランジスタＴｒ９＿ｕが正極性側のデータ線Ｄｉ＋に接続され、画素１２＿ｄに設けられたトランジスタＴｒ９＿ｄが負極性側のデータ線Ｄｉ－に接続されている。

【0192】

スイッチ部１８は、検査対象の行のｍ個の画素１２からｍ本のデータ線Ｄ１＋～Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥを、ノードＮｄ１＿１～Ｎｄ１＿ｍに出力するか否かを切り替える。また、スイッチ部１８は、検査対象の行のｍ個の画素１２からｍ本のデータ線Ｄ１－～Ｄｍ－のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥを、ノードＮｄ２＿１～Ｎｄ２＿ｍに出力するか否かを切り替える。さらに、スイッチ部１８は、ｍ組のデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－に対して電圧供給線ｍｉｄの所定電圧（所定電圧ｍｉｄ）を出力するか否かの切り替えも行う。

【0193】

センスアンプ部１９は、ｍ本のデータ線Ｄ１＋～Ｄｍ＋からスイッチ部１８を介してノードＮｄ１＿１～Ｎｄ１＿ｍに出力された電圧と、ｍ本のデータ線Ｄ１－～Ｄｍ－からスイッチ部１８を介してノードＮｄ２＿１～Ｎｄ２＿ｍに出力された電圧と、の間のそれぞれの電位差を増幅して、増幅信号ｅ＿１～ｅ＿ｍを出力する。ラッチ部２０は、センスアンプ部１９から出力された増幅信号ｅ＿１～ｅ＿ｍをラッチして一斉に出力する。

【0194】

図１６は、液晶表示装置２に設けられたスイッチ部１８、センスアンプ部１９及びラッチ部２０をより詳細に示す図である。スイッチ部１８は、ｍ個のスイッチ素子ＳＷ２＿１～ＳＷ２＿ｍと、ｍ個のスイッチ素子ＳＷ３＿１～ＳＷ３＿ｍと、ｍ個のスイッチ素子ＳＷ７＿１～ＳＷ７＿ｍと、ｍ個のスイッチ素子ＳＷ８＿１～ＳＷ８＿ｍと、を備える。センスアンプ部１９は、ｍ個のセンスアンプＳＡ＿１～ＳＡ＿ｍを備える。ラッチ部２０は、ｍ個のスイッチ素子ＳＷ４＿１～ＳＷ４＿ｍを備える。

【0195】

スイッチ部１８において、スイッチ素子ＳＷ２＿１～ＳＷ２＿ｍは、それぞれ、データ線Ｄ１＋～Ｄｍ＋とノードＮｄ１＿１～Ｎｄ１＿ｍとの間に設けられ、切替信号ＫＳＷによってオンオフを切り替える。スイッチ素子ＳＷ３＿１～ＳＷ３＿ｍは、それぞれ、ノードＮｄ１＿１～Ｎｄ１＿ｍと電圧供給線ｍｉｄとの間に設けられ、切替信号ｎｕｔによってオンオフを切り替える。また、スイッチ素子ＳＷ７＿１～ＳＷ７＿ｍは、それぞれ、データ線Ｄ１－～Ｄｍ－とノードＮｄ２＿１～Ｎｄ２＿ｍとの間に設けられ、切替信号ＫＳＷによってオンオフを切り替える。スイッチ素子ＳＷ８＿１～ＳＷ８＿ｍは、それぞれ、ノードＮｄ２＿１～Ｎｄ２＿ｍと電圧供給線ｍｉｄとの間に設けられ、切替信号ｎｕｔによってオンオフを切り替える。

【0196】

センスアンプ部１９において、センスアンプＳＡ＿１～ＳＡ＿ｍは、ノードＮｄ１＿１～Ｎｄ１＿ｍの電圧と、ノードＮｄ２＿１～Ｎｄ２＿ｍの電圧と、の間のそれぞれの電位差を増幅して、増幅信号ｅ＿１～ｅ＿ｍを出力する。ラッチ部２０において、スイッチ素子ＳＷ４＿１～ＳＷ４＿ｍは、それぞれ、増幅信号ｅ＿１～ｅ＿ｍが伝搬する信号線上に設けられ、トリガ信号Ｔｌａｔによってオンオフを切り替える。

【0197】

例えば、スイッチ素子ＳＷ２＿１～ＳＷ２＿ｍをオンし、スイッチ素子ＳＷ３＿１～ＳＷ３＿ｍをオンすることにより、ｍ個のデータ線Ｄ１＋～Ｄｍ＋と電圧供給線ｍｉｄとがショートする。それにより、ｍ個のデータ線Ｄ１＋～Ｄｍ＋の電圧は、所定電圧ｍｉｄにリフレッシュされる。同様に、スイッチ素子ＳＷ７＿１～ＳＷ７＿ｍをオンし、スイッチ素子ＳＷ８＿１～ＳＷ８＿ｍをオンすることにより、ｍ個のデータ線Ｄ１－～Ｄｍ－と電圧供給線ｍｉｄとがショートする。それにより、ｍ個のデータ線Ｄ１－～Ｄｍ－の電圧は、所定電圧ｍｉｄにリフレッシュされる。

【0198】

また、例えば、スイッチ素子ＳＷ２＿１～ＳＷ２＿ｍをオンし、スイッチ素子ＳＷ３＿１～ＳＷ３＿ｍをオフすることにより、検査対象の行のｍ個の画素１２からｍ個のデータ線Ｄ１＋～Ｄｍ＋のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥがノードＮｄ１＿１～Ｎｄ１＿ｍに出力される。同様に、スイッチ素子ＳＷ７＿１～ＳＷ７＿ｍをオンし、スイッチ素子ＳＷ８＿１～ＳＷ８＿ｍをオフすることにより、検査対象の行のｍ個の画素１２からｍ個のデータ線Ｄ１－～Ｄｍ－のそれぞれに読み出されたｍ個の画素駆動電圧ＶＰＥがノードＮｄ２＿１～Ｎｄ２＿ｍに出力される。このとき、センスアンプＳＡ＿１～ＳＡ＿ｍは、ノードＮｄ１＿１～Ｎｄ１＿ｍの電圧と、ノードＮｄ２＿１～Ｎｄ２＿ｍの電圧と、の間のそれぞれの電位差を増幅して、Ｈ又はＬレベルで表される増幅信号ｅ＿１～ｅ＿ｍを出力する。そして、ラッチ部２０に設けられたスイッチ素子ＳＷ４＿１～ＳＷ４＿ｍは、センスアンプＳＡ＿１～ＳＡ＿ｍの増幅信号ｅ＿１～ｅ＿ｍをラッチして一斉に出力する。

【0199】

≪画素検査モードでの液晶表示装置２の動作≫
続いて、液晶表示装置２の画素検査モードでの動作について説明する。図１７は、液晶表示装置２の画素検査モードでの動作を示すタイミングチャートである。以下では、図１５に示された、読み出し用スイッチ選択線ＴＧｆを共用するｉ列目の画素１２＿ｕ，１２＿ｄの検査方法を中心に説明する。

【0200】

画素検査モードでは、まず、画素１２＿ｕ，１２＿ｄ（より詳細には、画素１２＿ｕ，１２＿ｄを含む検査対象の行のｍ×２個の画素１２）に対して検査用の映像信号の書き込みが行われる（時刻ｔ３１）。このときの動作は、液晶表示装置１の場合と同様であるため、その説明を省略する。

【0201】

本例では、画素１２＿ｕの保持容量Ｃｓ１＿ｕに２．６Ｖ及び２．４Ｖの一方の電圧が書き込まれ、画素１２＿ｄの保持容量Ｃｓ１＿ｄに２．６Ｖ及び２．４Ｖの他方の電圧が書き込まれる。また、画素１２＿ｕの保持容量Ｃｓ２＿ｕに２．６Ｖ及び２．４Ｖの一方の電圧が書き込まれ、画素１２＿ｄの保持容量Ｃｓ２＿ｄに２．６Ｖ及び２．４Ｖの他方の電圧が書き込まれる。

【0202】

保持容量Ｃｓ１＿ｕ，Ｃｓ１＿ｄ，Ｃｓ２＿ｕ，Ｃｓ２＿ｄに映像信号が書き込まれた後、アナログスイッチ部１７に設けられたスイッチ素子ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－は何れもオフに制御される（アナログスイッチ部１７の各スイッチ素子のオンオフを制御する制御信号Ａ＿ＳＷはインアクティブ（Ｌレベル）に制御される）。それにより、水平ドライバ１６からデータ線Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－への映像信号の供給が停止する。

【0203】

続いて、画素１２＿ｕ，１２＿ｄに書き込まれた映像信号の読み出しが行われる。
まず、読み出し前の準備動作として、外部から供給されるモード切替信号ＭＤは、ＨレベルからＬレベルに切り替わる。

【0204】

また、切替信号ＫＳＷをアクティブ（例えばＨレベル）にすることによってスイッチ素子ＳＷ２＿１～ＳＷ２＿ｍ、ＳＷ７＿１～ＳＷ７＿ｍをオフからオンに切り替える（時刻ｔ３２）。それにより、センスアンプＳＡ＿１～ＳＡ＿ｍのそれぞれの非反転入力端子と、データ線Ｄ１＋～Ｄｍ＋と、が導通状態となり、かつ、センスアンプＳＡ＿１～ＳＡ＿ｍのそれぞれの反転入力端子と、データ線Ｄ１－～Ｄｍ－と、が導通状態となる。

【0205】

その後、切替信号ｎｕｔを一時的にアクティブ（例えばＨレベル）にすることによってスイッチ素子ＳＷ３＿１～ＳＷ３＿ｍ、ＳＷ８＿１～ＳＷ８＿ｍを一時的にオンする（時刻ｔ３３）。それにより、データ線Ｄ１＋～Ｄｍ＋と電圧供給線ｍｉｄとがショートするため、データ線Ｄ１＋～Ｄｍ＋の電圧は、所定電圧ｍｉｄにリフレッシュされる。また、データ線Ｄ１－～Ｄｍ－と電圧供給線ｍｉｄとがショートするため、データ線Ｄ１－～Ｄｍ－の電圧は、所定電圧ｍｉｄにリフレッシュされる。

【0206】

読み出し前の準備動作が完了すると、例えば、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の正極性側の保持容量Ｃｓ１＿ｕに書き込まれた正極性の映像信号のデータ線Ｄｉ＋への読み出し、及び、画素１２＿ｄ（より詳細には、１２＿ｄを含む検査対象の行のｍ個の画素１２）の正極性側の保持容量Ｃｓ１＿ｄに書き込まれた正極性の映像信号のデータ線Ｄｉ－への読み出しが行われる。

【0207】

具体的には、まず、ゲート制御信号Ｂ＿ｕをアクティブ（Ｌレベル）にすることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の、トランジスタＴｒ３＿ｕ，Ｔｒ７＿ｕからなるソースフォロワバッファ、及び、トランジスタＴｒ４＿ｕ，Ｔｒ８＿ｕからなるソースフォロワバッファを動作させる（時刻ｔ３４）。同時に、ゲート制御信号Ｂ＿ｄをアクティブ（Ｌレベル）にすることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の、トランジスタＴｒ３＿ｄ，Ｔｒ７＿ｄからなるソースフォロワバッファ、及び、トランジスタＴｒ４＿ｄ，Ｔｒ８＿ｄからなるソースフォロワバッファを動作させる（時刻ｔ３４）。

【0208】

その後、ゲート制御信号Ｓ＋＿ｕをアクティブ（Ｈレベル）にすることによって、画素１２＿ｕ（より詳細には、画素１２＿ｕを含む検査対象の行のｍ個の画素１２）の正極性側のトランジスタＴｒ５＿ｕをオンする（時刻ｔ３５）。それにより、保持容量Ｃｓ１＿ｕに保持された正極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｕに伝達する。同時に、ゲート制御信号Ｓ＋＿ｄをアクティブ（Ｈレベル）にすることによって、画素１２＿ｄ（より詳細には、画素１２＿ｄを含む検査対象の行のｍ個の画素１２）の正極性側のトランジスタＴｒ５＿ｄをオンする（時刻ｔ３５）。それにより、保持容量Ｃｓ１＿ｄに保持された正極性の映像信号の電圧は、画素駆動電極ＰＥ＿ｄに伝達する。

【0209】

その後、垂直シフトレジスタ＆レベルシフタ１５から出力される走査パルスが読み出し用スイッチ選択線ＴＧｆに供給される（時刻ｔ３６）。それにより、画素１２＿ｕ，１２＿ｄ（より詳細には、画素１２＿ｕ，１２＿ｄを含む検査対象の行のｍ×２個の画素１２）に設けられたトランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄがオンするため、画素駆動電極ＰＥ＿ｕ，ＰＥ＿ｄの電圧ＶＰＥ＿ｕ，ＶＰＥ＿ｄは、それぞれトランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄを介して、データ線Ｄｉ＋，Ｄｉ－に読み出され、保持される。

【0210】

ここで、アナログスイッチ部１７の全てのスイッチがオフに制御されているため、データ線Ｄｉ＋には、共通配線Ｄｃｏｍ＋の５ｐＦ程度の配線容量は付加されておらず、ｎ行分の画素１２の配線容量のみが付加されている。例えば、ＦＨＤの場合、データ線Ｄｉ＋には、１０８０画素分の１ｐＦ程度の配線容量のみが付加されている。したがって、液晶表示装置２では、検査対象の画素１２＿ｕに設けられた正極性側のソースフォロワバッファ（Ｔｒ３＿ｕ，Ｔｒ７＿ｕ）が、共通配線Ｄｃｏｍ＋の配線容量の影響を受けないため、液晶表示装置５０の場合と比較して容量換算で６分の１程度の容量を駆動するだけでよい。さらに、この正極性側のソースフォロワバッファは、共通配線Ｄｃｏｍ＋の配線抵抗の影響も受けない。そのため、検査対象の画素１２＿ｕに設けられた正極性側のソースフォロワバッファによって画素駆動電圧ＶＰＥ＿ｕを保持容量Ｃｓ１＿ｕの保持電圧と同等レベルに安定させるまでの時間が短縮される。

【0211】

同様に、アナログスイッチ部１７の全てのスイッチがオフに制御されているため、データ線Ｄｉ－には、共通配線Ｄｃｏｍ－の５ｐＦ程度の配線容量は付加されておらず、ｎ行分の画素１２の配線容量のみが付加されている。例えば、ＦＨＤの場合、データ線Ｄｉ－には、１０８０画素分の１ｐＦ程度の配線容量のみが付加されている。したがって、液晶表示装置２では、検査対象の画素１２＿ｄに設けられた正極性側のソースフォロワバッファ（Ｔｒ３＿ｄ，Ｔｒ７＿ｄ）が、共通配線Ｄｃｏｍ－の配線容量の影響を受けないため、液晶表示装置５０の場合と比較して容量換算で６分の１程度の容量を駆動するだけでよい。さらに、この正極性側のソースフォロワバッファは、共通配線Ｄｃｏｍ－の配線抵抗の影響も受けない。そのため、検査対象の画素１２＿ｄに設けられた正極性側のソースフォロワバッファによって画素駆動電圧ＶＰＥ＿ｄを保持容量Ｃｓ１＿ｄの保持電圧と同等レベルに安定させるまでの時間が短縮される。

【0212】

また、データ線Ｄｉ＋とデータ線Ｄｉ－とのそれぞれの電圧レベルの大きさの比較は、それらの差電圧が数ｍＶ程度になれば、センスアンプＳＡ＿ｉを用いて行うことができる。そのため、データ線Ｄｉ＋とデータ線Ｄｉ－とのそれぞれの電圧レベルが正規の値を示すまで充電を待つことなく画素検査を行うことができる。

【0213】

その後、ゲート制御信号Ｓ＋＿ｕ，Ｓ＋＿ｄ及び読み出し用スイッチ選択信号ＴＧｆは何れもインアクティブ（Ｌレベル）になる。それにより、トランジスタＴｒ５＿ｕ，Ｔｒ５＿ｄがオフするとともに、トランジスタＴｒ９＿ｕ，Ｔｒ９＿ｄがオフする（時刻ｔ３７）。

【0214】

検査対象の行のｍ個の画素１２＿ｕからデータ線Ｄ１＋～Ｄｍ＋のそれぞれに読み出されたｍ個の正極性の画素駆動電圧ＶＰＥ＿ｕは、それぞれ、センスアンプＳＡ＿１～ＳＡ＿ｍの非反転入力端子に供給される。検査対象の行のｍ個の画素１２＿ｄからデータ線Ｄ１－～Ｄｍ－のそれぞれに読み出されたｍ個の正極性の画素駆動電圧ＶＰＥ＿ｄは、それぞれ、センスアンプＳＡ＿１～ＳＡ＿ｍの反転入力端子に供給される。

【0215】

センスアンプＳＡ＿１～ＳＡ＿ｍは、データ線Ｄ１＋～Ｄｍ＋に読み出されたｍ個の正極性の画素駆動電圧ＶＰＥ＿ｕと、データ線Ｄ１－～Ｄｍ－に読み出されたｍ個の正極性の画素駆動電圧ＶＰＥ＿ｄと、の間のそれぞれの電位差を増幅し、Ｈ又はＬレベルで表される増幅信号ｅ＿１～ｅ＿ｍを出力する。

【0216】

例えば、読み出し用スイッチ選択線ＴＧｆを共用するｉ列目の画素１２＿ｕ，１２＿ｄのうち、画素１２＿ｕからデータ線Ｄｉ＋に２．６Ｖの正極性の画素駆動電圧ＶＰＥ＿ｕが読み出され、かつ、画素１２＿ｄからデータ線Ｄｉ－に２．４Ｖの正極性の画素駆動電圧ＶＰＥ＿ｄが読み出された場合、センスアンプＳＡ＿ｉは、Ｈレベルの増幅信号ｅ＿ｉを出力する。逆に、画素１２＿ｕからデータ線Ｄｉ＋に２．４Ｖの正極性の画素駆動電圧ＶＰＥ＿ｕが読み出され、かつ、画素１２＿ｄからデータ線Ｄｉ－に２．６Ｖの正極性の画素駆動電圧ＶＰＥ＿ｄが読み出された場合、センスアンプＳＡ＿ｉは、Ｌレベルの増幅信号ｅ＿ｉを出力する。

【0217】

そして、ラッチ部２０に設けられたスイッチ素子ＳＷ４＿１～ＳＷ４＿ｍは、トリガ信号Ｔｌａｔが一時的にアクティブになったタイミングで、センスアンプＳＡ＿１～ＳＡ＿ｍの増幅信号ｅ＿１～ｅ＿ｍを一斉に出力する（時刻ｔ３８）。

【0218】

その後、シフトレジスタ回路２１は、ラッチ部２０から一斉に出力された増幅信号ｅ＿１～ｅ＿ｍを取り込んで、これらを一つずつ順番に検査信号ＴＯＵＴとして出力する（時刻ｔ３９）。

【0219】

液晶表示装置２の外部に設けられた検査装置（不図示）は、この検査信号ＴＯＵＴの値と期待値とを比較することにより、検査対象の奇数行のｍ個の画素１２＿ｕの正極性側の故障（欠陥や特性劣化など）を検出するとともに、検査対象の偶数行のｍ個の画素１２＿ｄの正極性側の故障を検出する。

【0220】

この検査装置は、検査対象の奇数行のｍ個の画素１２＿ｕの負極側の故障を検出するとともに、検査対象の偶数行のｍ個の画素１２＿ｄの負極性側の故障を検出することができる。負極性側の故障の検出方法の詳細については、正極性側の故障を検出する場合と基本的には同様であるため、その説明を省略する。このような検査は、１行目のｍ個の画素１２からｎ行目のｍ個の画素１２にかけて２行ずつ順番に行われる。

【0221】

このように、本実施の形態にかかる液晶表示装置２は、液晶表示装置１と同等の効果を奏することがきる。さらに、画素１２への映像信号を書き込む経路とは別に、画素１２からの映像信号の読み出し経路を備え、検査対象の画素１２に書き込まれた映像信号の読み出し時には、画素１２への映像信号の書き込み経路の一部をデータ線から電気的に分離させる。それにより、本実施の形態にかかる液晶表示装置２は、検査対象の画素１２に書き込まれた映像信号の読み出し時、例えば共通配線Ｄｃｏｍ＋，Ｄｃｏｍ－の配線容量を余計に充電する必要がなくなるため、各画素１２のソースフォロワバッファによって画素駆動電圧ＶＰＥを安定させるまでの時間を短縮させることができ、その結果、検査装置による画素１２の検査を速やかに実行させることができる。

【0222】

本実施の形態では、画素１２＿ｕに設けられたトランジスタＴｒ９＿ｕが正極性側のデータ線Ｄｉ＋に接続され、画素１２＿ｄに設けられたトランジスタＴｒ９＿ｄが負極性側のデータ線Ｄｉ－に接続された場合を例に説明したが、これに限られない。各画素１２＿ｄに設けられたトランジスタＴｒ９＿ｄは、正極性側のデータ線Ｄｉ＋に接続されてもよい。また、各画素１２＿ｕに設けられたトランジスタＴｒ９＿ｕは、負極性側のデータ線Ｄｉ－に接続されてもよい。それにより、液晶表示装置２は、例えば、各画素１２の正極性側の映像信号と負極性側の映像信号との比較結果から、各画素１２の故障を検出することが可能となる。

【0223】

なお、上記実施の形態１，２にかかる液晶表示装置１，２の仕組みは、例えば、波長多重光通信の分野で用いられる波長選択光スイッチ装置（ＷＷＳ；Ｗａｖｅｌｅｎｇｔｈ Ｓｅｌｅｃｔｉｖｅ Ｓｗｉｔｃｈ）に搭載された空間光変調器（ＳＬＭ；Ｓｐａｔｉａｌ Ｌｉｇｈｔ Ｍｏｄｕｌａｔｏｒ）にも適用されることができる。空間光変調器は、例えばＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ）技術を用いて構成され、入力ポートに入射された光信号を偏向して、一又は複数の出力ポートのうち選択された何れかの出力ポートから出射する。

【0224】

より具体的には、波長選択光スイッチ装置は、例えば、入力ポート、一又は複数の出力ポート、波長分散器、光学結合器、及び、空間光変調器を備える。波長分散器は、入力ポートに入射された光信号を複数の波長成分に空間的に分散させる。光学結合器は、波長分散器によって分散された複数の波長成分を集光する。空間光変調器は、例えば、波長に応じて展開されたｘ軸方向と、ｘ軸方向に垂直なｙ軸方向と、からなるｘｙ平面にマトリクス状に配置された複数の画素１２を有する。複数の画素１２は、光学結合器によって集光された光信号を、波長毎に反射方向を変化させて（即ち、偏向して）、一つ又は複数の出力ポートのうち選択された何れかの出力ポートから出射する。

【0225】

波長選択光スイッチ装置は、空間光変調器に上記実施の形態１，２にかかる液晶表示装置１，２の仕組みを適用することにより、液晶表示装置１，２と同等の効果を奏することができる。

【符号の説明】

【0226】

１ 液晶表示装置
１ａ，１ｂ，１ｃ，１ｄ 液晶表示装置
２ 液晶表示装置
１１ 画像表示部
１２ 画素
１３ タイミング発生器
１４ 極性切り替え制御回路
１５ 垂直シフトレジスタ＆レベルシフタ
１６ 水平ドライバ
１７ アナログスイッチ部
１８ スイッチ部
１９ センスアンプ部
２０ ラッチ部
２１ シフトレジスタ回路
４０ ランプ信号発生器
５０ 液晶表示装置
５１ 画像表示部
５２ 画素
１６１ シフトレジスタ回路
１６２ １ラインラッチ回路
１６３ コンパレータ部
１６３＿１～１６３＿ｍ コンパレータ
１６４ 階調カウンタ
ＡＤＡ１～ＡＤＡｎ ＡＮＤ回路
ＡＤＢ１～ＡＤＢｎ ＡＮＤ回路
Ｂ ゲート制御信号線
ＣＥ 共通電極
Ｃｓ１，Ｃｓ２ 保持容量
Ｄ１＋，Ｄ１－～Ｄｍ＋，Ｄｍ－ データ線
Ｄｃｏｍ＋，Ｄｃｏｍ－ 共通配線
Ｇ１～Ｇｎ 行走査線
ＬＣ 液晶表示素子
ＬＣＭ 液晶
Ｎａ，Ｎｂ ノード
Ｎｄ１＿１～Ｎｄ１＿ｍ ノード
Ｎｄ２＿１～Ｎｄ２＿ｍ ノード
ＰＥ 画素駆動電極（反射電極）
Ｓ＋，Ｓ－ ゲート制御信号線
ＳＡ＿１～ＳＡ＿ｍ センスアンプ
ＳＷ１＋，ＳＷ１－～ＳＷｍ＋，ＳＷｍ－ スイッチ素子
ＳＷ２＿１～ＳＷ２＿ｍ スイッチ素子
ＳＷ３＿１～ＳＷ３＿ｍ スイッチ素子
ＳＷ４＿１～ＳＷ４＿ｍ スイッチ素子
ＳＷ７＿１～ＳＷ７＿ｍ スイッチ素子
ＳＷ８＿１～ＳＷ８＿ｍ スイッチ素子
ＴＧ１～ＴＧｐ 読み出し用スイッチ選択線
Ｔｒ１～Ｔｒ１０ トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】