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特許7273153基板貫通ビアを有する半導体デバイスおよび基板貫通ビアを有する半導体デバイスの製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-05-01
(45)【発行日】2023-05-12
(54)【発明の名称】基板貫通ビアを有する半導体デバイスおよび基板貫通ビアを有する半導体デバイスの製造方法
(51)【国際特許分類】
H01L 21/3205 20060101AFI20230502BHJP
H01L 21/768 20060101ALI20230502BHJP
H01L 23/522 20060101ALI20230502BHJP
【ＦＩ】
H01L21/88 J
H01L21/90 B
【請求項の数】
9
(21)【出願番号】P 2021526542
(86)(22)【出願日】2019-12-20
(65)【公表番号】
(43)【公表日】2022-01-31
(86)【国際出願番号】 EP2019086704
(87)【国際公開番号】W WO2020127988
(87)【国際公開日】2020-06-25
【審査請求日】2021-07-13
(31)【優先権主張番号】18215468.2
(32)【優先日】2018-12-21
(33)【優先権主張国・地域又は機関】EP
(73)【特許権者】
【識別番号】505325040
【氏名又は名称】エイエムエス－オスラム アーゲー
【氏名又は名称原語表記】ａｍｓ－ＯＳＲＡＭ ＡＧ
【住所又は居所原語表記】Ｓｃｈｌｏｓｓ Ｐｒｅｍｓｔａｅｔｔｅｎ， Ｔｏｂｅｌｂａｄｅｒｓｔｒ． ３０， ８１４１ Ｐｒｅｍｓｔａｅｔｔｅｎ， Ａｕｓｔｒｉａ
(74)【代理人】
【識別番号】110002952
【氏名又は名称】弁理士法人鷲田国際特許事務所
(72)【発明者】
【氏名】レッフラー ベルンハルト
(72)【発明者】
【氏名】ボドナー トーマス
(72)【発明者】
【氏名】ジーゲルト イェルク
【審査官】早川 朋一
(56)【参考文献】
【文献】米国特許出願公開第２０１５／０３０３１４１（ＵＳ，Ａ１）
【文献】特表２０１０－５３５４２７（ＪＰ，Ａ）
【文献】特開２０１８－１０７２２７（ＪＰ，Ａ）
【文献】特開２００８－２８８５９５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０３３９６９８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１０／０３１４７６２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２０５－２１／３２１５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５２－２３／５３８
Ｈ０１Ｌ ２３／４８－２３／５０
Ｈ０１Ｌ ２３／１２－２３／１５
Ｈ０１Ｌ ２５／０４－２５／０７５
Ｈ０１Ｌ ２１／６０－２１／６０７
(57)【特許請求の範囲】
【請求項1】
半導体材料の基板（１）と、前記基板（１）上の金属間誘電体（３）と、
前記金属間誘電体（３）に埋め込まれた金属層（４）と、
前記金属層の１つ（４′）の接点領域（４＊）と、
前記接点領域（４＊）に対向する、前記基板（１）のビアホール（７）と、
前記ビアホール（７）に配置され、前記接点領域（４＊）と接触するメタライゼーション部（９）と、
を有する半導体デバイスにおいて、
前記金属間誘電体（３）に、前記ビアホール（７）の延長部を形成する孔（１６）が配置され、
前記ビアホール（７）内の側壁上および前記孔（１６）内の側壁上に、連続パッシベーション部（１２、２４）が配置され、
前記メタライゼーション部（９）は、前記孔（１６）の周囲で前記接点領域（４＊）と接触しており、
前記ビアホール（７）は、前記孔（１６）と共に、前記半導体デバイスを完全に貫通しており、
前記半導体デバイスは、パッシベーション層（６）、をさらに有し、
前記金属間誘電体（３）は、前記基板（１）と前記パッシベーション層（６）との間に配置され、
前記パッシベーション層（６）は、前記孔（１６）内の前記側壁上に配置された前記連続パッシベーション部（１２、２４）に当接している、
ことを特徴とする、半導体デバイス。
【請求項2】
前記メタライゼーション部（９）は、前記連続パッシベーション部（１２、２４）と前記ビアホール（７）の前記側壁との間に少なくとも所々配置されている、請求項１に記載の半導体デバイス。
【請求項3】
前記ビアホール（７）の側壁上には絶縁層（８）が配置され、前記メタライゼーション部（９）は、前記絶縁層（８）上の層を形成する、請求項１または２に記載の半導体デバイス。
【請求項4】
前記メタライゼーション部（９）は、前記ビアホール（７）内に内径（Ｄ）を有し、前記孔（１６）は、前記メタライゼーション部（９）の内径（Ｄ）に平行な内径（ｄ）を有し、前記メタライゼーション部（９）の内径（Ｄ）は、前記孔（１６）の内径（ｄ）よりも大きい、請求項１～３のいずれか一項に記載の半導体デバイス。
【請求項5】
前記メタライゼーション部（９）は、前記ビアホール（７）内に外径（Ｄ′）を有し、前記孔（１６）は、前記メタライゼーション部（９）の外径（Ｄ′）に平行な内径（ｄ）を有し、前記メタライゼーション部（９）の外径（Ｄ′）は、前記孔（１６）の内径（ｄ）に等しい、請求項１～４のいずれか一項に記載の半導体デバイス。
【請求項6】
前記連続パッシベーション部（１２、２４）は、連続したパッシベーション層（１２）によって形成されている、請求項１～５のいずれか一項に記載の半導体デバイス。
【請求項7】
前記ビアホール（７）における前記連続パッシベーション部（１２、２４）のパッシベーション層（１２）と、前記孔（１６）における前記連続パッシベーション部（１２、２４）の追加パッシベーション層（２４）と、をさらに有し、
前記連続パッシベーション部（１２、２４）の前記パッシベーション層（１２）は、前記連続パッシベーション部（１２、２４）の前記追加パッシベーション層（２４）に当接している、
請求項１～５のいずれか一項に記載の半導体デバイス。
【請求項8】
前記パッシベーション層（１２）に当接する前記追加パッシベーション層（２４）によって形成されたペデスタル部（２６）、をさらに有する、請求項７に記載の半導体デバイス。
【請求項9】
請求項１～８のいずれか一項に記載の半導体デバイスを有するデバイスであって、光素子、高周波光素子、３Ｄカメラ、ストラクチャードライトカメラ、タイムオブフライトカメラ、立体撮像デバイス、ＣＭＯＳ撮像センサ、ローリングシャッターイメージセンサ、ライン走査イメージセンサ、カメラモジュール、ライダー検出器、周辺光センサ、カラーセンサ、近接センサ、ジェスチャセンサ、光学文字認識またはエッジ検出用デバイス、コピー機、ドキュメントスキャナ、スペクトルセンシングデバイス、およびスペクトルアナライザの少なくとも１つである、
デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板貫通ビアを含む半導体デバイスに関する。
【背景技術】
【0002】
半導体デバイスの三次元集積化は、電気相互接続にシリコン貫通ビアまたは基板貫通ビア（ＴＳＶ）を用いる。導電層は、メタライゼーション部であり得るが、通常は、電気相互接続を形成するためにビアホールの内壁に配置され、ビアの内部にはボイドが残される。したがって、膜に似た薄い構造が、ＴＳＶの底部に生成される。この構造は、金属および誘電体から成り厚さの合計が通常１０μｍ以下である複数の副層を含み得る。ＴＳＶを有する半導体デバイスを製造プロセス中に取り扱う場合、熱機械応力が半導体基板で生じることがあり、ＴＳＶの底部構造が曲がったり、あるいは破損したりすることさえある。
【0003】
ＴＳＶの底部構造の機械的安定化は、例えば、保護膜または保護層を塗布したり、底部構造の直径を縮小したりするなど、さまざまな方法で達成することができる。複数の層を塗布することから生じる問題は、これらの層の熱膨張率（ＣＴＥ）の不一致である。シミュレーションによって支持された実験的観察は、膜を構成する層の数が増加するほど、膜の中にクラックが生じる可能性が高くなることを実証した。
【発明の概要】
【0004】
本発明の目的は、半導体デバイスの基板貫通ビアに対する機械的安定化を提供することである。
【0005】
この目的は、請求項１に記載の半導体デバイスおよび請求項１２に記載の半導体デバイスの製造方法によって達成される。実施形態および変形例は、従属請求項に由来する。
【0006】
前記半導体デバイスは、半導体材料の基板と、前記基板上の金属間誘電体と、前記金属間誘電体に埋め込まれた金属層と、前記金属層の１つの接点領域と、前記接点領域に対向する、前記基板のビアホールと、前記ビアホールに配置され、前記接点領域と接触するメタライゼーション部と、を有する。前記金属間誘電体には孔が配置され、前記ビアホールの延長部を形成している。前記金属間誘電体と前記接点領域を有する前記金属層とは、前記孔により貫通されている。前記ビアホール内の側壁上および前記孔内の側壁上には、連続パッシベーション部が配置されている。前記メタライゼーション部は、前記孔の周囲で前記接点領域と接触している。
【0007】
前記半導体デバイスの一実施形態において、前記ビアホールは、前記孔と共に、前記半導体デバイスを完全に貫通している。これは、ビアホールおよび孔が、半導体デバイスを通過する通路を形成し、この通路が、半導体デバイスを完全に貫通していることを意味し得る。通路は、溝または開口であり得る。通路が半導体デバイスを完全に貫通していることは、通路が基板および金属間誘電体を完全に貫通していることを意味し得る。ビアホールが孔と共に半導体デバイスを完全に貫通しているため、基板貫通ビアの底部の膜は回避される。これは、もしビアホールが孔と共に半導体デバイスを完全に貫通していなかったら、基板貫通ビアの底部構造は製造プロセス中に損傷を受けたであろうことを意味する。したがって、基板貫通ビアの底部構造の損傷が有利に回避される。
【0008】
前記半導体デバイスの一実施形態において、前記メタライゼーション部は、前記連続パッシベーション部と前記ビアホールの前記側壁との間に少なくとも所々配置されている。これは、メタライゼーション部の少なくとも一部が、連続パッシベーション部とビアホールの側壁との間に配置されていることを意味し得る。したがって、連続パッシベーション部は、ビアホールおよび孔の容積に面している最外層としてビアホールの側壁および孔の側壁を覆うパッシベーションである。連続パッシベーション部は、ビアホールおよびホールの容積と直接接触し得る。有利には、連続パッシベーション部は、連続パッシベーション部とビアホールの側壁および孔の側壁との間に配置された層を保護するものである。連続パッシベーション部は、ビアホールおよび孔を貫通する連続層であるため、信頼できる保護を提供する。
【0009】
前記半導体デバイスの一実施形態は、パッシベーション層を有し、前記金属間誘電体は、前記基板と前記パッシベーション層との間に配置されている。前記パッシベーション層は、前記孔内の前記側壁上に配置された前記連続パッシベーション部に当接している。パッシベーション層と、ビアホール内の側壁上および孔内の側壁上に配置された連続パッシベーション部とは、互いに隣接する。この構成の利点は、パッシベーションが孔のエッジ部分で中断されないことである。
【0010】
前記半導体デバイスのさらなる実施形態において、前記ビアホールは、当該ビアホールの側壁上の絶縁層で被覆され、前記メタライゼーション部は、前記絶縁層上の層を形成する。利点は、これによりメタライゼーション部が短絡を回避するために基板から絶縁されていることであり、さらなる利点は、このような絶縁を標準のプロセス工程によって提供することができることである。
【0011】
前記半導体デバイスのさらなる実施形態において、前記メタライゼーション部は、前記ビアホール内に内径を有し、前記孔は、前記メタライゼーション部の内径に平行な内径を有し、前記メタライゼーション部の内径は、前記孔の内径よりも大きい。この構造の利点は、これによりメタライゼーション部の塗布が容易になることであり、さらなる利点は、金属間誘電体の反対側から孔をエッチングすることによって前記半導体デバイスを製造することができることである。
【0012】
前記半導体デバイスのさらなる実施形態において、前記メタライゼーション部は、前記ビアホール内に外径を有し、前記孔は、前記メタライゼーション部の外径に平行な内径を有し、前記メタライゼーション部の外径は、前記孔の内径に等しい。この構造の利点は、これによりメタライゼーション部内の段差または不連続が回避されることである。
【0013】
前記半導体デバイスのさらなる実施形態において、前記連続パッシベーション部は、連続したパッシベーション層によって形成されている。この連続したパッシベーション層の利点は、これにより連続パッシベーション部が確保されることであり、さらなる利点は、それが単一のプロセス工程で塗布され得ることである。
【0014】
前記半導体デバイスのさらなる実施形態は、前記ビアホールにおける前記連続パッシベーション部のパッシベーション層と、前記孔における前記連続パッシベーション部の追加パッシベーション層と、を有する。前記パッシベーション層は、前記追加パッシベーション層に当接している。この構成の利点は、パッシベーション層を反対側から塗布することができ、必要とされる層の深さが小さくなることである。
【0015】
前記半導体デバイスのさらなる実施形態において、前記パッシベーション層に当接する前記追加パッシベーション層によってペデスタル部が形成されている。追加パッシベーション層の当該形状は、パッシベーション層が互いに隣接し、したがって、連続パッシベーション部が得られることを確実にする。
【0016】
前記半導体デバイスは、さまざまな用途で実施することができる。とりわけ、前記半導体デバイスは、光素子、特に高周波光素子に有用である。前記半導体デバイスの光素子への適用は、オープンビア（open via）を吸収も回析も受けない光伝送に用いることができるという利点を有する。
【0017】
上記用途には、３Ｄカメラ、特に、ストラクチャードライトカメラ（structuired light camera）、タイムオブフライトカメラ（time-of-flight camera）、および立体撮像デバイス、ＣＭＯＳ撮像センサ、特に、ローリングシャッターイメージセンサ（rolling shutter image sensor）、ライン走査イメージセンサ、およびカメラモジュール、垂直キャビティ面発光レーザを使用するライダー検出器（lidar detector）、さまざまな光センサ、特に、周辺光センサ、カラーセンサ、近接センサ、ジェスチャセンサ、特に、例えば、コピー機、ドキュメントスキャナ、スペクトルセンシングデバイス、またはスペクトルアナライザなどの製品における、光学文字認識またはエッジ検出用デバイスが含まれる。
【0018】
半導体デバイスを製造する前記方法では、金属間誘電体および前記金属間誘電体に埋め込まれた金属層を、半導体材料の基板の表面に配置し、ビアホールを、前記基板に形成し、前記金属層の１つの接点領域と接触するメタライゼーション部を、前記ビアホールに塗布し、前記ビアホールの上方に開口部を有するマスクを塗布する。孔を、前記マスクの前記開口部を通じて、前記メタライゼーション部、前記接点領域を有する前記金属層、および前記金属間誘電体を部分的に除去することによって形成し、その結果、前記孔は、前記金属間誘電体を貫通して前記ビアホールに伸張する。連続パッシベーション部を、前記ビアホール内の側壁上および前記孔内の側壁上に形成する。
【0019】
前記方法の一変形例では、パッシベーション層を、前記基板の前記表面の反対側の前記金属間誘電体上に配置し、前記連続パッシベーション部を、前記パッシベーション層に当接して形成する。パッシベーション層と、ビアホール内の側壁上および孔内の側壁上に配置された連続パッシベーション部とは、互いに隣接する。この構成の利点は、パッシベーションが孔のエッジ部分で中断されないことであり、さらなる利点は、パッシベーションがこのようにして容易に生成されることである。
【0020】
前記方法のさらなる変形例では、前記マスクを、前記基板の前記表面の上方に塗布する。前記マスクを前記表面の上方に塗布することにより、金属間誘電体が存在する側から孔を生成することが可能になり、これによって、必要とされるエッチング深さが小さくなる。特に、前記孔を形成する前に、追加パッシベーション層を、前記ビアホール内の前記側壁に塗布し、前記孔を形成した後に、追加パッシベーション層を、前記孔内の前記側壁に塗布し、前記追加パッシベーション層が、前記連続パッシベーション部を形成する。この構成は、孔内の側壁上のパッシベーションが、ビアホールの側壁上のパッシベーションと、追加パッシベーション層との両方に隣接し、孔のエッジ部分におけるパッシベーション層の接続が、このようにしてより正確に生成されるという利点を有する。
【0021】
前記方法のさらなる変形例では、前記マスクを、前記基板の反対面の上方に塗布する。前記マスクを前記反対面の上方に塗布することにより、基本的に同じ方法工程でビアホールを直接通って孔を生成することが可能になり、したがって、プロセスが容易になる。特に、前記孔を形成した後、追加パッシベーション層を、前記ビアホール内の前記側壁および前記孔内の前記側壁に塗布して、前記連続パッシベーション部を形成する。ビアホールおよび孔の両方における一工程でビアホールを直接通って孔を生成し連続パッシベーション部を形成することにより、連続パッシベーション部を形成するプロセスが容易になり、パッシベーションが改善される。
【0022】
前記孔を形成する前に、ハンドリングウェハを、前記金属間誘電体に取り付けることができる。その後、前記追加パッシベーション層（１２）を塗布し、前記追加パッシベーション層の底部が、前記孔の底部で前記ハンドリングウェハの領域を覆い、前記基板の前記反対面の上方に塗布される追加マスクを用いて、前記底部を除去する。あるいは、前記底部を、前記基板の前記表面よりも上の側から除去する。
【0023】
上面金属を、基板の反対面の上方に形成することができる。上面金属は、メタライゼーション部に電気的に接続される。パッシベーション層をメタライゼーション部および上面金属に塗布し、上面金属の接点領域の上方に開口部を有する追加マスクを塗布し、パッシベーション層を追加マスクの開口部を通って接点領域から除去する。
【0024】
パッシベーション層を塗布し孔を形成した後、追加パッシベーション層をビアホール内の側壁上および孔内の側壁上に塗布して、連続パッシベーション部を形成することができる。追加パッシベーション層は、孔の底部に底部を有する。追加パッシベーション層を形成した後、追加マスクを塗布する。追加マスクは、追加パッシベーション層の底部の除去にも使用される。
【図面の簡単な説明】
【0025】
以下、添付の図面を併用して、前記半導体デバイスの例および前記製造方法の例について詳細に説明する。但し、添付の図面は、正確な比率ではない。
【0026】
【図1】ビアホールを有し且つハンドリングウェハを含む半導体デバイスの中間製品の断面図である。
【発明を実施するための形態】
【0027】
図１は、基板貫通ビアを有する半導体デバイスの断面図である。この半導体デバイスは、半導体材料（例えば、シリコンであり得る）の基板１を有する。集積回路２（概略的に示す）の部品は、例えば、ＣＭＯＳ部品であり得る。基板１の表面１′には、金属間誘電体３が配置されている。金属間誘電体３には、構造化された金属層４が埋め込まれ、垂直相互接続部５と接続されて集積回路２の配線を形成している。
【0028】
金属層の１つ４′は、基板貫通ビア（特に、シリコン基板の場合、シリコン貫通ビア）のために設けられた接点領域４＊を有する。ビアホール７の内壁上の半導体材料は、絶縁層８で覆うことができる。絶縁層８は、半導体材料の酸化物および／または半導体材料のドープ領域を有することができる。また、絶縁層８は、例えば、図１に例として示すように、ビアホール７の外側で、基板１の反対面１′′上に設けることもできる。
【0029】
本デバイスには、ハンドリングウェハ１４が固定され、このハンドリングウェハ１４は、金属間誘電体３に接着可能である。図１に示す例では、パッシベーション層６を、基板１の表面１′と背向する側の金属間誘電体３上に配置することができる。パッシベーション層６とハンドリングウェハ１４の間には、接着層１３を配置することができる。接着層１３は、例えば、接着剤層であってもよく、または、半導体材料の酸化物であってもよい。
【0030】
図２は、エッチング工程後の、図１による断面図である。このエッチング工程により、誘電体層３の一部がビアホール７の底部で除去される。したがって、接点領域４＊が露出する。エッチングの深さは、エッチング速度およびエッチング工程の持続時間によって制御される。
【0031】
図３は、ビアホール７を通して導電性の相互接続部を形成した後の、図２による断面図である。ビアホール７内で絶縁層８上には、メタライゼーション部９が塗布されている。メタライゼーション部９は、接点領域４＊と接触している。基板１の反対面１′′の上方には、上面金属１０が配置されている。上面金属１０は、とりわけ、絶縁層８によって半導体材料から絶縁することができる。上面金属１０は、メタライゼーション部９の一部であっても、メタライゼーション部９に電気的に接続された別個の層であってもよく、例えば、バリア層を含む２つ以上の部分層であってもよい。上面金属１０は、図３に示すように構造化することができる。
【0032】
金属間誘電体３は、基板１よりもずっと薄くすることができる。その結果、基板貫通ビアの底部の層は、比較的薄い膜を形成することがあり、このような膜は、損傷を受けやすく、したがって、本デバイスの製造プロセスまたは機能に悪影響を及ぼす。さらなるプロセス工程は、そのような膜の存在を回避することを目的とする。
【0033】
図４は、上面金属１０にパッシベーション層１１を塗布し、基板１の反対面１′′の上方にマスク１５を塗布した後の、図３による断面図である。パッシベーション層１１は、ビアホール７内の側壁上に配置することができ、また、反対面１′′の上方に配置することもできる。したがって、パッシベーション層１１は、上面金属１０を完全に覆うことができ、コンフォーマルコーティングを提供することができる。パッシベーション層１１は、例えば二酸化ケイ素などの誘電体から成り、これは、蒸着によって塗布することができる。
【0034】
マスク１５は、例えば、レジストマスクであってもよく、異方性エッチング工程で使用され、それによって、メタライゼーション部９が金属間誘電体３の領域から除去される。除去される材料の領域１６＊の側面境界は、図４に縦破線によって示されている。
【0035】
図５は、図４に縦破線によって示す領域１６＊に孔１６を形成した後の、図４による断面図である。マスク１５は、除去されている。孔１６は、配線を通してビアホール７を延長する。したがって、基板貫通ビアの底部の層の薄膜が除去され、膜のクラックに起因する損傷の危険性が回避される。また、パッシベーション層６および接着層１３も、孔１６の底部１６′で除去してもよいが、しかし、とりわけ、接着層１３は、エッチング停止層としての役割を果たすことができ、孔１６の底部１６′で、少なくとも部分的に、依然として存在してもよい。このオプションは、図５に横破線によって示されている。
【0036】
その後、追加パッシベーション層１２（例えば、Ｓｉ３Ｎ４から成り得る）を、パッシベーション層１１に、とりわけ、ビアホール７内の表面上、および、孔１６内の表面（底部１６′を含む）上に、塗布することができ、底部１６′には、追加パッシベーション層１２の底部１２′、１２′′が配置されることになる。また、追加パッシベーション層１２は、上面金属１０の上方にも塗布することができる。メタライゼーション部９は、ビアホール７の側壁と追加パッシベーション層１２との間に所々配置される。
【0037】
図５は、接着層１３が孔１６の底部１６′から除去されて追加パッシベーション層１２の底部１２′がハンドリングウェハ１４の表面領域に塗布されている場合を示す。パッシベーション層６が孔１６の底部１６′から除去されていない場合、追加パッシベーション層１２は、パッシベーション層６の上にある別の底部１２′′を有する。別の底部１２′′は、図５に点線によって示されている。
【0038】
図６は、追加マスク１７（これも、例えば、レジストマスクであり得る）を塗布した後の、図５による断面図である。追加マスク１７は、上面金属１０の接点領域１０′の上方のパッシベーション層１１および追加パッシベーション層１２を除去するのに使用される。オプションで、孔１６の底部１６′の領域で、追加パッシベーション層１２を、異方性エッチング工程によって除去してもよい。この場合、図５に点線の領域によって示されるオプションのマスク領域１７′は存在せず、追加マスク１７は、図５に縦破線によって示されるように、マスクの開口部を構成する別のマスク領域１７′′を有し得る。接着層１３が孔１６の底部１６′に依然として存在する場合には、追加マスク１７を用いて孔１６の底部１６′から接着層１３を除去することもできる。この場合、ハンドリングウェハ１４は、エッチング停止に使用され得る。
【0039】
図７は、パッシベーション層１１、１２を構造化し、追加ハンドリングウェハ２０を取り付けた後の、図６による断面図である。接着充填材料１９（例えば、接着剤または半導体材料の酸化物から成り得る）が、ビアホール７内、ならびに、パッシベーション層１１および追加パッシベーション層１２の残存する上部を含む上面に、塗布されている。接着充填材料１９は、孔１６と、メタライゼーション部９で充填されていないビアホール７の内部ボイドとを充填することができる。追加ハンドリングウェハ２０は、接着充填材料１９に固定することができる。
【0040】
図７は、追加パッシベーション層１２の底部１２′が、ハンドリングウェハ１４上に直接塗布され、追加ハンドリングウェハ２０が取り付けられてもなお存在している場合を示す。この図は、図６に示すオプションのマスク領域１７′および底部１２′を含む第１の代替ケースに対応する。
【0041】
図８は、追加パッシベーション層１２が、オプションのマスク領域１７′の代わりに、開口部を有する追加マスク１７を用いて、基本的に異方性のエッチング工程によって、孔１６の底部１６′から除去される、第２の代替ケースについての図７による断面図であり、図８は、追加マスク１７の除去後に、そのようにして得られた中間製品を示す。追加パッシベーション層１２は、依然として、厚さが基本的に一定の層として、孔１６の側壁を覆っている。孔１６の底部１６′には、追加パッシベーション層１２の小さな突起１２′′′が残ることがある。これらの突起１２′′′は、後のプロセス工程で除去され得る。いずれの場合でも、パッシベーション層６と追加パッシベーション層１２は互いに隣接するため、パッシベーション層６、１２は、連続したパッシベーション層を形成し、パッシベーションが孔１６のエッジ部分で中断されることはない。
【0042】
図９は、ハンドリングウェハ１４および追加パッシベーション層１２の底部１２′を除去した後の、図７による断面図である。追加パッシベーション層１２が別の底部１２′′を有する場合、接着充填材料１９と別の底部１２′′との間には、依然として、接着層１３の一部分およびオプションでパッシベーション層６の一部分が存在し、これらの部分もまた、接着充填材料１９が露出するまで除去される。図９は、このプロセス工程の後、接着充填材料１９の底面がどのように露出されるかを示している。
【0043】
図１０は、オプション部品２１（これは、例えば、光学フィルターであり得る）を塗布した後の、図９による断面図である。オプション部品２１は、例えば、パッシベーション層６の表面上および集積回路２の感光素子の上方に形成することができる。
【0044】
図１１は、追加ハンドリングウェハ２０および接着充填材料１９を除去した後の、図１０による断面図である。これらのプロセス工程を支援するために、テープ２３（特に、接着テープ２３）を、本デバイスに、表面１′の上方に塗布することができる。追加パッシベーション層１２は、パッシベーション層６に当接している。図１１に示すように、上面金属１０の接点領域１０′に、はんだボール２２を塗布することができる。はんだボール２２は、基板１を通した電気相互接続（これは、メタライゼーション部９によって形成される）の外部電気端子としての役割を果たすことができる。メタライゼーション部９の内径Ｄは、一般に、孔１６の直径ｄよりも大きい、なぜなら、メタライゼーション部９は、孔１６を取り囲む接点領域４＊の上に伸張するからである。ビアホール７は、孔１６と共に、基板１および金属間誘電体３を完全に貫通している。これは、ビアホール７が、孔１６と共に、半導体デバイスを完全に貫通していることを意味する。テープ２３を除去する前後に、さらなるプロセス工程が続いてもよい。
【0045】
図１２は、代替構造についての、図２による断面図である。図１２において、図２に示す構成要素に対応する構成要素は、同じ参照符号で示されている。この代替構造では、接点領域４＊を有する金属層４′が、ビアホール７の底部の領域全体に存在する。したがって、ビアホール７の下方の金属間誘電体３の上部を除去するために適用されるエッチング工程において、この金属層４′をエッチング停止層として用いることができる。
【0046】
【0047】
図１４は、上述したように、上面金属１０にパッシベーション層１１を塗布し、その後、マスク１５を塗布した後の、図１３による断面図である。孔１６は、図１４に縦破線によって示す領域１６＊に形成される。接点領域４＊を有する金属層４′の一部と、その下の金属間誘電体３の領域とは、除去される。
【0048】
図１５は、ビアホール７を延長する孔１６を形成した後の、図１４による断面図である。マスク１５は、除去されている。追加パッシベーション層１２の底部１２′、１２′′は、図５を併用して上述したように適用することができる。
【0049】
図１６は、追加パッシベーション層１２および追加マスク１７を塗布した後の、図１５による断面図である。追加マスク１７は、上述したように、オプションのマスク領域１７′または別のマスク領域１７′′を有し得る。
【0050】
図１７は、パッシベーション層１１、１２を構造化し、接着充填材料１９および追加ハンドリングウェハ２０を塗布した後の、図１６による断面図である。図１７は、孔１６の底部１６′から接着層１３が除去され、ハンドリングウェハ１４の表面領域に追加パッシベーション層１２の底部１２′が塗布された場合を示す。
【0051】
図１８は、パッシベーション層１１、１２を構造化して孔１６の底部から除去し、接着充填材料１９および追加ハンドリングウェハ２０を塗布した後の、図１６による断面図であり且つ図１７の代替図である。図１８の例では、追加マスク１７を使用する基本的に異方性のエッチング工程によって、追加パッシベーション層１２を、孔１６の底部１６′から除去する。追加パッシベーション層１２は、依然として、孔１６の側壁を覆っており、小さな突起１２′′′は、孔１６の底部１６′に残存してもよいし、後で除去されてもよい。
【0052】
図１９は、ハンドリングウェハを除去し、孔１６の底部から追加パッシベーション層１２を除去した後の、図１７による断面図である。追加パッシベーション層１２が別の底部１２′′を有する場合、接着充填材料１９と別の底部１２′′との間には、依然として、接着層１３の一部分およびオプションでパッシベーション層６の一部分が存在し、これらの部分もまた、接着充填材料１９が露出するまで除去される。図１９は、このプロセス工程の後、接着充填材料１９の底面がどのように露出されるかを示している。
【0053】
【0054】
【0055】
図２２は、代替方法についての、図５による断面図である。図２２において、図５に示す構成要素に対応する構成要素は、同じ参照符号で示されている。図２２は、ビアホール７、絶縁層８、ビアホール７内のメタライゼーション部９、上面金属１０、パッシベーション層１１、追加パッシベーション層１２、接着層１３、およびハンドリングウェハ１４を示す。メタライゼーション部９、パッシベーション層１１、および追加パッシベーション層１２は、ビアホール７の側壁上およびビアホール７の底部の金属間誘電体３上に配置されている。メタライゼーション部９は、配線の金属層の１つ４′の接点領域４＊と接触している。
【0056】
図２３は、パッシベーション層を構造化するためのマスクを塗布した後の、図２２による断面図である。このマスクは、その目的が図６に示す追加マスク１７の目的と同様であるため、追加マスク１７と呼ぶことにする。追加マスク１７は、上面金属１０の接点領域１０′の上方のパッシベーション層１１および追加パッシベーション層１２を除去するのに使用される。
【0057】
図２４は、パッシベーション層１１、１２を構造化し、追加ハンドリングウェハ２０を塗布した後の、図２３による断面図である。追加ハンドリングウェハ２０は、接着充填材料１９（例えば、接着剤または半導体材料の酸化物から成り得る）によって、反対面１′′の上方の本デバイスの上面に固定されている。接着充填材料１９は、ビアホール７外の上面のみに塗布すれば十分であり得るが、メタライゼーション部９で充填されていないビアホール７の内部ボイドも、接着充填材料１９で充填してもよい。
【0058】
図２５は、ハンドリングウェハ１４を、ビアホール７を延長する孔を形成するためのマスクに置き換えた後の、図２４による断面図である。このマスクは、その目的が図４に示すマスク１５の目的と同様であるため、マスク１５と呼ぶことにする。マスク１５は、例えば、レジストマスクであってもよく、表面１′の上方に配置されている。マスク１５は、金属間誘電体３に、または、金属間誘電体３上に配置されたパッシベーション層６に、塗布することができる。マスク１５は、異方性エッチング工程で使用され、それによって、図２５に縦破線によって示す境界の間に存在する領域１６＊に、孔が形成される。
【0059】
図２６は、孔１６を形成するエッチング工程の後で、且つ、マスク１５を除去した後の、図２５による断面図である。追加パッシベーション層２４（例えば、Ｓｉ３Ｎ４であり得る）が、孔１６の内面に塗布されている。したがって、連続したパッシベーション層が、パッシベーション層６、１１および追加パッシベーション層１２、２４を含んで形成され、パッシベーションが孔１６のエッジ部分で中断されることはない。連続したパッシベーション層は、ビアホール７の側壁に配置された他の層を覆っている。したがって、メタライゼーション部９は、連続したパッシベーション層とビアホール７の側壁との間に所々配置される。連続したパッシベーション層は、接着充填材料１９に直接隣接する。
【0060】
図２７は、孔１６内の追加パッシベーション層２４を構造化するための追加マスク２５を塗布した後の、図２６による断面図である。追加マスク２５は、例えば、追加レジストマスクとすることができる。追加マスク２５が、パッシベーション層６が追加パッシベーション層２４に隣接する点を覆うだけでなく、孔１６の側壁上に存在する追加パッシベーション層２４の一部の上にわずかに張り出している場合、有利となり得る。
【0061】
図２８は、追加パッシベーション層２４の底部を、追加マスク２５の開口部を通して異方性エッチング工程によって除去した後の、図２７による断面図である。追加マスク２５が、孔１６の側壁上に存在する追加パッシベーション層２４の一部の上にわずかに張り出している場合、異方性エッチング工程は、孔１６の底部に小さなペデスタル部２６を残す。残存する追加パッシベーション層２４の当該形状は、追加パッシベーション層１２と２４が互いに隣接し、連続パッシベーション部が得られることを確実にする。メタライゼーション部９は、連続パッシベーション部とビアホール７の側壁との間に所々配置される。その後、追加マスク２５は除去され、上述したようにオプション部品２１を本デバイスに取り付けることができる。
【0062】
図２９は、追加ハンドリングウェハ２０および接着充填材料１９を除去し、接点領域１０′にはんだボール２２を塗布した後の、図２８による断面図である。これにより、図１１に示すデバイスとほぼ同様のデバイス構造が得られる。ビアホール７は、孔１６と共に、半導体デバイスを完全に貫通している。図２９において、矢印は、ビアホール７内外の表面の連続パッシベーション部を得るために、パッシベーション層６、１１、１２、２４が当接する点を示す。中断なしのパッシベーションは、上述の半導体デバイスおよび製造方法のさらなる主要な利点である。
【0063】
【0064】
図３１は、パッシベーション層６にまで伸長する孔１６を形成した後の、図３０による断面図である。メタライゼーション部９は、金属層４′と横方向に接触し、その結果、メタライゼーション部９は、側壁上に滑らかな層を形成する。
【0065】
図３２は、はんだボールおよびオプション部品を塗布した後の、図３１による断面図である。このようにして得られたデバイスは、図１１および図２９に示すデバイスに相当するが、孔の直径ｄとメタライゼーション部の外径Ｄ′が等しいという特徴の点で異なる。
【0066】
上述したデバイスでは、基板貫通ビアの底部に層膜が存在することによって生じるリスクが回避される。いくつかの例では、上述した基板貫通ビアが、光信号および電気信号を同時に伝送することができるという利点を有する。透明層を有する閉じた構造と比較して、上述した構造は、吸収または回折をもたらす物質界面が回避されるため、光伝送を向上させる。上述した方法は、機械的に安定な基板貫通ビアを有するウェハレベルのチップスケールのパッケージを製造するのに有利に使用することができる。
【符号の説明】
【0067】
１ 基板
１′ 表面
１′′ 反対面
２ 集積回路
３ 金属間誘電体
４ 金属層
４′ 接点領域を有する金属層
４＊ 接点領域
５ 垂直相互接続部
６ パッシベーション層
７ ビアホール
８ 絶縁層
９ メタライゼーション部
１０ 上面金属
１０′ 上面金属の接点領域
１１ パッシベーション層
１２ 追加パッシベーション層
１２′ 底部
１２′′ 別の底部
１２′′′ 突起
１３ 接着層
１４ ハンドリングウェハ
１５ マスク
１６ 孔
１６′ 孔の底部
１６＊ 除去する材料領域
１７ 追加マスク
１７′ オプションのマスク領域
１７′′ 別のマスク領域
１８ 開口部
１９ 接着充填材料
２０ 追加ハンドリングウェハ
２１ オプション部品
２２ はんだボール
２３ テープ
２４ 追加パッシベーション層
２５ 追加マスク
２６ ペデスタル部
ｄ 孔の直径
Ｄ メタライゼーション部の内径
Ｄ′ メタライゼーション部の外径
１′ 表面
１′′ 反対面
２ 集積回路
３ 金属間誘電体
４ 金属層
４′ 接点領域を有する金属層
４＊ 接点領域
５ 垂直相互接続部
６ パッシベーション層
７ ビアホール
８ 絶縁層
９ メタライゼーション部
１０ 上面金属
１０′ 上面金属の接点領域
１１ パッシベーション層
１２ 追加パッシベーション層
１２′ 底部
１２′′ 別の底部
１２′′′ 突起
１３ 接着層
１４ ハンドリングウェハ
１５ マスク
１６ 孔
１６′ 孔の底部
１６＊ 除去する材料領域
１７ 追加マスク
１７′ オプションのマスク領域
１７′′ 別のマスク領域
１８ 開口部
１９ 接着充填材料
２０ 追加ハンドリングウェハ
２１ オプション部品
２２ はんだボール
２３ テープ
２４ 追加パッシベーション層
２５ 追加マスク
２６ ペデスタル部
ｄ 孔の直径
Ｄ メタライゼーション部の内径
Ｄ′ メタライゼーション部の外径
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
