特許 7273654 半導体装置、その製造方法および電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-02

(45)【発行日】2023-05-15

(54)【発明の名称】半導体装置、その製造方法および電子装置

(51)【国際特許分類】

   H01L 21/60 20060101AFI20230508BHJP

   H01L 21/822 20060101ALI20230508BHJP

   H01L 27/04 20060101ALI20230508BHJP

【ＦＩ】

H01L21/60 301N

H01L21/60 301D

H01L21/60 311Q

H01L27/04 A

H01L27/04 D

【請求項の数】 16

(21)【出願番号】P 2019147198

(22)【出願日】2019-08-09

(65)【公開番号】P2021028927

(43)【公開日】2021-02-25

【審査請求日】2022-01-12

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】峯 浩利

【審査官】小池 英敏

(56)【参考文献】

【文献】国際公開第２０１６／０６３４５９（ＷＯ，Ａ１）

【文献】特開２００５－１９１４４７（ＪＰ，Ａ）

【文献】特開２０１５－０８８５７６（ＪＰ，Ａ）

【文献】特表２０１５－５３２５３０（ＪＰ，Ａ）

【文献】特開２００９－２４６０８６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６０

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／７６８

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の主面上に形成された絶縁層と、
前記絶縁層上に形成された第１のパッドと、
前記第１のパッドに対して前記半導体基板の端辺に近接する側に形成された第２のパッドと、
前記第１のパッドに対して前記端辺と遠隔する側に形成された第３のパッドと、
前記半導体基板の主面上に形成された入出力回路と、
前記入出力回路と外部装置の入出力信号を接続するための入出力信号線と、
前記入出力回路と外部装置の電源又は接地電位とを接続するための電源線又は接地線と、
を備え、
前記第２のパッドと前記第３のパッドとは電気的に接続されており、
前記第１のパッドは前記電源線又は接地線と接続され、前記第２のパッドは前記入出力信号線と接続されている、半導体装置。

【請求項2】

半導体基板と、
前記半導体基板の主面上に形成された絶縁層と、
前記絶縁層上に形成された第１のパッドと、
前記第１のパッドに対して前記半導体基板の端辺に近接する側に形成された第２のパッドと、
前記第１のパッドに対して前記端辺と遠隔する側に形成された第３のパッドと、
前記半導体基板の主面上に形成された入出力回路と、
前記入出力回路と外部装置の入出力信号を接続するための入出力信号線と、
前記入出力回路と外部装置の電源又は接地電位とを接続するための電源線又は接地線と、
を備え、
前記第２のパッドと前記第３のパッドとは電気的に接続されており、
前記第１のパッドは前記入出力信号線と接続され、前記第２のパッドは前記電源線又は接地線と接続されており、
前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、半導体装置。

【請求項3】

前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、請求項１に記載の半導体装置。

【請求項4】

前記第２のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続されている、請求項１に記載の半導体装置。

【請求項5】

請求項２記載の半導体装置と、
第１の電極と前記第１の電極より前記半導体装置から遠隔して配置された第２の電極とを有する第１のパッケージ基板と、
を備え、
前記第１のパッドが前記第２の電極と、前記第２のパッドが前記第１の電極とがそれぞれワイヤボンディングで接続された電子装置。

【請求項6】

半導体装置と、
第１の電極と前記第１の電極より前記半導体装置から遠隔して配置された第２の電極とを有する第１のパッケージ基板と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板の主面上に形成された絶縁層と、
前記絶縁層上に形成された第１のパッドと、
前記第１のパッドに対して前記半導体基板の端辺に近接する側に形成された第２のパッドと、
前記第１のパッドに対して前記端辺と遠隔する側に形成された第３のパッドと、
を備え、
前記第２のパッドと前記第３のパッドとは電気的に接続されており、
前記第１のパッドが前記第１の電極に接続され、前記第３のパッドが前記第２の電極にそれぞれワイヤボンディングで接続された電子装置。

【請求項7】

前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドより小さい、請求項５又は６に記載の電子装置。

【請求項8】

前記第１のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続されている、請求項５又は６に記載の電子装置。

【請求項9】

請求項２記載の半導体装置と、
第１の配線と前記第１の配線より前記半導体装置の中央側に配置された第２の配線とを有する第２のパッケージ基板と、
を備え、
前記第１のパッドと前記第１の配線とが接続され、前記第３のパッドと前記第２の配線とがフリップチップにより接続された電子装置。

【請求項10】

請求項１記載の半導体装置と、
第１の配線と前記第１の配線より前記半導体装置の中央側に配置された第２の配線とを有する第２のパッケージ基板と、
を備え、
前記第１のパッドと前記第２の配線とが接続され、前記第２のパッドと前記第１の配線とがフリップチップにより接続された電子装置。

【請求項11】

前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドより小さい、請求項９又は１０に記載の電子装置。

【請求項12】

前記第１のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続されている、請求項９又は１０に記載の電子装置。

【請求項13】

半導体基板の主面上に絶縁層を形成し、
前記絶縁層上に第１のパッドを形成し、
前記半導体基板の端辺に対して前記第１のパッドより近接する側に第２のパッドを形成し、
前記端辺に対して前記第１のパッドより遠隔に第３のパッドを形成し、
前記第２のパッドと前記第３のパッドとは電気的に接続され、
前記第１のパッドは前記半導体基板の主面上に形成された入出力回路の電源線又は接地線と接続され、
前記第２のパッドは前記入出力回路の入出力信号線と接続される、半導体装置の製造方法。

【請求項14】

半導体基板の主面上に絶縁層を形成し、
前記絶縁層上に第１のパッドを形成し、
前記半導体基板の端辺に対して前記第１のパッドより近接する側に第２のパッドを形成し、
前記端辺に対して前記第１のパッドより遠隔に第３のパッドを形成し、
前記第２のパッドと前記第３のパッドとは電気的に接続され、
前記第１のパッドは前記半導体基板の主面上に形成された入出力回路の入出力信号線と接続され、
前記第２のパッドは前記入出力回路の電源線又は接地線と接続され、
前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、半導体装置の製造方法。

【請求項15】

前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、請求項１３に記載の半導体装置の製造方法。

【請求項16】

前記第１のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続される、請求項１３又は１４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置、その製造方法および電子装置に関し、特にワイヤボンディング（以下、ＷＢという）またはフリップチップ（以下、ＦＣという）によりパッケージに実装される半導体装置を使用するＡＳＳＰ（Application Specific Standard Products）に関するものである。

【背景技術】

【0002】

半導体装置では、特にＳｏＣ（System on Chip）などの大規模ＬＳＩ（Large Scale Integrated circuit）において、集積度の向上に伴って、より多くのパッドが要求される傾向にある。特開２０１５－２０４３６４号公報（特許文献１）には、そのような半導体装置の例として、チップの端辺に沿うように配列された複数の外側パッドと、外側パッドよりチップの内側に配列された複数の内側パッドとを有し、複数の内側パッドと、複数の外側パッドとは、チップの端辺に沿う方向において、ジグザグパターンとなるように配置されている半導体装置が開示されている。

【0003】

かかる半導体装置をパッケージに実装する方法として、ＷＢ及びＦＣがある。ＷＢとは、金、銅などのワイヤを用いて半導体装置のパッドとパッケージ基板とを電気的に接続する方法であり、ＦＣとはパッケージ基板の半導体装置のパッドと対面する位置にパッドが設けられており、バンプなどを介して互いに接合させることによって、電気的に接続する方法である。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１５－２０４３６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＷＢでは、パッケージの電気的特性要求から、特に電源電位の電圧降下等を抑えるためボンディングワイヤのワイヤ長をできるだけ短くすることが好ましい。このため、電源線及び接地（以下、ＧＮＤという）線が接続されるパッドは半導体装置の外周部に配置される。一方、ＦＣでは、パッケージの実装用ボール電極への入出力信号線の引き出し要求から、入出力信号線に接続されるパッドが外周部に配置され、電源線及びＧＮＤ線が接続されるパッドは半導体装置の内周部に配置される。ＷＢかＦＣかの実装方法の違いにより半導体装置の、特に電源線及びＧＮＤ線が接続されるパッドの配置に対する要求が全く異なる。

【0006】

多種多様な用途をカバーし消費電力もその用途に応じて大きく異なるＡＳＳＰでは、同一の半導体装置に異なる実装方法を採用する場合、設計期間及び製造コストが増大する課題があった。ある用途においてその良好な電気的特性からＦＣ用にチップ設計を行った場合、他の用途において、例えば、低コスト化のためＷＢで実装しようとしても、パッドの配置に対する要求が全く異なるため、その配置を変更しなければならないからである。その他の課題及び新規な特徴は、本明細書の記載及び図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

実施の形態１に係る半導体装置は、パッドが半導体装置の端辺に沿うように３列の千鳥状に配置された構成であり、半導体装置の端辺に最も近接する１列目のパッドが電源線又はＧＮＤ線と接続され、１列目のパッドに比し半導体装置の端辺より遠隔（半導体装置の内側）に配置された２列目のパッドが入出力信号線と接続され、２列目のパッドに比しさらに半導体装置の端辺より遠隔（半導体装置の内側）に配置された３列目のパッドが電源線又はＧＮＤ線と接続され、かつ１列目のパッドと３列目のパッドとが半導体装置内で電気的に接続されている。

【0008】

他の実施の形態に係る半導体装置は、パッドが半導体装置の端辺に沿うように３列の千鳥状に配置された構成であり、半導体装置の端辺に最も近接する１列目のパッドが入出力信号線と接続され、１列目のパッドに比し半導体装置の端辺より遠隔（半導体装置の内側）に配置された２列目のパッドが電源線又はＧＮＤ線と接続され、２列目のパッドに比しさらに半導体装置の端辺より遠隔（半導体装置の内側）に配置された３列目のパッドが入出力信号線と接続され、かつ１列目のパッドと３列目のパッドとが半導体装置内で電気的に接続されている。

【発明の効果】

【0009】

かかる構成により、ＷＢ、ＦＣのいずれの方法でも同一の半導体装置を、そのパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施の形態１に係るワイヤボンディングによりパッケージに実装された半導体装置の構成を模式的に示す断面図である。

【図2】図２は、図１の半導体装置の構成を模式的に示す平面図である。

【図3】図３は、実施の形態１に係る入出力部のレイアウトの拡大図である。

【図4】図４は、実施の形態１に係る入出力部のワイヤボンディングによる接続図である。

【図5】図５は、実施の形態１に係るフリップチップによりパッケージに実装された半導体装置の構成を模式的に示す断面図である。

【図6】図６は、実施の形態１に係る入出力部のフリップチップによる接続図である。

【図7】図７は、実施の形態２に係る半導体装置２の構成を模式的に示す平面図である。

【図8】図８は、実施の形態２に係る入出力部のレイアウトの拡大図である。

【図9】図９は、実施の形態２に係る入出力部のワイヤボンディングによる接続図である。

【図10】図１０は、実施の形態２に係る入出力部のフリップチップによる接続図である。

【図11】図１１は、実施の形態３に係る半導体装置３の構成を模式的に示す平面図である。

【図12】図１２は、実施の形態３に係る入出力部のレイアウトの拡大図である。

【図13】図１３は、実施の形態３に係る入出力部のワイヤボンディングによる接続図である。

【図14】図１４は、実施の形態３に係る入出力部のフリップチップによる接続図である。

【図15】図１５は、実施の形態４に係る半導体装置４の構成を模式的に示す平面図である。

【図16】図１６は、実施の形態４に係る入出力部のレイアウトの拡大図である。

【図17】図１７は、実施の形態４に係る入出力部のワイヤボンディングによる接続図である。

【図18】図１８は、実施の形態４に係る入出力部のフリップチップによる接続図である。

【発明を実施するための形態】

【0011】

以下、本実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書及び図面において、同一の構成要件又は対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略又は簡略化している場合もある。また、各実施の形態と変形例との少なくとも一部は、互いに任意に組み合わされてもよい。

【0012】

（実施の形態１）
［ワイヤボンディングによる実装の場合］
図１は、この発明の実施の形態１に係る、半導体装置１（たとえば、マイクロコンピュータチップ）がワイヤボンディングによりＢＧＡ（BALL Grid Array）方式のパッケージに実装された電子装置５００の構成を模式的に示す断面図である。ＢＧＡ方式のパッケージ基板は、はんだボールを格子状に並べた電極を有する。

【0013】

電子装置５００は、半導体装置１と、パッケージ基板５０１と、封止部材５１０と、ダイボンド部材５２０と、外部端子５０９と、ボンディングワイヤ５０７、５０８を含む。パッケージ基板５０１は、たとえばガラス繊維入りエポキシ基板などから形成されたものであり、絶縁層と配線とを交互に積み上げることによって形成されたビルドアップ配線板である。封止部材５１０は、パッケージ基板５０１の主面を被覆する、たとえばエポキシ樹脂である。ダイボンド部材５２０は、たとえば銀ペーストである。外部端子５０９は、パッケージ基板５０１の裏面に取り付けられる複数のはんだボールである。ボンディングワイヤ５０７、５０８は、例えば、金線などから形成された、配線用ワイヤである。

【0014】

パッケージ基板５０１は、ボンディング電極５０３、５０４と、パッケージ配線（配線層）５０２とを含む。

【0015】

ボンディング電極５０３、５０４は、パッケージ基板５０１の主面上に銅などで形成された電極である。パッケージ配線（配線層）５０２は、ボンディング電極５０３、５０４と外部端子５０９を接続するための銅などで形成されたパッケージ基板５０１に形成された配線（配線層）又はスルーホールである。

【0016】

ボンディング電極５０３は、パッケージ配線５０２、外部端子５０９を介して、外部装置の電源線又はＧＮＤ線（接地線）と電気的に接続し、ボンディング電極５０４は、パッケージ配線５０２、外部端子５０９を介して外部装置の入出力信号線と電気的に接続している。

【0017】

半導体装置１は、パッド５０５、５０６、５１５を含む。パッド５０５、５０６、５１５は、半導体装置１の主面上に層間絶縁層を介在して形成される。また、半導体装置１の主面上を覆うパッシベーション膜から露出する多層配線の最上層の配線を含み、半導体装置１の外周部に端辺に沿うように複数のパッドが千鳥状に配置される。

【0018】

半導体装置１の端辺に近接するパッド５０５は、ボンディングワイヤ５０７によってボンディング電極５０３と接続される。半導体装置１の端辺より遠隔（半導体装置１の内側）のパッド５０６は、ボンディングワイヤ５０８によってボンディング電極５０４と接続される。

【0019】

図２は、図１の半導体装置１の構成を模式的に示す平面図である。半導体装置１は、半導体基板ＳＵＢの主面上に形成された、内部回路１１と、内部回路１１の周辺に設けられた入出力回路９とを含む。入出力回路９は、複数のＩＯ（Input and Output）セル１０と、ＩＯセル１０または内部回路１１の上に半導体装置１の端辺１４に沿って、３列の千鳥状に配置されたパッド５０５、５０６、５１５とを含む。

【0020】

ＩＯセル１０は、半導体装置１が、外部装置（図示しない）との信号の入出力や、外部装置からの電源電位及びＧＮＤ電位（接地電位）の供給を受けるための回路ブロックである。内部回路１１は、ＩＯセル１０から信号と、電源電位及びＧＮＤ電位の供給を受け、所望の演算処理を行うための回路ブロックである。ＩＯセル１０内では、半導体装置１内部の多層配線（図示しない）によって、パッド５０５、５０６、５１５と内部回路１１とが接続される。

【0021】

図３は、入出力回路９（図２参照）の一部９Ａを拡大して示した平面図である。図３には、半導体装置１（図２参照）の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置されたパッド５０５、５０６、５１５、多層配線５２５が示される。

【0022】

パッド５０６が半導体装置１の端辺１４に沿って一列に設けられ、パッド５０５がパッド５０６に対して半導体装置１の端辺１４に近接する側（図３の－Ｙ方向）に、パッド５０６の配列方向（図３のＸ方向）に沿って一列に設けられ、バッド５１５はパッド５０６に対して半導体装置１の端辺１４から遠隔する側（図３のＹ方向）に、パッド５０６の配列方向（図３のＸ方向）に沿って、一列に設けられる。これらのパッドは３列の千鳥状に配置される。すなわち、パッド５０６は、その配列方向（図３のＸ方向）に沿って、パッド５１５の隣接する２個のパッドの間に配置され、かつ、パッド５０５の隣接する２個のパッドの間に配置される。また、パッド５０５、５０６、５１５は、端辺１４から遠隔する方向（離れる方向：図３のＹ方向）に沿って、この順に配置されている。

【0023】

なお、本実施の形態１では、パッド５０５、バッド５０６、パッド５１５はいずれも、ＩＯセル１０の上部に配置されるＰＡＤ ｏｎ ＩＯセル構造である。また、多層配線５２５は、パッド５０５、５１５、５０６と同層の多層配線層で形成されてもよい。

【0024】

半導体装置１の端辺１４に最も近接する第１列目のパッド５０５はＩＯセル１０の電源線又はＧＮＤ線と接続され、端辺１４に２番目に近接する第２列目のパッド５０６はＩＯセル１０の入出力信号線と接続される。また、パッド５０５とパッド５１５は、多層配線５２５によって電気的に接続される。

【0025】

［ワイヤボンディングによる実装の場合］
図４は、かかる半導体装置１（図２参照）とＢＧＡなどのパッケージ基板５０１とのＷＢによる接続を示した平面図である。図４には、半導体装置１の入出力回路の一部９ＡとＢＧＡなどのパッケージ基板５０１の主面の一部が示される。パッケージ基板５０１上のボンディング電極５０３は、電源用のボンディング電極５０３Ａと、ＧＮＤ用のボンディング電極５０３Ｂとから構成される。ＧＮＤ用のボンディング電極５０３Ｂは、半導体装置１に最も近接する場所に端辺１４に沿ってリング状に敷設され、電源用のボンディング電極５０３Ａは、半導体体装置１から遠隔する側にＧＮＤ用のボンディング電極５０３Ｂとは互いに離間して配置される。さらに、ボンディング電極５０４は、電源用のボンディング電極５０３Ａに対して半導体装置１から遠隔する側に敷設される。

【0026】

半導体装置１がＷＢにより実装される場合には、半導体装置１の複数のパッド５０５のうちの電源線と接続されるパッド５０５Ａは、ボンディングワイヤ５０７Ａによって、電源用のボンディング電極５０３Ａと接続され、ＧＮＤ線と接続されるパッド５０５Ｂは、ボンディングワイヤ５０７Ｂを介してＧＮＤ用のボンディング電極５０３Ｂと接続される。また、半導体装置１のバッド５０６が、ボンディングワイヤ５０８によって、ボンディング電極５０４と接続される。なお、半導体装置１のパッド５１５にはボンディングワイヤは接続されない。

【0027】

半導体装置１により、半導体装置１の端辺１４に最も近接するパッド５０５Ａ、５０５Ｂが、ボンディングワイヤ５０７Ａ、５０７Ｂによって、パッケージ基板５０１上の半導体装置１に最も近接する電源用またはＧＮＤ用ボンディング電極５０３Ａ、５０３Ｂとそれぞれ接続されるので、電源線またはＧＮＤ線が接続されるボンディングワイヤ５０７Ａ、５０７Ｂの長さが極小となる。

【0028】

かかる構成により、電源線またはＧＮＤ線が接続されるボンディングワイヤの長さを極小にするために半導体装置１のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。

【0029】

［フリップチップによる実装の場合］
図５は、この発明の実施の形態１に係る、同一の半導体装置１がＦＣによりＢＧＡ方式のパッケージに実装された電子装置１０１の構成を模式的に示す断面図である。

【0030】

電子装置１０１は、半導体装置１と、パッケージ基板１０２と、樹脂１０５と、アンダーフィル部材１４０と、バンプ電極１３１と、ボール電極１２４とを含む。パッケージ基板１０２は、たとえばガラス繊維入りエポキシ基板などから形成されたものであり、絶縁層と配線とを交互に積み上げることによって形成されたビルドアップ配線板である。樹脂１０５は、パッケージ基板１０２の主面を被覆する、たとえばエポキシ樹脂である。アンダーフィル部材１４０は、半導体装置１とパッケージ基板１０２との隙間の封止樹脂で、主にエポキシ樹脂を主剤とするコンポジットレジンである。バンプ電極１３１は、半導体装置１の主面上に格子状に並べて形成された、たとえば、はんだバンプである。ボール電極１２４は、パッケージ基板１０２の裏面に取り付けられる複数のはんだボールである。

【0031】

パッケージ基板１０２は、パッケージ電源配線又はＧＮＤ配線１２１と、パッケージ信号配線１２２と、スルーホール配線１２３とを含む。パッケージ電源配線又はＧＮＤ配線１２１及びパッケージ信号配線１２２は、パッケージ基板１０２の主面上に形成される。ボール電極１２４への接続及び引き出しを容易にするため、パッケージ信号配線１２２は、半導体装置１の端辺側に敷設され、パッケージ電源配線又はＧＮＤ配線１２１は、半導体装置１の中央側に敷設されている。

【0032】

半導体装置１のバンプ電極１３１は、パッケージ電源配線又はＧＮＤ配線１２１及びパッケージ信号配線１２２とはんだ等で接続され、スルーホール配線１２３、ボール電極１２４を介して外部装置と電気的に接続している。また、半導体装置１は樹脂１０５により被覆封止される。ここで、パッド５１５と接続されるバンプ電極１３１は点線で示し、パッド５０６と接続されるバンプ電極１３１と千鳥配置の関係にあることを示す。

【0033】

図６は、半導体装置１（図２参照）とパッケージ基板１０２とのＦＣによる接続を示した平面図である。図６には、半導体装置１の入出力回路の一部９Ａと、ＦＣなどのパッケージ基板１０２の主面の一部が示される。半導体装置１において、パッド５１５はＩＯセル１０の電源線又はＧＮＤ線と接続され、パッド５０６はＩＯセル１０の入出力信号線と接続される。また、パッド５０５とパッド５１５は、配線５２５によって電気的に接続されている。

【0034】

半導体装置１がＦＣによりＢＧＡなどのパッケージ基板１０２に実装される場合には、半導体装置１のパッド５０６は、バンプ電極１３１Ｓによってパッケージ信号配線１２２と接続される。半導体装置１のパッド５１５は、バンプ電極１３１ＶＧによって、パッケージ基板１０２上のパッケージ電源配線又はＧＮＤ配線１２１と接続される。

【0035】

半導体装置１において、入出力信号線と接続されるパッド５０６が電源線又はＧＮＤ線と接続されるパッド５１５に対して、半導体装置１の端辺１４に近接する側（図６の－Ｙ方向）に配置されているので、入出力信号線と接続されるパッド５０６とパッケージ信号配線１２２の接続が容易となる。

【0036】

かかる構成により、半導体装置１の入出力信号線をボール電極へ接続する際、半導体装置１のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。

【0037】

（実施の形態２）
図７は、この発明の実施の形態２に係る、半導体装置２の構成を模式的に示す平面図である。図８は、この発明の実施の形態２に係る、半導体装置２（図７参照）の入出力部９（図７参照）の一部９Ａを拡大して示した平面図である。図８には、実施例の形態１と同様に、半導体装置１の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置された複数のパッド５０５、５０６、５１５が示される。また、パッド５０５とパッド５１５は、半導体装置２内の多層配線５２５によって電気的に接続される。以下では、実施の形態１と異なる点について主に説明する。

【0038】

実施の形態２では、パッド５０５及び５１５はＩＯセル１０の入出力信号線と接続され、パッド５０６はＩＯセル１０の電源線又はＧＮＤ線と接続される。

【0039】

［ワイヤボンディングによる実装の場合］
図９は、半導体装置２（図７参照）とＢＧＡなどのパッケージ基板５０１とのワイヤボンディングによる接続を示した平面図である。図９には、半導体装置２の入出力回路９（図７参照）の一部９ＡとＢＧＡなどのパッケージ基板５０１の主面の一部が示される。実施の形態１と同様に、パッケージ基板５０１のボンディング電極５０３は、電源用のボンディング電極５０３Ａと、ＧＮＤ用のボンディング電極５０３Ｂとから構成される。ＧＮＤ用のボンディング電極５０３Ｂは、パッケージ基板５０１上の半導体装置１に最も近接する場所に半導体装置１の端辺１４に沿ってリング状に敷設され、電源用のボンディング電極５０３Ａは、半導体体装置１から遠隔する側にＧＮＤ用のボンディング電極５０３Ｂとは互いに離間して配置される。さらに、ボンディング電極５０４は、電源用のボンディング電極５０３Ａに対して半導体装置１から遠隔する側に敷設される。

【0040】

パッケージ基板５０１に半導体装置１がＷＢにより実装される場合には、半導体装置１の複数のパッド５０６のうちの電源線と接続されるパッド５０６Ａは、ボンディングワイヤ５０８Ａによって、電源用のボンディング電極５０３Ａと接続され、ＧＮＤ線と接続されるパッド５０６Ｂは、ボンディングワイヤ５０８Ｂを介してＧＮＤ用のボンディング電極５０３Ｂと接続される。また、半導体装置１の入出力信号線と接続されるパッド５１５が、ボンディングワイヤ５０７によって、ボンディング電極５０４と接続される。パッド５０５には、ボンディングワイヤは接続されない。パッド５０５とボンディング電極５０４とをボンディングワイヤで接続すると、パッド５０６とボンディング電極５０３とを接続する際にボンディングワイヤ５０７と５０８の距離が小のため短絡する可能性があるからである。

【0041】

半導体装置１により、電源線又はＧＮＤ線が接続されるパッド５０６Ａ、５０６Ｂは、パッケージ基板５０１上の半導体装置１に最も近接する電源用またはＧＮＤ用ボンディング電極５０３Ａ、５０３Ｂと容易に接続でき、かつ、そのボンディングワイヤ長の増大が抑制できる。

【0042】

かかる構成により、半導体装置１において電源線またはＧＮＤ線が接続されるボンディングワイヤの長さの増大を抑制するためのパッド配置の変更を行うことなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。

【0043】

［フリップチップによる実装の場合］
図１０は、半導体装置２とＢＧＡなどのパッケージ基板１０２とのフリップチップによる接続を示した平面図である。図１０には、半導体装置２（図７参照）の入出力部９（図７参照）の一部９Ａと、ＦＣなどのパッケージ基板１０２の主面の一部が示される。半導体装置２は、パッド５１５がＩＯセル１０の入出力信号線と接続され、パッド５０６がＩＯセル１０の電源線又はＧＮＤ線と接続される。また、パッド５０５とパッド５１５は、半導体装置２の多層配線５２５によって電気的に接続される。また、パッケージ基板１０２の主面上には、パッケージ電源配線又はＧＮＤ配線１２１とパッケージ信号配線１２２が敷設される。ボール電極１２４への接続及び引き出しを容易にするため、パッケージ信号配線１２２は、半導体装置２の端辺側（図１０の－Ｙ方向）に敷設され、パッケージ電源配線又はＧＮＤ配線１２１は、半導体装置２の中央側（図１０のＹ方向）に敷設されている。

【0044】

パッケージ基板１０２に半導体装置２が実装される場合には、半導体装置２の電源線又はＧＮＤ線と接続されるパッド５０６は、バンプ電極１３１ＶＧによってパッケージ電源配線又はＧＮＤ配線１２１と接続される。入出力信号線と接続されるパッド５０５は、バンプ電極１３１Ｓによって、パッケージ信号配線１２２と接続される。

【0045】

半導体装置２において、入出力信号線と接続されるパッド５０５が電源線又はＧＮＤ線と接続されるパッド５０６に対して、半導体装置２の端辺１４に近接する側（図１０の－Ｙ方向）に配置されているので、入出力信号線と接続されるパッド５０５とパッケージ信号配線１２２の接続が容易となる。

【0046】

かかる構成により、半導体装置２の入出力信号線をボール電極へ接続する際、半導体装置２のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。

【0047】

（実施の形態３）
図１１は、この発明の実施の形態３に係る、半導体装置３の構成を模式的に示す平面図である。図１２は、この発明の実施の形態３に係る、半導体装置３（図１１参照）の入出力部９（図１１参照）の一部９Ａを拡大して示した平面図である。図１２には、実施例の形態１と同様に、半導体装置３の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置された複数のパッド５０５、５０６、５１５が示される。

【0048】

パッド５０５、５１５は半導体装置３内の多層配線によりＩＯセル１０の電源線又はＧＮＤ線と接続され、パッド５０６はＩＯセル１０の入出力信号線と接続される。また、パッド５０５とパッド５１５は、半導体装置３内の多層配線５２５によって電気的に接続される点は、実施の形態１と同様である。以下では、実施の形態１と異なる点について主に説明する。

【0049】

実施の形態３では、パッド５０５、５１５のその配列方向に垂直な方向（図１２のＹ方向）の長さが、パッド５０６に比し小さい。

【0050】

［ワイヤボンディングによる実装の場合］
図１３にプローブ痕５５０を模式的に示すように、ＷＢにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置３（図１１参照）の入出力信号線との導通にパッド５０６、半導体装置３の電源線又はＧＮＤ線との導通にパッド５１５を用いる。これにより、ＷＢにより実装する際に半導体装置３の電源線と接続されるパッド５１５Ａ，５０５Ａのうち、電源用のボンディング電極５０３Ａとの接続にプロービング痕５５０が残らないパッド５０５Ａを用いることができる。また、半導体装置１のＧＮＤ線と接続されるパッド５１５Ｂ、５０５Ｂのうち、ＧＮＤ用のボンディング電極５０３Ｂとの接続にプロービング痕５５０が残らないパッド５０５Ｂを用いることができる。

【0051】

かかる構成により、電源線及びＧＮＤ線が接続されるボンディングワイヤの長さを極小にするために半導体装置３のパッド配置を変更することなく容易に実装でき、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加が抑制できるので、半導体装置３の面積増に伴う製造コストの増大が抑制できる。

【0052】

［フリップチップによる実装の場合］
図１４にプローブ痕５５０を模式的に示すように、ＦＣにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置３（図１１参照）の入出力信号線との導通にパッド５０６、半導体装置３の電源線又はＧＮＤ線との導通にパッド５０５を用いる。これにより、ＦＣにより実装するときの半導体装置３の電源線又はＧＮＤ線とパッケージ電源配線又はＧＮＤ配線１２１との接続にプロービング痕５５０が残らないパッド５１５を用いることができる。

【0053】

かかる構成により、半導体装置１の入出力信号線をボール電極へ接続するときの引き出しを容易にするために半導体装置１のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加を抑制できるので、半導体装置１の面積増による製造コストの増大が抑制できる。

【0054】

（実施の形態４）
図１５は、この発明の実施の形態４に係る、半導体装置４の構成を模式的に示す平面図である。図１６は、この発明の実施の形態４に係る、半導体装置４（図１５参照）の入出力部９（図１５参照）の一部９Ａを拡大して示した平面図である。図１６には、実施例の形態２と同様に、半導体装置４の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置された複数のパッド５０５、５０６、５１５が示される。

【0055】

パッド５０５、５１５は半導体装置４内の配線によりＩＯセル１０の入出力信号線と接続され、パッド５０６はＩＯセル１０の電源線又はＧＮＤ線と接続される。また、パッド５０５とパッド５１５が半導体装置４内の多層配線５２５によって電気的に接続される。以下では、実施の形態２と異なる点について主に説明する。

【0056】

実施の形態４では、パッド５０５、５１５の半導体装置４の端辺１４に垂直な方向（Ｙ方向）の長さが、パッド５０６に比し小さい。

【0057】

［ワイヤボンディングによる実装の場合］
図１７にプローブ痕５５０を模式的に示すように、ＷＢにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置４（図１５参照）の電源線又はＧＮＤ線との導通にパッド５０６、半導体装置４の入出力信号線との導通にパッド５０５を用いる。これにより、ＷＢにより実装するときの半導体装置１の入出力信号線とパッケージ基板５０１のボンディング電極５０４との接続にプロービング痕５５０が残らないパッド５１５を用いることができる。

【0058】

かかる構成により、半導体装置４の電源線及びＧＮＤ線が接続されるボンディングワイヤの長さを極小にするために半導体装置４のパッド配置を変更することなく容易に実装でき、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加を抑制できるので、半導体装置４の面積増による製造コストの増大が抑制できる。

【0059】

［フリップチップによる実装の場合］
図１８にプローブ痕を模式的に示すように、ＦＣにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置４（図１５参照）の電源線又はＧＮＤ線との導通にパッド５０６、半導体装置１の入出力信号線との導通にパッド５１５を用いる。これにより、ＦＣにより実装するときの半導体装置１の入出力信号線とパッケージ信号配線１２２との接続にプロービング痕５５０（図１７参照）が残らないパッド５０５を用いることができる。

【0060】

かかる構成により、半導体装置４の入出力信号線をボール電極へ接続するときの引き出しを容易にするために半導体装置４のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加を抑制できるので、半導体装置４の面積増による製造コストの増大が抑制できる。

【0061】

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

【0062】

例えば、本発明に係る、３列の千鳥状に配置されたパッド５０５、５０６、５１５は、長方形の半導体装置１乃至４の４辺に備えても良いし、一部の辺に備えてもよい。また、辺の一部にのみ実施してもよい。さらに、辺の一部毎に、実施の形態１～４と従来のパッド配置を混在して形成しても良い。またさらに、実施の形態１～４を組合せてもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】