特許 7274420 複数のリセットレベルを有する動的量子化器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-08

(45)【発行日】2023-05-16

(54)【発明の名称】複数のリセットレベルを有する動的量子化器

(51)【国際特許分類】

   H03K 5/08 20060101AFI20230509BHJP

   H03M 1/12 20060101ALI20230509BHJP

   H03K 5/24 20060101ALI20230509BHJP

   H03M 1/06 20060101ALN20230509BHJP

【ＦＩ】

H03K5/08 E

H03M1/12 A

H03K5/24

H03M1/06

【請求項の数】 12

(21)【出願番号】P 2019548740

(86)(22)【出願日】2018-02-14

(65)【公表番号】

(43)【公表日】2020-04-02

(86)【国際出願番号】 US2018018255

(87)【国際公開番号】W WO2018164818

(87)【国際公開日】2018-09-13

【審査請求日】2021-02-09

(31)【優先権主張番号】15/453,707

(32)【優先日】2017-03-08

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ハドナー，ジェイムズ

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２０１１－２１１３７１（ＪＰ，Ａ）

【文献】再公表特許第２００７／０７２５８８（ＪＰ，Ａ１）

【文献】特開２０００－１１４９７０（ＪＰ，Ａ）

【文献】特開２０１０－１０９９３７（ＪＰ，Ａ）

【文献】特開２０１３－１８７６９５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０１１９７９０（ＵＳ，Ａ１）

【文献】特開２０１３－１８３３９９（ＪＰ，Ａ）

【文献】特開２０１２－２２７５８８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ５／０８

Ｈ０３Ｍ １／１２

Ｈ０３Ｋ ５／２４

Ｈ０３Ｍ １／０６

(57)【特許請求の範囲】

【請求項1】

アナログ信号をデジタル化するための量子化器回路であって、
複数の入力電界効果トランジスタを含む入力回路（１１０）を備え、前記入力回路は、経時変化する第１のクロック信号（ｃｌｋ）に結合された第１のデバイス（Ｎ０）を含み、前記入力回路は、前記量子化器回路の動作のアクティブサイクル中に、入力信号（１５１、１５２）に応答して、第１のノードおよび第２のノード（Ｘ１、Ｘ２）で差動電圧信号を生成するように構成され、前記量子化器回路の前記動作のアクティブサイクルは、前記第１のクロック信号（ｃｌｋ）に対応しており、前記入力回路（１１０）は前記入力信号（１５１、１５２）を入力電流に変換し、前記入力電流は、前記量子化器回路の前記動作のアクティブサイクルの入力サンプリングフェーズ中に積分され、前記第１のデバイス（Ｎ０）は、前記第１のクロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオフして前記動作のアクティブサイクルが終了すると、前記入力回路（１１０）が電流を引き込まないように構成され、前記量子化器回路はさらに、
前記入力回路に結合された再生回路（１３０）を備え、前記再生回路は、前記入力サンプリングフェーズ中に前記入力回路（１１０）によって生成された前記差動電圧信号を増幅することによって、出力信号（１６１、１６２）を生成するように構成され、前記量子化器回路はさらに、
前記入力回路（１１０）の前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）に結合された第１のリセット回路（Ｐ２、Ｐ３）と、前記再生回路（１３０）に結合された第２のリセット回路（Ｐ０、Ｐ１）とを備え、前記動作のアクティブサイクルの終了に応答して、前記第１のリセット回路（Ｐ２、Ｐ３）は、前記入力回路（１１０）を第１の電圧（Ａｖｃｃｒｓｔ）の第１の電圧源（１２０）に結合するように構成され、前記第２のリセット回路（１７０）は、前記再生回路（１３０）を第２の電圧（Ａｖｃｃ）の第２の電圧源（１４０）に結合するように構成され、前記第１の電圧は前記第２の電圧とは異なっており、前記第１の電圧源（１２０）は、前記第１のクロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオンしたときに前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）が初期開始電圧となるように、前記第１のリセット回路（Ｐ２、Ｐ３）を介して前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）に電圧供給し、前記第１の電圧（Ａｖｃｃｒｓｔ）は、プロセスに依存する電圧または温度に依存する電圧に応答して調節され、
前記第１の電圧の大きさを増加または減少させるように構成された制御回路をさらに備え、
前記制御回路は、前記第１の電圧を表わす基準信号を生成するように構成されたアナログ制御回路（７００，８００）を含み、前記アナログ制御回路は、プロセスおよび温度に依存する複数の入力信号に応答して前記基準信号を生成する、量子化器回路。

【請求項2】

前記第１の電圧を前記第２の電圧よりも高くすることによって前記量子化器回路におけるノイズおよび電圧オフセットを減少させるか、または、前記第１の電圧を前記第２の電圧よりも低くすることによって前記量子化器回路のタイミング性能を改善する、請求項１に記載の量子化器回路。

【請求項3】

前記第１のリセット回路はさらに、経時変化する第２のクロック信号（ｃｌｋ＿ｈｉ）を受信するように構成され、
前記第２のクロック信号の大きさは、前記第１の電圧を基準として生成される、請求項１または２に記載の量子化器回路。

【請求項4】

前記第２のクロック信号は、前記第１のクロック信号（ｃｌｋ）を示す信号を受信するように構成された調整器から提供される回路によって生成される、請求項３に記載の量子化器回路。

【請求項5】

前記アナログ制御回路と動作可能に通信する調整器（７１０，８１４）をさらに備え、
前記調整器は、前記第１の電圧を表わす前記基準信号に応答して、前記第１の電圧を前記量子化器回路に出力するように構成されている、請求項１に記載の量子化器回路。

【請求項6】

前記アナログ制御回路は、
複数の入力信号を受信してデジタル入力信号データを生成するように構成された少なくとも１つのアナログ－デジタル変換器（８０８）を含み、前記入力信号は、少なくとも前記プロセスに依存する電圧および前記温度に依存する電圧を示す信号を含み、前記アナログ制御回路はさらに、
前記少なくとも１つのアナログ－デジタル変換器に動作可能に結合されたプログラマブル集積回路（８１０）を含み、前記プログラマブル集積回路は、前記デジタル入力信号データを処理することによって回路構成データを決定し、回路構成データデジタル出力信号を生成するように構成され、前記プログラマブル集積回路は、前記構成データを決定するための実行可能コードでプログラムされており、前記アナログ制御回路はさらに、
前記プログラマブル集積回路に動作可能に結合された少なくとも１つのデジタル－アナログ変換器（８１２）を含み、前記少なくとも１つのデジタル－アナログ変換器は、前記回路構成データデジタル出力信号を、前記第１の電圧を表わす前記基準信号に変換するように構成されている、請求項１～５のいずれか１項に記載の量子化器回路。

【請求項7】

前記量子化器回路は、バルク接続またはウェル接続を含む、請求項１に記載の量子化器回路。

【請求項8】

前記複数の入力電界効果トランジスタはＮ型電界効果トランジスタを含む、請求項１～７のいずれか１項に記載の量子化器回路。

【請求項9】

前記複数の入力電界効果トランジスタはＰ型電界効果トランジスタを含む、請求項１～８のいずれか１項に記載の量子化器回路。

【請求項10】

前記第１のリセット回路（１７０）は、前記入力回路（１１０）を前記第１の電圧源に結合する第１のセットのトランジスタ（１７２）を含み、
前記第２のリセット回路（１７０）は、前記再生回路（１３０）を前記第２の電圧源（１４０）に結合する第２のセットのトランジスタ（１７４）と、前記量子化器回路の複数の出力ピン（１６１、１６２）を互いに結合する第３のトランジスタ（１７８）とを含む、請求項１～９のいずれか１項に記載の量子化器回路。

【請求項11】

入力段階の利得と再生段階のタイミングとが別々に制御されるように、前記入力回路（１１０）および前記再生回路（１３０）の各々は、別々の電流および複数のクロック信号入力を有するように構成および配置されている、請求項１～１０のいずれか１項に記載の量子化器回路。

【請求項12】

前記第１のクロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオンしたときに前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）が初期開始電圧となるように前記第１のリセット回路（Ｐ２、Ｐ３）を介して前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）に電圧供給することは、前記第１のクロック信号（ｃｌｋ）が前記第１のデバイス（Ｎ０）をオンして前記動作のアクティブサイクルが開始される前のリセットフェーズ中に、前記リセット回路（Ｐ２、Ｐ３）を介して前記第１のノードおよび前記第２のノード（Ｘ１、Ｘ２）を前記第１の電圧源（１２０）に結合することを含む、請求項１～１１のいずれか１項に記載の量子化器回路。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本開示は、概して量子化器に関し、より特定的には、複数の電圧源を有する量子化器に関する。

【背景技術】

【0002】

背景
量子化器回路（「スライサ」と呼ばれることもある）は、一種の高速クロック制御比較器であり、アナログ信号をデジタルビットに量子化するためにＳｅｒＤｅｓ（serializer/deserializer）およびアナログ－デジタル変換（「ＡＤＣ」）回路で使用される。量子化器の性能パラメータのうち最も重要な３つの性能パラメータは、ｃｌｏｃｋ－ｔｏ－ｑとして測定されるタイミング、入力換算ＲＭＳノイズ、および入力換算オフセット電圧である。入力換算ＲＭＳノイズ性能および入力換算オフセット電圧性能は、両方とも入力換算であるので、共通のパラメータ（具体的には、順電圧利得）によって関係付けられる。

【0003】

量子化器は、動的量子化器または静的量子化器に大別することができる。動的量子化器には静的電力損失がないのに対して、静的量子化器タイプ（例えば、電流モード論理（「ＣＭＬ」）量子化器）には静的電力損失がある。動的量子化器は、さらに２つのグループに細分化することができる。１つ目は、ＳＴＲＯＮＧＡＲＭ（登録商標）型トポロジーを有するものとして分類されることもあるが、センスアンプと呼ばれる場合もある。他方のグループは、ダブルテールラッチ型トポロジーとして分類されることもあるが、より感度が高く、かつ、与えられたタイミング性能に対して入力換算ＲＭＳノイズおよび入力換算オフセット電圧がより低いものである。

【0004】

動的量子化器タイミング性能は、典型的には、トランジスタプロセスコーナーが低速であり、高温であり、かつ電源電圧が最小である場合に最も低い。なぜなら、このようなプロセスコーナーは最小の電流しか供給しないため、内部量子化器ノードの充電速度が最も遅くなるからである。入力換算ＲＭＳノイズおよび入力換算オフセット電圧は、典型的には、トランジスタプロセスコーナーが高速であり、高温であり、かつ電源電圧が最小である場合に最悪である。なぜなら、このようなプロセスコーナーは電圧利得が最も低いからである。本明細書では、これらのプロセスコーナーをそれぞれ、ワーストケースのタイミングのコーナー、およびワーストケースのＲＭＳノイズのコーナーと呼ぶ。

【0005】

ＳＴＲＯＮＧＡＲＭ（登録商標）型トポロジーを有する量子化器の入力換算ＲＭＳノイズおよび入力換算オフセット電圧を改善するための従来の手法として、テール電流を減少させることによって量子化器の電圧利得を増加させるものがある。しかしながら、このようにテール電流を減少させると、量子化器のｃｌｏｃｋ－ｔｏ－ｑ時間が増加するため、タイミング性能が悪化する。また別の手法として、テール電流を増加させることによって量子化器のｃｌｏｃｋ－ｔｏ－ｑ時間を改善するものがある。しかしながら、この手法では利得が減少するため、入力換算ＲＭＳノイズおよび入力換算オフセット電圧が悪化する。さらに別の手法としては、テール電流を減少させるのではなく、入力デバイスのサイズを大きくすることによって利得を増加させ、それによって量子化器の入力換算ＲＭＳノイズおよび入力換算オフセット電圧を改善するものがある。しかしながら、これによって駆動回路への入力キャパシタンスおよび内部寄生キャパシタンスが不必要に増加し、タイミング性能も悪化する。

【0006】

以下で述べるように、本開示は、上記および他の問題に対処するために、量子化器の構成および動作を改善する。

【発明の概要】

【課題を解決するための手段】

【0007】

概要
数多くの実現例が、アナログ信号をデジタル化するための量子化器回路に向けられる。量子化器は、典型的には、入力回路と、再生回路と、リセット回路とを含む。入力回路は、概して複数の入力電界効果トランジスタを含み、第１の電圧の入力信号を供給する第１の電圧源に結合されている。入力回路は入力信号を入力電流に変換し、この入力電流は、量子化器回路の動作のアクティブサイクルの入力サンプリングフェーズ中に積分される。再生回路は入力回路に結合されており、複数の再生電界効果トランジスタを含む。再生回路は、第２の電圧の第２の電圧源に接続されている。第２の電圧は、典型的には第１の電圧とは大きさが異なる。リセット回路はさらに、入力回路および再生回路に結合されている。

【0008】

いくつかの実現例では、第１の電圧および第２の電圧は固定されてもよい。必要に応じて、第１の電圧は第２の電圧に比例してもよく、または第２の電圧から導き出されてもよい。第１の電圧を第２の電圧よりも高くすることによって量子化器回路におけるノイズおよび電圧オフセットを減少させるように構成してもよい。いくつかの実現例では、第１の電圧を第２の電圧よりも低くすることによって量子化器回路のタイミング性能を改善するように構成してもよい。好ましくは、入力回路は、経時変化する第１のクロック信号を受信するように構成され、入力回路は、第１のクロック信号が閾値電圧よりも小さい場合は電流を引き込まない。

【0009】

いくつかの実現例では、入力回路はさらに、経時変化する第２のクロック信号を受信するように構成されてもよい。第２のクロック信号の大きさは、第１のクロック信号を基準として生成されてもよい。例えば、第２のクロック信号は、第１のクロック信号を示す信号を受信するように構成された調整器から提供される回路によって生成されてもよい。

【0010】

いくつかの実現例では、第２の電圧を接地とし、かつ、第１の電圧を第２の電圧よりも低くすることによって、量子化器回路におけるノイズおよび電圧オフセットを減少させてもよい。他の実現例では、第２の電圧を接地とし、かつ、第１の電圧を第２の電圧よりも高くすることによって、量子化器回路のタイミング性能を改善してもよい。

【0011】

本開示の他の態様によれば、本開示に係る量子化器を動作させるために、第１の電圧の大きさを増加または減少させるように構成された制御回路が設けられる。制御回路は、アナログ部品および／またはデジタル部品を含み得る。いくつかの実現例では、第１の電圧を表わす基準信号を生成するように構成されたアナログ制御回路が設けられる。アナログ制御回路と動作可能に通信する調整器が設けられてもよい。調整器は、第１の電圧を表わす基準信号に応答して、第１の電圧を量子化器回路に出力するように構成されてもよい。必要に応じて、アナログ制御回路は、複数の入力信号に応答して基準信号を生成してもよい。アナログ制御回路への入力信号は、例えば、第２の電圧の大きさ、プロセスに依存する電圧、温度に依存する電圧、および／またはシフト電圧のうちの少なくとも１つを示す信号を含み得る。

【0012】

いくつかの実現例では、制御回路は、複数の入力信号を受信してデジタル入力信号データを生成するように構成された少なくとも１つのアナログ－デジタル変換器を含み得る。制御回路はさらに、アナログ－デジタル変換器に動作可能に結合されたプログラマブル集積回路を含み得る。このプログラマブル集積回路は、デジタル入力信号データを処理することによって回路構成データを決定し、回路構成データデジタル出力信号を生成するように構成されてもよい。制御回路はさらに、プロセッサに動作可能に結合された少なくとも１つのデジタル－アナログ変換器を含み得る。上記少なくとも１つのデジタル－アナログ変換器は、回路構成データデジタル出力信号を、第１の電圧を表わす基準信号に変換するように構成されてもよい。入力信号は、第２の電圧の大きさ、プロセスに依存する電圧、コモンモード電圧、温度に依存する電圧、および／またはシフト電圧のうちの少なくとも１つを示す信号を含み得る。制御回路は、上記少なくとも１つのデジタル－アナログ変換器と動作可能に通信する調整器をさらに含んでもよい。調整器は、第１の電圧を表わす基準信号に応答して、第１の電圧を量子化器回路に出力するように構成されてもよい。さまざまな実現例では、プログラマブル集積回路は、構成データを決定するための実行可能コードでプログラムされてもよい。さらに、さまざまな実施形態によれば、量子化器回路は、特に、ＳＴＲＯＮＧＡＲＭ（登録商標）型量子化器、および「ダブルテール」型量子化器に特有のトポロジーを有してもよい。他の特徴は、以下の詳細な説明および特許請求の範囲を考慮することによって認識されるであろう。

【0013】

以下の詳細な説明を検討し、かつ図面を参照すれば、開示された装置および関連する方法のさまざまな態様および特徴が明らかになるであろう。

【図面の簡単な説明】

【0014】

【図1】本開示の第１の実現例に係る量子化器を示す図である。

【図2】本開示の第２の実現例に係る量子化器を示す図である。

【図3】本開示の第３の実現例に係る量子化器を示す図である。

【図4】本開示の第４の実現例に係る量子化器を示す図である。

【図5】本開示の第５の実現例に係る量子化器を示す図である。

【図6】本開示の第６の実現例に係る量子化器を示す図である。

【図7A】本開示に係る、量子化器を制御するための制御回路の第１の実現例を示す図である。

【図7B】本開示に係る、図７Ａの制御回路の一部を示す図である。

【図8】本開示に係る、量子化器を制御するための制御回路の第２の実現例を示す図である。

【図9】本開示に係る、アナログのプロセスおよび温度に依存する電圧を生成するための回路を示す図である。

【図10】本開示に係る、クロック信号を発生させるクロック発生器を提供する調整器のためのローサイド基準を生成する回路を示す図である。

【図11】開示された回路およびプロセスをその上で実現し得るプログラマブル集積回路（ＩＣ）を示す図である。

【発明を実施するための形態】

【0015】

詳細な説明
以下の説明において、本明細書で提示する具体例を説明するために、多くの具体的詳細を示す。しかしながら、下記の具体的詳細のうち必ずしもすべてが無くても、１つ以上の他の例および／またはそれらの例の変形例が実施可能であることが、当業者に明らかになるはずである。また、本明細書中の例の説明が不鮮明にならないように、公知の特徴については詳述していない。説明を容易にするために、異なる図中で同じ参照番号を用いて同じ要素または同じ要素の他の例を指すことがある。

【0016】

本明細書では、プロセス、電圧、および温度（「ＰＶＴ」）ならびに入力コモンモード（Ｖｃｍ）の変動に合わせて動的量子化器（またはスライサ）の性能全体を改善するさまざまな実現例を提示する。本明細書で示すように、ある実施形態では、量子化器における他の部分への電圧供給は変更せずに、量子化器の入力デバイスに接続されたリセットデバイスへの電圧供給を分離し、次いで変更することによって、量子化器回路の性能を改善する。いくつかの実現例では、リセットデバイスへの電圧供給を減少させることによって、量子化器のタイミング性能を改善する（ｃｌｏｃｋ－ｔｏ－ｑを減少させる）ことができる。他の実現例では、リセットデバイスへの電圧供給を増加させることによって、回路の入力換算ＲＭＳノイズおよび入力換算オフセット電圧を改善する（低減する）ことができる。同様に、リセットデバイスへの電圧供給を増加させることによって、プロセスおよび電圧の規模変更に起因するＶｃｍの増加を緩和することができる。これらの目的および他の目的を達成するために、本明細書では、リセットデバイスへの電圧供給を制御するための制御システムが設けられる。

【0017】

開示された実施形態では、必要なタイミング性能を満たすようにテール電流を増加させ、その後、上述の「ワーストケース」のＲＭＳノイズのプロセスコーナーにおいてリセットデバイスへの電圧供給レベルを増加させることによって、入力換算ＲＭＳノイズ性能および入力換算オフセット電圧性能を改善することができる。一方、開示された実施形態では、必要な入力換算ＲＭＳノイズ性能および入力換算オフセット電圧性能を満たすようにテール電流を減少させ、その後、上述の「ワーストケース」のタイミングのプロセスコーナーにおいてリセットデバイスへの電圧供給レベルを減少させることによって、タイミング性能の改善を容易にする。

【0018】

したがって、開示された実施形態では、ＳＴＲＯＮＧＡＲＭ（登録商標）型またはダブルテールラッチ型のトポロジーなど、動的量子化器の設計の自由度を高めることができる。特定の実現例では、これは、入力デバイスに接続されたリセットデバイスへの電源を主電源（本明細書ではＡｖｃｃまたはＡｖｓｓと称する）から切断し、それらのリセットデバイスを別途制御される電源（本明細書ではＡｖｃｃｒｓｔまたはＡｖｓｓｒｓｔと称する）に接続することによって実現され、その結果、量子化器の性能が改善される。これにより、新たなＡｖｃｃｒｓｔ／Ａｖｓｓｒｓｔレベルを容易に増加／減少させることができ、その結果、（ｉ）量子化器の入力換算ＲＭＳノイズ性能および入力換算オフセット電圧性能を改善すること、および／または（ｉｉ）Ｖｃｍの増大を緩和することができる。また、Ａｖｃｃｒｓｔ／Ａｖｓｓｒｓｔレベルを容易に減少／増加させることができ、その結果、量子化器のタイミング性能を改善することができる。新たなＡｖｃｃｒｓｔ／Ａｖｓｓｒｓｔ電源を駆動するために、（ｉ）プロセスおよび温度（ＰＴ）に依存する電源電圧、（ｉｉ）プロセスおよび電圧（ＰＶ）に依存する電源電圧、または（ｉｉｉ）プロセス、電圧、および温度（ＰＶＴ）に依存する電源電圧を生成することによって、上記目的は容易に達成され得る。ここで、「Ｖ」はＡｖｃｃおよびＶｃｍの適切な組み合わせで構成されてもよい。

【0019】

補正ＰＶＴを用いて、論理ローの供給によりＡｖｃｃｒｓｔを基準としたクロックを生成することによって、信頼性の高い動作が可能になるとともに、ＴＤＤＢ、ＨＣＩ、およびＢＴＩの悪化を回避することができる。また、リセットデバイスに対して補正ＰＶＴでのオーバードライブを生じさせるため、リセットデバイスをフルクロックレートで動作させることができる。

【0020】

本開示の範囲は、ＳＴＲＯＮＧＡＲＭ（登録商標）型トポロジーまたはダブルテールラッチ型トポロジーなどの動的量子化器に適用可能である。ＳＴＲＯＮＧＡＲＭ（登録商標）型トポロジーを有する量子化器の場合、開示された実施形態によって、タイミング性能の改善と入力換算ＲＭＳノイズおよび入力換算オフセット電圧の低減とが同時に実現可能である。開示された実施形態は、主にシリアル通信およびＡＤＣの分野で使用される動的量子化器に適用可能であるが、その他の検知の分野で使用することも可能であり、信号利得のリセット可能な積分を利用する如何なる回路にも適用可能である。ダブルテールラッチ型の量子化器トポロジーの場合、開示された実施形態を用いることによって、（ａ）タイミング性能、ならびに（ｂ）入力換算ＲＭＳノイズおよび入力換算オフセット電圧の両方を改善することができる。

【0021】

ここで図面を参照すると、限定ではなく例示のために、図１は、ＳＴＲＯＮＧＡＲＭ（登録商標）型トポロジーを有する、本開示の第１の実現例に係る量子化器を示す。図１に示すように、アナログ信号をデジタル化するための量子化器回路１００が提示されている。量子化器回路１００は、入力回路、再生回路、およびリセット回路を含む。入力回路１１０は、複数の入力電界効果トランジスタ１１２を含み、第１の電圧源１２０に結合されている。第１の電圧源１２０は、第１の電圧の入力信号（本明細書ではＡｖｃｃｒｓｔとして表わす）を供給する。図示のように、入力回路１１０は、経時変化する第１のクロック信号（ｃｌｋ）を受信するように構成されている。第１のクロック信号が閾値電圧よりも小さく、かつアクティブである場合には、入力回路は電流を引き込まない。第１のクロック信号が閾値電圧よりも大きい場合には、入力回路は電流を消費する。

【0022】

再生回路１３０は、入力回路１１０に結合されており、複数の再生電界効果トランジスタ１３２、１３４を含む。再生回路は、第２の電圧Ａｖｃｃの第２の電圧源１４０に接続されている。本明細書に示す所望の性能改善をもたらすように、第２の電圧Ａｖｃｃは第１の電圧Ａｖｃｃｒｓｔとは異なる大きさである（必要に応じて、いずれが大きくてもよい）。

【0023】

リセット回路１７０は、入力回路１１０および再生回路１３０に結合されている。リセット回路１７０は、入力回路１１０を第１の電圧源１２０に結合する第１のセットのトランジスタ１７２と、再生回路１３０を第２の電圧源１４０に結合する第２のセットのトランジスタ１７４と、出力ピン１６１を出力ピン１６２に結合する第３のトランジスタ１７８とを含む。

【0024】

動作中、入力回路１１０は、入力ピン１５１、１５２からの入力信号を入力電流に変換する。入力電流は、量子化器回路１００の動作のアクティブサイクルの入力サンプリングフェーズ中に積分される。前のサイクルのリセットフェーズが終了すると、リセット回路のＰＭＯＳのＰ０、Ｐ１、Ｐ２、およびＰ３（１７２、１７４）がオフとなるため、入力サンプリングフェーズ中、最初はデバイスＮ０、Ｎ１およびＮ２（１１２）のみがオンである。

【0025】

利得を改善することによってノイズ／電圧オフセットを減少させるためには、例えば、入力回路１１０内のデバイスが飽和状態で動作する時間が、アクティブサイクルのうちできるだけ多いことが望ましい（ただしその場合、再生が行われる際には結局すべてのデバイスが線形領域に入る（飽和領域から抜け出る）ため、タイミング性能は犠牲になる）。デバイスＮ０のドレインの電圧がＡｖｃｃ－Ｖｔｈ０よりも低下すると、まずデバイスＮ０が線形領域に入る。その後、ノードＸ１およびＸ２がそれぞれ（Ｖｃｍ－Ｖｔｈ１）および（Ｖｃｍ－Ｖｔｈ２）よりも低下すると、デバイスＮ１およびＮ２が線形領域に入る。Ｖｃｍは入力１５１、１５２におけるコモンモード電圧であり、Ｖｔｈ０、Ｖｔｈ１、およびＶｔｈ２は、それぞれデバイスＮ０、Ｎ１およびＮ２の閾値電圧である。入力サンプリングフェーズは、Ｎ１およびＮ２が線形領域に入るのとほぼ同時に終了する。

【0026】

入力サンプリングフェーズの終わり頃（Ｎ１およびＮ２が線形領域に入る前）であって、かつノードＸ１およびＸ２が（Ａｖｃｃ－Ｖｔｈ３４）よりも低下すると（Ｖｔｈ３４はＮ３およびＮ４の閾値電圧）、再生デバイスＮ３およびＮ４がオンされて２次積分ネットワークを形成する。Ｎ３およびＮ４は、この間に飽和となり、これらのデバイスをめぐる再生が開始する。Ｎ１～Ｎ４が飽和状態を維持する間は、量子化器回路１００は動作の第２のフェーズのままである。

【0027】

Ｎ３およびＮ４がオン状態を続けた結果、出力ピン１６１、１６２で（Ａｖｃｃ－Ｖｔｈｐ１２）未満となるまで放電すると（Ｖｔｈｐ１２はＰ１およびＰ２の閾値電圧）、フル再生が開始する。再生回路１３０は、入力サンプリングフェーズ中にノードＸ１およびＸ２間の入力回路によって（および、出力ピン１６１、１６２間のＮ３／Ｎ４によって）生成される差動電圧を正帰還で増幅することによって、出力ピン１６１、１６２のＣＭＯＳレベルに近い大きな信号電圧を生成する。

【0028】

量子化器回路１００が動作の第３のフェーズに入ると、Ｐ４、Ｐ５、Ｎ３、およびＮ４が再生する。この第３のフェーズは、Ｎ１～Ｎ４のうちのいずれかが飽和状態でなくなったときに開始する。第３のフェーズにおいてＮ３およびＮ４は再生し続け、Ｐ４およびＰ５は導通し始める。動作の第３のフェーズは、クロック信号の立ち下がりエッジでのリセット時に終了する。

【0029】

本開示に係る利点は、量子化器１００に複数の電圧源を設け、いくつかの実施形態では電圧源同士の相対的な電圧レベルを異ならせることによってもたらされる。

【0030】

入力換算ＲＭＳノイズおよび入力換算オフセット電圧はともに、量子化器利得を増加させることによって減少させることができる。なお、本明細書で示す例示的な量子化器では、オフセット補正を行なっていない。しかしながら、当然理解され得ることであるが、すべての静的および動的なトポロジーの量子化器では通常、当該技術分野で公知の電流／電圧または容量の補正に基づく入力換算電圧オフセット補正が行われ得る。

【0031】

量子化器１００は上述したようなフェーズの順に動作するので、利得が得られるフェーズが早いほど、入力換算ＲＭＳノイズおよび入力換算オフセット電圧の減少幅が大きくなる。したがって、量子化器動作の第１のフェーズにおける利得を増加させることによって、入力換算ＲＭＳノイズおよび入力換算オフセット電圧を減少させることができる。よって、ＲＭＳノイズおよび電圧オフセットを減少させるためには、ＡｖｃｃｒｓｔをＡｖｃｃよりも高い値に調整するか、または単純に固定すればよい。

【0032】

一方、ｃｌｏｃｋ－ｔｏ－ｑを減少させてタイミングを改善するためには、ＡｖｃｃｒｓｔをＡｖｃｃよりも低い値に調整するか、または単純に固定すればよい。他の実現例によれば、Ａｖｃｃｒｓｔを、プロセス、電圧、および温度（ＰＶＴ）の組み合わせに追従する値に制御してもよい。これにより、量子化器のさまざまな動作条件にわたってタイミングを改善し、ＲＭＳノイズおよび電圧オフセットを減少させることができる。

【0033】

本開示の他の態様によれば、量子化器は、最小限の電力増加で入力コモンモード電圧（Ｖｃｍ）の増加分を補償することができる。これは、形状寸法に伴って電源電圧を規模縮小する場合に特に好都合である。一般的に、量子化器はアナログ信号処理とデジタル信号処理との境界に配置される。これは通常、その入力が、デジタル電源領域（例えば、Ａｖｃｃ）よりも高いアナログ電源領域から与えられることを意味する。この入力の平均は、コモンモード入力電圧、すなわちＶｃｍと呼ばれる。Ｖｃｍ値が高いと、利得が減少し、ＲＭＳノイズおよびオフセット電圧が増加する。

【0034】

プロセス技術が規模縮小すると、例えば信頼性の問題を緩和し、一定の処理性能に対するデジタル消費電力を低減し、または、一定もしくは低減した消費電力に対するデジタル処理性能を高めるために、デジタル電源も低減させる（例えば、０.８５ｖから０.７５ｖ）。このとき、アナログ電源は低減しないか、またはデジタル電源の低減幅よりも小さい幅だけ低減する。このことは、量子化器のＶｃｍが、量子化器の新たな低減Ａｖｃｃ値に対して実質的に増加したことを意味する。

【0035】

このような状況においては、本開示にかかわらず、当業者には、現在のセンスアンプ（例えば、ＳＴＲＯＮＧＡＲＭ（登録商標）型）量子化器のトポロジーに関して、２つの選択肢しかないだろう。すなわち、利得の低下、ひいてはＲＭＳノイズおよび電圧オフセットの増加を許容するか、または、量子化器利得を維持するために量子化器の電源を規模縮小しないかのいずれかである。しかしながら、後者の選択肢の場合、量子化器の消費電力の増大を許容しなければならず、従前の規模変更されていないＡｖｃｃレベルを生成するためには調整器を追加する必要があり、量子化器の出力をＡｖｃｃまで低下するようにレベル変更する必要がある。これに対して、本教示を採用することによって、Ａｖｃｃｒｓｔは、従前の規模変更されていないＡｖｃｃ電源電圧レベル（例えば、０.８５ｖ）を維持することができる。これによって利得が維持されるため、ＲＭＳノイズおよびオフセット電圧が改善される。量子化器の残りの部分には、規模変更されたＡｖｃｃレベル（例えば、０.７５ｖ）の電力が供給されることになる。

【0036】

本開示によれば、所望の用途に応じて、Ａｖｃｃｒｓｔは固定であってもよいし、制御された態様で可変であってもよい。したがって、いくつかの実現例では、第１の電圧（Ａｖｃｃｒｓｔ）および第２の電圧（Ａｖｃｃ）は互いに対して相対的に固定されてもよい。必要に応じて、第１の電圧（Ａｖｃｃｒｓｔ）は第２の電圧（Ａｖｃｃ）に比例してもよく、または第２の電圧（Ａｖｃｃ）から導き出されてもよい。上述のように、第１の電圧（Ａｖｃｃｒｓｔ）を第２の電圧（Ａｖｃｃ）よりも高くすることによって、量子化器回路におけるノイズおよび電圧オフセットを減少させてもよい。いくつかの実施形態では、上述のように、第１の電圧（Ａｖｃｃｒｓｔ）を第２の電圧（Ａｖｃｃ）よりも低くすることによって、量子化器回路のタイミング性能を改善してもよい。

【0037】

図２および図３はそれぞれ、本開示に係る他の実施形態である量子化器２００および３００を示す。量子化器２００および３００は「ダブルテール」型であり、それぞれ入力回路２１０および３１０を含む。各々の入力回路は、Ｎ０、Ｎ１、Ｎ２、Ｎ５、およびＮ６（Ｎ５およびＮ６は追加の利得を生じさせる）を含み、再生回路２３０、３３０は、Ｎ３、Ｎ４、Ｐ４、およびＰ５（回路３００の場合、さらにＮ７およびＮ８）を含む。Ｎ７およびＮ８は、Ｐ０およびＰ１（図３）と協働して追加の利得を生じさせるが、簡略化のためにリセット回路の一部とみなすこともできる。

【0038】

回路２１０、２３０の各々は別々の電流を有する。この別々の電流により、入力段階の利得と再生段階のタイミングとを別々に最適化することができる。具体的には、入力デバイス（Ｎ１、Ｎ２、Ｎ５、Ｎ６）は、再生デバイス（Ｎ３、Ｎ４、Ｐ４、Ｐ５）とは別の電流を有する。

【0039】

図２の量子化器２００が２相クロックを含むのに対して、図３の量子化器は単相クロックを含む。図３の実施形態は、ノードＸ１、Ｘ２からＰ０、Ｐ１、Ｎ７、Ｎ８を経由してｏｕｔ、ｏｕｔｂに至る利得経路を追加的に含む。

【0040】

入力回路２１０、３１０は、図１の実施形態と全く同じ方法で、入力を積分してノードＸ１およびＸ２に出力する。入力回路２１０、３１０は、入力デバイスＮ１およびＮ２が飽和している間は、入力２５１、２５２（３５１、３５２）から利得を生じさせる。しかしながら、Ａｖｃｃｒｓｔピンを追加することによって、図１の実施形態と同様に、初期電圧を増加させることが可能である。このような方法で初期開始電圧を増加させた場合、テール電流を減少させるのと事実上同じ効果が得られる。なぜなら、入力対Ｎ１、Ｎ２が飽和状態から抜けるまでにかかる時間が増加するからである。これによって、積分時間が増加するため、利得が増加してＲＭＳノイズおよびオフセット電圧が減少する。

【0041】

いくつかの実現例では、第２の電圧を接地とし、かつ、第１の電圧を第２の電圧よりも低くすることによって、量子化器回路におけるノイズおよび電圧オフセットを減少させてもよい。また、例えば、第２の電圧を接地とし、かつ、第１の電圧を第２の電圧よりも高くすることによって、量子化器回路のタイミング性能を改善してもよい。

【0042】

限定ではなく例示のために、図４、図５、および図６は、本開示の他の実現例に係る量子化器４００、５００、６００を示す。いくつかの実現例では、アナログ信号がデジタルビットに量子化される箇所で低入力コモンモード電圧（Ｖｃｍ）を使用すると好都合な場合がある。この場合、量子化器は低入力Ｖｃｍとなる。本明細書で上述した量子化器１００、２００は、高入力Ｖｃｍに適したＮＭＯＳ入力対を有している。上述の量子化器の各々を、高入力Ｖｃｍ、ＮＭＯＳ入力対の量子化器から低入力Ｖｃｍ、ＰＭＯＳ入力対の量子化器へ反転させてもよい。このような低入力Ｖｃｍ回路では、リセット電圧をＡｖｃｃから接地（Ｇｎｄ）すなわちＡｖｓｓに替える。ダブルテールラッチ型トポロジーの場合には、出力リセットを接地（Ａｖｓｓ）からＡｖｃｃに替える。図４、図５、および図６は、このような低入力Ｖｃｍ、ＰＭＯＳ入力対の量子化器の３つのトポロジーを示す。すなわち、ＳＴＲＯＮＧＡＲＭ（登録商標）型技術（図４）、ダブルテールラッチ型トポロジー（図５）、および変形されたダブルテールラッチ型トポロジー（図６）である。

【0043】

図４～図６の低入力Ｖｃｍ、ＰＭＯＳ入力対の量子化器はすべて、図１～図３の実施形態と同じ方法で、入力回路（４１０、５１０、６１０）において入力を積分してノードＸ１およびＸ２に出力する。これらの実施形態の入力回路は、入力デバイスＰ１およびＰ２が飽和している間は、入力から利得を生じさせる。通常、このようなトポロジーでは、ドレインがリセットされてＡｖｓｓとなり、次いで、コモンモード電流によってＡｖｃｃの方へ引き上げられる。本開示によれば、ピンの追加によって初期電圧を減少させ、ＡｖｓｓではなくＡｖｓｓｒｓｔを印加することができる。これにより、初期電圧Ａｖｓｓｒｓｔが接地（Ａｖｓｓ）よりも低い電圧にまで減少するため、積分時間が増加し、利得が増加するとともに入力換算ＲＭＳノイズおよび入力オフセット電圧が減少する。一方、接地よりも高い電圧にまでＡｖｓｓｒｓｔを増加させた場合には、積分時間が減少し、それによってｃｌｏｃｋ－ｔｏ－ｑが減少するため、タイミング性能が向上する。上述したのと同様に、Ａｖｓｓｒｓｔのレベルは固定してもよいし、または、入力換算ＲＭＳノイズおよび入力オフセット電圧の双方、および／またはタイミング性能を改善するように最適化された態様で、ＰＶＴに合わせて変動させてもよい。

【0044】

本開示の他の態様によれば、本開示に係る量子化器を動作させるために、ＡｖｃｃまたはＡｖｓｓに対して第１の電圧の大きさを増加または減少させるように構成された制御回路の実施形態が提供される。

【0045】

図７Ａおよび図７Ｂに示すように、制御回路は、第１の電圧を表わす基準信号を生成するように構成されたアナログ制御回路７００を含み得る。アナログ制御回路７００と動作可能に通信する調整器７１０が設けられ得る。調整器７１０は、第１の電圧を表わす基準信号に応答して、量子化器回路に第１の電圧を出力するように構成され得る。アナログ制御回路は、複数の入力信号（７０２、７０４、Ａｖｃｃ、Ｖｃｍ）に応答して基準信号（Ｖｒｅｆ＿ｒｅｇ）を生成し得る。入力信号は、第２の電圧の大きさ、プロセスに依存する電圧、温度に依存する電圧、またはシフト電圧のうちの少なくとも１つを示す信号を含み得る。図７Ｂは、図７Ａの制御回路で使用される加算器の可能な実現例を示すが、当業者ならば、本開示に従って、電圧加算器および電流加算器の両方について、他のトポロジーの加算器を用いることも可能であろう。当然理解され得ることであるが、プロセスに依存する電圧および温度に依存する電圧の入力がＡｖｃｃ（またはＡｖｓｓ）と共にプログラマブルスイッチまたは加算器７０６に与えられ得る。そうすると、その入力が回路７２０で処理されることによって基準電圧が生成され、この基準電圧は調整器に出力される。

【0046】

処理回路７２０は演算増幅器を含む。この演算増幅器は、入力されるプロセスおよび温度に依存する電圧に応じて、Ａｖｃｃよりも高い、または低い電圧を出力する。したがって、入力されるプロセスおよび温度に依存する電圧を適切に選択することによって、基準電圧、すなわちＡｖｃｃｒｓｔをＡｖｃｃよりも高くしたり低くしたりすることができる。同様に、Ａｖｓｓを基準とする場合には、入力されるプロセスおよび温度に依存する電圧を選択することによって、ＡｖｓｓｒｓｔをＡｖｓｓよりも高くしたり低くしたりすることができる。当然理解され得ることであるが、図７Ａおよび図７Ｂ（本明細書中の他の図面も同様）は、限定ではなく例示を意図するものである。

【0047】

図８に示すように、いくつかの実現例では、制御回路８００は、少なくとも１つのアナログ－デジタル変換器８０８を含み得る。この少なくとも１つのアナログ－デジタル変換器８０８は、複数の入力信号を受信し、デジタル入力信号データを生成するように構成されている。制御回路８００はさらに、上記少なくとも１つのアナログ－デジタル変換器（「ＡＤＣ」）８０８に動作可能に結合されたプログラマブル集積回路（８１０）を含み得る。このプログラマブル集積回路（８１０）は、デジタル入力信号データを処理することによって回路構成データを決定し、回路構成データデジタル出力信号を生成するように構成されている。制御回路８００はさらに、プロセッサに動作可能に結合された少なくとも１つのデジタル－アナログ変換器（８１２）を含み得る。この少なくとも１つのデジタル－アナログ変換器は、回路構成データデジタル出力信号を、第１の電圧を表わす基準信号に変換するように構成され得る。

【0048】

入力信号は、第２の電圧の大きさ、コモンモード電圧（Ｖｃｍ）の大きさ、プロセスに依存する電圧８０２、温度に依存する電圧８０４、またはシフト電圧のうちの少なくとも１つを示す信号を含み得る。図示のように、１つのＡＤＣおよびマルチプレクサでこれらの４つのアナログ入力を順次ポーリングし、選択されたアナログ入力信号からデジタルコードを生成してもよい。なお、ハードウェアの観点からコスト増大にはなるが、使用するＡＤＣの数を増やすこともできる。例えば、入力信号１つにつき１つのＡＤＣを用いて（例えば、合計４つ）、４つのデジタルコード（各々が入力信号に対応）を並列でプロセッサに送信することも可能である。

【0049】

制御回路（８００）は、上記少なくとも１つのデジタル－アナログ変換器（８１２）と動作可能に通信する調整器（８１４）をさらに含み得る。この調整器は、第１の電圧を表わす基準信号（Ｖｒｅｆ＿ｒｅｇ）に応答して、第１の電圧（Ａｖｃｃｒｓｔ）を量子化器回路に出力するように構成され得る。さまざまな実施形態では、プログラマブル集積回路（８１０）は、構成データを決定するための実行可能コードでプログラムされてもよい。

【0050】

図９は、本開示に係る、アナログのプロセスおよび温度に依存する電圧を生成するための回路９００を示す。アナログＶｒｅｆ＿ｒｅｇ生成回路には、アナログのプロセスおよび温度に依存する電圧（Ｖｐｒｏｃ＿ｔｅｍｐ）が必要である。ここでは、アナログのプロセスおよび温度に依存する電圧の生成の一実施形態を示す。図９に示すように、Ｘ個のＮＭＯＳデバイスのスタックに電流が流される。デバイスの数Ｘは、必要なＶｐｒｏｃ＿ｔｅｍｐを設定するように選択される。スタックのうちの一番上のデバイスは、回路（例えば、１００）におけるＮ３／Ｎ４に対応し、Ｖｔに追従するように選択され得る。それよりも下のデバイスは、ｉ／ｐベータ（Ｎ１／Ｎ２）に対応し、ｇｍに追従するように選択され得る。

【0051】

図１０は、本開示に係る、クロック信号を発生させるクロック発生器を提供する調整器のためのローサイド基準を生成する回路９５０を示す。いくつかの実現例では、入力回路（例えば、１１０）は、経時変化する第２のクロック信号（ｃｌｋ＿ｈｉ）をさらに受信するように構成され得る。第２のクロック信号の大きさは、第１のクロック信号を基準として生成され得る。第２のクロック信号（ｃｌｋ＿ｈｉ）は、第１のクロック信号を示す信号を受信するように構成された回路によって生成され得る。この回路は、ローサイド基準電圧を受信するように構成された調整器から提供される。

【0052】

Ａｖｃｃｒｓｔ＞Ａｖｃｃの場合、量子化器において、ＰＭＯＳであるリセットデバイスＰ２、Ｐ３は、ＡｖｃｃではなくＡｖｃｃｒｓｔの論理ハイレベルを有するクロック（ｃｌｋ＿ｈｉ）を必要とする。量子化器１００のためのクロックバッファは、Ａｖｃｃの論理ハイレベルを有するクロック（ｃｌｋと呼ぶ）を生成する。ｃｌｋ＿ｈｉは、本文献に記載される高速かつＡＣに結合されたクロック発生器を用いて、ｃｌｋから生成することができる。しかしながら、Ａｖｃｃｒｓｔ＞Ａｖｃｃの場合、このクロックｃｌｋ＿ｈｉの論理ローレベルは、現代のＣＭＯＳプロセスではゼロボルトにはなり得ない。これにより、信頼性の問題が生じ得る。そこで、ｃｌｋ＿ｈｉ発生器に新たな論理ローレベルを設ける。本明細書では、これをＶｎｅｇ＿ｃｌｋ＿ｒｅｆと呼ぶ。これは、基準Ｖｎｅｇ＿ｃｌｋ＿ｒｅｆを有する調整器によって生成される。しかしながら、Ａｖｃｃｒｓｔ＜Ａｖｃｃを満たし、かつ最小値である場合、Ｖｎｅｇ＿ｃｌｋ＿ｒｅｆの値は、ＡｖｃｃｒｓｔがＡｖｓｓに近づくのに伴って下方に変動するはずである。このようにするためには、Ａｖｃｃｒｓｔ電源を基準としてＶｎｅｇ＿ｃｌｋ＿ｒｅｆを生成する。この基準は、図１０に示すＰＭＯＳデバイス（Ｐ１…Ｐｘ）のスタック（量子化器におけるＰ２、Ｐ３に対応）として実現される。

【0053】

本開示では、デバイス（１００、２００…）のバルク接続またはウェル接続についてさらに検討する。一般的に、ＰＭＯＳデバイスのバルクは最も高い電圧源（通常、本明細書の図面に示すＡｖｃｃ）に接続される。一般的に、ＮＭＯＳデバイスのバルクは最も低い電圧源（通常、本明細書の図面に示すＡｖｓｓ）に接続される。しかしながら、ＡｖｃｃｒｓｔおよびＡｖｓｓｒｓｔの追加は、必ずしもＡｖｃｃおよびＡｖｓｓがそれぞれ最も高い電圧源および最も低い電圧源であることを意味するものではない。ＡｖｃｃｒｓｔまたはＡｖｓｓｒｓｔに接続されたリセットデバイスを除いて、本明細書に開示されたすべてのＰＭＯＳおよびＮＭＯＳのデバイスのバルク接続をそれぞれＡｖｃｃおよびＡｖｓｓに保つのが最も簡単である。しかしながら、本開示によれば、すべてのＰＭＯＳおよびＮＭＯＳのバルクをそれぞれＡｖｃｃｒｓｔまたはＡｖｓｓｒｓｔに接続することも可能である。ＡｖｃｃｒｓｔまたはＡｖｓｓｒｓｔから電源供給されるＰＭＯＳおよびＮＭＯＳのリセットデバイスのバルク接続は、用途によって決まる。

【0054】

現代の大容量ＣＭＯＳプロセスには、典型的には、電気的に絶縁されたＮウェルを有するｐ基板が用いられる。ＰＭＯＳデバイスはＮウェル内にある。これらのＮウェルはさまざまな電位となることができ、１つまたは複数の正の電源電圧に接続される。ＮＭＯＳデバイスはＰウェル内にあり、それらはｐ基板から電気的に絶縁されていない。ｐ基板は、典型的にはゼロボルトに接続され、通常ＧｎｄまたはＡｖｓｓとして表わされる。

【0055】

（ａ）電気的に絶縁されたｐ基板アイランドをｐ基板プロセスに作るための深いＮウェルによって、または（ｂ）電気的に絶縁されたＰウェルを有するｎ基板プロセスによって、Ａｖｓｓｒｓｔ＜Ａｖｓｓの使用が容易になると考えられる。

【0056】

すべてのＰＭＯＳ／ＮＭＯＳデバイスのバルクをＡｖｃｃｒｓｔ／Ａｖｓｓｒｓｔに接続することが実現可能である。本明細書の例では、高Ｖｃｍ、ＮＭＯＳｉ／ｐの量子化器において、すべてのＰＭＯＳデバイスのバルクをＡｖｃｃｒｓｔに接続することができる。また、低Ｖｃｍ、ＰＭＯＳｉ／ｐの量子化器において、すべてのＮＭＯＳデバイスのバルクをＡｖｓｓｒｓｔに接続することもできる。これにより、すべてのウェルが同電位となって配置密度を高めることができるため、有利な場合がある。しかしながら、上記両方の場合に不利な点は、依然としてソースがＡｖｃｃまたはＡｖｓｓであるすべての非リセットデバイスでＶｔ（プレーナプロセス）が増加することである。Ａｖｃｃｒｓｔから電力供給されるＰＭＯＳリセットデバイスのバルクの接続には、２つの基本的な選択肢がある。１つ目として、バルクをＡｖｃｃｒｓｔに接続することが考えられる。２つ目として、バルクをＡｖｃｃに接続することが考えられる。同様に、ＮＭＯＳリセットデバイスのバルクをＡｖｓｓｒｓｔまたはＡｖｓｓに接続することが考えられる。リセットデバイスのバルクをＡｖｃｃｒｓｔ／Ａｖｓｓｒｓｔに接続した場合、電気的な安全性は向上する傾向にあるが、必要なスペースが増大する場合がある。これは、ソース電圧に対するバルクの値が非ゼロの場合に性能を損なう虞のある非ＦｉｎＦＥＴプロセスにとっては、最善の接続であると考えられる。

【0057】

図１１は、開示された回路およびプロセスをその上で実現し得るプログラマブル集積回路（ＩＣ）１０００を示す。プログラマブルＩＣはシステムオンチップ（ＳＯＣ）と呼ばれる場合もあり、フィールドプログラマブルゲートアレイ論理（ＦＰＧＡ）を、他のプログラマブルリソースと合わせて含む。ＦＰＧＡ論理は、いくつかの異なる種類の配列されたプログラマブル論理ブロックを含み得る。例えば、図１１が示すプログラマブルＩＣ１０００は、マルチギガビットトランシーバ（ＭＧＴ）１００１、構成可能論理ブロック（ＣＬＢ）１００２、ランダムアクセスメモリブロック（ＢＲＡＭ）１００３、入出力ブロック（ＩＯＢ）１００４、構成およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１００５、デジタル信号処理ブロック（ＤＳＰ）１００６、特殊入出力ブロック（Ｉ／Ｏ）１００７（例えば、クロックポート）、ならびに、デジタルクロックマネージャ、アナログ－デジタル変換器、およびシステム監視論理などの他のプログラマブル論理１００８を含む、多数の異なるプログラマブルタイルを含み得る。ＦＰＧＡ論理を有するプログラマブルＩＣとしては、さらに専用プロセッサブロック（ＰＲＯＣ）１０１０ならびに内部および外部の再構成ポート（図示せず）を含むものもある。

【0058】

いくつかのＦＰＧＡ論理において、各プログラマブルタイルはプログラマブルインターコネクト要素（ＩＮＴ）１０１１を含み、このインターコネクト要素は、隣接する各タイルにおける対応のインターコネクト要素との間の標準接続を有する。したがって、プログラマブルインターコネクト要素は、全体として図示のＦＰＧＡ論理のプログラマブルインターコネクト構造を実現する。図１１の上部に記載された例で示すように、プログラマブルインターコネクト要素ＩＮＴ１０１１は、同一のタイル内のプログラマブル論理要素との間の接続も有する。

【0059】

例えば、ＣＬＢ１００２は、１つのプログラマブルインターコネクト要素ＩＮＴ１０１１に加えて、ユーザ論理を実現するようにプログラムされ得る構成可能論理要素ＣＬＥ１０１２を含み得る。ＢＲＡＭ１００３は、１つ以上のプログラマブルインターコネクト要素に加えてＢＲＡＭ論理要素（ＢＲＬ）１０１３を含み得る。通例、１つのタイルに含まれるインターコネクト要素の数は、タイルの高さによって決まる。図示の実現例では、ＢＲＡＭタイルの高さはＣＬＢ５個分と等しいが、他の数（例えば４個）が用いられてもよい。ＤＳＰタイル１００６は、適切な数のプログラマブルインターコネクト要素に加えて、ＤＳＰ論理要素（ＤＳＰＬ）１０１４を含み得る。ＩＯＢ１００４は、例えば、プログラマブルインターコネクト要素ＩＮＴ１０１１の１つのインスタンスに加えて、入出力論理要素（ＩＯＬ）１０１５の２つのインスタンスを含み得る。当業者には明らかであるが、例えば入出力論理要素１０１５に接続される実際のＩ／Ｏボンドパッドは、図示されたさまざまな論理ブロック上に金属を積層することによって製造され、典型的には入出力論理要素１０１５の領域にあるとは限らない。

【0060】

図示の実現例では、ダイの中心付近の列領域（図１１において陰影付きで示す領域）は、構成、クロック、および他の制御論理に用いられる。この列領域から延びる水平領域１００９を用いて、プログラマブルＩＣの幅にわたってクロックおよび構成信号を分配する。なお、「列」領域および「水平」領域という呼称は、図面を縦置きして見た向きを基準としている。

【0061】

図１１に示されるアーキテクチャを使用するプログラマブルＩＣには、当該プログラマブルＩＣの大部分を構成する規則正しい列構造に割って入る追加の論理ブロックが含まれる場合もある。この追加の論理ブロックは、プログラマブルブロックおよび／または専用論理であってもよい。例えば、図１１に示されるプロセッサブロックＰＲＯＣ１０１０は、いくつかのＣＬＢおよびＢＲＡＭのいくつかの列にまたがる。

【0062】

なお、図１１が意図するのは、プログラマブルＩＣのアーキテクチャの一例にすぎない。１列中の論理ブロックの数、列の相対幅、列の数および順番、列に含まれる論理ブロックの種類、論理ブロックの相対サイズ、ならびに、図１１の上部に記載されたインターコネクト／論理の実現例は、単なる例として示されている。例えば典型的には、ユーザ論理の効率的な実現を容易にするために、実際のプログラマブルＩＣでは、ＣＬＢが現れる場合は必ず２列以上のＣＬＢが隣接して設けられる。

【0063】

本明細書で示したさまざまなフロー図に関して、ブロックの特定の順序および関連する機能は、例として提示されたものである。それらの順序は必ずしも限定するためのものではなく、さまざまな実現例に応じて変更可能である。

【0064】

本明細書に開示された機能を実行し得るプロセスおよびデータ構造をホストするためには、さまざまな代替的なコンピューティング配列（プログラムコードを用いて構成される１つ以上のプロセッサおよびメモリの配列を含む）が好適な場合があるということを、当業者ならば理解するであろう。さらに、プロセスは、磁気的もしくは光学的なディスクもしくはテープ、電子記憶装置、またはネットワークを介したアプリケーションサービスなどの、さまざまなコンピュータ可読記憶媒体または配信チャネルを介して提供することが可能である。

【0065】

態様および特徴が別々の図に記載されている場合があるが、組み合わせが明示的に図示されていないとしても、または、組み合わせとして明示的に説明されていないとしても、ある図中の特徴を別の図中の特徴と組み合わせてもよいことが理解されるであろう。

【0066】

上述の方法およびシステムは、ＲＡＭ回路を用いるさまざまなシステムに適用可能であると考えられる。本明細書を考慮することによって、他の態様および特徴が当業者に明らかになるであろう。上述の方法およびシステムの一部は、ソフトウェアを実行するように構成された１つ以上のプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、またはプログラマブル論理デバイスの論理として実現されてもよい。さらに、本明細書で特定されたさまざまな回路は、共通のコンピュータ処理ユニットまたはデジタル処理ユニットを使用するなど、ハードウェア回路を共有してもよい。本明細書および図面は例示にすぎず、本発明の真の範囲は以下の特許請求の範囲によって示されるということが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】