特許 7274929 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-09

(45)【発行日】2023-05-17

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/33 20060101AFI20230510BHJP

   G09F 9/30 20060101ALI20230510BHJP

   G09F 9/302 20060101ALI20230510BHJP

   H01L 23/12 20060101ALI20230510BHJP

   H01L 33/62 20100101ALI20230510BHJP

【ＦＩ】

G09F9/33

G09F9/30 338

G09F9/302 C

H01L23/12 Q

H01L33/62

【請求項の数】 6

(21)【出願番号】P 2019090813

(22)【出願日】2019-05-13

(65)【公開番号】P2020187234

(43)【公開日】2020-11-19

【審査請求日】2022-04-13

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】金谷 康弘

【審査官】石本 努

(56)【参考文献】

【文献】特開２０１９－２０４８２３（ＪＰ，Ａ）

【文献】実開昭６３－１２０２８７（ＪＰ，Ｕ）

【文献】特公昭５３－０１７３９６（ＪＰ，Ｂ１）

【文献】特開２００６－０１９１４２（ＪＰ，Ａ）

【文献】特開２００７－０７３４９９（ＪＰ，Ａ）

【文献】特開２０１０－２４５３６５（ＪＰ，Ａ）

【文献】特開２０１３－０２１１７５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ９／３０－９／４６

Ｈ０１Ｌ２３／１２－２３／１５

２５／００－２５／０７

２５／１０－２５／１１

２５／１６－２５／１８

３３／００

３３／４８－３３／６４

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に実装される発光素子と、
前記発光素子の底部に配置されるアノード端子と、
前記アノード端子とは反対側の前記発光素子の出射面に配置されるカソード端子と、
透明導電層と、
を具備し、
前記カソード端子は、金属材料により形成され、
前記カソード端子は、前記出射面の端部と重畳し、前記出射面の中央部分とは重畳せず、
前記透明導電層は、前記カソード端子、および、前記出射面の中央部分の上に配置される、
表示装置。

【請求項2】

前記発光素子、前記アノード端子および前記カソード端子をそれぞれ含む複数の画素を具備し、
前記カソード端子に印加される電圧を供給するためのカソード配線が、前記画素毎に設けられる、
請求項１に記載の表示装置。

【請求項3】

前記アノード端子に印加される電圧を供給するためのアノード配線を具備し、
前記カソード端子は、カソード中継電極を介して前記カソード配線と電気的に接続され、
前記アノード端子は、アノード中継電極を介して前記アノード配線と電気的に接続され、
前記アノード中継電極と前記カソード中継電極とは、同層に配置され、かつ、平面視において重畳しない、
請求項２に記載の表示装置。

【請求項4】

前記カソード端子は、
前記出射面の端部と、前記表示装置の短辺と平行な第１方向に隣接する発光素子の出射面の端部とを接続し、かつ、前記カソード中継電極とコンタクトされるコンタクト部と平面視において重畳するように、前記第１方向に延在する、
請求項３に記載の表示装置。

【請求項5】

前記カソード端子は、
前記出射面の端部と、前記表示装置の長辺と平行な第２方向に隣接する発光素子の出射面の端部とを接続し、かつ、前記カソード中継電極とコンタクトされるコンタクト部と平面視において重畳するように、前記第２方向に延在する、
請求項３に記載の表示装置。

【請求項6】

前記画素は、矩形状であり、
前記矩形の４つの頂点のうちの３つの頂点に対応する位置に赤色、緑色および青色の発光素子が三角形状に配置され、前記３つの頂点とは異なる１つの頂点に対応する位置に前記カソード端子と前記カソード中継電極とを電気的に接続するためのコンタクト部が配置される、
請求項３に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、表示装置に関する。

【背景技術】

【0002】

自発光素子である発光ダイオード（LED: Light Emitting Diode）を用いたＬＥＤディスプレイが知られているが、近年では、より高精細化した表示装置として、マイクロＬＥＤと称される微小なダイオード素子を用いた表示装置（以下、マイクロＬＥＤディスプレイと表記する）が開発されている。

【0003】

このマイクロＬＥＤディスプレイは、従来の液晶表示ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代ディスプレイとして注目されている。

【0004】

マイクロＬＥＤには、発光層を挟んでアノード端子（陽極）とカソード端子（陰極）とが対向配置されているものがある。このようなマイクロＬＥＤは、アノード端子とカソード端子に電圧が印加されて、発光する。

【0005】

一般的に、上記したカソード端子は光の出射面側に配置され、光の取り出し効率の観点から、透明導電材料により形成されることが多い。また、上記したカソード端子は、複数の画素に亘って連続的に形成され、マイクロＬＥＤが配置されていない外周部（非表示領域）において電源配線と接続されていることが多い。

【0006】

しかしながら、このような場合、透明導電材料の抵抗に基づく電圧降下が生じてしまい、上記した電源配線から離れて配置されるマイクロＬＥＤほど、カソード端子に印加される電圧が小さくなってしまう可能性がある。

【先行技術文献】

【特許文献】

【0007】

【文献】米国特許第１００９０３３５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0008】

本開示は、アノード端子とカソード端子とが対向配置されるマイクロＬＥＤに生じる電圧降下を抑制し得る表示装置を提供することを目的の一つとする。

【課題を解決するための手段】

【0009】

一実施形態に係る表示装置は、基板と、前記基板上に実装される発光素子と、前記発光素子の底部に配置されるアノード端子と、前記アノード端子とは反対側の前記発光素子の出射面に配置されるカソード端子と、透明導電層と、を具備する。前記カソード端子は、金属材料により形成される。前記カソード端子は、前記出射面の端部と重畳し、前記出射面の中央部分とは重畳しない。前記透明導電層は、前記カソード端子、および、前記出射面の中央部分の上に配置される。

【図面の簡単な説明】

【0010】

【図1】図１は実施形態に係る表示装置の構成を概略的に示す斜視図である。

【図2】図２は同実施形態に係る表示装置の回路構成の一例について説明するための図である。

【図3】図３は同実施形態に係る表示装置の断面構造の一例を模式的に表した図である。

【図4】図４は同実施形態に係る表示装置の画素構造の一例を模式的に表した平面図である。

【図5】図５は同実施形態に係る表示装置を構成するカソード端子のレイアウトの一例を模式的に表した平面図である。

【図6】図６は同実施形態に係る表示装置を構成するカソード端子のレイアウトの別の例を模式的に表した平面図である。

【図7】図７は比較例に係る表示装置の断面構造の一例を模式的に表した図である。

【発明を実施するための形態】

【0011】

いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

【0012】

図１は、本実施形態に係る表示装置１の構成を概略的に示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘおよび第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘおよび第２方向Ｙは、互いに直交しているが、９０度以外の角度で交差していても良い。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」および「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していても良く、第１部材から離れて位置していても良い。

【0013】

以下、本実施形態においては、表示装置１が自発光素子であるマイクロＬＥＤを用いたマイクロＬＥＤ表示装置（マイクロＬＥＤディスプレイ）である場合について主に説明する。

【0014】

図１に示すように、表示装置１は、表示パネル２、第１回路基板３および第２回路基板４、等を備える。

【0015】

表示パネル２は、一例では矩形状である。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。第１方向Ｘは、表示装置１の短辺ＥＸと平行な方向と読み替えられ、第２方向Ｙは、表示装置１の長辺ＥＹと平行な方向と読み替えられ、第３方向Ｚは、表示装置１の厚さ方向と読み替えられても良い。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、および表示領域ＤＡの外側の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。

【0016】

表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素ＰＸを備えている。画素ＰＸは、発光素子（マイクロＬＥＤ）および当該発光素子を駆動するためのスイッチング素子（駆動トランジスタ）等を含む。

【0017】

端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置等と電気的に接続するための端子を含んでいる。

【0018】

第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記する）５等を備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に配置されているが、下に配置されていても良い。または、パネルドライバ５は、第１回路基板３以外に実装されていても良く、例えば第２回路基板４に実装されていても良い。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。

【0019】

上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。

【0020】

なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していても良い。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３および第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。

【0021】

次に、図２を参照して、表示装置１の回路構成について説明する。上記したように、表示領域ＤＡには複数の画素ＰＸがマトリクス状に配置されている。複数の画素ＰＸは、同様に構成されている。そこで、図２においては、複数の画素ＰＸのうちの１つの画素ＰＸを代表して説明する。画素ＰＸは、例えば３つの副画素（サブピクセル）ＳＰＲ、ＳＰＧおよびＳＰＢを含む。

【0022】

副画素ＳＰＲ、ＳＰＧおよびＳＰＢは、同様に構成されている。そこで、ここでは、便宜的に、副画素ＳＰＢの構成（画素回路）について主に説明する。図２に示すように、副画素ＳＰＢは、発光素子１０、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、リセットトランジスタＲＳＴ、保持容量Ｃｓ１および補助容量Ｃｓ２を含む。ゲートドライバＧＤは、リセットトランジスタＲＳＴを含んでいる。なお、図２に示す出力トランジスタＢＣＴは、副画素ＳＰＲ、ＳＰＧおよびＳＰＢに対して１つ配置されている。図２において、各トランジスタは、ｎチャネル型トランジスタである。また、図２に示す素子容量Ｃｌｅｄは、発光素子１０のアノード電極とカソード電極との間の容量である。なお、リセットトランジスタＲＳＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、および出力トランジスタＢＣＴは、それぞれトランジスタで構成されていなくても良い。リセットトランジスタＲＳＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、および出力トランジスタＢＣＴは、それぞれ、リセットスイッチ、画素スイッチ、および出力スイッチとして機能するものであれば良い。Ｖｒｓｔ線はリセット配線として機能し、ＢＧ線、ＲＧ線、ＩＧ線、およびＳＧ線は、それぞれ制御配線として機能している。

【0023】

以下の説明においては、トランジスタのソース・ドレイン端子の一方を第１端子、他方を第２端子とする。また、素子容量を形成する一方の端子を第１端子、他方の端子を第２端子とする。

【0024】

駆動トランジスタＤＲＴの第１端子は、素子容量Ｃｌｅｄの第１端子、保持容量Ｃｓ１の第１端子および補助容量Ｃｓ２の第１端子に接続される。駆動トランジスタＤＲＴの第２端子は、出力トランジスタＢＣＴの第１端子に接続されている。また、駆動トランジスタＤＲＴの第２端子は、Ｖｒｓｔ線を介してリセットトランジスタＲＳＴの第１端子に接続されている。

【0025】

出力トランジスタＢＣＴの第２端子は、第１主電源線２１に接続されている。また、素子容量Ｃｌｅｄの第２端子は、第２主電源線２２に接続されている。

【0026】

画素トランジスタＳＳＴの第１端子は、駆動トランジスタＤＲＴのゲート端子、初期化トランジスタＩＳＴの第１端子、および保持容量Ｃｓ１の第２端子に接続されている。画素トランジスタＳＳＴの第２端子は、画素信号線２３に接続されている。

【0027】

初期化トランジスタＩＳＴの第２端子は、初期化電源線２４に接続されている。補助容量Ｃｓ２の第２端子は、第１主電源線２１に接続されている。なお、補助容量Ｃｓ２の第２端子は、定電位線に接続されていれば良く、第１主電源線２１と異なる配線に接続されていても良い。

【0028】

ここで、リセットトランジスタＲＳＴは副画素ＳＰＢ（画素ＰＸ）外に配置されたゲートドライバＧＤに設けられており、当該リセットトランジスタＲＳＴの第２端子は、リセット電源線２５に接続されている。

【0029】

ここで、第１主電源線２１には第１電源電位ＰＶＤＤが供給され、第２主電源線２２には第２電源電位ＰＶＳＳが供給される。第１電源電位ＰＶＤＤは発光素子１０にアノード電圧を供給するための電圧に相当し、第２電源電位ＰＶＳＳは発光素子１０のカソード電圧に相当する。なお、第２主電源線２２は、共通電源配線（または、単に電源配線）と称されても良い。

【0030】

また、画素信号線２３には画素信号Ｖｓｉｇが供給され、初期化電源線２４には初期化電圧Ｖｉｎｉが供給され、リセット電源線２５はリセット電源電位Ｖｒｓｔに設定される。なお、画素信号Ｖｓｉｇは、上記した映像信号に基づいて画素（ここでは、副画素ＳＰＢ）に書き込まれる信号である。

【0031】

出力トランジスタＢＣＴのゲート端子は、ＢＧ線に接続されている。このＢＧ線には、出力制御信号ＢＧが供給される。

【0032】

画素トランジスタＳＳＴのゲート端子は、ＳＧ線に接続されている。このＳＧ線には、画素制御信号ＳＧが供給される。

【0033】

初期化トランジスタＩＳＴのゲート端子は、ＩＧ線に接続されている。このＩＧ線には、初期化制御信号ＩＧが供給される。

【0034】

リセットトランジスタＲＳＴのゲート端子は、ＲＧ線に接続されている。このＲＧ線には、リセット制御信号ＲＧが供給される。

【0035】

図２においては上記したトランジスタが全てｎチャネル型トランジスタであるものとして説明したが、例えば駆動トランジスタＤＲＴ以外のトランジスタはｐチャネル型トランジスタであっても良く、ｎチャネル型トランジスタおよびｐチャネル型トランジスタが混在していても良い。

【0036】

また、表示装置１は、少なくとも１つのゲートドライバＧＤを備えていれば良い。本実施形態においては図示していないが、表示装置１は、２つのゲートドライバＧＤを備えている。ゲートドライバＧＤは、図２で言う画素ＰＸの左側だけではなく、画素ＰＸの右側にも設けられている。そのため、１つの画素ＰＸに、両側のゲートドライバＧＤから信号を与えることが可能である。ここでは、上記したＳＧ線については両側給電方式が採用されており、他のＢＧ線、ＩＧ線、Ｖｒｓｔ線等については片側給電方式が採用されているものとする。

【0037】

ここでは、副画素ＳＰＢの構成について説明したが、副画素ＳＰＲおよびＳＰＧについても同様である。

【0038】

なお、図２において説明した回路構成は一例であり、少なくとも駆動トランジスタＤＲＴを含むものであれば、表示装置１の回路構成は他の構成であっても構わない。例えば図２において説明した回路構成のうちの一部が省略されていても良いし、他の構成が追加されても構わない。

【0039】

図３は、表示装置１の断面構造を模式的に表したものである。ここでは、上記したマイクロＬＥＤと称される微小な発光ダイオード素子が表示素子として基板上に実装された例について説明する。なお、図３においては、画素を構成するＴＦＴ（Thin Film Transistor）を含む表示領域ＤＡについて示している。

【0040】

図３に示す表示パネル２のアレイ基板ＡＲは、絶縁基板３１を備えている。絶縁基板３１としては、ＴＦＴ工程中の処理温度に耐えるのであれば特に材質は問わないが、主に石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。樹脂基板は可撓性を有し、シートディスプレイとして表示装置１を構成することができる。なお、樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いても良い。上記のことから、絶縁基板３１を、有機絶縁層、または樹脂層と称した方が適当な場合があり得る。

【0041】

絶縁基板３１上には、三層積層構造のアンダーコート層３２が設けられている。詳細についての図示は省略するが、アンダーコート層３２は、シリコン酸化物（ＳｉＯ２）で形成された下層、シリコン窒化物（ＳｉＮ）で形成された中層、およびシリコン酸化物（ＳｉＯ２）で形成された上層を有している。アンダーコート層３２の下層は、基材である絶縁基板３１との密着性向上のため、中層は外部からの水分および不純物のブロック膜として、上層は中層に含有する水素原子が後述する半導体層ＳＣ側に拡散しないようにするブロック膜として、それぞれ設けられている。なお、アンダーコート層３２は、さらに積層があっても良いし、単層構造あるいは二層構造であっても良い。例えば、絶縁基板３１がガラスである場合、シリコン窒化膜は比較的密着性が良いため、当該絶縁基板３１上に直接シリコン窒化膜を形成しても構わない。

【0042】

絶縁基板３１の上には、遮光層（図示せず）が配置されている。遮光層の位置は、後にＴＦＴを形成する箇所に合わせられている。遮光層は、金属層や黒色層等、遮光性を有する材料で形成されていれば良い。遮光層によれば、ＴＦＴのチャネル裏面への光の侵入を抑制することができるため、絶縁基板３１側から入射され得る光に起因したＴＦＴ特性の変化を抑制することが可能である。なお、遮光層を導電層で形成した場合には、当該遮光層に所定の電位を与えることで、ＴＦＴにバックゲート効果を付与することが可能である。

【0043】

上記したアンダーコート層３２の上にはＴＦＴ（例えば、駆動トランジスタＤＲＴ）が形成される。ＴＦＴとしては半導体層ＳＣにポリシリコンを利用するポリシリコンＴＦＴを例としている。本実施形態において、低温ポリシリコンを利用して半導体層ＳＣが形成されている。ＴＦＴは、ＮｃｈＴＦＴ、ＰｃｈＴＦＴのいずれを用いても良い。または、ＮｃｈＴＦＴとＰｃｈＴＦＴを同時に形成しても良い。以降、駆動トランジスタＤＲＴとしてＮｃｈＴＦＴを用いた例として説明する。ＮｃｈＴＦＴの半導体層ＳＣは、第１領域と、第２領域と、第１領域および第２領域の間のチャネル領域と、チャネル領域および第１領域の間ならびにチャネル領域および第２領域の間にそれぞれ設けられた低濃度不純物領域と、を有する。第１および第２領域の一方がソース領域として機能し、第１および第２領域の他方がドレイン領域として機能している。ゲート絶縁膜ＧＩはシリコン酸化膜を用い、ゲート電極ＧＥはＭｏＷ（モリブデン・タングステン）で形成されている。なお、ゲート電極ＧＥ等、ゲート絶縁膜ＧＩの上に形成される電極は、１ｓｔ配線、または１ｓｔメタルと称されても良い。ゲート電極ＧＥは、ＴＦＴのゲート電極としての機能に加え、後述する保持容量電極としての機能も有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであっても良い。

【0044】

ゲート絶縁膜ＧＩおよびゲート電極ＧＥの上には、層間絶縁膜３３が設けられている。層間絶縁膜３３は、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの上に、例えば、シリコン窒化膜およびシリコン酸化膜を順に積層して構成されている。

【0045】

層間絶縁膜３３の上に、ＴＦＴの第１電極Ｅ１および第２電極Ｅ２が設けられている。また、層間絶縁膜３３の上には、共通電源配線２２が設けられている。第１電極Ｅ１、第２電極Ｅ２、および共通電源配線２２は、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金等Ｔｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金等Ａｌを主成分とする金属材料からなる中層と、Ｔｉ、Ｔｉを含む合金等Ｔｉを主成分とする金属材料からなる上層と、を有している。なお、第１電極Ｅ１等、層間絶縁膜３３の上に形成される電極は、２ｎｄ配線、または２ｎｄメタルと称されても良い。第１電極Ｅ１は半導体層ＳＣの第１領域に接続され、第２電極Ｅ２は半導体層ＳＣの第２領域に接続されている。例えば、半導体層ＳＣの第１領域がソース領域として機能する場合、第１電極Ｅ１はソース電極であり、第２電極Ｅ２はドレイン電極である。第１電極Ｅ１は、層間絶縁膜３３、およびＴＦＴのゲート電極（保持容量電極）ＧＥと共に保持容量Ｃｓ１を形成している。

【0046】

ＴＦＴおよび共通電源配線２２を覆うように平坦化膜３４が、層間絶縁膜３３、第１電極Ｅ１、第２電極Ｅ２、および共通電源配線２２の上に形成されている。平坦化膜３４としては、感光性アクリル等の有機絶縁材料が多く用いられる。ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れている。

【0047】

平坦化膜３４の上には、導電層３５が設けられている。後述するが、導電層３５は、ＴＦＴの第１電極Ｅ１と画素電極３７（アノード電極）とがコンタクトする領域には形成されず、当該領域において開口部を有している。導電層３５の上には、絶縁層３６が設けられている。例えば、絶縁層３６はシリコン窒化膜で形成されている。絶縁層３６の上には、画素電極３７が設けられている。画素電極３７は、平坦化膜３４および絶縁層３６に形成される開口部を介してＴＦＴの第１電極Ｅ１にコンタクトしている。これによれば、画素電極３７は、当該開口部を介して、ＴＦＴの第１電極Ｅ１と電気的に接続される。導電層３５および画素電極３７は共に、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等の透明導電材料によって形成されている。
なお、上記したＴＦＴおよび画素電極３７を纏めてアノード配線と称しても良い。

【0048】

導電層３５は、平坦化膜３４に形成される開口部を介して共通電源配線２２にコンタクトしている。導電層３５と共通電源配線２２とがコンタクトする領域において、当該導電層３５の上には、共通電極３８（カソード電極）が設けられている。これによれば、共通電極３８は、導電層３５を介して、共通電源配線２２と電気的に接続される。共通電極３８は、導電層３５および画素電極３７と同様に、例えばＩＴＯやＩＺＯ等の透明導電材料によって形成されている。

【0049】

なお、共通電源配線２２、導電層３５および共通電極３８を纏めてカソード配線と称しても良い。
さらに、画素電極３７及び共通電極３８は透明導電材料により形成されるものに限らず、Ａｌ（アルミ）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｗ（タングステン）などの遮光性の金属材料およびこれら金属材料の積層構造により形成されるものであってもよい。

【0050】

絶縁層３６、画素電極３７および共通電極３８の上には平坦化膜３９が設けられている。平坦化膜３９は、感光性アクリル等の有機絶縁材料によって形成されている。平坦化膜３９は、画素電極３７および第１中継電極４０（アノード中継電極）を電気的に接続するための開口部と、共通電極３８および第２中継電極４１（カソード中継電極）を電気的に接続するための開口部とを有している。

【0051】

表示装置１には、上記したように、２つの平坦化膜３４および３９が設けられている。平坦化膜３４および３９は、無機絶縁材料によって形成される絶縁層に比べて、第３方向Ｚへの厚み（膜厚）を有しているため、これら平坦化膜３４および３９のうちの少なくとも一方が無機絶縁材料によって形成される絶縁層である場合に比べて、クッション性に優れるという利点を得ることができる。

【0052】

表示領域ＤＡにおいて、発光素子１０が実装される。図３においては、１つの発光素子１０のみを図示しているが、実際には、Ｒ、Ｇ、Ｂの発光色を有する発光素子１０が設けられている。発光素子１０と第１中継電極４０とは、アノード端子ＡＮにより電気的に接続されている。アノード端子ＡＮは接続部材であり、例えばはんだ材料である。

【0053】

発光素子１０は、底部に配置されるアノード端子ＡＮとは反対側の出射面の両端部でカソード端子ＣＡとコンタクトしている。より詳しくは、発光素子１０とカソード端子ＣＡとは、例えば出射面の端部１μｍにおいて重畳し、コンタクトしている。カソード端子ＣＡは、例えばチタン（Ｔｉ）や、黒化処理された金属等、金属材料により形成されることが望ましい。これによれば、明るい場所における表示装置１のコントラストの向上を期待することができる。

【0054】

カソード端子ＣＡは、後述する素子絶縁層４３に形成される開口部を介して、第２中継電極４１とコンタクトしている。つまり、カソード端子ＣＡと電気的に接続される第２中継電極４１は、アノード端子ＡＮ（および当該アノード端子ＡＮと電気的に接続される第１中継電極４０）と同層に配置されている。

【0055】

カソード端子ＣＡ、および、発光素子１０の出射面においてカソード端子ＣＡと重畳していない部分を覆うように、透明導電層４２が設けられている。透明導電層４２としては、ＩＴＯやＩＺＯ等の透明導電材料を用いることができる。このように、発光素子１０の出射面においてカソード端子ＣＡと重畳していない部分に設けられる導電層が透明導電層４２であることにより、発光素子１０から光を取り出すことが可能となる。なお、本実施形態において、透明導電層４２は基本的にカソード端子として機能するものでないことから、当該透明導電層４２を省略することも可能である。一方で、透明導電層４２が設けられることにより、冗長性の向上を期待することができる。また後述するが、透明導電層４２は、カソード端子ＣＡと、隣接する副画素から延びるカソード端子ＣＡとが交差する部分において、図３に示すように、凹状になり、他の部分とは異なる厚みを有していても良い。

【0056】

平坦化膜３９と、カソード端子ＣＡおよび透明導電層４２との間には、素子絶縁層４３が設けられている。素子絶縁層４３は、発光素子１０の間の空隙部に充填された樹脂材料によって形成されている。

【0057】

透明導電層４２の上には、平坦化膜４４が設けられており、当該平坦化膜４４の上には、偏光板４５が設けられている。平坦化膜４４は、感光性アクリル等の有機絶縁材料によって形成されている。偏光板４５は、図示しない接着層により平坦化膜４４の上に接着されている。

【0058】

図４は、本実施形態における画素ＰＸ（副画素ＳＰＲ、ＳＰＧおよびＳＰＢ）に形成される複数の開口部（コンタクト部）の位置を説明するための平面図である。なお、図４では、図が煩雑になるのを防ぐために必要な要素のみを記載し、一部の要素の図示を省略している。

【0059】

図４に示すように、副画素ＳＰＲ、ＳＰＧおよびＳＰＢを含む画素ＰＸは、単個の導電層３５を共用している。換言すれば、導電層３５は、複数の副画素ＳＰＲ、ＳＰＧおよびＳＰＢに亘って連続的に延在するように形成されている。

【0060】

以下の説明中、副画素ＳＰＲに含まれる要素に対しては符号の末尾にＲをさらに付して説明する。また、副画素ＳＰＧに含まれる要素に対しては符号の末尾にＧをさらに付して説明する。さらに、副画素ＳＰＢに含まれる要素に対しては符号の末尾にＢをさらに付して説明する。

【0061】

図４に示すように、画素ＰＸに含まれる副画素ＳＰＲ、ＳＰＧおよびＳＰＢにはそれぞれ開口部ＣＨ１～ＣＨ４が形成されている。また、図４に示すように、各画素ＰＸには、開口部ＣＨ５およびＣＨ６が形成されている。

【0062】

開口部ＣＨ１Ｒは、画素電極３７Ｒと、第１電極Ｅ１Ｒとを、後述する開口部ＣＨ２Ｒにおいてコンタクトさせるために、導電層３５が形成されない領域に相当する。また、開口部ＣＨ１Ｇは、画素電極３７Ｇと、第１電極Ｅ１Ｇとを、後述する開口部ＣＨ２Ｇにおいてコンタクトさせるために、導電層３５が形成されない領域に相当する。さらに、開口部ＣＨ１Ｂは、画素電極３７Ｂと、第１電極Ｅ１Ｂとを、後述する開口部ＣＨ２Ｂにおいてコンタクトさせるために、導電層３５が形成されない領域に相当する。

【0063】

開口部ＣＨ２Ｒは、画素電極３７Ｒと、第１電極Ｅ１Ｒとをコンタクトするために、平坦化膜３４および絶縁層３６に形成される開口部である。また、開口部ＣＨ２Ｇは、画素電極３７Ｇと、第１電極Ｅ１Ｇとをコンタクトするために、平坦化膜３４および絶縁層３６に形成される開口部である。さらに、開口部ＣＨ２Ｂは、画素電極３７Ｂと、第１電極Ｅ１Ｂとをコンタクトするために、平坦化膜３４および絶縁層３６に形成される開口部である。

【0064】

図４に示すように、開口部ＣＨ１Ｒは開口部ＣＨ２Ｒよりも大きく形成され、開口部ＣＨ１Ｒと開口部ＣＨ２Ｒとは平面視において重畳している。同様に、開口部ＣＨ１Ｇは開口部ＣＨ２Ｇよりも大きく形成され、開口部ＣＨ１Ｇと開口部ＣＨ２Ｇとは平面視において重畳している。また、開口部ＣＨ１Ｂは開口部ＣＨ２Ｂよりも大きく形成され、開口部ＣＨ１Ｂと開口部ＣＨ２Ｂとは平面視において重畳している。

【0065】

また、図４に示すように、開口部ＣＨ１ＲおよびＣＨ２Ｒと、開口部ＣＨ１ＧおよびＣＨ２Ｇと、開口部ＣＨ１ＢおよびＣＨ２Ｂとは、第１方向Ｘに略直線状に並んで配置されている。

【0066】

開口部ＣＨ３Ｒは、導電層３５と、共通電源配線２２とをコンタクトするために、平坦化膜３４に形成される開口部である。また、開口部ＣＨ３Ｇは、導電層３５と、共通電源配線２２とをコンタクトするために、平坦化膜３４に形成される開口部である。さらに、開口部ＣＨ３Ｂは、導電層３５と、共通電源配線２２とをコンタクトするために、平坦化膜３４に形成される開口部である。

【0067】

図４に示すように、開口部ＣＨ３Ｒ、ＣＨ３ＧおよびＣＨ３Ｂは、第１方向Ｘに略直線状に並んで配置されている。

【0068】

また、図４に示すように、開口部ＣＨ１ＲおよびＣＨ２Ｒと、開口部ＣＨ３Ｒとは、第２方向Ｙに略直線状に並んで配置されている。同様に、開口部ＣＨ１ＧおよびＣＨ２Ｇと、開口部ＣＨ３Ｇとは第２方向Ｙに略直線状に並んで配置され、開口部ＣＨ１ＢおよびＣＨ２Ｂと、開口部ＣＨ３Ｂとは第２方向Ｙに略直線状に並んで配置されている。

【0069】

開口部ＣＨ４Ｒは、画素電極３７Ｒと、第１中継電極４０Ｒとをコンタクトするために、平坦化膜３９に形成される開口部である。また、開口部ＣＨ４Ｇは、画素電極３７Ｇと、第１中継電極４０Ｇとをコンタクトするために、平坦化膜３９に形成される開口部である。開口部ＣＨ４Ｂは、画素電極３７Ｂと、第１中継電極４０Ｂとをコンタクトするために、平坦化膜３９に形成される開口部である。

【0070】

なお、図４に示す例において、開口部ＣＨ４Ｒ、ＣＨ４ＧおよびＣＨ４Ｂのうちの少なくとも１つは、１つの直線状に並んで配置されないように形成されている。具体的には、開口部ＣＨ４ＲおよびＣＨ４Ｂは第１方向Ｘに延在する直線状に並んで配置されているが、開口部ＣＨ４Ｇは当該第１方向Ｘに延在する直線状に並んで配置されていない。また、開口部ＣＨ４ＧおよびＣＨ４Ｂは第２方向Ｙに延在する直線状に並んで配置されているが、開口部ＣＨ４Ｒは当該第２方向Ｙに延在する直線状に並んで配置されていない。

【0071】

開口部ＣＨ５は、共通電極３８と、第２中継電極４１とをコンタクトするために、平坦化膜３９に形成される開口部である。また、開口部ＣＨ６は、第２中継電極４１と、カソード端子ＣＡとをコンタクトするために、素子絶縁層４３に形成される開口部である。なお、開口部ＣＨ５およびＣＨ６は、図４に示すように、平面視において一部重畳しているが、開口部ＣＨ５およびＣＨ６は、平面視において重畳していなくても良いし、完全に重畳しているとしても良い。

【0072】

図４に示すように、画素ＰＸの形状が矩形であり、副画素ＳＰＲ、ＳＰＧおよびＳＰＢが当該矩形の４つの頂点のうちの３つの頂点に対応する位置に三角形状に配置されている場合、開口部ＣＨ５およびＣＨ６は残りの１つの頂点に対応する位置に形成されることが望ましい。

【0073】

ここで、図５を参照して、画素ＰＸに設けられるカソード端子ＣＡのレイアウトについて説明する。図５では、カソード端子ＣＡが、主に、第１方向Ｘに延在して配置されるレイアウトを例示している。なお、カソード端子ＣＡの幅や厚みは、発光素子１０を発光させるために必要な電力に応じた値に設定され、例えば幅１０μｍおよび厚み５０ｎｍに設定されても良い。

【0074】

具体的には、カソード端子ＣＡは、緑色の発光素子１０Ｇの出射面の端部（矩形状の出射面の第２方向Ｙに延びる辺）と、第１方向Ｘに並んで配置される別の画素ＰＸに含まれる緑色の発光素子１０Ｇの出射面の端部（矩形状の出射面の第２方向Ｙに延びる辺）とを接続するように第１方向Ｘに沿って延在している。換言すれば、カソード端子ＣＡは、発光素子１０Ｇの出射面の両端部と、第１方向Ｘに隣接する別の画素ＰＸに含まれる発光素子１０Ｇの出射面の端部とをそれぞれ接続するように第１方向Ｘに沿って延在している。

【0075】

また、カソード端子ＣＡは、赤色の発光素子１０Ｒの出射面の一方の端部（矩形状の出射面の第２方向Ｙに延びる二辺のうち、同一画素ＰＸ内の青色の発光素子１０Ｂに近い辺）と、青色の発光素子１０Ｂの出射面の一方の端部（矩形状の出射面の第２方向Ｙに延びる二辺のうち、同一画素ＰＸ内の赤色の発光素子１０Ｒに近い辺）とを接続するように第１方向Ｘに沿って延在している。さらに、カソード端子ＣＡは、発光素子１０Ｒの出射面の他方の端部（矩形状の出射面の第２方向Ｙに延びる二辺のうち、同一画素ＰＸ内の発光素子１０Ｂから遠い辺）と、第１方向Ｘに並んで配置される別の画素ＰＸに含まれる青色の発光素子１０Ｂの出射面の端部（矩形状の出射面の第２方向Ｙに延びる辺）とを接続するように第１方向Ｘに沿って延在している。また、カソード端子ＣＡは、発光素子１０Ｂの出射面の他方の端部（矩形状の出射面の第２方向Ｙに延びる二辺のうち、同一画素ＰＸ内の発光素子１０Ｒから遠い辺）と、第１方向Ｘに並んで配置される別の画素ＰＸに含まれる赤色の発光素子１０Ｒの出射面の端部（矩形状の出射面の第２方向Ｙに延びる辺）とを接続するように第１方向Ｘに沿って延在している。

【0076】

さらに、カソード端子ＣＡは、発光素子１０Ｂの出射面の端部（矩形状の出射面の第１方向Ｘに延びる辺）と、第２方向Ｙに並んで配置される別の画素ＰＸに含まれる青色の発光素子１０Ｂの出射面の端部（矩形状の出射面の第１方向Ｘに延びる辺）とを接続するように第２方向Ｙに沿って延在している。換言すれば、カソード端子ＣＡは、発光素子１０Ｂの出射面の両端部と、第２方向Ｙに隣接する別の画素ＰＸに含まれる発光素子１０Ｂの出射面の端部とをそれぞれ接続するように第２方向Ｙに沿って延在している。

【0077】

なお、緑色の発光素子１０Ｇから第１方向Ｘに隣接する別の画素ＰＸに対して延びるカソード端子ＣＡと、青色の発光素子１０Ｂから第２方向Ｙに隣接する別の画素ＰＸに対して延びるカソード端子ＣＡとは、平面視において、開口部ＣＨ６が形成される領域にて交差している。

【0078】

図５に示すように、カソード端子ＣＡが、主に、第１方向Ｘに延在して配置される場合、カソード端子ＣＡの配置に起因して第１方向Ｘからの光の取り出し効率は若干低下するものの、第２方向Ｙからの光の取り出し効率を向上させることができるという利点を得ることが可能である。

【0079】

次に、図６を参照して、画素ＰＸに設けられるカソード端子ＣＡの別のレイアウトについて説明する。図６は、図５の場合と異なり、カソード端子ＣＡが、主に、第２方向Ｙに延在して配置されるレイアウトを例示している。

【0080】

具体的には、カソード端子ＣＡは、第１方向Ｘに並ぶ多数の画素ＰＸにそれぞれ含まれる緑色の発光素子１０Ｇと赤色の発光素子１０Ｒとの間、および、開口部ＣＨ６と青色の発光素子１０Ｂとの間を通って、第１方向Ｘに延在している。

【0081】

また、カソード端子ＣＡは、発光素子１０Ｇの出射面の一方の端部（矩形状の出射面の第１方向Ｘに延びる二辺のうち、同一画素ＰＸ内の赤色の発光素子１０Ｒに近い辺）と、発光素子１０Ｒの出射面の一方の端部（矩形状の出射面の第１方向Ｘに延びる二辺のうち、同一画素ＰＸ内の緑色の発光素子１０Ｇに近い辺）とを接続するように第２方向Ｙに沿って延在している。さらに、カソード端子ＣＡは、発光素子１０Ｇの出射面の他方の端部（矩形状の出射面の第１方向Ｘに延びる二辺のうち、同一画素ＰＸ内の発光素子１０Ｒに遠い辺）と、第２方向Ｙに並んで配置される別の画素ＰＸに含まれる赤色の発光素子１０Ｒの出射面の端部（矩形状の出射面の第１方向Ｘに延びる辺）とを接続するように第２方向Ｙに沿って延在している。また、カソード端子ＣＡは、発光素子１０Ｒの出射面の他方の端部（矩形状の出射面の第１方向Ｘに延びる二辺のうち、同一画素ＰＸ内の発光素子１０Ｇに遠い辺）と、第２方向Ｙに並んで配置される別の画素ＰＸに含まれる緑色の発光素子１０Ｇの出射面の端部（矩形状の出射面の第１方向Ｘに延びる辺）とを接続するように第２方向Ｙに沿って延在している。

【0082】

図６に示すように、同一画素ＰＸ内において緑色の発光素子１０Ｇから赤色の発光素子１０Ｒに対して延びるカソード端子ＣＡと、第１方向Ｘに沿って延びるカソード端子ＣＡとは、当然の如く平面視において交差している。

【0083】

カソード端子ＣＡは、発光素子１０Ｂの出射面の端部（矩形状の出射面の第１方向Ｘに延びる辺）と、第２方向Ｙに並んで配置される別の画素ＰＸに含まれる青色の発光素子１０Ｂの端部（矩形状の出射面の第１方向Ｘに延びる辺）とを接続し、かつ、開口部ＣＨ６を通るように第２方向Ｙに沿って延在している。換言すれば、カソード端子ＣＡは、発光素子１０Ｂの出射面の両端部と、第２方向Ｙに隣接する別の画素ＰＸに含まれる発光素子１０Ｂの出射面の端部とをそれぞれ接続し、かつ、開口部ＣＨ６を通るように第２方向Ｙに沿って延在している。

【0084】

図６に示すように、青色の発光素子１０Ｂから第２方向Ｙに隣接する別の画素ＰＸに含まれる青色の発光素子１０Ｂに対して延びるカソード端子ＣＡと、第１方向Ｘに沿って延びるカソード端子ＣＡとは、当然の如く平面視において交差している。

【0085】

図６に示すように、カソード端子ＣＡが、主に、第２方向Ｙに延在して配置される場合、カソード端子ＣＡの配置に起因して第２方向Ｙからの光の取り出し効率は若干低下するものの、第１方向Ｘからの光の取り出し効率を向上させることができるという利点を得ることが可能である。

【0086】

また、図５に示したレイアウトの場合、青色の発光素子１０Ｂの四方においてカソード端子ＣＡがコンタクトしているため、青色の出射光が取り出しにくい可能性があるが、図６に示したレイアウトの場合、いずれの色の発光素子１０Ｒ、１０Ｇおよび１０Ｂも２つの端部においてカソード端子ＣＡとコンタクトしており、カソード端子ＣＡが四方にコンタクトすることがないため、特定の色の出射光が取り出しにくくなるといった可能性を抑制することができる。

【0087】

さらに、図５に示したレイアウトの場合、赤色の発光素子１０Ｒのカソード端子ＣＡへの電圧供給は、青色の発光素子１０Ｂのカソード端子ＣＡを介して行われる（ブリッジされる）ため、発光素子１０Ｒと、発光素子１０Ｇおよび１０Ｂとの間で印加される電圧が多少異なる可能性があるが、図６に示したレイアウトの場合、いずれの色の発光素子１０Ｒ、１０Ｇおよび１０Ｂにも第１方向Ｘに沿って延在するカソード端子ＣＡを介して均等に電圧が供給されるため、上記したような異なる電圧が印加されてしまう可能性を抑制することができる。

【0088】

以下では、比較例を用いて、本実施形態に係る表示装置１の効果について説明する。なお、比較例は、本実施形態に係る表示装置１が奏し得る効果の一部を説明するためのものであって、比較例と本実施形態とで共通する構成や効果を本願発明の範囲から除外するものではない。

【0089】

図７は、比較例に係る表示装置１００の断面構造を模式的に表したものである。比較例に係る表示装置１００は、表示領域ＤＡの外側の非表示領域ＮＤＡにおいてカソード端子ＣＡと電源配線とが接続している点と、カソード端子ＣＡが透明導電材料により形成されている点とで、本実施形態に係る表示装置１と相違している。

【0090】

比較例に係る表示装置１００においては、画素ＰＸに含まれる発光素子１０のカソード端子ＣＡをＩＴＯ等の透明導電材料により形成し、当該カソード端子ＣＡを多数の画素ＰＸで共用し、当該カソード端子ＣＡには非表示領域ＮＤＡに設けられる電源配線から供給される電圧が印加されている。この場合、ＩＴＯの抵抗に基づく電圧降下が生じてしまい、非表示領域ＮＤＡに設けられる電源配線から離れて配置される発光素子１０（例えば、表示領域ＤＡの中央近辺に配置される発光素子１０）ほど、カソード端子ＣＡに印加される電圧が小さくなってしまうという問題がある。

【0091】

これに対し、本実施形態に係る表示装置１においては、画素ＰＸ毎に、上記した電源配線に相当する共通電源配線２２（カソード配線）が設けられているので、低抵抗化を図ることができ、上記した電圧降下が生じる可能性を抑制することができる。

【0092】

また、本実施形態に係る表示装置１においては、カソード端子ＣＡを、ＩＴＯ等の透明導電材料ではなく、チタンや黒化処理された金属等の金属材料により形成しているため、比較例に係る表示装置１００に比べて、低抵抗化を図ることができ、上記した電圧降下が生じる可能性をさらに抑制することができる。

【0093】

さらに、本実施形態に係る表示装置１は、図５および図６に示したように、カソード端子ＣＡのレイアウト次第で、光の取り出し効率を変化させることが可能であり、ユーザの多種多様なニーズに応えることができるという利点を得ることもできる。

【0094】

以上説明した一実施形態によれば、アノード端子ＡＮとカソード端子ＣＡとが対向配置される発光素子１０（マイクロＬＥＤ）に生じる電圧降下を抑制し得る表示装置１を提供することが可能である。

【0095】

以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

【0096】

本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【0097】

また、上述の各実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0098】

１…表示装置、１０…発光素子、２２…共通電源配線、３１…絶縁層、３２…アンダーコート層、３３…層間絶縁膜、３４…平坦化膜、３５…導電層、３６…絶縁層、３７…画素電極、３８…共通電極、３９…平坦化膜、４０…第１中継電極、４１…第２中継電極、４２…透明導電層、４３…素子絶縁層、４４…平坦化膜、４５…偏光板、ＡＮ…アノード端子、ＣＡ…カソード端子、Ｅ１…第１電極、Ｅ２…第２電極、ＧＥ…ゲート電極、ＧＩ…ゲート絶縁膜、ＳＣ…半導体層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】